KR100286789B1

KR100286789B1 - 메모리용 컬럼 여유도 회로

Info

Publication number: KR100286789B1
Application number: KR1019940003027A
Authority: KR
Inventors: 도미니끄 사바냑; 위르겐 바이덴회퍼; 디터 좀머
Original assignee: 칼 하인쯔 호르닝어; 지멘스 악티엔게젤샤프트
Priority date: 1993-02-19
Filing date: 1994-02-19
Publication date: 2001-04-16
Also published as: HK1005300A1; EP0612074B1; JP3605135B2; KR940020415A; US5457655A; JPH06259991A; EP0612074A1; TW323368B; ATE200939T1; DE59310168D1

Abstract

메모리용 컬럼 여유도 회로는 X 라인과 Y 컬럼에 배치된 메모리셀을 가진 메모리 블록을 포함한다. 여분 메모리셀은 b 개의 라인과 c 개의 컬럼에 배치된다. 한개의 컬럼 디코더와 c 개의 여분 디코더가 제공된다. 각각의 컬럼 디코더는 각 메모리 블록의 c 개의 여분 컬럼중 하나에 각각 할당된다. D 개의 인코딩 소자는 각각 임의의 메모리 블록에 활당되기 위하여 어드레스 디코딩 장치를 가진다.

Description

메모리용 컬럼 리던던시 회로

제1도는 선행기술에 따른 컬럼 리던던시를 가진 메모리의 간단한 블록회로도 이며,

제2도는 고정-블록 컬럼 리던던시의 경우에, 복구(repair)에 대한 간단한 예를 도시하는 블록회로도이며,

제3도는 선행기술에 따른 퓨즈블록 구조와 이를 고정-블록 컬럼 리던던시에 의해 트리거링시키는 회로도이며,

제4도는 가변-블록형 구현의 컬럼 리던던시를 가지는 본 발명에 따른 메모리의 간단한 블록회로도이며,

제5도는 본 발명에 따른 가변-블록 컬럼 리던던시에 의한 간단한 복구예를 도시하는 블록회로도이며,

제6도는 퓨즈블록의 구조와 이를 본 발명에 따른 가변-블록 컬럼 리던던시에 의해 트리거링시키는 회로도이며,

제7도는 제6도의 신호에 대한 타이밍도이며,

제8도는 퓨즈블록의 다른 실시예와 이를 가변-블록 컬럼 리던던시에 의해 트리거링시키는 회로도이며,

제9도는 제8도의 신호에 대한 타이밍도이며,

제10도는 제6도의 세팅펄스(setting pulse) SP를 발생시키기 위한 회로도이며,

제11도는 제8도의 신호 XVLD 를 발생시키기 위한 회로도이며,

제12도는 제10도의 회로에 대한 기능을 설명하기 위한 타이밍도이다.

〈도면의 주요부분에 대한 부호의 설명〉

CTRL : 제어 유니트 RABF : 로우 어드레스 버퍼 유니트

CABF : 컬럼 어드레스 버퍼 유니트 CDEC : 컬럼 디코더

RCD : 리던던시 컬럼 디코더 BK : 메모리 블록

BKDEC : 블록 디코더 RDEC : 워드 디코더/드라이버

BS : 비트 증폭기/스위치 DSW : 데이터 비트 증폭기/스위치

IOB : 입력/출력 버퍼 CF : 인코딩 소자

P, PE, PD, ND, TY, TNY : 트랜지스터 IE : 인버터

DNOR : NOR 게이트 FX, FNY : 퓨즈소자

NG : NAND 게이트 VG : 지연소자

본 발명은 메모리용 컬럼 리던던시 회로(column redundance circuit)에 관한 것으로, 이는 x 라인과 y 컬럼으로 배치된 메모리 셀을 가진 a 개의 메모리 블록과, b 개의 라인과 c 개의 컬럼으로 배치된 리던던시 메모리 셀과, 컬럼 디코더와, c 개의 리던던시 컬럼 디코더와, 각각의 메모리 블록의 c 개의 리던던시 컬럼중 각각의 하나에 할당된 각각의 컬럼 디코더와, d 개의 인코딩 소자로 구성된다.

상기와 같은 회로는 예를들어 고체회로에 대한 IEEE 학회지 제 26권 제 1호, 1991년 1월, 12 페이지 이하에 기술되어 있다.

각각의 새로운 메모리 세대에 따른 라스터 면적의 감소는 셀 필드에서 결함을 빈번하게 증가시킨다. 따라서 경제적인 제품은 상기와 같은 결함이 복구(repair)될 수 있도록 하는 메모리상의 장치를 필요로 한다. 일반적으로 보조셀이 제공되며, 이는 프로그램 가능 인코딩 소자에 의해 결함이 있는 셀 대신 이용된다. 대용량 메모리에서 메모리 셀은 다수의 블록으로 분할된다. 메모리 셀의 매트릭스 같은 구조때문에 보조셀은 또한 로우 및 컬럼으로 배치되어야 한다. 이러한 리던던시 라인은 일반적으로 셀 필드의 에지에 형성된다. 이들 리던던시 라인은 이용된 어드레스와 관련하여 프로그램 가능 소자에 의해 각각 선택된다.

프로그램 가능 소자는, 예를들어 레이저로 분리 가능한 퓨즈블록(laser-separable fuse blocks)일 수 있다. 일반적으로 각각의 퓨즈블록은 퓨즈블록에 고정되어 할당된 하나 이상의 리던던시 라인을 가진다. 복구능력이 증가되려면, 리던던시 라인의 수가 증가하여야 하며, 따라서 퓨즈블록의 수도 마찬가지이다. 상기와 같은 리던던시 증가에 의해 공간이 필요하게 되며, 이는 웨이퍼당 피이스(piece)의 수를 감소시킬 수 있다. 현재의 메모리 세대에서 퓨즈블록과 퓨즈블록의 트리거링 회로에 요구되는 면적은 리던던시 메모리 셀이 차지하는 면적과 거의 같은 크기이다. 한편, 예를들어 4MB 메모리에서, 리던던시 이용을 위한 통계치는 평균적으로 퓨즈블록의 절반만이 복구에 이용될 수 있다는 것을 나타낸다. 반면에, 결함분석은 리던던시를 두배로 하는 것은 최고 20% 이상 수율을 가능하게 한다는 것을 나타낸다. 이것은, 현재까지의 리던던시 아키텍쳐의 구조에서 충분하게 프로그램 가능 인코딩 소자가 이용되더라도, 메모리의 실제적인 부분은 복구 될 수 없다는 것을 나타낸다.

복구능력이 더욱 증가된다면, 리던던시 라인의 수가 증가되고 그리고 현재 퓨즈블록의 보다 양호한 이용이 적당한 스위칭에 의해 이루어질 수 있는 것만으로 공간에 대하여 장점을 가질 것이다.

컬럼 리던던시가 확장된다면, 전력소모의 증가가 다음 문제점으로 나타난다. 사이클의 시작시에만 사용되는 로우 리던던시(row redundance)를 트리거링시키는 것과는 대조적으로, 컬럼 리던던시를 트리거링시키는 것이 전체 액티브 사이클에 걸쳐 동작상 쉽게 될 것이다. 다이나믹 논리 회로와 횡축 전류 성분(quardrature-axis current component)을 가진 트리거링 회로가 이미 이용되기 때문에 컬럼 리던던시를 확장하는 것은 동시에 전력소모를 증가시키는 것을 의미한다.

따라서 본 발명의 목적은 메모리용 컬럼 리던던시 회로를 제공하는 것으로, 본 발명의 컬럼 리던던시 회로는 일반적인 형태의 공지장치에 대한 상기 단점을 해결하며, 컬럼 리던던시를 증가시킬 때, 현재의 퓨즈블록의 이용을 향상시킬 수 있으며, 전력소모를 감소시킬 수 있다.

상기 목적과 그외의 목적에 의해, 본 발명에 따른 메모리용 컬럼 리던던시 회로가 제공되며, 이는 x 라인과 y 컬럼으로 배치된 메모리 셀을 가진 a 개의 메모리 블록과 ; b 개의 라인 및 c 개의 컬럼으로 배치된 리던던시 메모리 셀과 ; 컬럼 디코더와 ; c 개의 리던던시 컬럼 디코더와 ; 각각의 메모리 블록의 c 개의 리던던시 컬럼중 각각의 하나에 할당된 각각의 컬럼 디코더와 ; 임의의 메모리 블록에 각각 할당되기 위하여 어드레스 디코딩 수단을 가진 d 개의 인코딩 소자를 포함한다.

본 발명의 다른 특징에 의하면, 인코딩 소자의 수 d 는 메모리 블록의 수 a 와 리던던시 컬럼 디코더 수의 곱보다 작다.

본 발명의 또다른 특징에 따르면, c 개의 입력과 하나의 출력을 가진 NOR 게이트와, 활성입력(activating input)을 가진 컬럼 디코더와, c 개의 그룹으로 세분되고 출력을 가진 인코딩 소자가 제공되며, NOR 게이트의 입력은 인코딩 소자의 출력에 연결되고, NOR 게이트의 출력은 컬럼 디코더의 활성입력에 연결된다.

본 발명의 추가 특징에 따르면, 메모리 블록중 하나는 다수의 개별 메모리 블록을 포함하며, 개별 메모리 블록 모두는 대체될 여러가지 컬럼 라인을 동시에 대체하기 위하여 리던던시 컬럼 라인을 가진다.

본 발명의 부가적인 특징에 따르면, 어드레스 디코딩 수단은 메모리 블록 어드레스와 컬럼 어드레스를 각각 디코딩하기 위하여 개별적인 수단을 포함한다.

본 발명의 또 하나의 특징에 따르면, 메모리 블록 어드레스를 디코딩 하기 위한 수단은 컬럼 어드레스를 디코딩하기 위한 수단과 직렬로 연결된다.

본 발명의 또다른 특징에 따르면, 메모리 블록 어드레스와 컬럼 어드레스를 디코딩시키기 위한 수단은 노드 포인트(node point)와 접지 사이에 연결된 부하 경로를 가지며 어드레스 신호를 받는 제어입력을 가지는 전계 효과 트랜지스터 및 분리 가능한 퓨즈소자로 된 다수의 병렬 연결된 직렬회로와, 상기 노드 포인트에 연결되어 있는 입력단자와 제 1 디코딩 신호를 내보내는 출력단자를 가지는 유지단(holding stage)과, 상기 노드 포인트에 가해지는 출력신호를 가지는 활성단(activating stage)을 포함한다.

본 발명의 또 다른 추가 특징에 따르면, 활성단은 제 1 도전형의 제 1 및 제 2 전계 효과 트랜지스터와 공급전위 및 접지 사이에 직렬로 연결된 부하경로를 가지는 제 2 도전형의 전계 효과 트랜지스터를 포함하며, 상기 제 2 도전형의 전계 효과 트랜지스터는 접지에 연결되고 제어단자를 가지며, 제 1 도전형의 제 1 전계 효과 트랜지스터는 공급전위에 연결되고 제어단자를 가지는데 상기 제 1 전계 효과 트랜지스터의 제어단자는 제 2 도전형의 전계 효과 트랜지스터의 제어단자에 연결되어 제 1 제어신호를 공급받으며, 제 1 도전형의 제 2 전계 효과 트랜지스터는 다른 제어신호를 받아들이는 제어단자를 가지며, 제 1 도전형의 제 2 전계 효과 트랜지스터와 제 2 도전형의 전계 효과 트랜지스터의 부하경로로 이루어진 직렬회로는 출력신호가 출력되는 노드 포인트에 연결되어 있다.

본 발명의 또 다른 추가 특징에 따르면, 어드레스 디코딩 수단은 다이나믹 회로로 만들어진다.

본 발명의 부수적인 특징에 따르면, 메모리 블록 어드레스와 컬럼 어드레스를 디코딩하기 위한 수단은 노드 포인트와 접지 사이에 연결된 부하 경로를 가지고 어드레스 신호를 받는 제어입력을 가지는 전계 효과 트랜지스터, 분리 가능한 퓨즈 소자, 공급전압 단자와 노드 포인트 사이에 연결되어 있는 부하경로를 가지는 사전충전 트랜지스터(precharging transistor), 노드 포인트에 연결되어 있는 다이나믹 유지단 및 노드 포인트에 연결된 입력단과 디코딩 수단의 출력신호가 출력될 수 있는 출력단자를 가진 논리 게이트로 이루어진 다수의 병렬 연결된 직렬 회로를 포함한다.

본 발명에 대한 특징이라고 간주되는 다른 특징은 첨부된 특허청구의 범위에 나타나 있다.

본 발명이 메모리용 컬럼 리던던시 회로에서 실시예로써 도시되고 설명되지만, 본 발명의 사상으로부터 벗어나지 않고, 청구범위의 등가적인 범위와 영역내에서 여러가지 개선과 구조변경이 이루어질 수 있기 때문에 이것은 상세한 설명에 국한하려고 하는게 아니다.

그러나, 본 발명의 구조 및 동작방법은 추가적인 목적과 장점과 함께, 첨부된 도면을 참조로 이하의 특정 실시예의 설명으로부터 가장 쉽게 이해될 수 있을 것이다.

도면, 특히 먼저 제 1도를 참조하면, 선행기술에 따른 컬럼 리던던시를 가진 메모리의 간단한 블록회로도가 도시되어 있다. 리던던시 컬럼을 위한 인코딩 유니트는 블록에 고정되어 할당된다. 제 1도는 외부적으로 가해진 제어펄스(RAS (Row-Address Strobe, 로우 어드레스 스트로브), CAS(Column-Address Strobe, 컬럼 어드레스 스트로브), WE (White Enable, 기록 인에이블), 그리고 선택적으로 OE (출력 인에이블))를 처리하는 제어 유니트(CTRL)를 도시한다. 제어 유니트(CTRL)에서 통상의 내부 제어펄스가 발생되며, 이는 도면의 제어버스 CTB에서 개략적으로 조합되어 있다. 또한 로우 어드레스 버퍼 유니트(row address buffer unit, RABF)가 도시되어 있으며, 이는 유니트(CTRL)의 제어라인의 제어에 의하여, 외부 어드레스(EXAO_…q)로부터 내부 로우 어드레스(EAB)를 유도한다. 컬럼 어드레스 버퍼 유니트(CABF)가 또한 도시되며, 이는 제어라인과 함께 외부 어드레스(EXAO_…q)로부터, 그리고 제어 유니트(CTRL)로부터 내부 컬럼 어드레스(CAB)를 발생시킨다. 입력/출력 유니트(IOB)가 제공되며, 이는 메모리쪽으로, 그리고 메모리로부터의 데이터 이송을 제공한다. 외부 데이터 라인(EXDO_…p)은 IOB 에 연결되어 있다.

이들 유니트는 메모리의 표준 주변장치를 형성하며, 따라서 더 자세히 기술하지 않을 것이다. 여러가지 제어라인의 기능은, 개별회로를 이해하는데 필요할 때만 나중에 설명될 것이다.

N 메모리 블록(BK_1…N)의 그룹이 제 1도에 도시되어 있으며, 여기서 N 은 예를들어 N=2m 과 같이 2의 배수이며, 메모리 블록(BK₁과 BK_n) 두개가 제 1도에 도시되어 있다. 모든 블록(BK_n, N=1_…N)에 공통인 컬럼 디코더(CDEC)가 도시되어 있으며, 그리고 일반적 제한없이 모든 블록(BK_1…N)에 공통인 두개의 리던던시 컬럼 디코더(RCD₁,RCD₂)가 도시된다. 마지막으로, 어드레스 인코딩 및 컬럼 리던던시를 위한 각각의 N 인코딩 소자(CF_1…n,_1…2)의 두 그룹이 도시되어 있으며, 이는 이하에서 설명될 것이다.

공통 컬럼 디코더(CDEC)의 사용은, 공간을 위해 높은 용량 메모리에서 일반적이다. 메모리에 각각 하나만 존재하는 처음 4개의 주변장치를 제외하고, 본질적으로 다른 컴포넌트는 병렬로 다수 배치될 것이다. 제 1도는 간략화를 위해 메모리 블록(BK_1…N)의 단일블록을 도시한다.

메모리 블록(BK_n)은 메모리 셀의 매트리스 같은 구조와 유사한 셀 필드와, 워드라인(WL_1,n…WL_x,n)과, 그리고 비트라인의 쌍을 포함하며, 여기에서 예를들어 블록 디코더(BKDEC), 워드 디코더/드라이버(RDEC_1…n), 비트 증폭기/스위치(BS_1,nBS_y,n) 및 데이터 비트 증폭기/스위치(DSW_1…n)(1≤n≤N)로 이루어진 "겹쳐진 비트라인(folded bit line)" 구조 BL,이 도시되어 있다.

도면에서, 한번에 하나의 메모리 블록만이 그의 관련된 블록 디코더(BKDEC_n)에 의해 활성화된다. 상기 목적을 위해 로우 어드레스(RAB)의 제 1 부분이 블록 디코더(BKDEC_n)에 전달된다. 상기 어드레스는 상당히 크기 때문에 N 중 1 이 선택된다. 선택된 블록 디코더(BKDEC_n)의 블록 선택라인(BKS_n)은 관련된 워드 디코더/드라이버(RDEC_n)와 데이터 비트 증폭기/스위치(DSW_n)를 활성화시킨다. 메모리 블록(BK_n)의 워드라인은 액티브 워드 디코더/드라이버(RDEC_n)에 의해 선택되며, 상기 목적을 위해 로우 어드레스의 제 2 부분이 RDEX₁에 전달된다. 리던던시 워드라인은 그 경우 도시되지 않는다.

비트라인쌍(BLG_Y,N)의 신호는 활성화된 비트 증폭기(DSW_n)에 의해 증폭되며, 그리고 비트 스위치(BS_y,n)에 의해 대응하는 폭의 블록 데이터 버스(BKDBn)로 그룹 단위로 전환된다. 비트 스위치는 공통 컬럼 디코더(CDEC)의 액티브 비트그룹 선택라인(CSL_1…y)에 의해 구동된다. 비트그룹 선택라인(CSL_1…y)은 컬럼 디코더(CDEC)에 의해 선택되며, 상기 목적을 위해 컬럼 어드레스의 제 1 부분이 컬럼 디코더(CDEC)에 전달된다. 어드레스의 다른 부분은 입력/출력 버퍼(IOB)에서 데이터를 디코딩하기 위해 이용된다. 제 1도에 도시된 예에서, Y개의 비트그룹 선택 라인이 존재하며, 여기서 2^K=Y 이다. 즉, K개의 컬럼 어드레스는 Y개의 선택라인을 디코딩 하기 위하여 이용될 수 있다. 선택라인은 액티브 블록에서만 영향을 준다. 컬럼 디코더(CDEC)는 추가적으로 제어입력(CFR)을 가진다. 이러한 신호가 인액티브 상태이면, 즉 예를들어 정확한 논리 값(positive logic)의 논리 "0"이라면, 모든 선택라인은 비활성화 된다.

블록 데이터 버스(BKDB_n)상의 데이터는 판독 사이클에서 증폭되며, DSW_n의 데이터 비트 스위치를 통하여 입력/출력 버스(IOBS)로 전환된다.

이러한 버스(IOBS)는 입력/출력 버퍼(IOB)를 데이터 비트 스위치(DSW_n)와 연결시킨다. 역으로, 기록 사이클에서 입력/출력 버스(IOBS)로 부터의 데이터는 스위치를 통하여 블록 데이터 버스(BKDB_n)상에 기록되며, 선택된 비트 스위치(BS_y,n)를 통하여 여러가지 셀에 저장된다.

제 1도의 각각의 메모리 블록에서, 두개의 리던던시 비트라인 그룹(RBLG_1,1…2,2)와 그와 관련된 비트 증폭기/스위치(RBS_1,1…2,2)가 추가적으로 도시되어 있다. 비트 스위치 그룹은 리던던시 드라이버(RCD₁,RCD₂) 각각으로 부터의 리던던시 선택라인(RCSL₁)과 (RCSL₂)에 의해 각각 활성화되며, 리던던시 드라이버(RCD₁,RCD₂)는 모든 메모리 블록(BK_n)에 공통이다. 리던던시 유니트의 기능은 통상적인 유니트의 기능과 동일하다.

마지막으로, 제 1도는 또한 n 개의 인코딩 소자의 두 그룹을 각각 도시하며, 이는 (CF_1…N,1…2)이며, 또는 바꾸어 말하면, 메모리 블록(BK_nT)당, 그리고 각각의 리던던시 선택라인(RCSL₁) 및 (RCSL₂)당 하나의 소자가 존재한다. 인코딩 소자(CF_{N,1 …2})는 로우 어드레스(RAB)의 제 1 부분과, 그리고 컬럼 디코더(CDEC)의 입력과 동일한 컬럼 어드레스(CAB)를 받아들이며, 여기서 로우 어드레스(RAB)는 N 개중 하나의 블록 디코딩과 관련된다. 이들 출력은 두개의 개별적인 라인으로 전달되는 바, 즉 CF_1…N,1에서 RD₁으로, 그리고 CF_1…N,2는 RD₂로 전달된다. 라인은 리던던시 드라이버(RCD₁,RCD₂)의 입력과 NOR 게이트에 연결된다. NOR 게이트의 출력은 컬럼 디코더의 입력(CFR)을 발생시킨다.

각각의 사이클에서, 하나의 메모리 블록(BK_n)은 대응블록 디코더(BKDEC_n)를 통하여 활성화된다. 동일 로우 어드레스 조합을 사용하여, 두 개의 관련 인코딩 소자(CF_n,1,CF_n,2)가 또한 선택된다. 정상인 경우에, 라인(RD₁,RD₂)은 인액티브이거나, 또는 논리 "0"이다. 따라서, 또한 리던던시 결함라인(RCSL₁,RCSL₂)은 인액티브 상태이며, 제어신호(CFR)는 논리 "1"이 되어 컬럼 디코더(CDEC)를 인에이블시킨다. 따라서 컬럼 어드레스(CAB)에 대응하는 결함라인(CSLi)이 선택되며, 정상 비트라인 그룹(BLG_y,n)을 액티브 메모리 블록(BK_n)의 블록 데이터 버스(BKDB_n)에 연결시킨다.

선택된 메모리 블록(BK_n)내의 비트라인 그룹(BLG_y,n)의 어드레싱된 메모리 셀에 결함을 발생하면, 두개의 인코딩 소자(CF_n,n) 또는 (CF_n,2)중 하나는 대응 컬럼 어드레스로 프로그램된다. 상기 어드레스가 나타날 때, 라인(RD₁또는 RD₂)은 활성화된다. 상기와 같은 경우가 나타난 예에서, 이들은 논리 "1"이다. 따라서, 제어신호(CFR)는 인액티브가 되거나, 또는 다시말해 논리 "0"가 되며, 컬럼 디코더(CDEC)를 차단한다. 그결과 정상인 경우에 선택된 선택라인(CSL_y)은 인액티브 상태를 유지한다. 대신, 리던던시 라인(RCSL₁) 또는 (RCSL₂)은 논리 "1"이 된다. 그결과, 비트라인 그룹(RBLG₁) 또는 (RBLG₂)의 메모리 셀이 정상 유니트의 메모리 셀 대신 어드레싱된다. 도시된 컬럼 리던던시 구조에 의해, 메모리 블록당 결함이 있는 셀을 가진 두개의 상이한 비트라인 그룹이 리던던시 그룹으로 대치되는 것이 가능하다.

제 2도는 N=4 이고 블록당 두개의 리던던시 비트라인 그룹을 가지며, 6개의 에러가 발생한 경우에 대하여 제 1도에 따른 고정-블록 컬럼 리던던시를 사용한 복구 예를 도시한다. 결함 유니트는 문자 A-G 로 표시된다. 제 1 블록에서, 세 개의 에러가 A,B,C 에 나타나며 ; 제 2 및 3 블록에서, D 및 E 에 각각 하나의 에러가 나타나며, 마지막 블록에서 두개의 에러 F 및 E 가 나타난다. 제 2도의 왼쪽은 인코딩 소자(CF_1,1…CF_4,2)의 이용을 도시한다. 한번에 두개의 결함 유니트만이 메모리 블록(BK_1…4)당 복구될 수 있기 때문에, 상기 예에서 두개의 비사용 디코딩 소자가 남아 있더라도, 가용 8개의 인코딩 소자(CF_1,1…4,2)중 6개만 이용될 수 있기 때문에 메모리는 복구될 수 없다. 메모리 블록(BK_1…4)에서의 결함 위치는 x 로 표시된다. 리던던시 비트라인 그룹에 의해 대치된 결함 유니트는 원으로 표시된다.

일반적으로 소위 퓨즈블록이라고 하는 것이 인코딩 소자로써 이용된다. 제 3도는 레이저로 분리가능 퓨즈블록이 제 1도의 회로에서 인코딩 소자로 이용되는 경우에, 고정-블록 컬럼 리던던시를 가진 컬럼 어드레스를 인코딩시키기 위한 선행 기술의 전형적인 회로이다. 상술한 두개의 인코딩 소자 그룹은 구조적으로 동일하며, 각각의 유니트(E₁,E₂)로 도시되며, 여기서는 하나의 유니트만이 상세하게 도시되어 있다. 상기와 같은 유니트(E₁)는, E₁및 E₂각각에 대한 N 개의 동일회로 (CF_1…N,1및 CF_1…N,2)과, N 개의 입력(RDN_1…N)과 E₁및 E₂각각에 대한 출력(RD₁) 및 (RD₂)를 가진 NAND 게이트(NGN)을 포함한다. 출력신호(RD₁) 및 (RD₂)는 각각의 리던던시 드라이버(RCD₁,RCD₂)와 도 2에 도시된 NOR 게이트에 연결되며, 리던던시 드라이버(RCD₁,RCD₂)는 출력(RCSL₁) 및 (RCSL₂)를 가진다. 이러한 NOR 게이트의 출력은 신호 (CFR)가 출력신호인 드라이버(CFRD)에 연결된다. 세개의 드라이버는 NAND 게이트와 그 다음단의 인버터를 포함한다. NAND 게이트의 제 2 입력은 인에이블 신호(FR)에 연결되며, 이는 논리 "0"상태에서 정상 및 리던던시 선택라인을 저전위, 논리 "0" 으로 유지시킨다. 이러한 인에이블 신호(FR)는 일반적으로 동기화 목적을 위해 이용된다.

각각의 회로(CF_i,j)는 또한 블록 인코딩을 위한 M 개의 입력과 컬럼 인코딩을 위한 2×K 개의 입력과 하나의 출력(RDN_i)를 가지며, 여기서 N=2^M, Y=2^K이며, 출력(RDN_i)은 NAND 게이트(NGH)의 하나의 입력 연결된다.

상기와 같은 회로(CF_i,j)는 M 개의 입력을 가진 NAND 게이트(NGN)와, 그 다음단의 인버터(P₁,N₁)와, 각각 하나의 퓨즈소자와 직렬 연결되어 있는 2×K 개의 n-채널 트랜지스터와 하나의 출력 인버터(IV)를 포함하며, 퓨즈소자는 인버터(P₁,N₁)의 출력(A)에 병렬 연결되어 있다. 블록선택은 입력 NAND 게이트(NGN)를 통하여 이루어지며, 예를들어 M개의 블록 어드레스라인(X_1…M)과 이들의 상보라인으로 부터 M개의 라인에 대한 모든 가능한 조합중 하나가 NAND 게이트(NGN)에 전달된다. 회로(CF_i,j)는 NAND 게이트의 모든 입력이 논리 "0"일 때는 언제나 활성화 된다. 따라서 NAND 게이트)의 출력이 "0"이 되어, 인버터(P₁,N₁)의 출력(A)은 따라서 논리 "1"이 된다. 모든 다른 회로(CF)에서, 적어도 하나의 입력(X_m) 또는이 논리 "0"이다. 따라서 인버터 출력(A)은 또한 논리 "0"이며, 라인(RDNn)은 논리 "1"이다.

Y=2^K개의 선택라인(CSL_1…Y)라면, 입력신호가 논리 "1" 상태일 때에만, n-채널 트랜지스터 및 레이저로 분리가능한 퓨즈소자의 직렬회로가 영향을 나타내기 때문에 일반적인 제한없이 Y_1…K또는 Y_1…K와 같은 하나의 컬럼 어드레스를 인코드 시키기 위하여 2×K 개의 컬럼 어드레스 라인이 요구된다.

활성화된 회로(CF_i,j)에서 대응컬럼 어드레스 라인이 논리 "1"의 상태를 가지는 적어도 하나의 퓨즈소자가 분리되지 않는다면, 노드(A)가 이러한 턴온된 n-채널 트랜지스터를 통하여 저전위로 유지되어 출력 인버터(IV)는 논리 "1"로 전환된다. 상기와 같은 경우에, 따라서 모든 라인(RDN_1…N)은 논리 "0"의 상태를 가지며, NGN 의 출력라인(RD_j)은 논리 "0"의 상태를 가진다. 관련된 리던던시 선택 라인(RCSL_j)은 따라서 인액티브 상태가 되는 바, 즉 신호(FR)와 상관없이 논리 "0"이 된다. 이것이 두 라인(RD₁,RD₂)에 대하여 사실이라면, 두 리던던시 라인(RCSL₁,RCSL₂)은 인액티브 상태가 되며, NOR 게이트의 출력은 논리 "1"이다. 인에이블 신호(FR)가 액티브 상태, "1"이 되면, 신호(CFR)는 비슷하게 논리 "1"의 상태로 되어 컬럼 디코더를 언록킹(unlock)시킨다. 상기의 경우에, 정상 비트라인 그룹이 선택될 것이다.

반대로 액티브 회로(CF_i,1) 또는 회로(CF_i,2)에서 대응 컬럼 어드레스 라인이 논리 "1"인 모든 퓨즈소자가 분리되었다면, 노드(A)는 고전위로 충전되며, 출력 인버터(IV)는 논리 "0"의 상태를 유지한다. 따라서 라인(RD₁) 또는 (RD₂)은 논리 "1"의 상태가 된다. 따라서 NOR 게이트의 출력은 논리 "0"이 된다. 이것은 인에이블 신호(FR)와는 관계없이, 신호(CFR)에 동일하게 적용될 수 있으며, 따라서 컬럼 디코더는 록킹된다. 반대로, 리던던시 선택라인(RCSL₁또는 RCSL₂)은 활성화 되며, 액티브 메모리 블록(BK_i)에서 대응 리던던시 비트라인 그룹이 선택된다.

상기와 같은 버젼의 단점은 프로그램되지 않은 컬럼 어드레스가 이용될 때, 즉 Y 중 Y-1 인 경우에, 횡축 전류성분이 선택된 회로(CF_i,j)의 트랜지스터(P1)를 통하여 전체 액티브 사이클동안 저전위로 흐른다는 것이다. 이러한 횡축 전류 성분은 각각의 메모리 블록 그룹(E_i,E₂)에서 두배 정도를 나타내며, 상기와 같은 다수의 그룹을 가진 특정 버젼에서는 허용할 수 없을 정도의 높은 값으로 된다. 다른 단점은, 특정한 경우에 상당히 많은 수의 라인(RDN_1…N)과 그로 인하여 바람직하지 못하게 많은 수의 출력 게이트(NGN)가 요구된다는 것이다.

가변-블록 컬럼 리던던시에 대한 본 발명에 따른 실시예를 나타내는 제 4도는 제 1도와 동일한 기본구조를 가진 메모리의 간단한 블록회로도를 도시한다. 전술한 버젼과의 차이점으로는, 예를들어 각각의 메모리 블록(BK_n)이 두배의 리던던시 비트라인 그룹(RBLG_1,n…4,n) 및 증폭기/스위치(RBS_1,n…4,n)를 포함한다는 것이다. 따라서, 4개의 리던던시 선택라인(RCS_1…4)은 모든 메모리 블록에 공통인 4개의 리던던시 드라이버(RCD_1…4)에 의해 구동된다. 그리고 앞에서와 같이 2×n 개의 동일한 수의 인코딩 소자(CF_1,1…P,4)가 이용되지만, 이들은 각각 P=N:2 소자인 4개의 그룹으로 세분되며, 여기서 추가적으로 메모리 어드레스가 프로그램된다. 인코딩 소자는 입력으로써 N 개중 하나의 블록 디코딩과 관련되는 로우 어드레스(RAB)의 제 1 부분과, 컬럼 디코더(CDEC)와 동일한 컬럼 어드레스(CAB)를 받아들인다. 이들의 출력은 4개의 개별적인 라인(RD_1…4)에 연결되며, CF_1…P,j는 RD_j에 연결되는데, 여기서 j=1...4 이다. 이들 라인은 리던던시 드라이버(RCD_1…3)와 4단자 NOR 게이트(NOR)의 입력에 연결된다. NOR 게이트(NOR)의 출력은 컬럼 디코더(CDEC)의 입력(CFR)을 발생시킨다. 각각의 사이클에서, 하나의 메모리 블록(BK_n)은 특정 로우 어드레스 조합에 의해 활성화된다. 정상인 경우에, 라인(RD_1…4)은 인액티브 상태이며, 따라서 리던던시 결함라인(RCSL_1…4)도 인액티브 상태이다. 다시말해서, 제어신호(CFR)는 논리 "1"이 되어 컬럼 디코더(CDEC)를 활성화시킨다. 비트라인 그룹(BLG_y,n)의 어드레싱된 메모리 셀이 메모리 블록(BK_n)에서 결함이 생긴다면, 인코딩 소자(CF_i,j)는 대응 블록 및 컬럼 어드레스에 대하여 프로그램된다. 이러한 블록 어드레스가 나타날 때, 상기 목적을 위해 프로그램된 인코딩 소자(CF_i,j)가 선택되며, 대응 컬럼 어드레스의 인가시에 라인(RD_j)이 활성화된다. 그결과 인액티브 상태인 제어신호 (CFR)는 컬럼 디코더(CDEC)를 차단시켜서, 리던던시 라인(RCSL_j)이 선택라인(CSL_y) 대신 구동된다.

제 1 버젼에서와 같이, 가능한 복구의 전체수는 2×N 을 유지한다. 그러나, 영구적으로 한정된 두개의 인코딩 소자(CF_i,j) 대신, 본 발명의 새로운 버전에서는 메모리 블록당 최고 4개의 소자(CF_i,1…4)까지 복구 목적을 위해 이용될 수 있다. 처음에 기술한 것처럼, 이것은 보다 양호한 이용을 할 수 있게 한다. 리던던시 비트 라인 그룹(BLG_y,n)에 요구되는 공간은 제 1 버젼에서 컬럼 리던던시가 두배가 될 때와 거의 같은 크기이다. 그러나, 메모리 블록(BK_n)의 수가 일반적으로 선택라인(CSL_y) 수보다 실제적으로 작으며, 단지 약간의 보조 어드레스가 개선된 인코딩 소자(CF_i,j)에 대하여 프로그램될 필요가 있다. 따라서, 요구되는 공간은 제 1 버전에 대한 인코딩 소자(CF_i,j)에서의 꼭 필요한 두배의 경우보다 실제적으로 작다. 상기 가변-블록 컬럼 리던던시의 이용은 공간 때문에 더이상 통상적인 리던던시를 증가시킬 수 없는 모든 경우에 바람직하다. 제 5도는 제 2도와 동일한 구조의 가변-블록 컬럼 리던던시를 가진 복구예를 도시한다. 이러한 경우에, 메모리가 복구될 수 있다는 것을 쉽게 알 수 있다. 제 2도 및 제 5도에서 동일한 소자는 동일한 도면 번호와 부호를 가진다. 제 5도의 도시적인 도면에서, 제 2도와는 상이하게 블록-독립 인코딩 소자(CF_1,1…CF_2,4) 및 4개의 리던던시 드라이버(RCD_1…RCD₄)가 본 발명에 따라 제공된다. 결함 메모리 셀은 X 로 표시되며, 성공적으로 다시 복구된 메모리 셀은 원으로 감싸인다.

제 1도 및 4도는 인코딩 소자(CF_i,j)가 각각의 액티브 메모리 블록(BK_n)에 할당되어 있는 리던던시 회로를 도시한다. 이들 인코딩 소자(CF_i,j)에는 메모리 블록 디코딩과 관련이 있는 동일 블록 어드레스 버스(CAB,RAB,CTB)가 제공된다. 그러나, 본 발명의 기본적인 개념을 변경하지 않고, 인코딩 소자(CF_i,j)가 다수의 메모리 블록에 할당된 구조가 가능하다. 그런 경우에는, 이들 인코딩 소자에는 단지 서브 그룹의 블록 어드레스가 공급된다. 결함 비트라인 그룹을 대체하는 것은, 어떤 메모리 블록이 실제로 결함을 포함하고 있는 지와는 상관없이, 모든 메모리 블록에 동시에 발생한다. 이러한 종류의 리던던시 아키텍쳐에서, 메모리 블록(BK_n)은 제한없이 Q 개의 개별 메모리 블록(BK_n,1…Q)의 그룹으로 생각될 수 있다.

제 6도는 본 발명에 따른 회로를 도시하며, 인코딩 소자로써 퓨즈블록을 가진 가변-블록 컬럼 리던던시로 컬럼 어드레스를 인코딩한다. 여기에서, 전체 2×N 인코딩 소자는 4개의 동일 유니트(E_j)로 세분되는 바, 여기서 j=1_…4 이다. 상기 유니트는 P=N/2 인코딩 회로(CF_i,j)(E_1…4에 대한 CF_1…P,1…4여기서 N 은 2 로 나누어야 한다)와 하나의 인버터(IE)와, 두개의 P-채널 트랜지스터(PE1,PE2)를 포함한다. 인버터(IE)의 입력은 모든 P개 회로에 공통인 라인(RDN_j)이다. 트랜지스터(PE1,PE2)는 고전위(VDD)와 RDN_j사이에 연결된다. 트랜지스터(PE1)는 게이트 신호(ATDN)로 트랜지스터를 세트시키고, 이하에 설명할 기능을 가지며, 트랜지스터 (PE2)는 유지 트랜지스터(retention transistor)이다. 트랜지스터(PE2)의 게이트는 IE 의 인버터 출력(RD_j(j=1_…4))에 연결되어 있다. 4개의 출력신호(RD_1…4)는 리던던시 드라이버(RCD_1…4)와 다이나믹 NOR 게이트(DNOR)에 각각 연결되며, 리던던시 드라이버(RCD_1…4)는 출력(RCSL_1…4)을 가진다. 게이트(DNOR)의 출력은 드라이브(CFRD)에 연결되며, 드라이버(CFRD)는 신호(CFR)인 출력을 가진다. 이들 드라이버의 배치 및 기능은 제 3도와 동일하다.

회로(DNOR)는 두개의 P-채널 트랜지스터(PD1,PD2)와, 4개의 n-채널 트랜지스터(ND_1…4)와, 입력신호 D 를 가지는 하나의 인버터를 포함하며, 상기 P-채널 트랜지스터는 고전위(VDD)와 노드(D) 사이에 병렬로 연결되고, 상기 n-채널 트랜지스터는 노드(D)와 저전위(VSS)에 병렬로 연결되어 있다. 트랜지스터(PD1)의 게이트는 신호(ATDN)에 연결된다. 인버터(ID)의 출력은 유지구조(retention configuration)로 트랜지스터(PD2)의 게이트에 연결된다. 트랜지스터(ND_1…4)의 게이트는 라인(RD_1…4)에 연결된다.

각각의 회로는 또한 블록 인코딩에 대한 2×M 개의 입력(N=2^M)과, 컬럼 인코딩에 대한 2×K 개의 입력(L=2^K)과, 두개의 제어입력(EN,SP)과 상술한 공통 출력(RDN_j)을 가진다. 상기 회로는 두개의 직렬 연결된 P-채널 트랜지스터(P1,P2)와 하나의 n-채널 트랜지스터를 포함한다. 인에이블 신호(EN)는 트랜지스터(P1,N1)의 게이트에 연결되며, 세팅신호(SP)는 트랜지스터(P2)의 게이트에 연결된다. 트랜지스터(P2,N1) 사이의 공통 연결점(A)은 유지구조의 P-채널 트랜지스터(P3)를 가진 인버터(IV)의 입력이다. 노드(A)에서, 2×M 개의 n-채널 트랜지스터(TX_1…M,TNX_{1 …M})는 병렬로 연결되며, 각각은 하나의 퓨즈소자(FX_1…n,FNX_{1 …M})와 직렬로 연결된다. 이들 트랜지스터의 게이트는 로우 어드레스(X_1…M및)에 각각 연결된다. 인버터(IV)의 출력(B)은 P-채널 트랜지스터(P4)와 n-채널 트랜지스터(N2)의 게이트에 연결된다. 게이트 신호(ATDN)를 가진 다른 P-채널 트랜지스터(P5)는 이들 트랜지스터 사이에 배치된다. 트랜지스터(N2,P5) 사이의 공통 연결점(C)은 "풀다운(pulled-down)된" n-채널 트랜지스터(N3)의 입력이며, 트랜지스터(N3)는 공통라인(RDN_j)에 연결된 드레인 출력을 가진다. 마지막 P-채널 트랜지스터(P6)는 트랜지스터(P4,P5) 사이의 공통 연결점과 연결점(C)에 연결된다. 트랜지스터(P6)의 게이트는 유지 구조인 출력라인(RDN_j)에 연결된다. 마지막으로, 연결점(C)에서 2×K 개의 n-채널 트랜지스터(TY_1…K,TNY_{1 …K})는 각각 병렬로 연결되어 있으며, 각각은 하나의 퓨즈소자와 (FY_1…K,FNY_{1 …K})와 직렬 연결되어 있다. 이들 트랜지스터의 게이트는 컬럼 어드레스(Y_……K)와각각에 연결되어 있다.

이점에서 블록 어드레스의 사용 및 컬럼 어드레스의 사용은 상보 어드레스라인을 가진 경우를 나타내는 디코딩의 형태를 제한하는 것이 아니다는 것이 강조되어야 한다. 대신 소위 사전디코딩된 어드레스 라인이 이용될 수 있으며, 예를들어 4개의 라인중 한 라인이 한번에 액티브일 수 있다.

상술한 회로의 기능은 필요한 메모리 신호만 도시한 제 7도의 타이밍도로 설명된다. 제 1 부분은 컬럼 리던던시를 이용하지 않는 사이클을 도시하며, 제 2 부분은 이러한 리던던시의 활성상태를 도시한다.

휴지(repose)상태에서, 블록 어드레스(X_1…M, 인에이블 신호(FR) 및 제어신호(ATDN)는 논리 "0" 상태이며, 인에이블 신호(EN) 및 세팅신호(SP)는 논리 "1" 상태이다. 신호(EN)가 고전위에 있을 때, 신호들은 모든 회로(CF_i,j)에서 다음 상태에 있는 바 ; 신호(A)는 논리 "0", 신호(B)는 논리 "1", 그리고 신호(C)는 논리 "0"이다. 따라서 모든 n-채널 트랜지스터(N3)는 차단된다. 제어신호(ATDN)가 저전위에 있을 때, 모든 P-채널 트랜지스터(PE1)는 전도상태이며, 따라서 라인들은 다음 상태가 되는 바 ; RDN_j는 논리 "1", RD_j는 논리 "0", 그리고 RCSL_j는 논리 "0"이다. 게이트(DNOR)의 n-채널 트랜지스터 모두가 차단상태에 있기 때문에, ATDN="0"일 때, 노드(D)는 고전위에 있다. 그러나, 인에이블 신호 (FR)가 논리 "0"여서, 따라서, 신호(CFR)는 비슷하게 저전위 상태에 있다. 다시 말해, 비트 디코더는 록킹된다.

판독 및 기록 사이클은 신호의 하강 에지에 의해 초기화되며, 외부적으로 가해진 로우 어드레스는 메모리에 저장된다. 잠깐 후에 2×M 개의 블록 어드레스 라인(X_i,중 M 개의 라인의 어떤 조합이 액티브 상태, 즉 논리 "1"이 된다. 또한, 메모리에 다른 방식으로 이용되는 인에이블 신호(EN)가 논리 "0"이 된다. 모든 회로(CF_i,j)에서, 트랜지스터(P1)는 따라서 전도된다. 반대로 트랜지스터(N1)는 차단된다. 모든 액티브 어드레스 라인이 안정된 논리상태가 되기 전의 약간의 지연(T1) 후에, 세팅신호(SP)는 주기(T2)(몇 나노세컨드 크기임)동안 논리 "0"이 된다. 시간(T2)동안 트랜지스터(P1,P2)는 전도된다. 그결과, 충전전류가 고전위(VDD)로부터 노드(A)로 흐를 수 있다. 회로(CF_i,j)에 대하여 (제 7도의 타이밍도의 제 1 부분), 적어도 분리되지 않은 퓨즈소자와 연결된 n-채널 트랜지스터에서 블록 어드레스가 논리 "1"이면, 이러한 전도연결의 결과에 의해 노드(A)는 저전위로 유지되어 인버터(IV)의 출력(B)이 논리 "1"을 유지하도록 한다. 그결과, 공통 연결점(C)은 논리 "0"이 되며, N-채널 트랜지스터(N3)는 차단된다. B="1"일 때 트랜지스터(P4)는 차단되어 있기 때문에, 트랜지스터(P5,P6)는 어떠한 역할도 하지 못한다. 이러한 상태에서, 따라서 회로(CF_i,j)는 인액티브이다.

작은 양의 횡축 액세스(quadrature-access) 전류성분은 주기(T2)동안 트랜지스터(P1,P2)를 통하여, 최악의 경우 분리되지 않은 퓨즈소자와 연결된 모든 n-채널 트랜지스터중 절반의 트랜지스터를 통하여 고전위(VDD)에서 저전위(VSS)로 흐른다. 그러나 모든 회로(CF_i,j)내의 메모리가 완전하게 에러가 없을 때 나타나는 이러한 전류는 트랜지스터(P1,P2)의 크기설정과 최소 시간 주기(T2)의 설정에 의해 가장 작게 유지되도록 할 수 있다. 이것은 무엇보다도 DRAM 메모리에 대하여 상대적으로 긴 시간 주기가 컬럼 리던던시의 블록 디코딩에 이용될 수 있는 조건을 이용한다. 따라서, 이러한 블록 디코딩에 관련되는 회로(CF_i,j)의 입력 부분은 특별히 고속일 필요는 없다. 한 유니트(E_j)의 모든 회로(CF_i,j)가 인액티브 상태인 경우에, 모든 트랜지스터(N3)는 차단된다. 턴온된 P-채널 트랜지스터(PE1)에 의해 (ATDN="0"), 라인(RDN_j)은 논리 "1"이 되며, 따라서 출력라인(RCD_j)과 리던던시 선택라인(RCSL_j)은 논리 "0"이 된다. 만약, 다음에 설명되는 것처럼, 제어신호(ATDN)가 고전위가 되면, 라인(RDN_j)의 논리 "1" 상태는 논리 "0"인 게이트로 턴온된 유지 트랜지스터(PE2)에 의해 계속 유지된다. 모든 라인(RD_j)이 논리 "0" 상태를 가지면, 제 7도의 제 1 부분에서처럼 모든 리던던시 선택라인(RCSL_1…4)은 논리 "0"에서 인액티브 상태가 되며, 게이트(DNOR)의 모든 4개의 n-채널 트랜지스터(ND_1…4)는 차단된다. 제어신호(ATDN)가 논리 "1"의 상태이더라도, 노드(D)는 논리 "1"를 유지하는데, 왜냐하면 턴온된 P-채널 유지 트랜지스터(PD2) 때문이다.

인에이블 신호(FR)의 상승 에지(leading edge)에 의해, 신호(CFR)는 당연히 논리 "1"이 되며, 컬럼 디코더(CDEC)는 인에이블 된다. 하강에지일 때, 외부적으로 가해진 컬럼 어드레스는 메모리(CABF)에 저장되며, 이것은 이미 이들 어드레스에게 명백한 것이였다. 정상 선택라인(CSL)은 액티브 상태가 되며, 이순간에 액티브되는 메모리 블록 모두의 대응 비트라인 그룹이 선택된다.

제 7도의 제 1 기록 또는 판독 사이클은 상승에지에 의해 제거되며, 이것은 신호(EN)는 고전위로 신호(FR)는 저전위로 리셋시킨다. 이미 설명된 것처럼, 다음의 휴지(repose) 구간에서 모든 회로(CF_i,j) 및 리던던시 선택라인(RCSL_1…4)은 각각 신호(EN) 및 인에이블 신호(FR)에 의해 인액티브 상태가 된다. 비트 디코더는 신호(CFR)=논리 "0"에 의해 록킹된다.

제 7도의 타이밍도중 제 2 부분은 리던던시 상태를 나타낸다. 기록 또는 판독 사이클의 시작부분은 제 1 부분처럼 진행한다. 임의의 유니트(E_j)에서 하나의 회로(CF_i,j)에 대하여, 관련된 블록 어드레스가 논리 "1" 값이라 생각되는 모든 퓨즈소자가 분리되어 있다면, 노드(A)는 턴온된 P-채널 트랜지스터(P1,P2) 때문에 고전위로 상승한다. 인버터(IV)의 출력(B)은 논리 "0"로 되며, 유지 트랜지스터(P3)를 턴온시킨다. 따라서 A 에 대한 논리 "1"의 상태는 시간(T2)이 경과한 후에 (SP 가 다시 논리 "1"가 된 후에) 계속 유지된다. 이러한 상태에서 회로(CF_i,j)가 선택된다. 자연적으로 상기 회로 하나만이 각각의 유니트(E_j)에서 액티브되도록 허용된다. 트랜지스터(P4,P5)는 출력(B) 및 신호(ATDN)(두신호 모두 논리 "0"임) 각각에 의해 턴온되며, 이와 반대로 트랜지스터(N2)는 턴오프된다. 그결과, 고전위(VDD)의 충전전류가 노드(C)로 흐를 수 있다. 이러한 회로(CF_i,j)에 대하여, 관련 컬럼 어드레스가 논리 "1"이 되는 모든 퓨즈소자가 분리되었다면, 노드(C)는 고전위로 상승한다. 이것은 n-채널 트랜지스터(N3)를 턴온시킨다. 이러한 트랜지스터는 다음과 같이 크기가 결정되는 바, 즉 초기에 P-채널 트랜지스터(PE1,PE2)가 계속 전도상태이더라도, 적합한 유니트(E_j)의 라인(RDN_j)이 VSS 에 가까운 저전위로 방전되도록 한다. RDN_j라인상의 저전위에 의하여, 회로(CF_i,j)의 트랜지스터(P6)는 턴온되며, 인버터(IE)의 출력은 논리 "1" 상태로 전환된다. 그결과, 유지 트랜지스터(PE2)는 비전도 상태가 된다. RDN_j의 전위는 더욱 감소할 수 있다. 컬럼 어드레스가 안정화되는 어떤 지연후에 또는 인에이블 신호(FR)가 고전위로 상승했을 때, 제어신호(ATDN)는 논리 "1"이 된다. 따라서 트랜지스터(PE1)는 마찬가지로 턴오프되며, 라인(RDN_j)은 저전위(VSS)(논리 "0")로 떨어진다. 트랜지스터(PS)가 턴오프되더라도, 턴온된 트랜지스터(P4,P6)때문에, 노드(C)는 논리 "1"을 계속 유지한다. 이러한 상태에서, 제 5도의 버젼과 대조적으로 횡축 전류성분이 회로(CF_i,j)로 흐르지 않는다.

인버터(IE)의 출력(RD_j)이 논리 "1" 상태로 되자마자, 게이트(DNOR)의 대응 n-채널 트랜지스터(Nd_j)는 전도된다. 또한 노드(D)의 전위는 신호(CFR)가 인에이블 신호(FR)와 상관없이 논리 "0"이 되도록 충분히 하강한다. 이는 컬럼 디코더를 록킹시킨다. 반대로 인에이블 신호(FR)의 상승 에지에 의해 대응 리던던시 선택라인(RCSL_j)은 액티브 상태가 된다. 본래, 여러가지 컬럼 어드레스는 액티브되는 유니트(E_j)의 어느 회로(CF_i,j)에 대하여 프로그램 되므로, 라인(RCSL_j)중 하나만이 한번에 선택될 수 있다. 상기 상태는 상승에지에 의해 ATDN 이 다시 논리 "0"되어 새로운 컬럼 어드레스가 적용될 때까지 또는 휴지 구간(resting interval)이 상승에지에 의해 초기화될 때까지 계속된다.

마지막으로, 유니트(E_j)의 액티브 회로(CF_i,j)에서 인가된 컬럼 어드레스가 프로그램되지 않은 경우에 대한 기능이 기술될 것이다(제 7도에 도시안됨). 적어도 분리되지 않은 퓨즈소자와 연결된 n-채널 트랜지스터에서 컬럼 어드레스가 논리 "1"이면, 이러한 전도연결의 결과로써 노드(C)는 저전위로 유지되어 n_채널 트랜지스터(N3)가 차단된다. 유니트(E_j)의 다른 모든 회로가 인액티브 상태이기 때문에(C=논리 "0" ; N3 는 차단됨), 대응라인(RDN_j)은 턴온된 트랜지스터(PE1,PE2)에 의해 (ATDN=논리 "0"), 논리 "1"을 계속 유지하거나, 또는 어드레스 변경시 고전위로 충전될 것이다. 따라서 인버터(IE)의 출력(RD_j)은 논리 "0"이 되며, DNOR 의 대응 n-채널 트랜지스터는 턴오프된다. 리던던시 선택라인(RCSL_j)(논리 "0")은 신호(FR)와 무관하다. 이러한 상태는 컬럼 어드레스 자체에 의해 상승 ATDN 에지 이후에도 유지된다. 따라서 회로(CF_i,j)에서 횡축 액세스 전류성분이 흐르지 않는다. 프로그램된 컬럼 어드레스가 액티브 유니트(E_j)의 어떠한 회로(CF_i,j)에 가해진 컬럼 어드레스와 매칭되지 않는 경우에, 모든 라인(RD_1…4)은 논리 "0"이며, 모든 트랜지스터(ND_1…4)는 턴오프된다. 상술한 바와같이, 컬럼 디코더는 CFR="1"에 의해, 신호(FR)에 의하여 인에이블된다.

제 4도 및 6도에 도시된 버젼의 주요장점은 인코딩 소자를 보다 잘 이용 할 수 있고 요구되는 공간의 크기가 작다는 것이다. 제 6도에 도시된 회로의 장점은 ATDN 펄스를 이용함으로써 통상적인 버젼과 비교해서 거의 70% 정도 전력 소모를 감소시킨다. 그러나, 이는 본 발명의 요소가 아니기 때문에, 인에이블 신호(FR)에 연결되어 있으며, 컬럼 어드레스가 변경될 때 소위 고속-페이지 모드 역할을 하는 이러한 신호의 생성은 여기에서 상세히 설명되지 않을 것이다. 특정실행에서 이러한 회로의 또다른 장점 하나는 유니트(E_j)에서 풀다운 트랜지스터(N3)와 연결된 하나의 라인(RDN_j)만을 이용한다는 것이다.

제 8도는 인코딩 회로(CF)에 대한 블록 디코딩의 변경예를 도시한다. 이러한 인코딩 회로의 장점은 횡축 액세스 전류성분이 선택하는 동안 흐르지 않는다는 것이다. 추가적인 NAND 게이트는 이를 위해 요구된다. 상기 회로는 두개의 P-채널 트랜지스터(P1,P2), 인버터(IN), NAND 게이트(NG), 그리고 퓨즈소자(TX_1…FNX_M)와 연결된 제 6도와 동일한 n-채널 트랜지스터(TX_1…TX_M)를 포함한다. 트랜지스터(PT1,PT2)는 고전위(VDD)와 노드(A) 사이에 연결된다. 신호(PRCH)와 인버터(IN) 출력은 트랜지스터(P1,P2)의 각 게이트에 전달된다. 인버터(IN)의 입력, NAND 게이트(NG)의 제 1 입력, 그리고 병렬 연결된 인코딩 소자는 노드(A)에 연결된다. 신호(XVLD)는 NAND 게이트(NG)의 제 2 입력에 전달되며, NAND 게이트(NG)는 상술한 신호(B)인 출력을 가진다.

제 9도는 이러한 회로의 기능을 설명하기 위하여 이용된 신호에 대한 타이밍도를 도시한다. 휴지구간(resting interval :="1")동안 신호(PRCH,XVLD), 및 블록 어드레스(X_i,)는 논리 "0"이며, 여기서 i=1_…M 이다. 이러한 상태에서, 모든 n-채널 트랜지스터는 차단되며, P-채널 트랜지스터(P1)는 전도된다. 따라서, 노드(A)는 논리 "1"이며, 인버터 출력은 논리 "0"이다. 그결과, 트랜지스터(P2)는 전도된다. NAND 게이트(NG)의 출력(R)은 논리 "1"인데, 왜냐하면 신호(XVLD)가 논리 "0" 상태이기 때문이다. 상술한 바와같이, 이는 컬럼 인코딩 부분을 비활성화시킨다.

기록 및 판독 사이클에서, 하강에지 후의 신호(PRCH)는 논리 "1"이 된다. 노드(A)의 논리 "1" 상태는 턴온된 트랜지스터(P2)에 의해 유지된다. 로우 어드레스가 메모리에 저장되면, 노드(A)는 블록선택의 경우에 논리 "1"을 유지하는데, 왜냐하면 블록 어드레스에 의해 퓨즈소자가 논리 "1" 상태로 분리되기 때문이다. 그렇지 않으면, 전도연결에 의해 VSS 로 방전되며, 인버터는 P-채널 트랜지스터(P2)를 턴오프시킨다. 지연(T1) 이후에만 신호(XVLD)의 레벨이 상승하며, 지연(T1) 이후에 블록 어드레스는 안정화된다. 그결과, 블록선택에서 출력(B)은 논리 "0"이 되며, 그다음 회로는 제 6도에서와 같이 턴온된다. 이용된 블록 어드레스가 프로그램되지 않았다면, 신호(B)는 논리 "1"을 유지한다.

사이클의 끝부분에서, 신호(XVLD)는 하강에지에 의해 저전위로 강하한다. 신호(B)는 논리 "1"이 되며, 회로(CF)의 컬럼 인코딩은 턴오프 된다. 따라서 블록 어드레스는 신호(PRCH)를 따라 리셋(논리 "0")된다. 따라서 노드(A)는 다시 고전위로 상승한다. 상기 회로의 장점은 이용된 블록 어드레스가 프로그램되지 않았다면 어떠한 횡축 전류성분도 트랜지스터(P1)를 통하여 흐르지 않는다는 것이다.

제 10도는 제 6도의 세팅펄스(SP)를 발생시키는 회로와 제 8도의 신호(XVLD)를 발생시키는 추가 회로를 도시한다. 제 1 회로는 두개의 P-채널 트랜지스터(P1,P2), 인버터(I1), 인버팅 지연소자(VG), NAND 게이트(NG1), 그리고 이 경우에 3쌍의 n-채널 트랜지스터(1_…6)를 포함한다. 트랜지스터(P1,P2)는 전위(VDD)와 노드(A) 사이에 병렬로 연결된다. 신호(PRCH)는 트랜지스터(P1)의 게이트에 연결된다. 쌍으로 병렬 연결되어 있으며, 게이트 신호(X_i,)를 가지는 n-채널 트랜지스터(1_…6)는 노드(A)와 저전위(VSS) 사이에 직렬로 배치되며, 여기서 i=1_…3 이다. 노드(A)는 인버터(I1)의 입력이다. 인버터(I1)의 출력(B)은 트랜지스터(P2)의 게이트와, NAND 게이트(NG2)의 제 1 입력과, 그리고 지연소자(VG)의 입력에 연결되어 있다. 지연소자(VG)의 출력(C)은 출력신호(SP)를 가지는 NAND 게이트(NG1)의 제 2 입력이 된다. 지연소자(VG)는 지연 캐패시터(C1,C2)와 직렬 연결된 홀수개의 인버터(I2,I3,I4)를 포함한다. 이 예에서, 세개의 인버터 및 두개의 캐패시터가 도시된다.

제 11도에 도시된 신호(XVLD)를 발생시키는 회로에서 NAND 게이트(NG1)와 지연소자(VG)는 NAND 게이트(NG2)와 출력신호(XVLD)를 가지는 그뒤에 인버터(15)로 대치된다. NAND 게이트(NG2)의 입력은 신호(RINT 및 B)이다.

상술한 신호들의 타이밍도가 제 12도에 도시되어 있다. 메모리에서 다른 목적을 위해 이용되는 신호(RINT)는 외부신호에 대해 인버팅된 펄스이다. 휴지구간(resting interval : RAS="1")에서, RINT, PRCH 및 모든 블록 어드레스(X_i,)는 논리 "0"이다. 이 상태에서, 노드(A)와 저전위(VSS) 사이의 모든 n-채널 트랜지스터는 차단되지만, 한편 반대로 트랜지스터(P1)는 전도된다. 그결과, A 는 고전위가 되고 B 는 저전위가 된다. 트랜지스터(P2)는 턴온된다. 논리 "0" 상태에 있는 신호(B)에 의해서, NAND 게이트(NG1) 및 지연소자(VG)의 각 출력(SP 및 C)은 논리 "1"이 된다. 반대로, 신호(XVLD)는 논리 "0"이다. 하강에지에 의해 PRCH 는 고전위까지 상승한다. A 의 논리 "1" 상태는, 트랜지스터(P1)가 차단되더라도 턴온된 트랜지스터(P2)에 의해 초기 상태로 유지된다. 외부 로우 어드레스가 메모리에 저장될 때, 한쪽 또는 다른쪽 신호는 어드레스 조합에 따라, 신호(X_i,)의 각쌍에 대하여 논리 "1"에서 액티브 상태가 된다. 논리상태를 가진 모든 블록 어드레스가 인가되자마자, 노드(A)는 리던던시 전도 경로를 통하여 전위(VSS)쪽으로의 저전위로 하강한다. 그결과, 인버터(IV)의 출력(B)은 논리 "1"이 되며, 트랜지스터(P2)는 턴오프된다. 트랜지스터(P1,P2)가 차단되기 때문에, 어떠한 횡축 전류성분도 전위(VSS)로 흐르지 않는다. 이러한 상태는 블록 어드레스(X_i,) 자체에 의해 유지된다. 소정 지연 시간(T1) 이후에 가장 늦은 블록 어드레스(X_i또는)가 논리 "1"이 되며, 지연(T1)에 의해, 신호(SP)는 논리 "0"이 되는데, 신호(B,C)가 고전위에 있기 때문이다. 그러나, B 의 상승에지는 지연주기(T2)후에 지연 소자(VG)에 의해 인버팅 된다. 따라서 신호(C)는 이러한 시간주기 이후에 논리 "0"이 되며, 그결과 NAND 게이트(NG1)의 출력(SP)은 다시 "1"이 된다. 신호(XVLD)를 발생시키기 위한 추가 회로에서, 지연주기(T1')후에 모든 블록 어드레스가 안정화되며, 신호는 신호(D)의 상승에지에 의해 논리 "1"이 되는데, 왜냐하면 신호(RINT)가 이러한 주기 시간 범위에서 논리 "1"이기 때문이다. 액티브 사이클의 끝부분에서, 상승에지에 의해 신호(RINT,X_i,PRCH)는 연속적으로 논리 "0"가 된다. 노드(A) 및 전위(VSS) 사이의 전도연결이 제거된다. PRCH 가 "0"이기 때문에, 노드(A)는 P1을 통하여 논리 "1"가 되며, 신호(B)는 논리 "0"이 된다. 지연소자(VG)의 출력(C)은 지연에 의해 논리 "1"이 된다. 세팅펄스(SP) 후에 출력(C) 또는 (B) 중 하나가 논리 "0"이 되기 때문에, 세팅펄스(SP)는 또한 논리 "1"을 유지한다. 신호(XVLD)는 RINT="0"에 의해 상승 RAS 에지 후에 바로 턴오프된다.

Claims

메모리용 컬럼 리던던시 회로에 있어서, x 라인과 Y 컬럼으로 배치된 메모리 셀과 c개의 리던던시 컬럼으로 배치된 메모리 셀을 각각 구비한 N 개의 메모리 블록을 포함하는데, 상기 메모리 셀 각각은 블록 어드레스, 라인 어드레스 및 컬럼 어드레스를 통해 어드레싱되며; 인가되는 컬럼 어드레스를 사용하여 상기 컬럼 중 각각 하나의 컬럼을 디코딩하는 컬럼 디코더; 및 메모리 당 M개의 결함 메모리 셀에 대한 복구를 허용하는 M개의 인코딩 소자를 포함하며, 상기 c개의 리던던시 컬럼 각각에 M/c개의 인코딩 소자가 할당되며 상기 인코딩 소자 각각은 프로그램 가능한 블록 어드레스 디코딩 수단과 프로그램 가능한 컬럼 어드레스 디코딩 수단을 구비하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 인코딩 소자의 개수(d)는 상기 메모리 블록의 개수(N)와 상기 리던던시 컬럼 디코더의 개수의 곱보다 작은 것을 특징으로 하는 회로.
제1항에 있어서, c개의 입력과 하나의 출력을 구비한 NOR 게이트를 포함하며, 상기 컬럼 디코더는 활성 입력을 가지며, 상기 인코딩 소자는 c개의 그룹으로 세부 분할되고 상기 NOR 게이트의 입력에 연결된 출력을 가지며, 상기 NOR 게이트의 출력은 상기 컬럼 디코더의 활성 입력에 연결되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 메모리 블록 중 하나는 다수의 개별적인 메모리 블록을 포함하고, 상기 개별적인 메모리 블록 모두는 복구될 여러 컬럼 라인을 동시에 대치하기 위한 리던던시 컬럼 라인을 구비하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 어드레스 디코딩 수단은 메모리 블록 어드레스와 컬럼 어드레스를 각각 디코딩하기 위한 개별적인 수단을 포함하는 것을 특징으로 하는 회로.
제5항에 있어서, 상기 메모리 블록 어드레스를 디코딩하기 위한 수단은 상기 컬럼 어드레스를 디코딩하기 위한 수단과 직렬로 연결되는 것을 특징으로 하는 회로.
제5항에 있어서, 상기 메모리 블록 어드레스 및 상기 컬럼 어드레스를 디코딩하기 위한 수단들은 노드 포인트와 접지 사이에 연결된 부하 경로를 구비하고 어드레스 신호를 수신하는 제어 입력을 가지는 전계 효과 트랜지스터와 분리 가능한 퓨즈 소자로 이루어진 다수의 병렬 연결된 직렬 회로, 상기 노드 포인트에 연결된 입력 단자와 제 1 디코딩 신호를 출력하는 출력 단자를 가지는 유지단 및 상기 노드 포인트에 연결된 출력을 가지는 활성단을 포함하는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 활성단은 제 1 도전형의 제 1 및 제 2 전계 효과 트랜지스터와 공급 전위와 접지 사이에 직렬로 연결된 부하 경로를 가지는 제 2 도전형의 전계 효과 트랜지스터를 포함하며, 상기 제 2 도전형의 전계 효과 트랜지스터는 접지에 연결되고 제어 단자를 가지며, 상기 제 1 도전형의 제 1 전계 효과 트랜지스터는 공급 전위에 연결되고 상기 제 2 도전형의 전계 효과 트랜지스터의 제어 단자에 연결되어 제 1 제어 신호가 공급되는 제어 단자를 가지며, 상기 제 1 도전형의 제 2 전계 효과 트랜지스터는 추가의 제어 신호를 수신하는 제어 단자를 가지며, 상기 제 1 도전형의 제 2 전계 효과 트랜지스터와 상기 제 2 도전형의 전계 효과 트랜지스터의 부하 경로로 이루어진 직렬 회로는 출력 신호가 출력되는 출력 노드에 연결되는 것을 특징으로 하는 회로.
제5항에 있어서, 상기 어드레스 디코딩 수단은 다이나믹 회로로 구성되는 것을 특징으로 하는 회로.
제9항에 있어서, 상기 메모리 블록 어드레스 및 컬럼 어드레스를 디코딩하기 위한 수단들은, 노드 포인트와 접지 사이에 연결된 부하 경로를 구비하고 어드레스 신호를 수신하는 제어 입력을 가지는 전계 효과 트랜지스터, 분리 가능한 퓨즈 소자, 공급 전위 단자와 상기 노드 포인트 사이에 연결된 부하 경로를 가지는 사전 충전 트랜지스터, 상기 노드 포인트에 연결된 다이나믹 유지단 및 상기 노드 포인트에 연결된 입력 단자와 상기 디코딩 수단의 출력 신호가 출력되는 출력 단자를 가지는 논리 게이트로 이루어진 다수의 병렬 연결된 직렬 회로를 포함하는 것을 특징으로 하는 회로.