JPH0896595A - 集積半導体メモリ用の冗長回路装置 - Google Patents

集積半導体メモリ用の冗長回路装置

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JPH0896595A
JPH0896595A JP7224722A JP22472295A JPH0896595A JP H0896595 A JPH0896595 A JP H0896595A JP 7224722 A JP7224722 A JP 7224722A JP 22472295 A JP22472295 A JP 22472295A JP H0896595 A JPH0896595 A JP H0896595A
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Abstract

(57)【要約】 （修正有） 【目的】 冗長アドレス回路に必要な面積、電流消費、
及びアドレス線の負荷を減少させる。 【構成】 第１の部分アドレスＡ8...10のそれぞれ１つ
に対応付け、各固定的にプログラム可能なアドレス回路
ＦＳ０…ＦＳ７は、能動化された状態において正規メモ
リセルの置換すべき群の第２の部分アドレスＲ0..7、及
び第１の部分アドレスＡ8...10 がアドレス回路ＦＳi
に対応付けられている第１の部分アドレスと合致すると
きに、能動化信号ＲＤＡが与えられる第１の出力端ｃ8
とを有し、すべてのアドレス回路ＦＳ０…ＦＳ７に共通
であり、能動化信号ＲＤＡを与えられた際にアドレス回
路に記憶されている第２の部分アドレスＲ0...7を与え
られた第２の部分アドレスＡ0..7と比較するアドレス比
較器ＡＶ１を有し、両第２の部分アドレスの合致の際、
レリーズ信号ＲＳＰがアドレス比較器ＡＶ１の第１の出
力端に与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、たとえば米国電気
電子学会雑誌・固体回路編（IEEE Journal of Solid St
ate Circuits) 、第２６巻、第１号、１９９１年１月、
第１２頁以降またはヨーロッパ特許出願公開第 A-04722
09号明細書から知られているような、特にダイナミック
メモリ（ＤＲＡＭ）におけるワード線又はビット線の修
理のための集積半導体メモリ用の冗長回路装置に関す
る。
【０００２】
【従来の技術】各々の新しいメモリ世代におけるラスタ
ー寸法の縮小はセル領域の中の故障発生率を高める。従
って、採算の合う生産はこのような故障を修理し得る装
置をメモリ上に必要とする。一般に、プログラム可能な
コーディング要素により故障したセルの代わりに使用さ
れる冗長セルが設けられている。
【０００３】より大きい容量のメモリではメモリセルは
複数のブロックに分割されている。メモリセルのマトリ
ックス状の配置の故に、冗長セルは同じく行および列の
中に配置されなければならない。これらの冗長導線は一
般にセル領域の縁に構成されている。それらはそれぞれ
与えられたアドレスと関連付けてプログラム可能なアド
レス回路により選ばれる。
【０００４】これらのプログラム可能なアドレス回路は
たとえばレーザーにより断路可能なヒューズブロックで
あってよい。通常の仕方で各々のヒューズブロックは１
つまたは複数の導線に固定的に対応付けられている。一
般に独立したメモリブロックの数と同数のヒューズブロ
ックおよびアドレス比較器が利用される。
【０００５】図１には列冗長の際の列アドレスのコーデ
ィングのための従来の技術による通常の回路が示されて
いる。例としてメモリセルはここではブロックアドレス
Ａ´8 、A ´９、A ´１０により呼び出し可能な８つの
メモリブロックに分割されている。内部ブロックアドレ
スＡ´0...7 、すなわち１つのメモリブロックの内部の
１つの列のアドレスはここでは８ビット幅である。アド
レス回路ＣＦの中のコーディング要素としてここではレ
ーザーにより断路可能なヒューズブロックが使用され
る。ヒューズブロックあたり内部ブロックアドレスのビ
ット幅の２倍の断路可能な接続要素Ｆ0 、…Ｆ15が必要
とされる。
【０００６】この例ではメモリブロックあたり２つの冗
長列が設けられており、アドレス回路の２つの群Ｅ0 、
Ｅ1 によりコーディングされる。図１には１つのユニッ
トＥ0 のみが詳細に示されている。このようなユニット
は８つの同一のアドレス回路、Ｅ0 におけるＣＦ0,0 …
ＣＦ7,0 またはＥ1 におけるＣＦ0,1 …ＣＦ7,1 、と８
つの入力端ＲＤＮ0...7 および１つの出力端、Ｅ0 にお
けるＲＤ0 またはＥ1におけるＲＤ1 、を有するナンド
ゲートＮＧＮとから成っている。各々のユニットＥ0 、
Ｅ1 において各々のアドレス回路ＣＦ0,0 …ＣＦ7,0 は
それぞれ８つのメモリブロックの１つに対応付けられて
いる。２つの出力信号ＲＤ0 およびＲＤ1 は出力端ＣＳ
Ｒ0 またはＣＳＲ1 を有する各１つの冗長ドライバＲＣ
Ｄ0 またはＲＣＤ1 および１つのノアゲートＮＯＲに供
給されている。このゲートＮＯＲの出力端はドライバＣ
ＦＲＤに接続されており、その出力信号は参照符号ＣＦ
Ｒを付されている。この信号ＣＦＲは正規の列デコーダ
に供給され、冗長ドライバ（ＲＣＤ0 またはＲＣＤ1 ）
が能動化されているならば、正規メモリセルの列デコー
ダをロックする。３つのドライバＲＣＤ0 、ＲＣＤ1 お
よびＣＦＲＤにレリーズ信号ＦＲが供給されており、こ
のレリーズ信号ＦＲは論理状態“０”の際に正規および
冗長選択線の双方を低いほうの電位、論理“０”、に保
つ。このレリーズ信号ＦＲは通常の仕方で同期化目的で
チップ上で使用される。
【０００７】メモリはメモリブロックあたりメモリセル
の各２8 ＝２５６の列を有する２3＝８のメモリブロッ
クに編成されている。従って、各々の回路ＣＦijはブロ
ックコーディングのための３つの入力端と、ナンドゲー
トＮＧＮの１つの入力端と接続されている１つの出力端
ＲＴＮi とを有する。
【０００８】このような回路ＣＦijは８つの入力端を有
するナンドゲートＮＧＮと、その後段に接続されている
インバータＰ１、Ｎ１と、インバータＰ１、Ｎ１の出力
端Ａに並列に接続されている各１つのヒューズ要素と直
列に接続されている２・８のｎチャネルトランジスタ
と、出力インバータＩＶとから成っている。ブロック選
択はたとえば、３つのブロックアドレス導線バーＡ´8,
9,10およびそれらの相補性の導線バーＡ´8,9,10からの
３つの導線のすべての可能な組み合わせの１つを供給さ
れる入力ナンドゲートＮＧＮを介して行われる。回路Ｃ
Ｆijは、このナンドゲートのすべての入力が論理“１”
であるときに能動化される。その出力はそのときに論理
“０”であり、インバータＰ１、Ｎ１の出力Ｋはその結
果として論理“１”である。すべての他の回路ＣＦでは
少なくとも１つの入力Ａ´m またはバーＡ´m が論理
“０”である。従ってインバータ出力Ｋも論理“０”で
あり、導線ＲＤＮn は論理“１”である。
【０００９】Ｙ´＝２N ′の選択線が存在しているなら
ば、２・Ｎ´の列アドレス線が１つの列アドレスのコー
ディングのために一般的な制限、たとえばＡ´0...N -1
またはバーＡ´0...N -1、なしに必要とされる。なぜな
らば、ｎチャネルトランジスタおよびレーザーにより断
路可能なヒューズ要素の直列回路は論理“１”を有する
入力信号の際にのみ作用を示すからである。
【００１０】能動化された回路ＣＦi,j において、相応
の列アドレス線が論理“１”を有する少なくとも１つの
ヒューズ要素が断路されていないならば、節点Ｋがこの
スイッチオンされたｎチャネルトランジスタを介して、
出力インバータＩＶが論理“１”に切換わるような低い
電位に保たれる。従って、この場合、すべての導線ＲＤ
Ｎ0...7 は論理状態“１”を、またＮＧＮの出力線ＲＤ
Ｊは論理状態“０”を有する。従って、対応付けられて
いる冗長選択線ＣＳＲj は信号ＦＲに無関係に非能動
的、すなわち論理“０”である。このことが両導線ＲＤ
0 およびＲＤ１において該当すると、ゲートＮＯＲの出
力は論理“１”である。レリーズ信号ＦＲが能動的にな
ると、信号ＣＦＲは同じく論理状態“１”をとり、また
正規列デコーダをアンロックする。この場合、正規ビッ
ト線群が選択される。
【００１１】それと逆に能動的な回路ＣＦi,0 またはＣ
Ｆi,1 においてすべてのヒューズ要素が断路されてお
り、相応の列アドレス線が論理“１”であれば、節点Ｋ
は高い電位に充電された状態にとどまり、また出力イン
バータＩＶは論理状態“０”にとどまる。その結果、導
線ＲＤ1 またはＲＤ2 が論理状態“１”をとる。従って
ゲートＮＯＲの出力は論理“０”である。このことは同
じくレリーズ信号ＦＲに無関係に信号ＣＦＲに対しても
当てはまるので、正規列デコーダがロックされる。それ
に対して冗長選択線ＣＳＲ0 またはＣＳＲ1 は能動化さ
れ、また能動的なメモリブロックＢＫi の中の相応の冗
長ビット線群が選択される。
【００１２】以上に説明した解決策の１つの欠点は、プ
ログラムされないアドレスを与える際に、すなわちＹ´
のＹ´−１の場合に、すべての能動的サイクルにおいて
横電流が選択された回路ＣＦi,j のトランジスタＰ１を
経てより低い電位に向かって流れることである。この横
電流は場合によっては各々のメモリブロック群Ｅ1 、Ｅ
2 において２回生じ、複数のこのような群を有する具体
的な解決策の際に許容できなき高い値をとる。別の欠点
は、同じく具体的な場合に、導線ＲＤＮ1...Nの数とそ
れにより条件付けられる出力ゲートＮＧＮの数とが過大
であることである。
【００１３】さらにアドレス回路あたり内部ブロックア
ドレスのビット幅の２倍の多くの断路可能な接続要素が
利用される。冗長アドレスデコーダの構成は２つの欠点
を有する。即ち第一に占有場所が大きく、従って円板あ
たりチップの個数の減少に通じ得る。このようなメモリ
世代ではヒューズブロックに対して必要とされる面積が
駆動回路の面積と共に冗長メモリセルが必要とする面積
とほぼ同様に大きい。第二にこのような回路は、特に列
冗長の駆動がすべての能動的サイクルで可能にされてい
る列冗長の際に、高い電流消費に通ずる。出力線がそれ
により強く負荷される。
【００１４】ヨーロッパ特許出願公開第 A-0492099号明
細書には、置換すべき列または行の内部ブロックアドレ
スがヒューズブロックの中でプログラムされる冗長回路
装置であって、ビット幅と同数の断路可能な接続のみが
使用される冗長回路装置が記載されている。これらのア
ドレスはローカルなバスにより対応付けられている冗長
デコーダにメモリのスイッチオン相で書込まれる。冗長
デコーダにおいて、置換すべき列または行のアドレスは
フリップフロップ回路により記憶されている。与えられ
たアドレスと置換すべき列‐行のアドレスとの間の比較
は各々の冗長デコーダにおいて別々に行われる。従っ
て、断路可能な接続の数の節減は確かに達成されるが、
電流消費は高い値にとどまる。
【００１５】
【発明が解決しようとする課題】本発明の課題は、列ま
たは行冗長を有する回路装置であって、冗長なアドレス
回路の面積需要が最小であり、電流消費が減ぜられてお
り、またアドレス線の負荷が減ぜられている回路装置を
提供することである。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、正規および冗長メモリセルを有
し、メモリのメモリセルの任意の群のアドレスが第１の
部分アドレスおよび第２の部分アドレスから形成されて
いる集積半導体メモリ用の冗長回路装置において、Ｍ個
（ここでＭ≧１）の固定的にプログラム可能なアドレス
回路を有し、各固定的にプログラム可能なアドレス回路
が第１の部分アドレスのそれぞれ１つに対応付けられて
おり、各固定的にプログラム可能なアドレス回路が能動
化された状態において正規メモリセルの置換すべき群の
第２の部分アドレスと、アドレス回路の能動化された状
態において、回路装置に与えられる第１の部分アドレス
がアドレス回路に対応付けられている第１の部分アドレ
スと合致するときに、能動化信号が与えられる第１の出
力端とを有し、すべてのアドレス回路に共通であり、ア
ドレス回路が能動化信号を与えられた際にこのアドレス
回路に記憶されている第２の部分アドレスを与えられた
第２の部分アドレスと比較するアドレス比較器を有し、
これらの両第２の部分アドレスが一致する際にレリーズ
信号がアドレス比較器の第１の出力端に与えられ、この
レリーズ信号が冗長デコーダを駆動するのに用いられ
る。
【００１７】
【実施例】以下、図面に示されている実施例により本発
明を詳細に説明する。
【００１８】図２は行冗長を有する冗長回路図の本発明
による実施例のブロック回路図を示す。破線で囲まれて
いる範囲ＩＶおよびＶは図４ないし図１０に詳細に示さ
れている。
【００１９】図３は列冗長を有する実施例のブロック回
路図である。
【００２０】以下の例では回路はたとえば接地または供
給電圧であってよい第１の基準電位（ＶＳＳ）および第
２の基準電位（ＶＤＤ）に接続されている。
【００２１】置換すべき列または行のアドレスＲ0-7 、
バーＲ0-7 は図２による回路においてたとえばローカル
なコーディングバスＣ0-7 と、独立したメモリブロック
ＢＫ０ないしＢＫ７の数ａに一致する数のアドレス回路
ＦＳ0 ないしＦＳ7 によりプログラムされる。図４にア
ドレス回路ＦＳ0 が詳細に示されている。例としてここ
にはａ＝８のメモリブロックＢＫ０ないしＢＫ７が選ば
れている。内部ブロックアドレス、すなわちメモリブロ
ックＢＫの内部の列または行のアドレスはここでは８ビ
ット幅である。それはここではそれぞれ第１の電界効果
トランジスタＴＮ0...7 とコーディングバスの第１の節
点との間に接続されている断路可能な接続Ｆ0 ないしＦ
7 によりコーディングされる。補助のヒューズＦ8 は、
冗長が相応のメモリブロックＢＫにおいて使用されると
きに断路される。この補助のヒューズＦ8 は、アドレス
指定のためにここに８つのヒューズＦ0 ないしＦ7 のみ
が通常の６０のヒューズの代わりに必要であることを可
能にする。
【００２２】一般にメモリはａのメモリブロックを有
し、その際にＡ＝２M である。メモリブロックＢＫ0...
7 はＹ´の列およびＹの行を有し、その際にＹ＝２N お
よびＹ´＝２N ′である。この場合、Ｎ（Ｎ＝内部ブロ
ックアドレスのビット幅）のヒューズが行内部ブロック
アドレスに対して必要とされる。メモリブロック自体は
２・Ｍのアドレス線によりアドレス指定可能である。以
下では行アドレスはＡを付されており、また列アドレス
はＡ´を付されている。バーＡまたはバーＡ´はそれに
対して相補性の行または列アドレスを示す。
【００２３】冗長な導線あたり１つの回路、すなわちこ
の場合８つの回路が必要とされる図１に示されている回
路と異なり、図２に示されている回路は各々のメモリブ
ロックＢＫにおいて冗長な導線あたり１つ必要とされ
る。各々のメモリブロックＢＫにおいて２つの冗長な導
線が設けられているならば２つの回路が使用される。
【００２４】断路可能な接続Ｆ8 （図４参照）が断路さ
れていないならば、準備信号ＲＳＬは第１の基準電位Ｖ
ＳＳ（接地）を有する。図４中のアドレス回路ＦＳ0 の
２つのキャパシタンスＣS およびＣD は、断路可能な接
続Ｆ8 が断路されているときに、準備信号ＲＳＬを第２
の基準電位ＶＤＤに確実にセットする役割をする。
【００２５】図２中のアドレス比較器回路ＡＶ１におい
て、与えられた内部ブロックアドレスＡ0-7 が置換すべ
きアドレスＲ0-7 と比較される。図５にはアドレス比較
器ＡＶ１の１つの実施例が示されている。
【００２６】アドレス比較が各々の冗長回路ＣＦにおい
て行われる図１に示されている回路と異なり、本発明に
よれば比較は単一のアドレス比較器ＡＶ１により行われ
る。しかしアドレス比較は、アドレス指定されたブロッ
クにおいてその付属のアドレス回路ＦＳ0 ないしＦＳ7
がプログラムされており、従って能動化信号ＲＤＡが例
えば低いレベルをとるとき、すなわち与えられたアドレ
スがそのアドレス回路（ヒューズボックスとも呼ばれ
る）ＦＳ0 ないしＦＳ7 がプログラムされているメモリ
ブロックＢＫに該当するときにのみ行われる。それによ
り内部ブロックアドレス線Ａ0-7 、バーＡ0-7 がより少
なく負荷され、またすべてのメモリ回路の電流消費が減
ぜられる。
【００２７】図５のアドレス比較器ＡＶ１は能動化段Ｒ
ＢＷにおいて、図６中に示されている回路により能動化
信号ＲＤＡから発生可能なパルス信号の形態の第３の制
御信号ＲＳＴを使用する。図８には、遅延させられた第
４の制御信号ＲＤＡＤＮをパルス信号ＲＳＴの代わりに
利用する能動化段ＲＢＷの１つの回路変形例が示されて
いる。この回路は図５に示されている回路よりも若干速
い。このようなパルス信号ＲＳＴまたは遅延させられた
信号ＲＤＡＤＮにより電流消費がさらに減ぜられる。
【００２８】図５の能動化段ＲＢＷは第６および第７の
ＦＥＴ Ｔ６、Ｔ７の直列回路から成っており、Ｔ６は
ｐチャネルＦＥＴ、Ｔ７はｎチャネルＦＥＴである。信
号ＲＤＡ、ＲＳＴは第７のＦＥＴ Ｔ７、第６のＦＥＴ
Ｔ６の制御入力端に接続されている。
【００２９】第３の制御信号ＲＳＴは図６に示されてい
る回路ＲＳＴＧから発生可能である。回路ＲＳＴＧは４
つの相続くインバータ段ＩR1〜ＩR4の直列回路を含んで
いる。この直列回路の入力端に能動化信号ＲＤＡが供給
されており、この直列回路の出力端Ｋ8 はナンドゲート
ＮＡＮＤ1 に接続されている。第１および第２のインバ
ータ段ＩR1、ＩR2の間の節点Ｋ７もナンドゲートＮＡＮ
Ｄ1 に接続されている。コンデンサＣが第１の基準電位
（接地）と第２および第３のインバータ段の間の節点と
の間に接続されている。第３の制御信号ＲＳＴはナンド
ゲートＮＡＮＤ1 の出力信号である。図７は回路ＲＳＴ
Ｇの時間ダイアグラムを示す。第３の制御信号ＲＳＴ
は、時間間隔Ｔの間に、能動化信号ＲＤＡが論理“０”
に移行するときに論理“０”に移行するパルスであり、
さもなければ第３の制御信号ＲＳＴのレベルは論理
“１”のレベルを有する。
【００３０】図８には、第３の制御信号ＲＳＴの代わり
に第４の制御信号ＲＤＡＤＮを利用する能動化段ＲＢＷ
の１つの変形例が示されている。ＲＳＴのようなパルス
の代わりに、ＲＤＡＤＮは、ＲＤＡが論理“０”に下げ
られている時間間隔Ｔ´の後にレベル論理“１”を駆動
する信号である。図８中の能動化段ＲＢＷは第９、第１
０および第１１の電界効果トランジスタＴ9 〜Ｔ11の直
列回路を含んでおり、Ｔ9 はｎチャネル形式であり、ト
ランジスタＴ10およびＴ11はｐチャネル形式である。能
動化信号ＲＤＡは第９および第１１のＦＥＴ Ｔ9 、Ｔ
11の制御入力端に接続されており、また第４の制御信号
ＲＤＡＤＮは第１０のＦＥＴ Ｔ10の制御入力端に接続
されている。
【００３１】第３の制御信号はたとえば図９に示されて
いる回路ＲＤＡＤＮＧにより発生可能である。それは３
つの相続くインバータ段Ｉ´R1〜Ｉ´R3の直列回路を含
んでいる。この直列回路の入力端に能動化信号ＲＤＡが
供給されており、出力端に第４の制御信号ＲＤＡＤＮが
生ずる。コンデンサＣ´が第１の供給電位（接地）と第
１および第２のインバータ段Ｉ´R1、Ｉ´R2の間の節点
との間に接続されている。図１０は回路ＲＤＡＤＮＧの
時間ダイアグラムを示す。
【００３２】図２が示すように、アドレス比較器ＡＶ１
の出力信号ＲＳＰは冗長の使用の際に冗長行デコーダＲ
ＲＤＥＣを駆動し、また同時に各々のメモリブロックＢ
Ｋ0〜ＢＫ7 の正規行デコーダＲＤＥＣをロックする。
従って冗長行ＷRkがメモリブロックＢＫk の置換すべき
行Ｗikの代わりにアドレス指定される。
【００３３】図３は列冗長の際の冗長回路装置の本発明
による実施例のブロック回路図を示す。破線で囲まれて
いる範囲ＩＶおよびＶＩは図４または図１１に詳細に説
明されている。
【００３４】アドレス比較器ＡＶ２の機能は図２および
図５に示されているアドレス比較器ＡＶ１の機能と同一
である。行冗長と比較してここでは第４の制御信号ＡＴ
ＤＮへのアクセスが行われる。後で一層詳細に説明され
るように、第４の制御信号ＡＴＤＮは、アドレス比較器
ＡＶ２を通る横電流を回避する機能を有する。図３中に
は追加的に、各ブロックにおいて選択線ＣＳＲ０または
ＣＳＲ１を有する２つの冗長列デコーダＲＣＤ0 および
ＲＣＤ1 が使用されるときに、２組のアドレス回路ＦＳ
０〜ＦＳ７および２つのアドレス比較器ＡＶ２がどのよ
うに互いに接続されるかが示されている。冗長列デコー
ダＲＣＤ0 およびＲＣＤ1 はメモリブロックＢＫ0-7 あ
たり各１つの冗長ビットスイッチＲＢＳを駆動する。信
号ＣＦＲにより冗長列の選択の際に正規列デコーダＣＤ
ＥＣがロックされるので、この場合、正規ビットスイッ
チＢＳは駆動されない。
【００３５】図５および図１１中に示されているアドレ
ス比較器回路ＡＶ２では冗長レリーズ信号ＣＳＲ０は、
すべての節点ＲＫ´0 ないしＲＫ´7 が論理“０”であ
るときに始めて能動化され、すなわち第３の節点Ｋ´3
が論理“０”である。これらの節点ＲＫ´0 ないしＲＫ
´7 の少なくとも１つが論理“１”であれば、節点Ｋ´
3 はスイッチオンされたｎチャネルトランジスタＮ´0
ないしＮ´7 を介して、後段に接続されているインバー
タＩ3 ´が出力信号を論理“１”に保つように低い電位
にとどまる。
【００３６】図２、図４および図５による回路の機能は
図１２の時間ダイアグラムにより説明され、その際にそ
のために必要なメモリ信号のみが示されている。図１２
ａは行冗長を使用するサイクルを示し、図１２ｂは正規
の場合、すなわち冗長を使用しない場合を示す。
【００３７】休止相（バーＲＡＳ＝論理“１”）ではア
ドレスＡ0-7 、バーＡ0-7 および第２の制御信号または
ロード信号ＰＲＣＨは論理状態“０”にある。この状態
ではすべてのｎチャネル形式の第３の電界効果トランジ
スタＮ0-7 は遮断されており、ｐチャネル形式の第２の
電界効果トランジスタＴＰ0-8 は導通している。その結
果、節点Ｋ1 は論理“１”であり、また第１の制御信号
を第１のトランジスタＴＮ0-7 およびＴＮR に供給する
節点Ｋ2 は論理“０”である。第１のアドレス出力端Ｒ
0-7 およびローカルなコーディングバスＣ0 ないしＣ8
の第１の出力端ＲＤＡはすべて論理“１”であり、他方
において第１のアドレス出力端に対して相補性の出力端
バーＲ0-7 は論理“０”である。それにより第３の節点
Ｋ3 は論理“０”、またレリーズ信号ＲＳＰは論理
“０”である。
【００３８】書込みまたは読出しサイクルは信号バーＲ
ＡＳの立下りにより開始される。第２の制御信号ＰＲＣ
ＨはバーＲＡＳの立下りの後に論理“１”になる。節点
Ｋ1の論理状態“１”はインバータＩ1 の支援により得
られている。その直後に出力線Ａ0-10およびバーＡ0-10
の特定の組み合わせが能動的な論理“１”になる。ここ
でＡ0-7 およびバーＡ0-7 は内部ブロックアドレス、ま
たＡ8-10およびバーＡ8-10はブロックアドレスを表す。
たとえばバーＡ8 、バーＡ9 およびバーＡ10がすべて論
理“１”であれば、メモリブロックＢＫ０がアドレス指
定される。従ってアドレス回路ＦＳ０の３つのｎチャネ
ルトランジスタＴＮ8 ないしTN１０が導通する。第４の
節点ＲＫi が論理“１”にロードされる。ここでＡi ＝
論理“１”であり、さもなければＲＫj は論理“０”で
ある。
【００３９】このアドレス回路ＦＳ０がコーディングさ
れていると、補助のヒューズＦ8 が断路されている。そ
れによりＲＳＬは論理“１”にある。従って節点Ｋ1 は
論理“０”になり、節点Ｋ2 は論理“１”になる。図４
に示されているアドレス回路の実施例は、断路されたヒ
ューズＦj 、ｊ＝０〜７、が論理“１”であり、断路さ
れていないヒューズＦi が論理“０”を意味するように
接続されている。コーディングバスＣ0 ないしＣ7 によ
り、置換すべき行のアドレスＲ0-7 、バーＲ0-7 が発生
される。同時に能動化信号ＲＤＡが論理“０”をアドレ
ス回路の第１の出力端Ｃ8 上に発生する。すべてのＲi
およびＡi またはバーＲi およびバーＡi （ｉ＝０〜
７）が等しいならば、すべてのＲＫi は論理“０”にな
る。従ってすべての第３の電界効果トランジスタ（ｎチ
ャネル形式）Ｎ0 ないしＮ7 は遮断状態にある。
【００４０】ＲＤＡの立下りにより、時間間隔Ｔの間論
理“０”になるパルスＲＳＴが発生される。すべての第
３のｎチャネルトランジスタＮ0-7 が遮断しているの
で、第３の節点Ｋ3 は論理“１”に上昇する。ここでは
保持接続されたインバータＩ3の形態の保持段Ｉ3 によ
り、Ｋ3 はパルスＲＳＴが論理“１”に復帰した後にも
論理“１”にとどまる。それにより、冗長デコーダを駆
動するためのレリーズ信号ＲＳＰが論理“１”になる。
【００４１】正規の場合には、すなわちアドレスＡ0-7
およびＲ0-7 が合致していないならば、少なくとも１つ
のＡn がＲn に等しくない。それにより少なくとも１つ
の第４の節点ＲＫn が論理“１”にとどまる。パルス信
号ＲＳＴが論理“０”になると、確かに第３の節点Ｋ3
の電位は上昇するが、導通しているｎチャネルトランジ
スタＮn により電位は保持接続されたインバータＩ3 を
切換えるために十分に上昇しない。従ってＫ3 はパルス
ＲＳＴの後に論理“０”にとどまり、またレリーズ信号
ＲＳＰは論理“０”にとどまる。
【００４２】図３、図４および図１１中に示されている
列冗長に対する冗長回路装置の機能は図１３の時間ダイ
アグラムにより説明され、その際に図３中に示されてい
る時間ダイアクラムとの相違点のみが説明される。図４
と比較してここでは第３の制御信号ＲＳＴが、ＲＤＡＤ
Ｎのように能動化信号ＲＤＡから図９による回路により
発生され得る第４の制御信号ＡＴＤＮにより置換され
る。さらに、メモリのその他の部分回路に既に存在して
いるデータレリーズ信号ＦＲも利用される。ＣＳＲ０は
冗長列デコーダＲＢＳに対するレリーズ信号であり、ま
たＣＦＲは論理状態“１”で正規列デコーダＣＤＥＣを
遮断する信号である。ＣＦＲはナンドゲートにより信号
ＲＮ０、ＲＮ１から発生される。すなわちＣＦＲは、冗
長列デコーダの１つがスイッチオンされると、論理
“１”になる。図１３は、図１２ａ、ｂにおけるよう
に、冗長の際の時間ダイアグラムを示し、また図１４は
“正規の場合”を示す。
【００４３】休止相（バーＲＡＳ＝論理“１”）ではア
ドレスＡ´0-7 およびバーＡ´0-7および第２の制御信
号ＰＲＣＨは論理状態“０”にある。この状態ではすべ
てのｎチャネル形式の第１の電界効果トランジスタＮ0-
7 は遮断されており、またｐチャネル形式の第２の電界
効果トランジスタＴＰ0-8 は導通している。その結果、
節点Ｋ1 は論理“１”であり、また第１の制御信号を第
１のトランジスタＴＮ0-7 およびＴＮR に供給する節点
Ｋ2 は論理“０”である。第１のアドレス出力端Ｒ0-7
およびローカルなコーディングバスＣ0 ないしＣ8 の第
１の出力端ＲＤＡは論理“１”であり、他方において第
１のアドレス出力端に対して相補性のアドレス出力端バ
ーＲ0-7 は論理“０”である。それにより第３の節点Ｋ
´3 は論理“０”、またレリーズ信号ＲＮ０は論理
“１”である。従って冗長ビットデコーダＲＣＤ0 はロ
ックされている。制御信号ＣＳＲ０はそれにより論理
“０”にとどまり、また冗長ビット回路ＲＢＳはロック
された状態にとどまる。正規列デコーダＣＤＥＣもＣＦ
Ｒ＝論理“０”によりロックされている。
【００４４】書込みまたは読出しサイクルは信号バーＲ
ＡＳの立下りにより開始される。第２の制御信号ＰＲＣ
ＨはバーＲＡＳの立下りの後に論理“１”になる。節点
Ｋ1の論理状態“１”は保持接続されたインバータＩ1
により得られている。
【００４５】その直後に出力線Ａ´0-10およびバーＡ´
0-10の特定の組み合わせが能動的な論理“１”になる。
ここでＡ´0-7 およびバーＡ´0-7 は内部ブロックアド
レス、またＡ´8-10およびバーＡ´8-10はブロックアド
レスを表す。第４の節点ＲＫ´i が論理“１”にロード
される。ここでＡ´i は論理“１”であり、さもなけれ
ば第４の節点ＲＫ´j ＝論理“０”である。
【００４６】このアドレス回路がコーディングされてい
ると、補助のヒューズＦ8 が断路されている。それによ
りＲＳＬは論理“１”にある。従って節点Ｋ1 は論理
“０”になり、節点Ｋ2 は論理“１”になる。コーディ
ングバスＣ0 ないしＣ8 により、置換すべき行のアドレ
スＲ0-7 、バーＲ0-7 が発生される。同時にＲＤＡが論
理“０”になる。すべてのＲi およびＡ´i またはバー
Ｒi （ｉ＝０〜７）が等しいならば、すべてのＲＫ´i
は論理“０”になる。従ってすべてのｎチャネルトラン
ジスタＮ´0 ないしＮ´7 は遮断状態にある。
【００４７】ＲＤＡの立下りにより、時間間隔Ｔ´の後
に論理“１”になる第４の制御パルスＡＴＤＮが発生さ
れる。すべてのｎチャネルトランジスタＮ´0-7 が遮断
しているので、節点Ｋ´3 はこの時間間隔Ｔ′において
論理“１”に上昇する。インバータＩ′3 の保持回路に
より、第４の制御信号ＡＴＤＮが論理値“０”に上昇し
ているならば、この時間間隔中にＫ´3 も論理レベル
“１”にとどまる。それにより冗長レリーズ信号ＲＮ０
が論理“０”になる。レリーズ信号ＦＲが論理“１”に
なると、冗長信号ＲＣＤ0 がスイッチオンし、また冗長
ビットスイッチＲＢＳの制御信号ＲＳＲ０が論理“１”
になる。同時にＣＦＲが論理“０”にとどまり、また正
規列デコーダＣＤＥＣがロックされた状態にとどまる。
【００４８】正規の場合には、すなわちアドレスＡ´0-
7 およびＲ0-7 が合致していないならば、少なくとも１
つのＡ´i がＲi に等しくない。それにより少なくとも
１つの節点ＲＫ´i が論理“１”にとどまる。ＲＤＡが
論理“０”になり、また第４の制御信号ＡＴＤＮが論理
“１”になると、確かに節点Ｋ´3 の電位は上昇する
が、導通しているｎチャネルトランジスタＮ´i により
電位は保持接続されたインバータＩ´3 を切換えるため
に十分に上昇しない。従ってＫ´3 はＡＴＤＮの後に論
理“０”にとどまり、またＲＮ０は論理“１”にとどま
る。冗長ビットデコーダＲＣＤ0 はロックされた状態に
とどまる。レリーズ信号ＦＲが論理“１”になると、Ｃ
ＦＲは論理“１”に上昇し、また正規列デコーダＣＤＥ
Ｃが能動化される。
【００４９】例ではそれぞれただ１つの行または列が本
発明による冗長回路装置により置換可能になるけれど
も、容易にたとえば２、４または８の行または列の１つ
の群も同時に置換可能である。この場合、アドレスデコ
ーダＦＳ０〜ＦＳ７に記憶される内部ブロックアドレス
は１、２または３ビット短い。従って、上記の実施例
は、実施例ではそれぞれただ１つの行または列がアドレ
ス指定されているけれども、任意の群の行または列が内
部ブロックアドレスによりアドレス指定可能であると理
解されるべきである。
【００５０】本発明による冗長回路装置はメモリブロッ
クの分割のようなメモリアーキテクチャアに無関係に使
用され得る。上記の実施例のように各アドレス回路を１
つのブロックアドレスに対応付ける代わりに、一般に各
アドレス回路をメモリセルの１つの群の完全なアドレス
の第１の部分アドレスに対応付けらることもできる。第
２の部分アドレス、すなわち完全なアドレスの残部は、
アドレス回路において例えばレーザーヒューズのような
断路可能な接続によりコード化される。例えば８つのメ
モリブロックおよび４つのアドレス回路を有するメモリ
においてブロックアドレスＡ8 、Ａ9 、Ａ10のただ２つ
のアドレス線Ａ8 、Ａ9 がアドレス回路の選択のために
使用されるならば、例えば各アドレス回路がそれぞれ２
つのメモリブロックに対応付けられ得る。第３のブロッ
クアドレス線、例えばＡ10、が追加的にアドレスデコー
ダＦＳ０〜ＦＳ７において使用され得る。その際アドレ
ス比較器ＡＶ１、ＡＶ２は追加的なアドレス線を得る。
こうして単一の能動的なアドレス回路、例えばＦＳ２に
より選択的に２つの異なるメモリブロックの中のメモリ
セルの群が置換可能である。逆に、一種のブロックなし
の冗長を実現するため、複数のアドレス回路を１つまた
は複数のメモリブロックに共通に対応付けることもでき
る。与えられたアドレスにおいて常にただ１つのアドレ
ス回路が能動化される。従って第１の部分アドレスのビ
ット幅ｎ１は、アドレス回路の数Ｍに応じてＭ≦２n1で
あるように選ばれていなければならない。
【図面の簡単な説明】
【図１】従来の技術による列冗長の際のアドレス回路お
よびその駆動のための回路装置の接続図。
【図２】本発明による行冗長回路装置のブロック接続
図。
【図３】本発明による列冗長回路装置のブロック接続
図。
【図４】本発明によるアドレス回路の１つの実施例の接
続図。
【図５】本発明による行冗長の際のアドレス比較器の実
施例の接続図。
【図６】本発明による行冗長の際のアドレス比較器の別
の実施例の接続図。
【図７】図６による回路の信号の時間ダイアグラム。
【図８】本発明による能動化段の１つの実施例の接続
図。
【図９】本発明による回路の接続図。
【図１０】本発明による回路の信号の時間ダイアグラ
ム。
【図１１】本発明による列冗長の際のアドレス比較器の
１つの実施例の接続図。
【図１２】図２、図４および図５による回路の信号の時
間ダイアグラム。
【図１３】図３、図４および図１１による回路の信号の
時間ダイアグラム。
【図１４】図３、図４および図１１による回路の信号の
時間ダイアグラム。
【符号の説明】
Ａ8..10 ；Ａ´8..10 第１の部分アドレス Ａ0..7；Ａ´0..7 第２の部分アドレス ＡＶ１；ＡＶ２ アドレス比較器 Ｃ0 …Ｃ8 コーディングバス ｃ8 第１の出力端 Ｅ0 ；Ｅ1 アドレス回路の群 Ｆ0 …Ｆ8 ヒューズ ＦＲ レリーズ信号 ＦＳ０…ＦＳ７ アドレス回路 ＮＧＮ ナンドゲート ＮＯＲ ノアゲート Ｒ0..7 置換すべき群の第２の部分アドレス ＲＤＡ 能動化信号 ＲＲＤＥＣ；ＲＣＤ0 冗長デコーダ ＲＳＰ；ＲＮＯ レリーズ信号 ２０；２０´ 第１の出力端
フロントページの続き (72)発明者 オリフアー キール ドイツ連邦共和国 80804 ミユンヘン レオポルトシユトラーセ 138

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 正規および冗長メモリセルを有し、メモ
    リのメモリセルの任意の群のアドレス（Ａ0..10 ；Ａ´
    0..10 ）が第１の部分アドレス（Ａ8..10 ；Ａ´8..10
    ）および第２の部分アドレス（Ａ0..7；Ａ´0..7）か
    ら形成されている集積半導体メモリ用の冗長回路装置に
    おいて、 Ｍ個（ここでＭ≧１）の固定的にプログラム可能なアド
    レス回路（ＦＳ０…ＦＳ７）を有し、固定的にプログラ
    ム可能なアドレス回路（ＦＳ０…ＦＳ７）が第１の部分
    アドレス（Ａ8...10；Ａ´8...10）のそれぞれ１つに対
    応付けられており、各固定的にプログラム可能なアドレ
    ス回路（ＦＳ０…ＦＳ７）が能動化された状態において
    正規メモリセルの置換すべき群の第２の部分アドレス
    （Ｒ0..7）と、アドレス回路（ＦＳ０…ＦＳ７）の能動
    化された状態において、回路装置に与えられる第１の部
    分アドレス（Ａ8..10 ；Ａ´8..10 ）がアドレス回路
    （ＦＳi ）に対応付けられている第１の部分アドレスと
    合致するときに、能動化信号（ＲＤＡ）が与えられる第
    １の出力端（ｃ8 ）とを有し、 すべてのアドレス回路（ＦＳ０…ＦＳ７）に共通であ
    り、アドレス回路（ＦＳ０…ＦＳ７）が能動化信号（Ｒ
    ＤＡ）を与えられた際にこのアドレス回路に記憶されて
    いる第２の部分アドレス（Ｒ0..7）を与えられた第２の
    部分アドレス（Ａ0..7；Ａ´0..7）と比較するアドレス
    比較器（ＡＶ１；ＡＶ２）を有し、これらの両第２の部
    分アドレスが一致する際にレリーズ信号（ＲＳＰ；ＲＮ
    Ｏ）がアドレス比較器（ＡＶ１；ＡＶ２）の第１の出力
    端（２０；２０´）に与えられ、このレリーズ信号（Ｒ
    ＳＰ；ＲＮＯ）が冗長デコーダ（ＲＲＤＥＣ；ＲＣＤ0
    ）を駆動するのに用いられることを特徴とする集積半
    導体メモリ用の冗長回路装置。
  2. 【請求項２】 各アドレス回路（ＦＳ０…ＦＳ７）がＮ
    ＋１個（Ｎは第２の部分アドレス（Ａ0..7；Ａ´0..7）
    のビット幅）の断路可能な接続（Ｆ0 …Ｆ8）によりプ
    ログラム可能であることを特徴とする請求項１記載の冗
    長回路装置。
  3. 【請求項３】 アドレス比較器（ＡＶ１；ＡＶ２）がロ
    ーカルなコーディングバス（Ｃ0 …Ｃ8 ）によりすべて
    のアドレス回路（ＦＳ０…ＦＳ７）と接続されており、
    ローカルなコーディングバスがアドレス回路に記憶され
    ている第２の部分アドレス（Ａ0..7；バーＡ0..7）およ
    び能動化信号（ＲＤＡ）をアドレス比較器（ＡＶ１；Ａ
    Ｖ２）に仲介することを特徴とする請求項１または２記
    載の冗長回路装置。
  4. 【請求項４】 各アドレス回路（ＦＳ０…ＦＳ７）がそ
    れぞれ１つの断路可能なヒューズ要素（Ｆ0..7）および
    １つの第１の電界効果トランジスタ（ＴＮ0..7）のＮ個
    の直列回路を有し、その直列回路がそれぞれ第１の供給
    電位（ＶＳＳ）とそのつどの第１の節点（Ｃ0 …Ｃ7 ）
    との間に接続されており、第１の節点（Ｃ0 …Ｃ7 ）お
    よび第１の出力端（Ｃ8 ）がローカルなコーディングバ
    スを形成し、アドレス回路の互いに相応するヒューズ要
    素（Ｆ0..7）が同一の節点と接続されており、各第１の
    節点（Ｃ0 ..7 ）が第２の供給電位（ＶＤＤ）および第
    １のインバータ（Ｉ10…I17 ）のそれぞれ１つの入力端
    に第２の電界効果トランジスタ（ＴＰ０・・７）を介し
    て接続されており、第１の電界効果トランジスタ（ＴＮ
    0..7）の制御端子に第１の制御信号（Ｋ2 ）が供給され
    ており、第２の電界効果トランジスタ（ＴＰ0..7）の制
    御端子に第２の制御信号（ＰＲＣＨ）が供給されてお
    り、各第１の節点（Ｃ0 …Ｃ7 ）が第１のアドレス出力
    端（Ｒ0..7）を形成し、また第１のインバータ（Ｉ10…
    I17 ）の各出力端がそのつどの第１のアドレス出力端に
    対して相補性のアドレス出力端（バーＲ0..7）を形成す
    ることを特徴とする請求項２記載の冗長回路装置。
  5. 【請求項５】 アドレス比較器（ＡＶ１；ＡＶ２）がＮ
    個（Ｎは第２の部分アドレス（Ａ0..7；Ａ´0..7）のビ
    ット幅）の第３の電界効果トランジスタ（Ｎ0 …Ｎ7 ；
    Ｎ´0 …Ｎ´7 ）を有し、第３の電界効果トランジスタ
    （Ｎ0 …Ｎ7；Ｎ´0 …Ｎ´7 ）のそのつどの負荷パス
    が第３の節点（Ｋ3 ；Ｋ´3 ）と第１の供給電位（ＶＳ
    Ｓ）との間に接続されており、それらの制御入力端がそ
    れぞれＮ個の第４の節点（ＲＫ0...7 ；ＲＫ´0...7 ）
    の１つに接続されており、各第４の節点に第４の電界効
    果トランジスタ（Ｎ01…Ｎ71；Ｎ´01…Ｎ´71）および
    第５の電界効果トランジスタ（Ｎ02…Ｎ72；Ｎ´02…Ｎ
    ´72）が対応付けられており、各第４の電界効果トラン
    ジスタ（Ｎ01…Ｎ71；Ｎ´01…Ｎ´71）の負荷パスが対
    応付けられている第４の節点（ＲＫ0...7 ；ＲＫ´0...
    7 ）と与えられているアドレスの対応付けられているア
    ドレス線（Ａ０..７；Ａ′０..７）との間に接続され、
    対応する第５の電界効果トランジスタ（Ｎ02…Ｎ72；
    Ｎ′02…N ′72）の負荷パスが対応付けられている第４
    の節点（ＲＫ０…７；ＲＫ′０…７）とそのつどの対応
    付けられているアドレス線（Ａ0...7 ；Ａ´0...7 ）に
    対して相補性のアドレス線（バーＡ0...7 ；バーＡ´
    0...7 ）との間に接続されており、そのつどの第４の電
    界効果トランジスタ（Ｎ01…Ｎ71；Ｎ´01…Ｎ´71）の
    制御端子にアドレス回路（ＦＳ０…ＦＳ７）に記憶され
    ている第２の部分アドレスのそのつどのアドレス線（Ｒ
    0...7 ）が導かれており、そのつどの第５の電界効果ト
    ランジスタ（Ｎ02…Ｎ72；Ｎ´02…Ｎ´72）の制御端子
    にアドレス回路に記憶されている第２の部分アドレスの
    そのつどのアドレス線に対して相補性のアドレス線（バ
    ーＲ0...7 ）が導かれており、アドレス比較器（ＡＶ
    １；ＡＶ２）がホールド段（Ｉ3 ；Ｉ´3 ）を有し、そ
    の入力端子が第３の節点（Ｋ3 ；Ｋ´3）と接続されて
    おり、またその出力端子から第１のレリーズ信号（ＲＳ
    Ｐ；ＲＮＯ）が取り出し可能であり、アドレス比較器
    （ＡＶ１；ＡＶ２）が能動化段（ＲＢＷ；ＲＢＷ´）を
    有し、その出力信号が第３の節点（Ｋ3 ；Ｋ´3 ）に与
    えられていることを特徴とする請求項１ないし４の１つ
    に記載の冗長回路装置。
  6. 【請求項６】 能動化段（ＲＢＷ）が第６および第７の
    電界効果トランジスタ（Ｔ６、Ｔ７）の直列回路から成
    り、直列回路が第１および第２の基準電位（ＶＳ、ＶＤ
    Ｄ）の間に接続されており、第６の電界効果トランジス
    タ（Ｔ6 ）の制御端子に第３の制御信号（ＲＳＴ）が供
    給されており、第７の電界効果トランジスタ（Ｔ7 ）の
    制御端子にアドレス回路（ＦＳ０…ＦＳ７）の能動化信
    号（ＲＤＡ）が供給されており、第６および第７の電界
    効果トランジスタの負荷パスの間の節点（Ｋ）が第３の
    節点（Ｋ3 ）の部分であることを特徴とする請求項５記
    載の冗長回路装置。
  7. 【請求項７】 回路装置が４つの相続くインバータ段
    （ＩR1…ＩR4）の直列回路を有する第３の制御信号（Ｒ
    ＳＴ）の発生のための回路（ＲＴＳＧ）を有し、直列回
    路の入力端にアドレス回路（ＦＳ０…ＦＳ７）の能動化
    信号（ＲＤＡ）が供給されており、直列回路の出力端
    （Ｋ8 ）がナンドゲート（ＮＡＮＤ1 ）の第１の入力端
    に接続されており、ナンドゲートの第２の入力端が第１
    および第2のインバータ段（ＩR1、ＩR2）の間の節点
    （Ｋ7 ）に接続されており、ナンドゲートの出力端から
    第３の制御信号（ＲＳＴ）が取り出し可能であり、コン
    デンサ（Ｃ）が第１の供給電位（ＶＳＳ）と第２および
    第３のインバータ段（ＩR2、ＩR3）の間の節点（Ｋ9 ）
    との間に接続されていることを特徴とする請求項６記載
    の冗長回路装置。
  8. 【請求項８】 能動化段（ＲＢＷ；ＲＢＷ´）が第９の
    電界効果トランジスタ（Ｔ9 、Ｔ´9 ）および第１０お
    よび第１１の電界効果トランジスタ（Ｔ10、Ｔ11; Ｔ´
    10、Ｔ´11）の直列回路を有し、この直列回路が第２の
    供給電位（ＶＤＤ）と第３の節点（Ｋ3 ；Ｋ´3 ）との
    間に接続されており、第９の電界効果トランジスタ（Ｔ
    9 ；Ｔ´9 ）の負荷パスが第３の節点（Ｋ3 ；Ｋ´3 ）
    と第１の供給電位（ＶＳＳ）との間に接続されており、
    第９および第１１の電界効果トランジスタ（Ｔ9 、Ｔ1
    1; Ｔ´9 、Ｔ´11）が互いに相補性の導電形式であ
    り、第９および第１１の電界効果トランジスタ（Ｔ9 、
    Ｔ11; Ｔ´9 、Ｔ´11）の制御端子にアドレス回路（Ｆ
    Ｓ０…ＦＳ７）の能動化信号（ＲＤＡ）が供給されてお
    り、第１０の電界効果トランジスタ（Ｔ10; Ｔ´10）の
    制御端子に第４の制御信号（ＲＤＡＤＮ；ＡＴＤＮ）が
    供給されていることを特徴とする請求項５記載の冗長回
    路装置。
  9. 【請求項９】 メモリセルがＭ個（Ｍ≧１）のメモリブ
    ロック（ＢＫ0...7）のなかに配置されており、メモリ
    ブロック（ＢＫ0...7 ）がブロックアドレス（Ａ8...1
    0；Ａ´8...10）により呼び出し可能であり、メモリブ
    ロックの内部のメモリセルが内部ブロックアドレスによ
    り呼び出し可能であり、第１の部分アドレスがブロック
    アドレスであり、第２の部分アドレスが内部ブロックア
    ドレスであり、各固定的にプログラム可能なアドレス回
    路（ＦＳ０…ＦＳ７）がＭ個のメモリブロック（ＢＫ
    0...7 ）のそれぞれ１つに対応付けられていることを特
    徴とする請求項１ないし８の１つに記載の冗長回路装
    置。
  10. 【請求項１０】 半導体メモリがダイナミックな直接ア
    クセス半導体メモリ（ＤＲＡＭ）であることを特徴とす
    る請求項１ないし９の１つに記載の冗長回路装置。
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