KR960008534A - 집적 반도체 메모리용 용장도회로 - Google Patents

집적 반도체 메모리용 용장도회로 Download PDF

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Abstract

본 발명은 메모리의 메모리셀의 임의의 그룹의 어드레스(A0…10;A'0…10)가 제1부분 에드레스(A8…10;A'8…10) 및 제2부분 어드레스(A0…7; A'0…7)로 형성되는 방식의, 정상의 메모리셀 및 용장성 메모리셀을 가진 집척 반도체 메모리용 용장도 회로에 관한 것이다. 용장도 회로는 M(M≥1)개의 프로그램가능한 어드레스회로(FS0...FS7)를 포함하며, 상기 프로그램가능한 어드레스회로는 제1부분어드레스(A8…10; A'8…10)중 하나에 할당된다. 정상의 메모리셀의 대체될 그룹의 제2부분 어드레스(A0…7;A'8…10)가 대응하는 어드레스회로(FS0...FS7)에서 코딩된다. 어드레스(A0…10)의 인가시, 인가되는 제1부분 어드레스(A8…10)에 관련되는 어드레스회로는 상기 어드레스회로가 코딩되며 인에이를신호(RDA)를 송출한다, 인에 인에이블신호(RDA)의 인가시 모든 어드레스회로에 공통인 어드레스 비교기(AV1;AV2)는 인가된 제2부분 어드레스(A0…7)를 상기 어드레스회로에 저장된 제2부분 어드레스(A0…7)와 비교하고, 일치시 대응하는 용장도 디코더(RRDEC', RCD0)가 트리거된다.

Description

집적 반도체 메모리용 용장도회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 행 용장도회로의 블록회로도.
제4도는 본 발명에 따른 어드레스회로의 실시예.

Claims (10)

  1. 메모리의 메모리셀의 임의의 그룹의 어드레스(A0…10;A'0…10)가 제1부분 에드레스(A8…10;A'8…10) 및 제2부분 어드레스(A0…7; A'0…7)로 형성되는 방식의, 정상의 메모리셀 및 용장성 메모리셀을 가진 집적 반도체 메모리용 용장도 회로로서, - M(M≥1)개의 프로그램가능한 어드레스회로(FS0...FS7), 및 -모든 어드레스회로(FS0...FS7)에 공통인 어드레스 비교기(AV1;AV2)를 포함하며, -상기 프로그램가능한 어드레스회로(FS0...FS7)는 제1부분어드레스(A8…10;A'8…10)중 하나에 할당되고, 프로그램가능한 어드레스회로(FS0...FS7)는 활성화된 상태에서 정상의 메모리셀의 대체될 그룹의 제2부분 어드레스(R0…7) 및 제1출력(C8)을 가지며, 어드레스회로(FS0...FS7)의 활성화된 상태에서, 회로에 인가된 제1부분 어드레스(A8…10;A'8…10)가 어드레스회로(FSt)에 관련된 제1부분 어드레스와 일치하면, 활성화신호(RDA)가 상기 제1출력(C8)에 인가되고, - 상기 어드레스 비교기(AV1:AV2)는 어드레스회로(FS0...FS7)의 활성화신호(RDA)의 인가시 상기 어드레스회로에 저장된 제2부분 어드레스(R0…7)를 인가된 제2부분 어드레스(A0…7; A'0…7)와 비교하고, 상기 두 부분 어드레스의 일치시 인에이를신호(RSP;RNO)가 어드레스비교기(AV1;AV2)의 제1출력(20;20;)에 인가되고, 인에이블신호(RSP;RNO)는 용장도 디코더(RRDEC; RCDu)의 트리거에 사용되는 집적 반도체 메모리용 용장도 회로.
  2. 제1항에 있어서, 각각의 어드레스회(FSO...FS7)가 N+1분리가능한 접속소(F0…8)를 통해 프로그램 가능하며, 상기 N은 제2부분 어드레스(A0…7; A'0…7)의 비트수인 집적 반도체 메모리용 용장도 회로.
  3. 제1항 또는 2항에 있어서, 어드레스 비교기(AV1;AV2)가 국부 코딩버스(C0...C8)를 통해 모든 어드레스회로(FS0...FS7)에 접속되고, 상기 국부 코딩버스는 어드레스회로내에 저장된 제2부분 어드레스(A0…7; A'0…7) 및 활성화신호(RDA)를 어드레스 비교기(AV1; AV2)로 전달하는 집적 반도체 메모리용 용장도 회로.
  4. 제2항에 있어서, 각각의 어드레스회로(FS0...FS7)가 분리가능한 안전소자(F0…7) 및 제1FET(TN0…7)의 N직렬회로를 포함하며,상기 직렬회로는 제1공급전(VSS) 및 각각의 제1노드점(C0…C7) 사이에 접속되고, 제1노드점(C0…C7) 및 제1출력(C8)은 국부 코딩버스를 형성하며, 어드레스회로의 서로 대응하는 안전소자(F0…7)는 동일한 노드점에 접속되고, 제1노드점(C0…7)은 제2FET(TP0…7)를 통해 제2공급전원(VDD), 및 제1인버터(l10…l17)의 입력에 연결되며, 제1재어신호(K2)가 제1FET(TN0…7)의 제어단자에 공급되고, 제2제어신호(PRCH)가 제2FET(TP0…7)에 공급되며, 제1노드점(C0…C7)은 제1어드레스출력(R0…7)을 형성하고, 제1인버더(l10…l17)의 출력은 제1어드레스출력에 대한 상보 어드레스출력(R0…7)을 형성하는 집적 반도체 메모리용 용장도 회로.
  5. 제1항 내지 4항중 어느 한 항에 있어서, 어드레스 비교기(AV1;AV2)는 N제3FET(N0…N7, N'0…N'7)를 포함하며, 상기 N은 제2부분 어드레스(A0…7,A'0…7)의 비트수이고, 제3FET(N0…N7,N'0…N'7)의 부하구간은 제3노드점(K3;K'3)과 제1공급전원(VSS) 사이에 접속되며, 그것의 제어입력은 N제4노드점(RK0…7;RK'0…7)중 하나에 접속되고, 제4FET(N01…N71;N'01…N'71) 및 제5FET(N02…N72;N'02…N'72)가 제4노드점에 할당되며, 제4FET(N01…N71;N'01…N'71)의 부하구간은 관련 제4노드점(RK0…7;RK'0…7)과 인가된 어드레스(A0…7; A'0…7)의 관련 어드레스 라인 사이에 접속되고, 대응하는 제5FER(N02…N72;N'02…N'72)의 부하구간은 관련 제4노드점(RK0…7;RK'0…7)과 관련 어드레스(A0…7; A'0…7)에 대한 상보 어드레스 라인(A0…7; A'0…7)사이에 접속되고, 어드레스회로(FS0...FS7)내에 저장된 제2부분 어드레스의 어드레스라인(R0…7)이 제4FET(N01…N71;N'01…N'71)의 제어입력에 공급되며, 어드레스회로에 저장된 제2부분어드레스의 어드레스 라인에 대한 상보 어드레스 라인(R0…7)이 제5FET(N02…N72;N'02…N'72)의 제어입력에 공급되고, 어드레스비교(AV1:AV2)는 홀딩단(l3:1'3)을 포함하며, 그것의 입력단자는 제3노드점(K3;K'3)에 접속되고, 출력단자에서 제1인에이블신호(RSP;RNO)가 탭될 수 있으며, 어드레스 비교기(AV1:AV2)는 활성화단(RBW:RBW')를 포함하고 상기 활성화단의 출력신호는 제3노드점(K3:K'3)에 공급되는 집적 반도체 메모리용 용장도 회로.
  6. 제5항에 있어서, 활성화단(RBW)은 제6FET(T6) 및 제7FET(T7)의 직렬회로로 이루어지고, 직렬회로는 제1기준전위(VSS) 및 제2기준저위(VDD) 사이에 접속되며, 제3제어신호(RST)가 제6FET(Tb)의 제어입력에 공급되고, 어드레스회로(FS0...FS7)의 활성화신호(RDA)가 제7FET(T7)의 제어단자에 공급되며, 제6FET 및 제7FET의 부하부간 사이의 노드점(K)이 제3노드점(K3)의 부분인 집적 반도체 메모리용 용장도 회로.
  7. 제6항에 있어서, 회로가 제3제어신호(RST)를 발생시키기 위힌 회로(RTSG)를 포함하며, 상기 회로(RTSG)는 4개의 연속하는 인버터단(lR1…lR1…4)의 직렬회로를 포함하고, 어드레스회로(FS0...FS7)의 활성화신호(RDA)가 직렬회로의 입력에 공급되며, 직렬회로의 출력(K8)은 NAND게이트(NAND1)의 제1입력에 접속되고, NAND 게이트의 제2입력은 제1인버터만(lR1) 및 제2인버터만(lR2) 사이의 노드점(K7)에 접속되며, NAND게이트의 출력에서 제3제어신호(RST)가 탭될 수 있고, 제1공급전위(VSS)와 노드점(K8) 사이의 캐패시터(C)는 제2인 버터단(lR2)과 제3인버터단(lR3) 사이에 접속되는 집적 반도체 메모리용 용장도 회로.
  8. 제5항에 있어서, 활성화단(RBW;RBW')이 제9FET(T9,T'9), 및 제10 및 제11FET(T10,T11;T'10,T'11)의 직렬회로를 포함하여, 직렬회로는 제2공급전위(VDD) 및 제3노드점(K3:K'3) 사이에 접속되고, 제9FET(T9;T'9)의 부하구간은 제3노드점(K3;K'3)과 제1공급전위(VSS) 사이에 접속되며, 제9 및 제11FET(T9, T11, T'9, T'11)는 서로 상보 도전형이고, 어드레스회로(FS0...FS7)의 활성화신호(RDA)가 제9 및 제1lFET(T9, T11, T'9, T'11)의 제어단자에 공급되며, 제4제어신호(RDAND;ATDN)가 제10FET(T10;T'10)의 제어단자에 공급되는 집적 반도체 메모리용 용장도 회로.
  9. 제1항 내지 8항 중 어느 한 항에 있어서, 메모리셀이 M메모리블록(BK0…7) 배치되고, 메모리블록(BK0…7)은 블록 어드레스(A8…10;A'8…10)에 의해 호출될 수 있으며, 메모리 블록내의 메모리셀은 내부블록에 의해 호출될 수 있고, 상기 M≥1이며, 제1부분 어드레스는 블록 어드레스이고, 제2부분 어드레스는 내부블록 어드레스이며, 프로그램가능한 어드레스회로(FS0-FS7)는 M메모리블록(BK0…7)에 할당되는 집적 반도체 메모리용 용장도 회로.
  10. 제1항 내지 9항 중 어느 한 항에 있어서, 반도체 메모리가 DRAM인 집적 반도체 메모리용 용장도 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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