JP3626254B2 - 集積半導体メモリ用の冗長回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば米国電気電子学会雑誌・固体回路編（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ） 、第２６巻、第１号、１９９１年１月、第１２頁以降またはヨーロッパ特許出願公開第 Ａ−０４７２２０９号明細書から知られているような、特にダイナミックメモリ（ＤＲＡＭ）におけるワード線又はビット線の修理のための集積半導体メモリ用の冗長回路装置に関する。
【０００２】
【従来の技術】
各々の新しいメモリ世代におけるラスター寸法の縮小はセル領域の中の故障発生率を高める。従って、採算の合う生産はこのような故障を修理し得る装置をメモリ上に必要とする。一般に、プログラム可能なコーディング要素により故障したセルの代わりに使用される冗長セルが設けられている。
【０００３】
より大きい容量のメモリではメモリセルは複数のブロックに分割されている。メモリセルのマトリックス状の配置の故に、冗長セルは同じく行および列の中に配置されなければならない。これらの冗長導線は一般にセル領域の縁に構成されている。それらはそれぞれ与えられたアドレスと関連付けてプログラム可能なアドレス回路により選ばれる。
【０００４】
これらのプログラム可能なアドレス回路はたとえばレーザーにより断路可能なヒューズブロックであってよい。通常の仕方で各々のヒューズブロックは１つまたは複数の導線に固定的に対応付けられている。一般に独立したメモリブロックの数と同数のヒューズブロックおよびアドレス比較器が利用される。
【０００５】
図１には列冗長の際の列アドレスのコーディングのための従来の技術による通常の回路が示されている。例としてメモリセルはここではブロックアドレスＡ´８ 、Ａ ´９、Ａ ´１０により呼び出し可能な８つのメモリブロックに分割されている。内部ブロックアドレスＡ´０．．．７ 、すなわち１つのメモリブロックの内部の１つの列のアドレスはここでは８ビット幅である。アドレス回路ＣＦの中のコーディング要素としてここではレーザーにより断路可能なヒューズブロックが使用される。ヒューズブロックあたり内部ブロックアドレスのビット幅の２倍の断路可能な接続要素Ｆ０ 、…Ｆ１５が必要とされる。
【０００６】
この例ではメモリブロックあたり２つの冗長列が設けられており、アドレス回路の２つの群Ｅ０ 、Ｅ１ によりコーディングされる。図１には１つのユニットＥ０ のみが詳細に示されている。このようなユニットは８つの同一のアドレス回路、Ｅ０ におけるＣＦ０，０ …ＣＦ７，０ またはＥ１ におけるＣＦ０，１ …ＣＦ７，１ 、と８つの入力端ＲＤＮ０．．．７ および１つの出力端、Ｅ０ におけるＲＤ０ またはＥ１ におけるＲＤ１ 、を有するナンドゲートＮＧＮとから成っている。各々のユニットＥ０ 、Ｅ１ において各々のアドレス回路ＣＦ０，０ …ＣＦ７，０ はそれぞれ８つのメモリブロックの１つに対応付けられている。２つの出力信号ＲＤ０ およびＲＤ１ は出力端ＣＳＲ０ またはＣＳＲ１ を有する各１つの冗長ドライバＲＣＤ０ またはＲＣＤ１ および１つのノアゲートＮＯＲに供給されている。このゲートＮＯＲの出力端はドライバＣＦＲＤに接続されており、その出力信号は参照符号ＣＦＲを付されている。この信号ＣＦＲは正規の列デコーダに供給され、冗長ドライバ（ＲＣＤ０ またはＲＣＤ１ ）が能動化されているならば、正規メモリセルの列デコーダをロックする。３つのドライバＲＣＤ０ 、ＲＣＤ１ およびＣＦＲＤにレリーズ信号ＦＲが供給されており、このレリーズ信号ＦＲは論理状態“０”の際に正規および冗長選択線の双方を低いほうの電位、論理“０”、に保つ。このレリーズ信号ＦＲは通常の仕方で同期化目的でチップ上で使用される。
【０００７】
メモリはメモリブロックあたりメモリセルの各２８ ＝２５６の列を有する２３ ＝８のメモリブロックに編成されている。従って、各々の回路ＣＦｉｊはブロックコーディングのための３つの入力端と、ナンドゲートＮＧＮの１つの入力端と接続されている１つの出力端ＲＴＮｉ とを有する。
【０００８】
このような回路ＣＦｉｊは８つの入力端を有するナンドゲートＮＧＮと、その後段に接続されているインバータＰ１、Ｎ１と、インバータＰ１、Ｎ１の出力端Ａに並列に接続されている各１つのヒューズ要素と直列に接続されている２・８のｎチャネルトランジスタと、出力インバータＩＶとから成っている。ブロック選択はたとえば、３つのブロックアドレス導線バーＡ´８，９，１０およびそれらの相補性の導線バーＡ´８，９，１０からの３つの導線のすべての可能な組み合わせの１つを供給される入力ナンドゲートＮＧＮを介して行われる。回路ＣＦｉｊは、このナンドゲートのすべての入力が論理“１”であるときに能動化される。その出力はそのときに論理“０”であり、インバータＰ１、Ｎ１の出力Ｋはその結果として論理“１”である。すべての他の回路ＣＦでは少なくとも１つの入力Ａ´ｍ またはバーＡ´ｍ が論理“０”である。従ってインバータ出力Ｋも論理“０”であり、導線ＲＤＮｎ は論理“１”である。
【０００９】
Ｙ´＝２Ｎ ′の選択線が存在しているならば、２・Ｎ´の列アドレス線が１つの列アドレスのコーディングのために一般的な制限、たとえばＡ´０．．．Ｎ −１またはバーＡ´０．．．Ｎ −１、なしに必要とされる。なぜならば、ｎチャネルトランジスタおよびレーザーにより断路可能なヒューズ要素の直列回路は論理“１”を有する入力信号の際にのみ作用を示すからである。
【００１０】
能動化された回路ＣＦｉ，ｊ において、相応の列アドレス線が論理“１”を有する少なくとも１つのヒューズ要素が断路されていないならば、節点Ｋがこのスイッチオンされたｎチャネルトランジスタを介して、出力インバータＩＶが論理“１”に切換わるような低い電位に保たれる。従って、この場合、すべての導線ＲＤＮ０．．．７ は論理状態“１”を、またＮＧＮの出力線ＲＤＪは論理状態“０”を有する。従って、対応付けられている冗長選択線ＣＳＲｊ は信号ＦＲに無関係に非能動的、すなわち論理“０”である。このことが両導線ＲＤ０ およびＲＤ１において該当すると、ゲートＮＯＲの出力は論理“１”である。レリーズ信号ＦＲが能動的になると、信号ＣＦＲは同じく論理状態“１”をとり、また正規列デコーダをアンロックする。この場合、正規ビット線群が選択される。
【００１１】
それと逆に能動的な回路ＣＦｉ，０ またはＣＦｉ，１ においてすべてのヒューズ要素が断路されており、相応の列アドレス線が論理“１”であれば、節点Ｋは高い電位に充電された状態にとどまり、また出力インバータＩＶは論理状態“０”にとどまる。その結果、導線ＲＤ１ またはＲＤ２ が論理状態“１”をとる。従ってゲートＮＯＲの出力は論理“０”である。このことは同じくレリーズ信号ＦＲに無関係に信号ＣＦＲに対しても当てはまるので、正規列デコーダがロックされる。それに対して冗長選択線ＣＳＲ０ またはＣＳＲ１ は能動化され、また能動的なメモリブロックＢＫｉ の中の相応の冗長ビット線群が選択される。
【００１２】
以上に説明した解決策の１つの欠点は、プログラムされないアドレスを与える際に、すなわちＹ´のＹ´−１の場合に、すべての能動的サイクルにおいて横電流が選択された回路ＣＦｉ，ｊ のトランジスタＰ１を経てより低い電位に向かって流れることである。この横電流は場合によっては各々のメモリブロック群Ｅ１ 、Ｅ２ において２回生じ、複数のこのような群を有する具体的な解決策の際に許容できなき高い値をとる。別の欠点は、同じく具体的な場合に、導線ＲＤＮ１．．．Ｎ の数とそれにより条件付けられる出力ゲートＮＧＮの数とが過大であることである。
【００１３】
さらにアドレス回路あたり内部ブロックアドレスのビット幅の２倍の多くの断路可能な接続要素が利用される。冗長アドレスデコーダの構成は２つの欠点を有する。即ち第一に占有場所が大きく、従って円板あたりチップの個数の減少に通じ得る。このようなメモリ世代ではヒューズブロックに対して必要とされる面積が駆動回路の面積と共に冗長メモリセルが必要とする面積とほぼ同様に大きい。第二にこのような回路は、特に列冗長の駆動がすべての能動的サイクルで可能にされている列冗長の際に、高い電流消費に通ずる。出力線がそれにより強く負荷される。
【００１４】
ヨーロッパ特許出願公開第 Ａ−０４９２０９９号明細書には、置換すべき列または行の内部ブロックアドレスがヒューズブロックの中でプログラムされる冗長回路装置であって、ビット幅と同数の断路可能な接続のみが使用される冗長回路装置が記載されている。これらのアドレスはローカルなバスにより対応付けられている冗長デコーダにメモリのスイッチオン相で書込まれる。冗長デコーダにおいて、置換すべき列または行のアドレスはフリップフロップ回路により記憶されている。与えられたアドレスと置換すべき列‐行のアドレスとの間の比較は各々の冗長デコーダにおいて別々に行われる。従って、断路可能な接続の数の節減は確かに達成されるが、電流消費は高い値にとどまる。
【００１５】
【発明が解決しようとする課題】
本発明の課題は、列または行冗長を有する回路装置であって、冗長なアドレス回路の面積需要が最小であり、電流消費が減ぜられており、またアドレス線の負荷が減ぜられている回路装置を提供することである。
【００１６】
【課題を解決するための手段】
上述の課題を解決するため、本発明によれば、正規および冗長メモリセルを有し、メモリのメモリセルの任意の群のアドレスが第１の部分アドレスおよび第２の部分アドレスから形成されている集積半導体メモリ用の冗長回路装置において、Ｍ個（ここでＭ≧１）の固定的にプログラム可能なアドレス回路を有し、各固定的にプログラム可能なアドレス回路が第１の部分アドレスのそれぞれ１つに対応付けられており、各固定的にプログラム可能なアドレス回路が能動化された状態において正規メモリセルの置換すべき群の第２の部分アドレスと、アドレス回路の能動化された状態において、回路装置に与えられる第１の部分アドレスがアドレス回路に対応付けられている第１の部分アドレスと合致するときに、能動化信号が与えられる第１の出力端とを有し、すべてのアドレス回路に共通であり、アドレス回路が能動化信号を与えられた際にこのアドレス回路に記憶されている第２の部分アドレスを与えられた第２の部分アドレスと比較するアドレス比較器を有し、これらの両第２の部分アドレスが一致する際にレリーズ信号がアドレス比較器の第１の出力端に与えられ、このレリーズ信号が冗長デコーダを駆動するのに用いられる。
【００１７】
【実施例】
以下、図面に示されている実施例により本発明を詳細に説明する。
【００１８】
図２は行冗長を有する冗長回路図の本発明による実施例のブロック回路図を示す。破線で囲まれている範囲ＩＶおよびＶは図４ないし図１０に詳細に示されている。
【００１９】
図３は列冗長を有する実施例のブロック回路図である。
【００２０】
以下の例では回路はたとえば接地または供給電圧であってよい第１の基準電位（ＶＳＳ）および第２の基準電位（ＶＤＤ）に接続されている。
【００２１】
置換すべき列または行のアドレスＲ０−７ 、バーＲ０−７ は図２による回路においてたとえばローカルなコーディングバスＣ０−７ と、独立したメモリブロックＢＫ０ないしＢＫ７の数ａに一致する数のアドレス回路ＦＳ０ ないしＦＳ７ によりプログラムされる。図４にアドレス回路ＦＳ０ が詳細に示されている。例としてここにはａ＝８のメモリブロックＢＫ０ないしＢＫ７が選ばれている。内部ブロックアドレス、すなわちメモリブロックＢＫの内部の列または行のアドレスはここでは８ビット幅である。それはここではそれぞれ第１の電界効果トランジスタＴＮ０．．．７ とコーディングバスの第１の節点との間に接続されている断路可能な接続Ｆ０ ないしＦ７ によりコーディングされる。補助のヒューズＦ８ は、冗長が相応のメモリブロックＢＫにおいて使用されるときに断路される。この補助のヒューズＦ８ は、アドレス指定のためにここに８つのヒューズＦ０ ないしＦ７ のみが通常の６０のヒューズの代わりに必要であることを可能にする。
【００２２】
一般にメモリはａのメモリブロックを有し、その際にＡ＝２Ｍ である。メモリブロックＢＫ０．．．７ はＹ´の列およびＹの行を有し、その際にＹ＝２Ｎ およびＹ´＝２Ｎ ′である。この場合、Ｎ（Ｎ＝内部ブロックアドレスのビット幅）のヒューズが行内部ブロックアドレスに対して必要とされる。メモリブロック自体は２・Ｍのアドレス線によりアドレス指定可能である。以下では行アドレスはＡを付されており、また列アドレスはＡ´を付されている。バーＡまたはバーＡ´はそれに対して相補性の行または列アドレスを示す。
【００２３】
冗長な導線あたり１つの回路、すなわちこの場合８つの回路が必要とされる図１に示されている回路と異なり、図２に示されている回路は各々のメモリブロックＢＫにおいて冗長な導線あたり１つ必要とされる。各々のメモリブロックＢＫにおいて２つの冗長な導線が設けられているならば２つの回路が使用される。
【００２４】
断路可能な接続Ｆ８ （図４参照）が断路されていないならば、準備信号ＲＳＬは第１の基準電位ＶＳＳ（接地）を有する。図４中のアドレス回路ＦＳ０ の２つのキャパシタンスＣＳ およびＣＤ は、断路可能な接続Ｆ８ が断路されているときに、準備信号ＲＳＬを第２の基準電位ＶＤＤに確実にセットする役割をする。
【００２５】
図２中のアドレス比較器回路ＡＶ１において、与えられた内部ブロックアドレスＡ０−７ が置換すべきアドレスＲ０−７ と比較される。図５にはアドレス比較器ＡＶ１の１つの実施例が示されている。
【００２６】
アドレス比較が各々の冗長回路ＣＦにおいて行われる図１に示されている回路と異なり、本発明によれば比較は単一のアドレス比較器ＡＶ１により行われる。しかしアドレス比較は、アドレス指定されたブロックにおいてその付属のアドレス回路ＦＳ０ ないしＦＳ７ がプログラムされており、従って能動化信号ＲＤＡが例えば低いレベルをとるとき、すなわち与えられたアドレスがそのアドレス回路（ヒューズボックスとも呼ばれる）ＦＳ０ ないしＦＳ７ がプログラムされているメモリブロックＢＫに該当するときにのみ行われる。それにより内部ブロックアドレス線Ａ０−７ 、バーＡ０−７ がより少なく負荷され、またすべてのメモリ回路の電流消費が減ぜられる。
【００２７】
図５のアドレス比較器ＡＶ１は能動化段ＲＢＷにおいて、図６中に示されている回路により能動化信号ＲＤＡから発生可能なパルス信号の形態の第３の制御信号ＲＳＴを使用する。図８には、遅延させられた第４の制御信号ＲＤＡＤＮをパルス信号ＲＳＴの代わりに利用する能動化段ＲＢＷの１つの回路変形例が示されている。この回路は図５に示されている回路よりも若干速い。このようなパルス信号ＲＳＴまたは遅延させられた信号ＲＤＡＤＮにより電流消費がさらに減ぜられる。
【００２８】
図５の能動化段ＲＢＷは第６および第７のＦＥＴ Ｔ６、Ｔ７の直列回路から成っており、Ｔ６はｐチャネルＦＥＴ、Ｔ７はｎチャネルＦＥＴである。信号ＲＤＡ、ＲＳＴは第７のＦＥＴ Ｔ７、第６のＦＥＴ Ｔ６の制御入力端に接続されている。
【００２９】
第３の制御信号ＲＳＴは図６に示されている回路ＲＳＴＧから発生可能である。回路ＲＳＴＧは４つの相続くインバータ段ＩＲ１〜ＩＲ４の直列回路を含んでいる。この直列回路の入力端に能動化信号ＲＤＡが供給されており、この直列回路の出力端Ｋ８ はナンドゲートＮＡＮＤ１ に接続されている。第１および第２のインバータ段ＩＲ１、ＩＲ２の間の節点Ｋ７もナンドゲートＮＡＮＤ１ に接続されている。コンデンサＣが第１の基準電位（接地）と第２および第３のインバータ段の間の節点との間に接続されている。第３の制御信号ＲＳＴはナンドゲートＮＡＮＤ１ の出力信号である。図７は回路ＲＳＴＧの時間ダイアグラムを示す。第３の制御信号ＲＳＴは、時間間隔Ｔの間に、能動化信号ＲＤＡが論理“０”に移行するときに論理“０”に移行するパルスであり、さもなければ第３の制御信号ＲＳＴのレベルは論理“１”のレベルを有する。
【００３０】
図８には、第３の制御信号ＲＳＴの代わりに第４の制御信号ＲＤＡＤＮを利用する能動化段ＲＢＷの１つの変形例が示されている。ＲＳＴのようなパルスの代わりに、ＲＤＡＤＮは、ＲＤＡが論理“０”に下げられている時間間隔Ｔ´の後にレベル論理“１”を駆動する信号である。図８中の能動化段ＲＢＷは第９、第１０および第１１の電界効果トランジスタＴ９ 〜Ｔ１１の直列回路を含んでおり、Ｔ９ はｎチャネル形式であり、トランジスタＴ１０およびＴ１１はｐチャネル形式である。能動化信号ＲＤＡは第９および第１１のＦＥＴ Ｔ９ 、Ｔ１１の制御入力端に接続されており、また第４の制御信号ＲＤＡＤＮは第１０のＦＥＴ Ｔ１０の制御入力端に接続されている。
【００３１】
第３の制御信号はたとえば図９に示されている回路ＲＤＡＤＮＧにより発生可能である。それは３つの相続くインバータ段Ｉ´Ｒ１〜Ｉ´Ｒ３の直列回路を含んでいる。この直列回路の入力端に能動化信号ＲＤＡが供給されており、出力端に第４の制御信号ＲＤＡＤＮが生ずる。コンデンサＣ´が第１の供給電位（接地）と第１および第２のインバータ段Ｉ´Ｒ１、Ｉ´Ｒ２の間の節点との間に接続されている。図１０は回路ＲＤＡＤＮＧの時間ダイアグラムを示す。
【００３２】
図２が示すように、アドレス比較器ＡＶ１の出力信号ＲＳＰは冗長の使用の際に冗長行デコーダＲＲＤＥＣを駆動し、また同時に各々のメモリブロックＢＫ０ 〜ＢＫ７ の正規行デコーダＲＤＥＣをロックする。従って冗長行ＷＲｋがメモリブロックＢＫｋ の置換すべき行Ｗｉｋの代わりにアドレス指定される。
【００３３】
図３は列冗長の際の冗長回路装置の本発明による実施例のブロック回路図を示す。破線で囲まれている範囲ＩＶおよびＶＩは図４または図１１に詳細に説明されている。
【００３４】
アドレス比較器ＡＶ２の機能は図２および図５に示されているアドレス比較器ＡＶ１の機能と同一である。行冗長と比較してここでは第４の制御信号ＡＴＤＮへのアクセスが行われる。後で一層詳細に説明されるように、第４の制御信号ＡＴＤＮは、アドレス比較器ＡＶ２を通る横電流を回避する機能を有する。図３中には追加的に、各ブロックにおいて選択線ＣＳＲ０またはＣＳＲ１を有する２つの冗長列デコーダＲＣＤ０ およびＲＣＤ１ が使用されるときに、２組のアドレス回路ＦＳ０〜ＦＳ７および２つのアドレス比較器ＡＶ２がどのように互いに接続されるかが示されている。冗長列デコーダＲＣＤ０ およびＲＣＤ１ はメモリブロックＢＫ０−７ あたり各１つの冗長ビットスイッチＲＢＳを駆動する。信号ＣＦＲにより冗長列の選択の際に正規列デコーダＣＤＥＣがロックされるので、この場合、正規ビットスイッチＢＳは駆動されない。
【００３５】
図５および図１１中に示されているアドレス比較器回路ＡＶ２では冗長レリーズ信号ＣＳＲ０は、すべての節点ＲＫ´０ ないしＲＫ´７ が論理“０”であるときに始めて能動化され、すなわち第３の節点Ｋ´３ が論理“０”である。これらの節点ＲＫ´０ ないしＲＫ´７ の少なくとも１つが論理“１”であれば、節点Ｋ´３ はスイッチオンされたｎチャネルトランジスタＮ´０ ないしＮ´７ を介して、後段に接続されているインバータＩ３ ´が出力信号を論理“１”に保つように低い電位にとどまる。
【００３６】
図２、図４および図５による回路の機能は図１２の時間ダイアグラムにより説明され、その際にそのために必要なメモリ信号のみが示されている。図１２ａは行冗長を使用するサイクルを示し、図１２ｂは正規の場合、すなわち冗長を使用しない場合を示す。
【００３７】
休止相（バーＲＡＳ＝論理“１”）ではアドレスＡ０−７ 、バーＡ０−７ および第２の制御信号またはロード信号ＰＲＣＨは論理状態“０”にある。この状態ではすべてのｎチャネル形式の第３の電界効果トランジスタＮ０−７ は遮断されており、ｐチャネル形式の第２の電界効果トランジスタＴＰ０−８ は導通している。その結果、節点Ｋ１ は論理“１”であり、また第１の制御信号を第１のトランジスタＴＮ０−７ およびＴＮＲ に供給する節点Ｋ２ は論理“０”である。第１のアドレス出力端Ｒ０−７ およびローカルなコーディングバスＣ０ ないしＣ８ の第１の出力端ＲＤＡはすべて論理“１”であり、他方において第１のアドレス出力端に対して相補性の出力端バーＲ０−７ は論理“０”である。それにより第３の節点Ｋ３ は論理“０”、またレリーズ信号ＲＳＰは論理“０”である。
【００３８】
書込みまたは読出しサイクルは信号バーＲＡＳの立下りにより開始される。第２の制御信号ＰＲＣＨはバーＲＡＳの立下りの後に論理“１”になる。節点Ｋ１ の論理状態“１”はインバータＩ１ の支援により得られている。その直後に出力線Ａ０−１０およびバーＡ０−１０の特定の組み合わせが能動的な論理“１”になる。ここでＡ０−７ およびバーＡ０−７ は内部ブロックアドレス、またＡ８−１０およびバーＡ８−１０はブロックアドレスを表す。たとえばバーＡ８ 、バーＡ９ およびバーＡ１０がすべて論理“１”であれば、メモリブロックＢＫ０がアドレス指定される。従ってアドレス回路ＦＳ０の３つのｎチャネルトランジスタＴＮ８ ないしＴＮ１０が導通する。第４の節点ＲＫｉ が論理“１”にロードされる。ここでＡｉ ＝論理“１”であり、さもなければＲＫｊ は論理“０”である。
【００３９】
このアドレス回路ＦＳ０がコーディングされていると、補助のヒューズＦ８ が断路されている。それによりＲＳＬは論理“１”にある。従って節点Ｋ１ は論理“０”になり、節点Ｋ２ は論理“１”になる。図４に示されているアドレス回路の実施例は、断路されたヒューズＦｊ 、ｊ＝０〜７、が論理“１”であり、断路されていないヒューズＦｉ が論理“０”を意味するように接続されている。コーディングバスＣ０ ないしＣ７ により、置換すべき行のアドレスＲ０−７ 、バーＲ０−７ が発生される。同時に能動化信号ＲＤＡが論理“０”をアドレス回路の第１の出力端Ｃ８ 上に発生する。すべてのＲｉ およびＡｉ またはバーＲｉ およびバーＡｉ （ｉ＝０〜７）が等しいならば、すべてのＲＫｉ は論理“０”になる。従ってすべての第３の電界効果トランジスタ（ｎチャネル形式）Ｎ０ ないしＮ７ は遮断状態にある。
【００４０】
ＲＤＡの立下りにより、時間間隔Ｔの間論理“０”になるパルスＲＳＴが発生される。すべての第３のｎチャネルトランジスタＮ０−７ が遮断しているので、第３の節点Ｋ３ は論理“１”に上昇する。ここでは保持接続されたインバータＩ３ の形態の保持段Ｉ３ により、Ｋ３ はパルスＲＳＴが論理“１”に復帰した後にも論理“１”にとどまる。それにより、冗長デコーダを駆動するためのレリーズ信号ＲＳＰが論理“１”になる。
【００４１】
正規の場合には、すなわちアドレスＡ０−７ およびＲ０−７ が合致していないならば、少なくとも１つのＡｎ がＲｎ に等しくない。それにより少なくとも１つの第４の節点ＲＫｎ が論理“１”にとどまる。パルス信号ＲＳＴが論理“０”になると、確かに第３の節点Ｋ３ の電位は上昇するが、導通しているｎチャネルトランジスタＮｎ により電位は保持接続されたインバータＩ３ を切換えるために十分に上昇しない。従ってＫ３ はパルスＲＳＴの後に論理“０”にとどまり、またレリーズ信号ＲＳＰは論理“０”にとどまる。
【００４２】
図３、図４および図１１中に示されている列冗長に対する冗長回路装置の機能は図１３の時間ダイアグラムにより説明され、その際に図３中に示されている時間ダイアクラムとの相違点のみが説明される。図４と比較してここでは第３の制御信号ＲＳＴが、ＲＤＡＤＮのように能動化信号ＲＤＡから図９による回路により発生され得る第４の制御信号ＡＴＤＮにより置換される。さらに、メモリのその他の部分回路に既に存在しているデータレリーズ信号ＦＲも利用される。ＣＳＲ０は冗長列デコーダＲＢＳに対するレリーズ信号であり、またＣＦＲは論理状態“１”で正規列デコーダＣＤＥＣを遮断する信号である。ＣＦＲはナンドゲートにより信号ＲＮ０、ＲＮ１から発生される。すなわちＣＦＲは、冗長列デコーダの１つがスイッチオンされると、論理“１”になる。図１３は、図１２ａ、ｂにおけるように、冗長の際の時間ダイアグラムを示し、また図１４は“正規の場合”を示す。
【００４３】
休止相（バーＲＡＳ＝論理“１”）ではアドレスＡ´０−７ およびバーＡ´０−７ および第２の制御信号ＰＲＣＨは論理状態“０”にある。この状態ではすべてのｎチャネル形式の第１の電界効果トランジスタＮ０−７ は遮断されており、またｐチャネル形式の第２の電界効果トランジスタＴＰ０−８ は導通している。その結果、節点Ｋ１ は論理“１”であり、また第１の制御信号を第１のトランジスタＴＮ０−７ およびＴＮＲ に供給する節点Ｋ２ は論理“０”である。第１のアドレス出力端Ｒ０−７ およびローカルなコーディングバスＣ０ ないしＣ８ の第１の出力端ＲＤＡは論理“１”であり、他方において第１のアドレス出力端に対して相補性のアドレス出力端バーＲ０−７ は論理“０”である。それにより第３の節点Ｋ´３ は論理“０”、またレリーズ信号ＲＮ０は論理“１”である。従って冗長ビットデコーダＲＣＤ０ はロックされている。制御信号ＣＳＲ０はそれにより論理“０”にとどまり、また冗長ビット回路ＲＢＳはロックされた状態にとどまる。正規列デコーダＣＤＥＣもＣＦＲ＝論理“０”によりロックされている。
【００４４】
書込みまたは読出しサイクルは信号バーＲＡＳの立下りにより開始される。第２の制御信号ＰＲＣＨはバーＲＡＳの立下りの後に論理“１”になる。節点Ｋ１ の論理状態“１”は保持接続されたインバータＩ１ により得られている。
【００４５】
その直後に出力線Ａ´０−１０およびバーＡ´０−１０の特定の組み合わせが能動的な論理“１”になる。ここでＡ´０−７ およびバーＡ´０−７ は内部ブロックアドレス、またＡ´８−１０およびバーＡ´８−１０はブロックアドレスを表す。第４の節点ＲＫ´ｉ が論理“１”にロードされる。ここでＡ´ｉ は論理“１”であり、さもなければ第４の節点ＲＫ´ｊ ＝論理“０”である。
【００４６】
このアドレス回路がコーディングされていると、補助のヒューズＦ８ が断路されている。それによりＲＳＬは論理“１”にある。従って節点Ｋ１ は論理“０”になり、節点Ｋ２ は論理“１”になる。コーディングバスＣ０ ないしＣ８ により、置換すべき行のアドレスＲ０−７ 、バーＲ０−７ が発生される。同時にＲＤＡが論理“０”になる。すべてのＲｉ およびＡ´ｉ またはバーＲｉ （ｉ＝０〜７）が等しいならば、すべてのＲＫ´ｉ は論理“０”になる。従ってすべてのｎチャネルトランジスタＮ´０ ないしＮ´７ は遮断状態にある。
【００４７】
ＲＤＡの立下りにより、時間間隔Ｔ´の後に論理“１”になる第４の制御パルスＡＴＤＮが発生される。すべてのｎチャネルトランジスタＮ´０−７ が遮断しているので、節点Ｋ´３ はこの時間間隔Ｔ′において論理“１”に上昇する。インバータＩ′３ の保持回路により、第４の制御信号ＡＴＤＮが論理値“０”に上昇しているならば、この時間間隔中にＫ´３ も論理レベル“１”にとどまる。それにより冗長レリーズ信号ＲＮ０が論理“０”になる。レリーズ信号ＦＲが論理“１”になると、冗長信号ＲＣＤ０ がスイッチオンし、また冗長ビットスイッチＲＢＳの制御信号ＲＳＲ０が論理“１”になる。同時にＣＦＲが論理“０”にとどまり、また正規列デコーダＣＤＥＣがロックされた状態にとどまる。
【００４８】
正規の場合には、すなわちアドレスＡ´０−７ およびＲ０−７ が合致していないならば、少なくとも１つのＡ´ｉ がＲｉ に等しくない。それにより少なくとも１つの節点ＲＫ´ｉ が論理“１”にとどまる。ＲＤＡが論理“０”になり、また第４の制御信号ＡＴＤＮが論理“１”になると、確かに節点Ｋ´３ の電位は上昇するが、導通しているｎチャネルトランジスタＮ´ｉ により電位は保持接続されたインバータＩ´３ を切換えるために十分に上昇しない。従ってＫ´３ はＡＴＤＮの後に論理“０”にとどまり、またＲＮ０は論理“１”にとどまる。冗長ビットデコーダＲＣＤ０ はロックされた状態にとどまる。レリーズ信号ＦＲが論理“１”になると、ＣＦＲは論理“１”に上昇し、また正規列デコーダＣＤＥＣが能動化される。
【００４９】
例ではそれぞれただ１つの行または列が本発明による冗長回路装置により置換可能になるけれども、容易にたとえば２、４または８の行または列の１つの群も同時に置換可能である。この場合、アドレスデコーダＦＳ０〜ＦＳ７に記憶される内部ブロックアドレスは１、２または３ビット短い。従って、上記の実施例は、実施例ではそれぞれただ１つの行または列がアドレス指定されているけれども、任意の群の行または列が内部ブロックアドレスによりアドレス指定可能であると理解されるべきである。
【００５０】
本発明による冗長回路装置はメモリブロックの分割のようなメモリアーキテクチャアに無関係に使用され得る。上記の実施例のように各アドレス回路を１つのブロックアドレスに対応付ける代わりに、一般に各アドレス回路をメモリセルの１つの群の完全なアドレスの第１の部分アドレスに対応付けらることもできる。第２の部分アドレス、すなわち完全なアドレスの残部は、アドレス回路において例えばレーザーヒューズのような断路可能な接続によりコード化される。例えば８つのメモリブロックおよび４つのアドレス回路を有するメモリにおいてブロックアドレスＡ８ 、Ａ９ 、Ａ１０のただ２つのアドレス線Ａ８ 、Ａ９ がアドレス回路の選択のために使用されるならば、例えば各アドレス回路がそれぞれ２つのメモリブロックに対応付けられ得る。第３のブロックアドレス線、例えばＡ１０、が追加的にアドレスデコーダＦＳ０〜ＦＳ７において使用され得る。その際アドレス比較器ＡＶ１、ＡＶ２は追加的なアドレス線を得る。こうして単一の能動的なアドレス回路、例えばＦＳ２により選択的に２つの異なるメモリブロックの中のメモリセルの群が置換可能である。逆に、一種のブロックなしの冗長を実現するため、複数のアドレス回路を１つまたは複数のメモリブロックに共通に対応付けることもできる。与えられたアドレスにおいて常にただ１つのアドレス回路が能動化される。従って第１の部分アドレスのビット幅ｎ１は、アドレス回路の数Ｍに応じてＭ≦２ｎ１であるように選ばれていなければならない。
【図面の簡単な説明】
【図１】従来の技術による列冗長の際のアドレス回路およびその駆動のための回路装置の接続図。
【図２】本発明による行冗長回路装置のブロック接続図。
【図３】本発明による列冗長回路装置のブロック接続図。
【図４】本発明によるアドレス回路の１つの実施例の接続図。
【図５】本発明による行冗長の際のアドレス比較器の実施例の接続図。
【図６】本発明による行冗長の際のアドレス比較器の別の実施例の接続図。
【図７】図６による回路の信号の時間ダイアグラム。
【図８】本発明による能動化段の１つの実施例の接続図。
【図９】本発明による回路の接続図。
【図１０】本発明による回路の信号の時間ダイアグラム。
【図１１】本発明による列冗長の際のアドレス比較器の１つの実施例の接続図。
【図１２】図２、図４および図５による回路の信号の時間ダイアグラム。
【図１３】図３、図４および図１１による回路の信号の時間ダイアグラム。
【図１４】図３、図４および図１１による回路の信号の時間ダイアグラム。
【符号の説明】
Ａ８．．１０ ；Ａ´８．．１０ 第１の部分アドレス
Ａ０．．７；Ａ´０．．７ 第２の部分アドレス
ＡＶ１；ＡＶ２ アドレス比較器
Ｃ０ …Ｃ８ コーディングバス
ｃ８ 第１の出力端
Ｅ０ ；Ｅ１ アドレス回路の群
Ｆ０ …Ｆ８ ヒューズ
ＦＲ レリーズ信号
ＦＳ０…ＦＳ７ アドレス回路
ＮＧＮ ナンドゲート
ＮＯＲ ノアゲート
Ｒ０．．７ 置換すべき群の第２の部分アドレス
ＲＤＡ 能動化信号
ＲＲＤＥＣ；ＲＣＤ０ 冗長デコーダ
ＲＳＰ；ＲＮＯ レリーズ信号
２０；２０´ 第１の出力端
【発明の属する技術分野】
本発明は、たとえば米国電気電子学会雑誌・固体回路編（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ） 、第２６巻、第１号、１９９１年１月、第１２頁以降またはヨーロッパ特許出願公開第 Ａ−０４７２２０９号明細書から知られているような、特にダイナミックメモリ（ＤＲＡＭ）におけるワード線又はビット線の修理のための集積半導体メモリ用の冗長回路装置に関する。
【０００２】
【従来の技術】
各々の新しいメモリ世代におけるラスター寸法の縮小はセル領域の中の故障発生率を高める。従って、採算の合う生産はこのような故障を修理し得る装置をメモリ上に必要とする。一般に、プログラム可能なコーディング要素により故障したセルの代わりに使用される冗長セルが設けられている。
【０００３】
より大きい容量のメモリではメモリセルは複数のブロックに分割されている。メモリセルのマトリックス状の配置の故に、冗長セルは同じく行および列の中に配置されなければならない。これらの冗長導線は一般にセル領域の縁に構成されている。それらはそれぞれ与えられたアドレスと関連付けてプログラム可能なアドレス回路により選ばれる。
【０００４】
これらのプログラム可能なアドレス回路はたとえばレーザーにより断路可能なヒューズブロックであってよい。通常の仕方で各々のヒューズブロックは１つまたは複数の導線に固定的に対応付けられている。一般に独立したメモリブロックの数と同数のヒューズブロックおよびアドレス比較器が利用される。
【０００５】
図１には列冗長の際の列アドレスのコーディングのための従来の技術による通常の回路が示されている。例としてメモリセルはここではブロックアドレスＡ´８ 、Ａ ´９、Ａ ´１０により呼び出し可能な８つのメモリブロックに分割されている。内部ブロックアドレスＡ´０．．．７ 、すなわち１つのメモリブロックの内部の１つの列のアドレスはここでは８ビット幅である。アドレス回路ＣＦの中のコーディング要素としてここではレーザーにより断路可能なヒューズブロックが使用される。ヒューズブロックあたり内部ブロックアドレスのビット幅の２倍の断路可能な接続要素Ｆ０ 、…Ｆ１５が必要とされる。
【０００６】
この例ではメモリブロックあたり２つの冗長列が設けられており、アドレス回路の２つの群Ｅ０ 、Ｅ１ によりコーディングされる。図１には１つのユニットＥ０ のみが詳細に示されている。このようなユニットは８つの同一のアドレス回路、Ｅ０ におけるＣＦ０，０ …ＣＦ７，０ またはＥ１ におけるＣＦ０，１ …ＣＦ７，１ 、と８つの入力端ＲＤＮ０．．．７ および１つの出力端、Ｅ０ におけるＲＤ０ またはＥ１ におけるＲＤ１ 、を有するナンドゲートＮＧＮとから成っている。各々のユニットＥ０ 、Ｅ１ において各々のアドレス回路ＣＦ０，０ …ＣＦ７，０ はそれぞれ８つのメモリブロックの１つに対応付けられている。２つの出力信号ＲＤ０ およびＲＤ１ は出力端ＣＳＲ０ またはＣＳＲ１ を有する各１つの冗長ドライバＲＣＤ０ またはＲＣＤ１ および１つのノアゲートＮＯＲに供給されている。このゲートＮＯＲの出力端はドライバＣＦＲＤに接続されており、その出力信号は参照符号ＣＦＲを付されている。この信号ＣＦＲは正規の列デコーダに供給され、冗長ドライバ（ＲＣＤ０ またはＲＣＤ１ ）が能動化されているならば、正規メモリセルの列デコーダをロックする。３つのドライバＲＣＤ０ 、ＲＣＤ１ およびＣＦＲＤにレリーズ信号ＦＲが供給されており、このレリーズ信号ＦＲは論理状態“０”の際に正規および冗長選択線の双方を低いほうの電位、論理“０”、に保つ。このレリーズ信号ＦＲは通常の仕方で同期化目的でチップ上で使用される。
【０００７】
メモリはメモリブロックあたりメモリセルの各２８ ＝２５６の列を有する２３ ＝８のメモリブロックに編成されている。従って、各々の回路ＣＦｉｊはブロックコーディングのための３つの入力端と、ナンドゲートＮＧＮの１つの入力端と接続されている１つの出力端ＲＴＮｉ とを有する。
【０００８】
このような回路ＣＦｉｊは８つの入力端を有するナンドゲートＮＧＮと、その後段に接続されているインバータＰ１、Ｎ１と、インバータＰ１、Ｎ１の出力端Ａに並列に接続されている各１つのヒューズ要素と直列に接続されている２・８のｎチャネルトランジスタと、出力インバータＩＶとから成っている。ブロック選択はたとえば、３つのブロックアドレス導線バーＡ´８，９，１０およびそれらの相補性の導線バーＡ´８，９，１０からの３つの導線のすべての可能な組み合わせの１つを供給される入力ナンドゲートＮＧＮを介して行われる。回路ＣＦｉｊは、このナンドゲートのすべての入力が論理“１”であるときに能動化される。その出力はそのときに論理“０”であり、インバータＰ１、Ｎ１の出力Ｋはその結果として論理“１”である。すべての他の回路ＣＦでは少なくとも１つの入力Ａ´ｍ またはバーＡ´ｍ が論理“０”である。従ってインバータ出力Ｋも論理“０”であり、導線ＲＤＮｎ は論理“１”である。
【０００９】
Ｙ´＝２Ｎ ′の選択線が存在しているならば、２・Ｎ´の列アドレス線が１つの列アドレスのコーディングのために一般的な制限、たとえばＡ´０．．．Ｎ −１またはバーＡ´０．．．Ｎ −１、なしに必要とされる。なぜならば、ｎチャネルトランジスタおよびレーザーにより断路可能なヒューズ要素の直列回路は論理“１”を有する入力信号の際にのみ作用を示すからである。
【００１０】
能動化された回路ＣＦｉ，ｊ において、相応の列アドレス線が論理“１”を有する少なくとも１つのヒューズ要素が断路されていないならば、節点Ｋがこのスイッチオンされたｎチャネルトランジスタを介して、出力インバータＩＶが論理“１”に切換わるような低い電位に保たれる。従って、この場合、すべての導線ＲＤＮ０．．．７ は論理状態“１”を、またＮＧＮの出力線ＲＤＪは論理状態“０”を有する。従って、対応付けられている冗長選択線ＣＳＲｊ は信号ＦＲに無関係に非能動的、すなわち論理“０”である。このことが両導線ＲＤ０ およびＲＤ１において該当すると、ゲートＮＯＲの出力は論理“１”である。レリーズ信号ＦＲが能動的になると、信号ＣＦＲは同じく論理状態“１”をとり、また正規列デコーダをアンロックする。この場合、正規ビット線群が選択される。
【００１１】
それと逆に能動的な回路ＣＦｉ，０ またはＣＦｉ，１ においてすべてのヒューズ要素が断路されており、相応の列アドレス線が論理“１”であれば、節点Ｋは高い電位に充電された状態にとどまり、また出力インバータＩＶは論理状態“０”にとどまる。その結果、導線ＲＤ１ またはＲＤ２ が論理状態“１”をとる。従ってゲートＮＯＲの出力は論理“０”である。このことは同じくレリーズ信号ＦＲに無関係に信号ＣＦＲに対しても当てはまるので、正規列デコーダがロックされる。それに対して冗長選択線ＣＳＲ０ またはＣＳＲ１ は能動化され、また能動的なメモリブロックＢＫｉ の中の相応の冗長ビット線群が選択される。
【００１２】
以上に説明した解決策の１つの欠点は、プログラムされないアドレスを与える際に、すなわちＹ´のＹ´−１の場合に、すべての能動的サイクルにおいて横電流が選択された回路ＣＦｉ，ｊ のトランジスタＰ１を経てより低い電位に向かって流れることである。この横電流は場合によっては各々のメモリブロック群Ｅ１ 、Ｅ２ において２回生じ、複数のこのような群を有する具体的な解決策の際に許容できなき高い値をとる。別の欠点は、同じく具体的な場合に、導線ＲＤＮ１．．．Ｎ の数とそれにより条件付けられる出力ゲートＮＧＮの数とが過大であることである。
【００１３】
さらにアドレス回路あたり内部ブロックアドレスのビット幅の２倍の多くの断路可能な接続要素が利用される。冗長アドレスデコーダの構成は２つの欠点を有する。即ち第一に占有場所が大きく、従って円板あたりチップの個数の減少に通じ得る。このようなメモリ世代ではヒューズブロックに対して必要とされる面積が駆動回路の面積と共に冗長メモリセルが必要とする面積とほぼ同様に大きい。第二にこのような回路は、特に列冗長の駆動がすべての能動的サイクルで可能にされている列冗長の際に、高い電流消費に通ずる。出力線がそれにより強く負荷される。
【００１４】
ヨーロッパ特許出願公開第 Ａ−０４９２０９９号明細書には、置換すべき列または行の内部ブロックアドレスがヒューズブロックの中でプログラムされる冗長回路装置であって、ビット幅と同数の断路可能な接続のみが使用される冗長回路装置が記載されている。これらのアドレスはローカルなバスにより対応付けられている冗長デコーダにメモリのスイッチオン相で書込まれる。冗長デコーダにおいて、置換すべき列または行のアドレスはフリップフロップ回路により記憶されている。与えられたアドレスと置換すべき列‐行のアドレスとの間の比較は各々の冗長デコーダにおいて別々に行われる。従って、断路可能な接続の数の節減は確かに達成されるが、電流消費は高い値にとどまる。
【００１５】
【発明が解決しようとする課題】
本発明の課題は、列または行冗長を有する回路装置であって、冗長なアドレス回路の面積需要が最小であり、電流消費が減ぜられており、またアドレス線の負荷が減ぜられている回路装置を提供することである。
【００１６】
【課題を解決するための手段】
上述の課題を解決するため、本発明によれば、正規および冗長メモリセルを有し、メモリのメモリセルの任意の群のアドレスが第１の部分アドレスおよび第２の部分アドレスから形成されている集積半導体メモリ用の冗長回路装置において、Ｍ個（ここでＭ≧１）の固定的にプログラム可能なアドレス回路を有し、各固定的にプログラム可能なアドレス回路が第１の部分アドレスのそれぞれ１つに対応付けられており、各固定的にプログラム可能なアドレス回路が能動化された状態において正規メモリセルの置換すべき群の第２の部分アドレスと、アドレス回路の能動化された状態において、回路装置に与えられる第１の部分アドレスがアドレス回路に対応付けられている第１の部分アドレスと合致するときに、能動化信号が与えられる第１の出力端とを有し、すべてのアドレス回路に共通であり、アドレス回路が能動化信号を与えられた際にこのアドレス回路に記憶されている第２の部分アドレスを与えられた第２の部分アドレスと比較するアドレス比較器を有し、これらの両第２の部分アドレスが一致する際にレリーズ信号がアドレス比較器の第１の出力端に与えられ、このレリーズ信号が冗長デコーダを駆動するのに用いられる。
【００１７】
【実施例】
以下、図面に示されている実施例により本発明を詳細に説明する。
【００１８】
図２は行冗長を有する冗長回路図の本発明による実施例のブロック回路図を示す。破線で囲まれている範囲ＩＶおよびＶは図４ないし図１０に詳細に示されている。
【００１９】
図３は列冗長を有する実施例のブロック回路図である。
【００２０】
以下の例では回路はたとえば接地または供給電圧であってよい第１の基準電位（ＶＳＳ）および第２の基準電位（ＶＤＤ）に接続されている。
【００２１】
置換すべき列または行のアドレスＲ０−７ 、バーＲ０−７ は図２による回路においてたとえばローカルなコーディングバスＣ０−７ と、独立したメモリブロックＢＫ０ないしＢＫ７の数ａに一致する数のアドレス回路ＦＳ０ ないしＦＳ７ によりプログラムされる。図４にアドレス回路ＦＳ０ が詳細に示されている。例としてここにはａ＝８のメモリブロックＢＫ０ないしＢＫ７が選ばれている。内部ブロックアドレス、すなわちメモリブロックＢＫの内部の列または行のアドレスはここでは８ビット幅である。それはここではそれぞれ第１の電界効果トランジスタＴＮ０．．．７ とコーディングバスの第１の節点との間に接続されている断路可能な接続Ｆ０ ないしＦ７ によりコーディングされる。補助のヒューズＦ８ は、冗長が相応のメモリブロックＢＫにおいて使用されるときに断路される。この補助のヒューズＦ８ は、アドレス指定のためにここに８つのヒューズＦ０ ないしＦ７ のみが通常の６０のヒューズの代わりに必要であることを可能にする。
【００２２】
一般にメモリはａのメモリブロックを有し、その際にＡ＝２Ｍ である。メモリブロックＢＫ０．．．７ はＹ´の列およびＹの行を有し、その際にＹ＝２Ｎ およびＹ´＝２Ｎ ′である。この場合、Ｎ（Ｎ＝内部ブロックアドレスのビット幅）のヒューズが行内部ブロックアドレスに対して必要とされる。メモリブロック自体は２・Ｍのアドレス線によりアドレス指定可能である。以下では行アドレスはＡを付されており、また列アドレスはＡ´を付されている。バーＡまたはバーＡ´はそれに対して相補性の行または列アドレスを示す。
【００２３】
冗長な導線あたり１つの回路、すなわちこの場合８つの回路が必要とされる図１に示されている回路と異なり、図２に示されている回路は各々のメモリブロックＢＫにおいて冗長な導線あたり１つ必要とされる。各々のメモリブロックＢＫにおいて２つの冗長な導線が設けられているならば２つの回路が使用される。
【００２４】
断路可能な接続Ｆ８ （図４参照）が断路されていないならば、準備信号ＲＳＬは第１の基準電位ＶＳＳ（接地）を有する。図４中のアドレス回路ＦＳ０ の２つのキャパシタンスＣＳ およびＣＤ は、断路可能な接続Ｆ８ が断路されているときに、準備信号ＲＳＬを第２の基準電位ＶＤＤに確実にセットする役割をする。
【００２５】
図２中のアドレス比較器回路ＡＶ１において、与えられた内部ブロックアドレスＡ０−７ が置換すべきアドレスＲ０−７ と比較される。図５にはアドレス比較器ＡＶ１の１つの実施例が示されている。
【００２６】
アドレス比較が各々の冗長回路ＣＦにおいて行われる図１に示されている回路と異なり、本発明によれば比較は単一のアドレス比較器ＡＶ１により行われる。しかしアドレス比較は、アドレス指定されたブロックにおいてその付属のアドレス回路ＦＳ０ ないしＦＳ７ がプログラムされており、従って能動化信号ＲＤＡが例えば低いレベルをとるとき、すなわち与えられたアドレスがそのアドレス回路（ヒューズボックスとも呼ばれる）ＦＳ０ ないしＦＳ７ がプログラムされているメモリブロックＢＫに該当するときにのみ行われる。それにより内部ブロックアドレス線Ａ０−７ 、バーＡ０−７ がより少なく負荷され、またすべてのメモリ回路の電流消費が減ぜられる。
【００２７】
図５のアドレス比較器ＡＶ１は能動化段ＲＢＷにおいて、図６中に示されている回路により能動化信号ＲＤＡから発生可能なパルス信号の形態の第３の制御信号ＲＳＴを使用する。図８には、遅延させられた第４の制御信号ＲＤＡＤＮをパルス信号ＲＳＴの代わりに利用する能動化段ＲＢＷの１つの回路変形例が示されている。この回路は図５に示されている回路よりも若干速い。このようなパルス信号ＲＳＴまたは遅延させられた信号ＲＤＡＤＮにより電流消費がさらに減ぜられる。
【００２８】
図５の能動化段ＲＢＷは第６および第７のＦＥＴ Ｔ６、Ｔ７の直列回路から成っており、Ｔ６はｐチャネルＦＥＴ、Ｔ７はｎチャネルＦＥＴである。信号ＲＤＡ、ＲＳＴは第７のＦＥＴ Ｔ７、第６のＦＥＴ Ｔ６の制御入力端に接続されている。
【００２９】
第３の制御信号ＲＳＴは図６に示されている回路ＲＳＴＧから発生可能である。回路ＲＳＴＧは４つの相続くインバータ段ＩＲ１〜ＩＲ４の直列回路を含んでいる。この直列回路の入力端に能動化信号ＲＤＡが供給されており、この直列回路の出力端Ｋ８ はナンドゲートＮＡＮＤ１ に接続されている。第１および第２のインバータ段ＩＲ１、ＩＲ２の間の節点Ｋ７もナンドゲートＮＡＮＤ１ に接続されている。コンデンサＣが第１の基準電位（接地）と第２および第３のインバータ段の間の節点との間に接続されている。第３の制御信号ＲＳＴはナンドゲートＮＡＮＤ１ の出力信号である。図７は回路ＲＳＴＧの時間ダイアグラムを示す。第３の制御信号ＲＳＴは、時間間隔Ｔの間に、能動化信号ＲＤＡが論理“０”に移行するときに論理“０”に移行するパルスであり、さもなければ第３の制御信号ＲＳＴのレベルは論理“１”のレベルを有する。
【００３０】
図８には、第３の制御信号ＲＳＴの代わりに第４の制御信号ＲＤＡＤＮを利用する能動化段ＲＢＷの１つの変形例が示されている。ＲＳＴのようなパルスの代わりに、ＲＤＡＤＮは、ＲＤＡが論理“０”に下げられている時間間隔Ｔ´の後にレベル論理“１”を駆動する信号である。図８中の能動化段ＲＢＷは第９、第１０および第１１の電界効果トランジスタＴ９ 〜Ｔ１１の直列回路を含んでおり、Ｔ９ はｎチャネル形式であり、トランジスタＴ１０およびＴ１１はｐチャネル形式である。能動化信号ＲＤＡは第９および第１１のＦＥＴ Ｔ９ 、Ｔ１１の制御入力端に接続されており、また第４の制御信号ＲＤＡＤＮは第１０のＦＥＴ Ｔ１０の制御入力端に接続されている。
【００３１】
第３の制御信号はたとえば図９に示されている回路ＲＤＡＤＮＧにより発生可能である。それは３つの相続くインバータ段Ｉ´Ｒ１〜Ｉ´Ｒ３の直列回路を含んでいる。この直列回路の入力端に能動化信号ＲＤＡが供給されており、出力端に第４の制御信号ＲＤＡＤＮが生ずる。コンデンサＣ´が第１の供給電位（接地）と第１および第２のインバータ段Ｉ´Ｒ１、Ｉ´Ｒ２の間の節点との間に接続されている。図１０は回路ＲＤＡＤＮＧの時間ダイアグラムを示す。
【００３２】
図２が示すように、アドレス比較器ＡＶ１の出力信号ＲＳＰは冗長の使用の際に冗長行デコーダＲＲＤＥＣを駆動し、また同時に各々のメモリブロックＢＫ０ 〜ＢＫ７ の正規行デコーダＲＤＥＣをロックする。従って冗長行ＷＲｋがメモリブロックＢＫｋ の置換すべき行Ｗｉｋの代わりにアドレス指定される。
【００３３】
図３は列冗長の際の冗長回路装置の本発明による実施例のブロック回路図を示す。破線で囲まれている範囲ＩＶおよびＶＩは図４または図１１に詳細に説明されている。
【００３４】
アドレス比較器ＡＶ２の機能は図２および図５に示されているアドレス比較器ＡＶ１の機能と同一である。行冗長と比較してここでは第４の制御信号ＡＴＤＮへのアクセスが行われる。後で一層詳細に説明されるように、第４の制御信号ＡＴＤＮは、アドレス比較器ＡＶ２を通る横電流を回避する機能を有する。図３中には追加的に、各ブロックにおいて選択線ＣＳＲ０またはＣＳＲ１を有する２つの冗長列デコーダＲＣＤ０ およびＲＣＤ１ が使用されるときに、２組のアドレス回路ＦＳ０〜ＦＳ７および２つのアドレス比較器ＡＶ２がどのように互いに接続されるかが示されている。冗長列デコーダＲＣＤ０ およびＲＣＤ１ はメモリブロックＢＫ０−７ あたり各１つの冗長ビットスイッチＲＢＳを駆動する。信号ＣＦＲにより冗長列の選択の際に正規列デコーダＣＤＥＣがロックされるので、この場合、正規ビットスイッチＢＳは駆動されない。
【００３５】
図５および図１１中に示されているアドレス比較器回路ＡＶ２では冗長レリーズ信号ＣＳＲ０は、すべての節点ＲＫ´０ ないしＲＫ´７ が論理“０”であるときに始めて能動化され、すなわち第３の節点Ｋ´３ が論理“０”である。これらの節点ＲＫ´０ ないしＲＫ´７ の少なくとも１つが論理“１”であれば、節点Ｋ´３ はスイッチオンされたｎチャネルトランジスタＮ´０ ないしＮ´７ を介して、後段に接続されているインバータＩ３ ´が出力信号を論理“１”に保つように低い電位にとどまる。
【００３６】
図２、図４および図５による回路の機能は図１２の時間ダイアグラムにより説明され、その際にそのために必要なメモリ信号のみが示されている。図１２ａは行冗長を使用するサイクルを示し、図１２ｂは正規の場合、すなわち冗長を使用しない場合を示す。
【００３７】
休止相（バーＲＡＳ＝論理“１”）ではアドレスＡ０−７ 、バーＡ０−７ および第２の制御信号またはロード信号ＰＲＣＨは論理状態“０”にある。この状態ではすべてのｎチャネル形式の第３の電界効果トランジスタＮ０−７ は遮断されており、ｐチャネル形式の第２の電界効果トランジスタＴＰ０−８ は導通している。その結果、節点Ｋ１ は論理“１”であり、また第１の制御信号を第１のトランジスタＴＮ０−７ およびＴＮＲ に供給する節点Ｋ２ は論理“０”である。第１のアドレス出力端Ｒ０−７ およびローカルなコーディングバスＣ０ ないしＣ８ の第１の出力端ＲＤＡはすべて論理“１”であり、他方において第１のアドレス出力端に対して相補性の出力端バーＲ０−７ は論理“０”である。それにより第３の節点Ｋ３ は論理“０”、またレリーズ信号ＲＳＰは論理“０”である。
【００３８】
書込みまたは読出しサイクルは信号バーＲＡＳの立下りにより開始される。第２の制御信号ＰＲＣＨはバーＲＡＳの立下りの後に論理“１”になる。節点Ｋ１ の論理状態“１”はインバータＩ１ の支援により得られている。その直後に出力線Ａ０−１０およびバーＡ０−１０の特定の組み合わせが能動的な論理“１”になる。ここでＡ０−７ およびバーＡ０−７ は内部ブロックアドレス、またＡ８−１０およびバーＡ８−１０はブロックアドレスを表す。たとえばバーＡ８ 、バーＡ９ およびバーＡ１０がすべて論理“１”であれば、メモリブロックＢＫ０がアドレス指定される。従ってアドレス回路ＦＳ０の３つのｎチャネルトランジスタＴＮ８ ないしＴＮ１０が導通する。第４の節点ＲＫｉ が論理“１”にロードされる。ここでＡｉ ＝論理“１”であり、さもなければＲＫｊ は論理“０”である。
【００３９】
このアドレス回路ＦＳ０がコーディングされていると、補助のヒューズＦ８ が断路されている。それによりＲＳＬは論理“１”にある。従って節点Ｋ１ は論理“０”になり、節点Ｋ２ は論理“１”になる。図４に示されているアドレス回路の実施例は、断路されたヒューズＦｊ 、ｊ＝０〜７、が論理“１”であり、断路されていないヒューズＦｉ が論理“０”を意味するように接続されている。コーディングバスＣ０ ないしＣ７ により、置換すべき行のアドレスＲ０−７ 、バーＲ０−７ が発生される。同時に能動化信号ＲＤＡが論理“０”をアドレス回路の第１の出力端Ｃ８ 上に発生する。すべてのＲｉ およびＡｉ またはバーＲｉ およびバーＡｉ （ｉ＝０〜７）が等しいならば、すべてのＲＫｉ は論理“０”になる。従ってすべての第３の電界効果トランジスタ（ｎチャネル形式）Ｎ０ ないしＮ７ は遮断状態にある。
【００４０】
ＲＤＡの立下りにより、時間間隔Ｔの間論理“０”になるパルスＲＳＴが発生される。すべての第３のｎチャネルトランジスタＮ０−７ が遮断しているので、第３の節点Ｋ３ は論理“１”に上昇する。ここでは保持接続されたインバータＩ３ の形態の保持段Ｉ３ により、Ｋ３ はパルスＲＳＴが論理“１”に復帰した後にも論理“１”にとどまる。それにより、冗長デコーダを駆動するためのレリーズ信号ＲＳＰが論理“１”になる。
【００４１】
正規の場合には、すなわちアドレスＡ０−７ およびＲ０−７ が合致していないならば、少なくとも１つのＡｎ がＲｎ に等しくない。それにより少なくとも１つの第４の節点ＲＫｎ が論理“１”にとどまる。パルス信号ＲＳＴが論理“０”になると、確かに第３の節点Ｋ３ の電位は上昇するが、導通しているｎチャネルトランジスタＮｎ により電位は保持接続されたインバータＩ３ を切換えるために十分に上昇しない。従ってＫ３ はパルスＲＳＴの後に論理“０”にとどまり、またレリーズ信号ＲＳＰは論理“０”にとどまる。
【００４２】
図３、図４および図１１中に示されている列冗長に対する冗長回路装置の機能は図１３の時間ダイアグラムにより説明され、その際に図３中に示されている時間ダイアクラムとの相違点のみが説明される。図４と比較してここでは第３の制御信号ＲＳＴが、ＲＤＡＤＮのように能動化信号ＲＤＡから図９による回路により発生され得る第４の制御信号ＡＴＤＮにより置換される。さらに、メモリのその他の部分回路に既に存在しているデータレリーズ信号ＦＲも利用される。ＣＳＲ０は冗長列デコーダＲＢＳに対するレリーズ信号であり、またＣＦＲは論理状態“１”で正規列デコーダＣＤＥＣを遮断する信号である。ＣＦＲはナンドゲートにより信号ＲＮ０、ＲＮ１から発生される。すなわちＣＦＲは、冗長列デコーダの１つがスイッチオンされると、論理“１”になる。図１３は、図１２ａ、ｂにおけるように、冗長の際の時間ダイアグラムを示し、また図１４は“正規の場合”を示す。
【００４３】
休止相（バーＲＡＳ＝論理“１”）ではアドレスＡ´０−７ およびバーＡ´０−７ および第２の制御信号ＰＲＣＨは論理状態“０”にある。この状態ではすべてのｎチャネル形式の第１の電界効果トランジスタＮ０−７ は遮断されており、またｐチャネル形式の第２の電界効果トランジスタＴＰ０−８ は導通している。その結果、節点Ｋ１ は論理“１”であり、また第１の制御信号を第１のトランジスタＴＮ０−７ およびＴＮＲ に供給する節点Ｋ２ は論理“０”である。第１のアドレス出力端Ｒ０−７ およびローカルなコーディングバスＣ０ ないしＣ８ の第１の出力端ＲＤＡは論理“１”であり、他方において第１のアドレス出力端に対して相補性のアドレス出力端バーＲ０−７ は論理“０”である。それにより第３の節点Ｋ´３ は論理“０”、またレリーズ信号ＲＮ０は論理“１”である。従って冗長ビットデコーダＲＣＤ０ はロックされている。制御信号ＣＳＲ０はそれにより論理“０”にとどまり、また冗長ビット回路ＲＢＳはロックされた状態にとどまる。正規列デコーダＣＤＥＣもＣＦＲ＝論理“０”によりロックされている。
【００４４】
書込みまたは読出しサイクルは信号バーＲＡＳの立下りにより開始される。第２の制御信号ＰＲＣＨはバーＲＡＳの立下りの後に論理“１”になる。節点Ｋ１ の論理状態“１”は保持接続されたインバータＩ１ により得られている。
【００４５】
その直後に出力線Ａ´０−１０およびバーＡ´０−１０の特定の組み合わせが能動的な論理“１”になる。ここでＡ´０−７ およびバーＡ´０−７ は内部ブロックアドレス、またＡ´８−１０およびバーＡ´８−１０はブロックアドレスを表す。第４の節点ＲＫ´ｉ が論理“１”にロードされる。ここでＡ´ｉ は論理“１”であり、さもなければ第４の節点ＲＫ´ｊ ＝論理“０”である。
【００４６】
このアドレス回路がコーディングされていると、補助のヒューズＦ８ が断路されている。それによりＲＳＬは論理“１”にある。従って節点Ｋ１ は論理“０”になり、節点Ｋ２ は論理“１”になる。コーディングバスＣ０ ないしＣ８ により、置換すべき行のアドレスＲ０−７ 、バーＲ０−７ が発生される。同時にＲＤＡが論理“０”になる。すべてのＲｉ およびＡ´ｉ またはバーＲｉ （ｉ＝０〜７）が等しいならば、すべてのＲＫ´ｉ は論理“０”になる。従ってすべてのｎチャネルトランジスタＮ´０ ないしＮ´７ は遮断状態にある。
【００４７】
ＲＤＡの立下りにより、時間間隔Ｔ´の後に論理“１”になる第４の制御パルスＡＴＤＮが発生される。すべてのｎチャネルトランジスタＮ´０−７ が遮断しているので、節点Ｋ´３ はこの時間間隔Ｔ′において論理“１”に上昇する。インバータＩ′３ の保持回路により、第４の制御信号ＡＴＤＮが論理値“０”に上昇しているならば、この時間間隔中にＫ´３ も論理レベル“１”にとどまる。それにより冗長レリーズ信号ＲＮ０が論理“０”になる。レリーズ信号ＦＲが論理“１”になると、冗長信号ＲＣＤ０ がスイッチオンし、また冗長ビットスイッチＲＢＳの制御信号ＲＳＲ０が論理“１”になる。同時にＣＦＲが論理“０”にとどまり、また正規列デコーダＣＤＥＣがロックされた状態にとどまる。
【００４８】
正規の場合には、すなわちアドレスＡ´０−７ およびＲ０−７ が合致していないならば、少なくとも１つのＡ´ｉ がＲｉ に等しくない。それにより少なくとも１つの節点ＲＫ´ｉ が論理“１”にとどまる。ＲＤＡが論理“０”になり、また第４の制御信号ＡＴＤＮが論理“１”になると、確かに節点Ｋ´３ の電位は上昇するが、導通しているｎチャネルトランジスタＮ´ｉ により電位は保持接続されたインバータＩ´３ を切換えるために十分に上昇しない。従ってＫ´３ はＡＴＤＮの後に論理“０”にとどまり、またＲＮ０は論理“１”にとどまる。冗長ビットデコーダＲＣＤ０ はロックされた状態にとどまる。レリーズ信号ＦＲが論理“１”になると、ＣＦＲは論理“１”に上昇し、また正規列デコーダＣＤＥＣが能動化される。
【００４９】
例ではそれぞれただ１つの行または列が本発明による冗長回路装置により置換可能になるけれども、容易にたとえば２、４または８の行または列の１つの群も同時に置換可能である。この場合、アドレスデコーダＦＳ０〜ＦＳ７に記憶される内部ブロックアドレスは１、２または３ビット短い。従って、上記の実施例は、実施例ではそれぞれただ１つの行または列がアドレス指定されているけれども、任意の群の行または列が内部ブロックアドレスによりアドレス指定可能であると理解されるべきである。
【００５０】
本発明による冗長回路装置はメモリブロックの分割のようなメモリアーキテクチャアに無関係に使用され得る。上記の実施例のように各アドレス回路を１つのブロックアドレスに対応付ける代わりに、一般に各アドレス回路をメモリセルの１つの群の完全なアドレスの第１の部分アドレスに対応付けらることもできる。第２の部分アドレス、すなわち完全なアドレスの残部は、アドレス回路において例えばレーザーヒューズのような断路可能な接続によりコード化される。例えば８つのメモリブロックおよび４つのアドレス回路を有するメモリにおいてブロックアドレスＡ８ 、Ａ９ 、Ａ１０のただ２つのアドレス線Ａ８ 、Ａ９ がアドレス回路の選択のために使用されるならば、例えば各アドレス回路がそれぞれ２つのメモリブロックに対応付けられ得る。第３のブロックアドレス線、例えばＡ１０、が追加的にアドレスデコーダＦＳ０〜ＦＳ７において使用され得る。その際アドレス比較器ＡＶ１、ＡＶ２は追加的なアドレス線を得る。こうして単一の能動的なアドレス回路、例えばＦＳ２により選択的に２つの異なるメモリブロックの中のメモリセルの群が置換可能である。逆に、一種のブロックなしの冗長を実現するため、複数のアドレス回路を１つまたは複数のメモリブロックに共通に対応付けることもできる。与えられたアドレスにおいて常にただ１つのアドレス回路が能動化される。従って第１の部分アドレスのビット幅ｎ１は、アドレス回路の数Ｍに応じてＭ≦２ｎ１であるように選ばれていなければならない。
【図面の簡単な説明】
【図１】従来の技術による列冗長の際のアドレス回路およびその駆動のための回路装置の接続図。
【図２】本発明による行冗長回路装置のブロック接続図。
【図３】本発明による列冗長回路装置のブロック接続図。
【図４】本発明によるアドレス回路の１つの実施例の接続図。
【図５】本発明による行冗長の際のアドレス比較器の実施例の接続図。
【図６】本発明による行冗長の際のアドレス比較器の別の実施例の接続図。
【図７】図６による回路の信号の時間ダイアグラム。
【図８】本発明による能動化段の１つの実施例の接続図。
【図９】本発明による回路の接続図。
【図１０】本発明による回路の信号の時間ダイアグラム。
【図１１】本発明による列冗長の際のアドレス比較器の１つの実施例の接続図。
【図１２】図２、図４および図５による回路の信号の時間ダイアグラム。
【図１３】図３、図４および図１１による回路の信号の時間ダイアグラム。
【図１４】図３、図４および図１１による回路の信号の時間ダイアグラム。
【符号の説明】
Ａ８．．１０ ；Ａ´８．．１０ 第１の部分アドレス
Ａ０．．７；Ａ´０．．７ 第２の部分アドレス
ＡＶ１；ＡＶ２ アドレス比較器
Ｃ０ …Ｃ８ コーディングバス
ｃ８ 第１の出力端
Ｅ０ ；Ｅ１ アドレス回路の群
Ｆ０ …Ｆ８ ヒューズ
ＦＲ レリーズ信号
ＦＳ０…ＦＳ７ アドレス回路
ＮＧＮ ナンドゲート
ＮＯＲ ノアゲート
Ｒ０．．７ 置換すべき群の第２の部分アドレス
ＲＤＡ 能動化信号
ＲＲＤＥＣ；ＲＣＤ０ 冗長デコーダ
ＲＳＰ；ＲＮＯ レリーズ信号
２０；２０´ 第１の出力端
Claims (10)
- 正規および冗長メモリセルを有し、メモリのメモリセルの任意の群のアドレス（Ａ０．．１０ ；Ａ´０．．１０ ）が第１の部分アドレス（Ａ８．．１０ ；Ａ´８．．１０ ）および第２の部分アドレス（Ａ０．．７；Ａ´０．．７）から形成されている集積半導体メモリ用の冗長回路装置において、
Ｍ個（ここでＭ≧１）の固定的にプログラム可能なアドレス回路（ＦＳ０…ＦＳ７）を有し、固定的にプログラム可能なアドレス回路（ＦＳ０…ＦＳ７）が第１の部分アドレス（Ａ８．．．１０；Ａ´８．．．１０）のそれぞれ１つに対応付けられており、各固定的にプログラム可能なアドレス回路（ＦＳ０…ＦＳ７）が能動化された状態において正規メモリセルの置換すべき群の第２の部分アドレス（Ｒ０．．７）と、アドレス回路（ＦＳ０…ＦＳ７）の能動化された状態において、回路装置に与えられる第１の部分アドレス（Ａ８．．１０ ；Ａ´８．．１０ ）がアドレス回路（ＦＳｉ ）に対応付けられている第１の部分アドレスと合致するときに、能動化信号（ＲＤＡ）が与えられる第１の出力端（ｃ８ ）とを有し、
すべてのアドレス回路（ＦＳ０…ＦＳ７）に共通であり、アドレス回路（ＦＳ０…ＦＳ７）が能動化信号（ＲＤＡ）を与えられた際にこのアドレス回路に記憶されている第２の部分アドレス（Ｒ０．．７）を与えられた第２の部分アドレス（Ａ０．．７；Ａ´０．．７）と比較するアドレス比較器（ＡＶ１；ＡＶ２）を有し、これらの両第２の部分アドレスが一致する際にレリーズ信号（ＲＳＰ；ＲＮＯ）がアドレス比較器（ＡＶ１；ＡＶ２）の第１の出力端（２０；２０´）に与えられ、このレリーズ信号（ＲＳＰ；ＲＮＯ）が冗長デコーダ（ＲＲＤＥＣ；ＲＣＤ０ ）を駆動するのに用いられる
ことを特徴とする集積半導体メモリ用の冗長回路装置。 - 各アドレス回路（ＦＳ０…ＦＳ７）がＮ＋１個（Ｎは第２の部分アドレス（Ａ０．．７；Ａ´０．．７）のビット幅）の断路可能な接続（Ｆ０ …Ｆ８ ）によりプログラム可能であることを特徴とする請求項１記載の冗長回路装置。
- アドレス比較器（ＡＶ１；ＡＶ２）がローカルなコーディングバス（Ｃ０ …Ｃ８ ）によりすべてのアドレス回路（ＦＳ０…ＦＳ７）と接続されており、ローカルなコーディングバスがアドレス回路に記憶されている第２の部分アドレス（Ａ０．．７；バーＡ０．．７）および能動化信号（ＲＤＡ）をアドレス比較器（ＡＶ１；ＡＶ２）に仲介することを特徴とする請求項１または２記載の冗長回路装置。
- 各アドレス回路（ＦＳ０…ＦＳ７）がそれぞれ１つの断路可能なヒューズ要素（Ｆ０．．７）および１つの第１の電界効果トランジスタ（ＴＮ０．．７）のＮ個の直列回路を有し、その直列回路がそれぞれ第１の供給電位（ＶＳＳ）とそのつどの第１の節点（Ｃ０ …Ｃ７ ）との間に接続されており、第１の節点（Ｃ０ …Ｃ７ ）および第１の出力端（Ｃ８ ）がローカルなコーディングバスを形成し、アドレス回路の互いに相応するヒューズ要素（Ｆ０．．７）が同一の節点と接続されており、各第１の節点（Ｃ０ ．．７ ）が第２の供給電位（ＶＤＤ）および第１のインバータ（Ｉ１０…Ｉ１７ ）のそれぞれ１つの入力端に第２の電界効果トランジスタ（ＴＰ０・・７）を介して接続されており、第１の電界効果トランジスタ（ＴＮ０．．７）の制御端子に第１の制御信号（Ｋ２ ）が供給されており、第２の電界効果トランジスタ（ＴＰ０．．７）の制御端子に第２の制御信号（ＰＲＣＨ）が供給されており、各第１の節点（Ｃ０ …Ｃ７ ）が第１のアドレス出力端（Ｒ０．．７）を形成し、また第１のインバータ（Ｉ１０…Ｉ１７ ）の各出力端がそのつどの第１のアドレス出力端に対して相補性のアドレス出力端（バーＲ０．．７）を形成することを特徴とする請求項２記載の冗長回路装置。
- アドレス比較器（ＡＶ１；ＡＶ２）がＮ個（Ｎは第２の部分アドレス（Ａ０．．７；Ａ´０．．７）のビット幅）の第３の電界効果トランジスタ（Ｎ０ …Ｎ７ ；Ｎ´０ …Ｎ´７ ）を有し、第３の電界効果トランジスタ（Ｎ０ …Ｎ７ ；Ｎ´０ …Ｎ´７ ）のそのつどの負荷パスが第３の節点（Ｋ３ ；Ｋ´３ ）と第１の供給電位（ＶＳＳ）との間に接続されており、それらの制御入力端がそれぞれＮ個の第４の節点（ＲＫ０．．．７ ；ＲＫ´０．．．７ ）の１つに接続されており、各第４の節点に第４の電界効果トランジスタ（Ｎ０１…Ｎ７１；Ｎ´０１…Ｎ´７１）および第５の電界効果トランジスタ（Ｎ０２…Ｎ７２；Ｎ´０２…Ｎ´７２）が対応付けられており、各第４の電界効果トランジスタ（Ｎ０１…Ｎ７１；Ｎ´０１…Ｎ´７１）の負荷パスが対応付けられている第４の節点（ＲＫ０．．．７ ；ＲＫ´０．．．７ ）と与えられているアドレスの対応付けられているアドレス線（Ａ０．．７；Ａ′０．．７）との間に接続され、対応する第５の電界効果トランジスタ（Ｎ０２…Ｎ７２；Ｎ′０２…Ｎ ′７２）の負荷パスが対応付けられている第４の節点（ＲＫ０…７；ＲＫ′０…７）とそのつどの対応付けられているアドレス線（Ａ０．．．７ ；Ａ´０．．．７ ）に対して相補性のアドレス線（バーＡ０．．．７ ；バーＡ´０．．．７ ）との間に接続されており、そのつどの第４の電界効果トランジスタ（Ｎ０１…Ｎ７１；Ｎ´０１…Ｎ´７１）の制御端子にアドレス回路（ＦＳ０…ＦＳ７）に記憶されている第２の部分アドレスのそのつどのアドレス線（Ｒ０．．．７ ）が導かれており、そのつどの第５の電界効果トランジスタ（Ｎ０２…Ｎ７２；Ｎ´０２…Ｎ´７２）の制御端子にアドレス回路に記憶されている第２の部分アドレスのそのつどのアドレス線に対して相補性のアドレス線（バーＲ０．．．７ ）が導かれており、アドレス比較器（ＡＶ１；ＡＶ２）がホールド段（Ｉ３ ；Ｉ´３ ）を有し、その入力端子が第３の節点（Ｋ３ ；Ｋ´３ ）と接続されており、またその出力端子から第１のレリーズ信号（ＲＳＰ；ＲＮＯ）が取り出し可能であり、アドレス比較器（ＡＶ１；ＡＶ２）が能動化段（ＲＢＷ；ＲＢＷ´）を有し、その出力信号が第３の節点（Ｋ３ ；Ｋ´３ ）に与えられていることを特徴とする請求項１ないし４の１つに記載の冗長回路装置。
- 能動化段（ＲＢＷ）が第６および第７の電界効果トランジスタ（Ｔ６、Ｔ７）の直列回路から成り、直列回路が第１および第２の基準電位（ＶＳ、ＶＤＤ）の間に接続されており、第６の電界効果トランジスタ（Ｔ６ ）の制御端子に第３の制御信号（ＲＳＴ）が供給されており、第７の電界効果トランジスタ（Ｔ７ ）の制御端子にアドレス回路（ＦＳ０…ＦＳ７）の能動化信号（ＲＤＡ）が供給されており、第６および第７の電界効果トランジスタの負荷パスの間の節点（Ｋ）が第３の節点（Ｋ３ ）の部分であることを特徴とする請求項５記載の冗長回路装置。
- 回路装置が４つの相続くインバータ段（ＩＲ１…ＩＲ４）の直列回路を有する第３の制御信号（ＲＳＴ）の発生のための回路（ＲＴＳＧ）を有し、直列回路の入力端にアドレス回路（ＦＳ０…ＦＳ７）の能動化信号（ＲＤＡ）が供給されており、直列回路の出力端（Ｋ８ ）がナンドゲート（ＮＡＮＤ１ ）の第１の入力端に接続されており、ナンドゲートの第２の入力端が第１および第２ のインバータ段（ＩＲ１、ＩＲ２）の間の節点（Ｋ７ ）に接続されており、ナンドゲートの出力端から第３の制御信号（ＲＳＴ）が取り出し可能であり、コンデンサ（Ｃ）が第１の供給電位（ＶＳＳ）と第２および第３のインバータ段（ＩＲ２、ＩＲ３）の間の節点（Ｋ９ ）との間に接続されていることを特徴とする請求項６記載の冗長回路装置。
- 能動化段（ＲＢＷ；ＲＢＷ´）が第９の電界効果トランジスタ（Ｔ９ 、Ｔ´９ ）および第１０および第１１の電界効果トランジスタ（Ｔ１０、Ｔ１１； Ｔ´１０、Ｔ´１１）の直列回路を有し、この直列回路が第２の供給電位（ＶＤＤ）と第３の節点（Ｋ３ ；Ｋ´３ ）との間に接続されており、第９の電界効果トランジスタ（Ｔ９ ；Ｔ´９ ）の負荷パスが第３の節点（Ｋ３ ；Ｋ´３ ）と第１の供給電位（ＶＳＳ）との間に接続されており、第９および第１１の電界効果トランジスタ（Ｔ９ 、Ｔ１１； Ｔ´９ 、Ｔ´１１）が互いに相補性の導電形式であり、第９および第１１の電界効果トランジスタ（Ｔ９ 、Ｔ１１； Ｔ´９ 、Ｔ´１１）の制御端子にアドレス回路（ＦＳ０…ＦＳ７）の能動化信号（ＲＤＡ）が供給されており、第１０の電界効果トランジスタ（Ｔ１０； Ｔ´１０）の制御端子に第４の制御信号（ＲＤＡＤＮ；ＡＴＤＮ）が供給されていることを特徴とする請求項５記載の冗長回路装置。
- メモリセルがＭ個（Ｍ≧１）のメモリブロック（ＢＫ０．．．７ ）のなかに配置されており、メモリブロック（ＢＫ０．．．７ ）がブロックアドレス（Ａ８．．．１０；Ａ´８．．．１０）により呼び出し可能であり、メモリブロックの内部のメモリセルが内部ブロックアドレスにより呼び出し可能であり、第１の部分アドレスがブロックアドレスであり、第２の部分アドレスが内部ブロックアドレスであり、各固定的にプログラム可能なアドレス回路（ＦＳ０…ＦＳ７）がＭ個のメモリブロック（ＢＫ０．．．７ ）のそれぞれ１つに対応付けられていることを特徴とする請求項１ないし８の１つに記載の冗長回路装置。
- 半導体メモリがダイナミックな直接アクセス半導体メモリ（ＤＲＡＭ）であることを特徴とする請求項１ないし９の１つに記載の冗長回路装置。
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