JPS6353785A - Ｃｍｏｓ半導体メモリのワ−ドまたはビツト線の復号方法 - Google Patents

Ｃｍｏｓ半導体メモリのワ−ドまたはビツト線の復号方法

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JPS6353785A
JPS6353785A JP62095515A JP9551587A JPS6353785A JP S6353785 A JPS6353785 A JP S6353785A JP 62095515 A JP62095515 A JP 62095515A JP 9551587 A JP9551587 A JP 9551587A JP S6353785 A JPS6353785 A JP S6353785A
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JP
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word
circuit
signal
decoding
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JP62095515A
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ヴオルフデイーテル・ローレイン
クラウス・ヘルヴイク
ミン・エイチ・トング
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Original Assignee
International Business Machines Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は冗長ワード線またはビット線による半導体記
憶装置のための復号（ｄｅｃｏｄｅ　）方法および回路
装置に関するものである。
Ｂ、従来技術 アクセス回路をビット・デコーダとして有するモノリシ
ック集積記憶装置の製造において、電力消費の節減が最
も重要である。元来電力消費を減少させるためにかなり
の努力がなされたのは記憶セル自身であったが、集積密
度が増大するにつれて、記憶周辺装置、たとえばデコー
ダの電力消費の削減のための努力もなされている。
たとえば、パルス駆動デコーダ・システムが米国特許第
３５７３７５８号明細書に開示されている。これは、制
御装置と同時にモノリシック集積記憶装置のデコーダ回
路の電力消費も減少させるものである。このことは、記
憶装置がアクセスされないときは、デコーダ回路が最低
の電流レベルに保持されることにより達成される。同様
に記憶装置に読み書きがされない場合にも、それぞれの
電流レベルは低く保たれる。その結果として行われる電
力の節減は、記憶装置の予め定めた期間、たとえばアク
セスの行われない期間に限られる。
一方、この種の回路は、全電流により連続的に作動する
回路と比較して、極めて低速であるという欠点がある。
したがって、電力の逸散が非常に少ないということ以外
は、最高の効率、すなわち高速アクセスおよび読み書き
が高速で行われるという特徴を有する最近のモノリシッ
ク記憶装置にこの種の回路を使用することは推奨されな
い。０ＭＯ８記憶装置については、この種のデコーダが
、たとえばアイ・ビー・エム・テクニカル・ディスクロ
ジャ・ブレティン（ＩＢＭ　　ＴＤＢ）、Ｖｏ　１．２
５、Ｎｏ、４．１９８２年９月、ｐ、１７３５〜１７３
６に記載されている。必要とする電流が非常に小さく０
ＭＯ３は、たとえば米国特許第４２５１８７８号および
これに対応するドイツ特許第２７５１４８１号明細書に
記載されている。電力消費量の少ないアドレスによるデ
コーダ回路は米国特許第３６６５４７３号明細書にも記
載されている。しかしこれらの周知のデコーダ回路およ
び０ＭＯ３記憶装置はすべて、信頼性を増大するために
冗長ワード線およびビット線のいずれかまたは両方を備
えた記憶装置のためには、何ら解決を与えていない。こ
の種の記憶装置については、アイ・ビー・エム・テクニ
カル・ディスクロジャ・ブレティン（ＩＢＭ　　ＴＤＢ
　）、Ｖｏ　１゜７、Ｎｏ、９．１９６５年２月、ｐ、
８０８、および米国特許第３２２２６５３号、西独特許
第２１４４８７０号各明細書に記載されている。これら
２件の特許はすでに冗長、ワードまたはビット線を有す
る記憶装置を請求範囲としているが、電力の低減および
高速化のための概念に冗長ワード線を採用したデコーダ
は含まれていないため、これらの考案は現在の記憶装置
に適用することはできない。
最近の半導体記憶装置、特に電力逸散の非常に少ない、
冗長ワードまたはビット線を用いた高速ＣＭＯＳ記憶装
置はデコーダおよびドライバにこの概念を含ませること
が必要である。
Ｃ１発明が解決しようとする問題点 この発明の目的は、冗長ワード線およびビット線のいず
れかまたは両方を有するＣＭＯ８半導体記憶装置におい
て、ワード線およびビット線いずれかまたは両方を解号
する方法および回路を提供することにあり、これにより
それぞれ低レベルの書込みまたは読込み電流による従来
のワード線および冗長ワード線の平行制御の利点が、こ
れによって０ＭＯ５記憶装置の非常に高速の読み書きが
影響を受けず、その目的のための回路が少量しか必要な
いような方法で利用することができる。
Ｄ１問題点を解決するための手段 この発明が開示する問題点の解決は、特に、従来のワー
ド線と冗長ワード線の両方を平行復号する概念が、記憶
の段階で、書込みまたは読込み電流がそれぞれ最低のレ
ベルとなる。特異な方法で実行されることを特徴とする
。一方、これによって、冗長ワード線はこれまでのよう
に時間のかかる動作で選択されず、従来のワード線の選
択と平行して行われる。さらに、この解決により、電力
の逸散が確実に最小化になる。このような組合わせは、
特にヒユーズ制振スイッチを介して直接アドレスによる
接続の装置により、記憶装置のワードまたはビット線は
すべて同時にクランプ回路を介して選択されない状態の
まま残すことにより達成される。このクランプ回路はド
ライバ記憶装置直前のアドレス・デコーダの出力部に設
けられる。
クランプ回路はアドレス・デコーダを非活性化させ、ア
ドレス・デコーダの復元動作を初期化させるのに常に用
いられ、これによりアドレス・デコーダは再びただちに
使用できるようになる。
Ｅ、実施例 第１図は、いくつかの部分デコーダ段階を設けることに
より、アドレス復号のための０ＭＯ５記憶装置の周知の
方法を用いた回路のブロック・ダイヤグラムである。第
１図に示すようにプリデコーダ１およびデコーダ２を介
してワード線ＷＬが選択されている。そのために、まず
アドレス線３にアドレスＡが供給され、次に比較回路４
の入力の１つに平行に到達する。換言すればプリデコー
ダ１に供給されたアドレスは平行して、ヒユーズ・アド
レスＦＡが供給される比較器４にも供給される。ヒユー
ズは欠陥のあるワード線またはビット線を対応する冗長
線により置換するよう設定されている。この操作は周知
のものであり、この発明の目的ではない。従来のワード
線ＷＬの選択の場合、ノー・マツチ信号が比較回路４の
出力５に発生し、出力６またはＯＲ回路７のＤＥＳＥＬ
ＥＣＴ信号が０ボルトにセットされる。この回路の動作
により、電界効果トランジスタからなるクランプ回路８
はオフになり、これにより復号されたアドレスは、デコ
ーダ２の出力９から、直列に配列されたドライバ回路１
０に達する。次にドライバ回路１０は付随するワード線
ＷＬの電位を立上げる。
この回路で、供給したアドレスとヒユーズ・アドレスの
比較が常に早い時期に行われるため、ＤＥＳＥＬＥＣＴ
信号は常に少数の切替段階による信号の前に有効な形で
デコーダの出力に到達し、このため従来のデコーダ部は
影響を受けない（タイム・チャートも参照されたい）。
冗長ワード線が活性化される場合は、活性化の前に突合
せ信号が比較器４の出力５に達する。この突合せ信号に
より、対応する冗長ワード線ＲＷＬがこれに接続された
ドライバ１１を介して直接活性化される。
換言すれば、冗長ワード線ＲＷＬの選択に時間のロスが
ない。もう１つの重要な特徴はＤＥＳＥＬＥＣＴ信号が
そのままになることで、これによりデコードされたワー
ス・アドレスは、クランプ回路８を介して対応する欠陥
のあるワード線ＲＷＬにアドレスすることができない。
上記のように、比較器４を介して冗長ワード線ＲＷＬへ
の通路ははるかに高速で動作するため、冗長ワード線Ｒ
ＷＬの活性化時に前期の線はさらに速く活性化されるの
で、記憶装置のアクセス時間に好影響を与え、動作が非
常に高速になる。同時に、活性のＤＢＳＥＬＥＣＴ信号
はこの段階でアドレス・デコーダの復元工程を初期化し
、クランプ回路、したがって必要な電力が最小に制限さ
れる。クランプ回路８は、１つの入力１３が読み書き制
御回路１２に制御されるＯＲ回路６の出力によって制御
されるので、このクランプ回路８は同時にワード線ＷＬ
をオフにする。この動作は読み書き信号Ｒ／Ｗにより制
御される。こ（：で、読込み工程中に、信号は時間信号
チェインからセットパックされ、ＯＲ回路７を介して対
応するワード線ＷＬはオフになる。読み書き回路１２は
、時間信号チェインからＯＲ回路へ信号をフィードバッ
クすることができる。この信号の供給は各回路によって
決まるため、この回路では信号は描かれていない。信号
が読込み増幅器により使用される場合は、これはワード
線ＷＬが増幅段階中にすでに一オフになっていることを
意味し、ビット線は、増幅されない信号によってのみ放
電され、従来の復元処理に最少の電流しか必要ないとい
う利点がある（第２図も参照されたい）。読込み増幅器
１０の信号ＳＥＴ　　ＳＡ（第２図）は、第２図のパル
ス図に示すように、すべての信号を再活性化し、従来の
復元処理を開始させる。書込みについては、対応するビ
ット線が０ボルトに引下げられなければならず、ワード
線ＷＬは後になってからオフにされる。
次に、第３図を参照して回路を詳細に説明する。
ワード線のデコードはＸＹマトリックスを介して行われ
る。理解を容易にするため、合計４つのアドレスのため
のバージョンについて説明する。アドレスの組合せには
、トランジスタＴ１、Ｔ２、Ｔ３、およびＴ７、Ｔ８、
Ｔ９のみが示してあり、相補信号ＡＩＣないしＡ４Ｃは
すべて”１”とする。
ワードＩＪＩＷＬは信号ＡＩＣないしＡ４Ｃが１″のと
きに選択され、ワード・デコーダをセットする開始信号
ＳＷＤが記憶装置の時間信号チェインから得られる。
次に、ノードＡが放電され、トランジスタＴ５およびＴ
６の共通出力上の信号Ｘが立上げられる。
同時にノードＢも放電され、追加的なインバータ・トラ
ンジスタＴ１２およびＴ１３を介して制御される信号Ｘ
Ｙが接地ＧＮＤに供給されるように、トランジスタＴ９
の出力に供給される。トランジスタＴ１４およびＴ１５
はこのとき対応するワード線ＷＬの二者択一デコードを
行う。
この回路で、冗長通路はトランジスタＴ１８および２１
により示され、これらは実質的に第１図の比較器４に対
応する。アドレスに対する真および相補信号はそれぞれ
ヒユーズ・プロクラミンクされた電界効果トランジスタ
・スイッチＦＥＴ５Ｗを介して案内され、トランジスタ
Ｔ１８ないしＴ２１の高速ＮＯＲ段階への供給に、非常
に短かい遅れを生じる。このＮＯＲ段階には、記憶装置
の時間パルス・チェインから同様に取られ、同時にまた
は制御信号ＳＷＤよりも早く活性化される信号ＳＥＴが
供給される。これにより、トランジスタＴ１６およびＴ
１７からなるクランプ回路８が解放されていれば、ワー
ド線ＷＬが選択される。
比較器４に”突合せ”信号が与えられないと、ノードＣ
が放電され、クランプ回路のトランジスタＴ１６はドラ
イバ１０を介してワード線ＷＬｔ−解放する。”突合せ
”信号がある場合は、トランジスタ７１９およびＴ２０
はオフになり、ノードＣは放電されない。このようにし
て、対応するワード線ＷＬはその電位に固定され、対応
する冗長ワード線はドライバ１１を介して活性化される
。トランジスタＴ１７により、ワード線ＷＬもオフにな
り、読み書き信号Ｒ／Ｗによる制御で電力の低減が達成
される。ノードＣにおける信号ＤＥＳＥＬＥＣＴにより
、信号ＳＷＤもさらに減少し、デコーダは、ワード・デ
コーダ（１および２）ｔセットする発生器１５の制御を
受けて復元動作を実行する。信号Ｒ／Ｗ、ＡｓおよびＳ
ＥＴ　　ＳＡにリンクされた制御されたワード線がオフ
になるため、この回路の電力逸散ははるかに減少する。
記憶アレイ選択ＡＳの信号が対応するワード線ＷＬをト
リガし、ビット線が放電を開始する。約０．５ボルトの
うちの０．１ボルトに達すると、付随する読込み増幅器
（図示されていない）がセットされる。読込み増幅器は
同時にデータ・バスのビット線を絶縁しなければならな
い。読込みを行う場合は、この時ワードｌＪ［ＷＬはオ
フにすることができる。これはまた、ビット線の電位が
記憶セルを介して放電されず、すなわち０．５ボルトだ
け減少していることを意味し、復元動作中には０．５ボ
ルトだけ増加させればよく、かなりの電力が節減される
ことを意味する。上述に示したように、上記の回路は１
実施例にすぎず、この実施例の変形は、この発明の原理
から逸脱することなく行うことができる。
Ｆ０発明の詳細 な説明したように、この発明によれば、冗長ワード線お
よびビット線のいずれかまたは両方を有するＣＭＯＳ半
導体記憶装置において、ワード線およびビット線のいず
れか、または両方を復号する方法および回路が提供され
、これによりそれぞれ低レベルの書込みまたは読込み電
流による従来のワード線および冗長ワード線の平行側ヅ
の利点がこれによって０ＭＯ５記憶装置の非常に高速の
読み書きが影響をうけず、その目的のための回路が少量
しか必要ないような方法で利用することが可能になる。
【図面の簡単な説明】
第１図は、この発明によるデコード・システムおよび回
路からなる記憶装置のブロック・ダイヤグラム、第２図
は、第１図および第３図の回路のタイム・チャート、第
３図は、この発明をさらに詳細に示した詳細回路図であ
る。 １．２・・・・デコーダ、４・・・・比較回路、ＷＬ・
・・・ワード線、ＲＷＬ・・・・冗長ワード線。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　杢　　仁　　朗（外１名） ＦＩＧ、２ 詳細力回路図 ＦＩＧ、３

Claims (1)

  1. 【特許請求の範囲】 選択のためメモリに外部的に加えられたアドレスと、比
    較回路により比較される冗長ワードまたはビット線のア
    ドレスを表示するために、冗長ワードまたはビット線を
    もつＣＭＯＳ半導体メモリにおいてワードまたはビット
    線を復号する方法において、 （ａ）上記外部的に加えられたアドレスを、上記メモリ
    のデコーダと、フェーズのためのアドレスを含む比較回
    路とに同時に加え、 （ｂ）上記外部的に加えられたアドレスと、上記フェー
    ズによってセットされたアドレスの比較によって一致信
    号が発生された場合、冗長ワード線を直ちに活動化する
    とともに、それと同時にすべてのワードまたはビット線
    を非選択状態に保ち、（ｃ）アドレス・クロックをスイ
    ッチ・オフすることによりその後直ちに上記デコーダの
    復元動作を開始する段階を有する、 ＣＭＯＳ半導体メモリのワードまたはビット線の復号方
    法。
JP62095515A 1986-08-22 1987-04-20 Ｃｍｏｓ半導体メモリのワ−ドまたはビツト線の復号方法 Pending JPS6353785A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP86111646.4 1986-08-22
EP86111646A EP0257120B1 (de) 1986-08-22 1986-08-22 Dekodierverfahren und -Schaltungsanordnung für einen redundanten CMOS-Halbleiterspeicher

Publications (1)

Publication Number Publication Date
JPS6353785A true JPS6353785A (ja) 1988-03-08

Family

ID=8195360

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JP62095515A Pending JPS6353785A (ja) 1986-08-22 1987-04-20 Ｃｍｏｓ半導体メモリのワ−ドまたはビツト線の復号方法

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US (1) US4811298A (ja)
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