JP4339170B2 - 集積回路の入／出力インターフェース - Google Patents

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Description

本発明は、集積回路に関する。特に集積回路の入／出力インターフェースに関するものである。
一般的に、集積回路（ＩＣ；ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の入／出力インターフェースでは、データ転送帯域を増加させるのが望ましい。しかし、転送帯域の増加はＩＣのデータピン数の増加をもたらす。データピン数が増加すると、素子の面積を増加させるとともに電力消耗及び電力によるノイズを増加させるという欠点がある。
図１は、従来のメモリー素子のブロック図であり、アドレス信号ＡＤＤＲ１−ＡＤＤＲｉは、アドレスバッファー１０によって一時的に蓄えられる。クロック信号ＣＬＫ及び外部命令信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥは、命令語デコーダー２０に印加される。クロック信号ＣＬＫのタイミングで、命令語デコーダーは、外部命令信号を内部命令信号ＰＲ、ＰＣ、ＰＲＥＡＤ及びＰＷＲＩＴＥに復号化する。内部命令ＰＲに応答してローデコーダー３０は、アドレスバッファー１０に蓄えられたアドレスによるメモリーセルアレイ５０の一つ以上のローを選択する。同様に、内部命令ＰＣに応答して、コラムデコーダー４０は、アドレスバッファー１０に蓄えられたアドレスによってメモリーセルアレイ５０の一つ以上のコラムを選択する。メモリーセルアレイ５０にライトされるか、またはメモリーセルアレイ５０からリードされるデータは、それぞれ内部命令ＰＷＲＩＴＥ及びＰＲＥＡＤによって制御される。メモリーセルアレイからリードされるデータは、Ｉ／Ｏインターフェース回路５５を通じて転送され、データピンＤＱ１−ＤＱｎに印加される。そして、メモリーセルアレイ５０にライトされたデータは、データピンＤＱ１−ＤＱｎからＩ／Ｏインターフェース回路５５を通じて受信される。
図２は、図１に示されたインターフェース回路５５の詳細なブロック図である。リード動作の場合、ｎビット並列出力データの第１ビットＤＡＴＡ１が出力バッファー５５−１に一時的に蓄えられ、データピンＤＱ１に印加される。同様に、ｎビット並列出力データの第２ビットＤＡＴＡ２及び第３ビットＤＡＴＡ３が出力バッファー５５−３及び出力バッファー５５−５に一時的に蓄えられる。そして、データピンＤＱ２及びデータピンＤＱ３にそれぞれ印加される。並列出力データの残りのビットは、各ｎ−３個のバッファー（図示せず）に一時的に蓄えられ、図１のデータピンＤＱ４〜ＤＱｎにそれぞれ印加される。
ライト動作の場合、データピンＤＱ１からｎビット並列入力データの第１ビットが入力バッファー５５−２に一時的に蓄えられ、メモリーセルアレイにＤＡＴＡ１として印加される。同様に、データピンＤＱ２及びデータピンＤＱ３からｎビット並列入力データの第２ビット及び第３ビットが入力バッファー５５−４及び入力バッファー５５−６に一時的に蓄えられ、メモリーセルアレイにＤＡＴＡ２及びＤＡＴＡ３として印加される。図１のデータピンＤＱ４〜データピンＤＱｎから並列入力データの残りのビットは、各ｎ−３個の入力バッファー（図示せず）に一時的に蓄えられ、メモリーセルアレイに印加される。
データＤＡＴＡ１、ＤＡＴＡ２は、データの電圧レベルによって論理的にハイ（Ｈ）、またはロー（Ｌ）になる。図３は、従来のＩ／Ｏインターフェース回路の２レベル信号を説明するための図である。入力データの電圧レベルが基準電圧ＲＥＦより大きいと、入力データは論理ハイ（ＶＩＨ）になる。そして、出力データの電圧レベルが基準電圧ＲＥＦよりも大きい場合、出力データは論理ハイ（ＶＯＨ）となる。仮に、入力データの電圧レベルが基準電圧ＲＥＦよりも小さいとすると、入力データは論理ロー（ＶＩＬ）になり、出力データの電圧レベルが基準電圧ＲＥＦよりも小さいとすると、出力データは論理ロー（ＶＯＬ）となる。
前述のような従来の装置は、データピンＤＱ１〜ＤＱｎの数がメモリーセルアレイからリードされるか、またはメモリーセルアレイにライトされる並列入／出力データのビット数と同じである。従って、Ｉ／Ｏインターフェースのデータ転送率のビット数の増加は、同じ数のデータピンを有する装置を必要とする。前述のように、データピンの数の増加は、装置の面積をさらに大きくさせるとともに電力消耗及び電力によるノイズを増加させるという欠点がある。
本発明の目的は、一つのパッドを通じて入出力されるデータのビット数を増加させることができる集積回路を提供することにある。
本発明の他の目的は、前記目的を達成するための集積回路の入／出力インターフェース方法を提供することにある。
前記目的を達成するため本発明の集積回路の第１形態は、Ｍ、Ｎが正の整数であり、Ｍ＞Ｎ＞１であるＭ個の第１端子及びＮ個の第２端子と、前記Ｍ個の第１端子からＡ個のレベルを有するＭ個の出力信号をそれぞれ受信し、Ａ個のレベルを有するＭ個の出力信号をＡ個のレベルを有するＭ＋１個の符号化信号に符号化し、前記Ａ個のレベルを有するＭ＋１個の符号化信号に応じてＫ個のレベルを有するＮ個の出力信号を生成し、前記Ｋ個のレベルを有するＮ個の出力信号を、前記Ｎ個の第２端子のそれぞれに出力し、前記Ａ及びＫは正の整数であり、Ｋ＞Ａ＞１である第１変換機と、を備え、前記Ｎ個の第１端子は、ピン端子であることを特徴とする。
前記目的を達成するため本発明の集積回路の第２形態は、メモリーセルアレイ、アドレスデコーダー及び命令語デコーダーを備えるメモリー装置と、複数のピン端子と、前記メモリー装置と前記複数のピン端子との間に機能的に結合されたインターフェース回路と、
を備え、前記インターフェース回路は、前記メモリー装置の３個の各信号ラインから３個の二進数レベル出力信号を受信し、前記３個の二進数レベル出力によって表現される各８個の値を２個の三進数レベル出力信号によって表現される三進数値で符号化し、前記２個の三進数レベル出力信号を２個の前記複数のピン端子にそれぞれ出力する第１変換機と、前記２個のピン端子から２個の三進数レベル入力信号をそれぞれ受信し、前記２個の三進数レベル入力信号によって表現される各三進数値を３個の二進数レベル入力信号によって表現される８個の値の一つとして復号化し、前記３個の二進数レベル入力信号によって表現される８個の値の一つを前記メモリー装置の前記３個の信号ラインにそれぞれ出力する第２変換機と、を備えることを特徴とする。
前記他の目的を達成するため本発明の集積回路のインターフェース方法の第１形態は、集積回路装置の内部回路と前記集積回路装置の出力端子との間のインターフェース方法であって、前記内部回路のＭ個の端子からＡ個のレベルを有するＭ個の出力信号をそれぞれ受信する段階と、前記Ａ個のレベルを有するＭ個の出力信号を、Ａ個のレベルを有するＭ＋１個の出力信号に符号化する段階と、前記Ｋ個のレベルを有するＭ＋１個の出力信号に応じて、Ｋ個のレベルを有するＮ個の信号を出力する段階と、前記Ｋ個のレベルを有するＮ個の出力信号を、前記集積回路装置のＮ個の出力端子のそれぞれに出力する段階と、を備え、前記Ｍ、前記Ｎ、Ａ及びＫは、正の整数であり、Ｍ＞Ｎ＞１であり、Ｋ＞Ａ＞１であり、前記Ｎ個の出力端子は、集積回路装置のピン端子であることを特徴とする。
前記目的を達成するため本発明の集積回路のインターフェース方法の第２形態は、集積回路の内部回路のＭ端子からＡ個のレベルを有するＭ個の出力信号のそれぞれを受信する段階、前記Ａ個のレベルを有するＭ個の出力信号によって表現される各ＡＭ個の値をＫ個のレベルを有するＮ個の出力信号によって表現される値にそれぞれ符号化する段階と、前記Ｋ個のレベルを有するＮ個の出力信号をＮ個の入／出力端子のそれぞれに出力する段階とを備える第１信号変換過程と、前記Ｎ個の入／出力端子からＫ個のレベルを有するＮ個の入力信号のそれぞれを受信する段階、前記Ｋ個のレベルを有するＮ個の入力信号によって表現される値を、Ａ個のレベルを有するＭ個の入力信号のＡＭ個の値の一つにそれぞれ復号化する段階、前記Ａ個のレベルを有するＭ個の入力信号を前記内部回路のＭ個の端子で出力する段階とを備える第２信号変換過程と、を備え、前記Ｍ、Ｎ、Ａ、及びＫは正の整数であり、Ｍ＞Ｎ＞１であり、Ｋ＞Ａ＞１であることを特徴とする。
本発明の集積回路の入出力インターフェース回路及び方法は、パッドの数よりも多いビット数のデータを発生することが可能である。
従って、データ入出力パッドの数を増加させることなく内部的に多いビット数のデータを発生することができるためデータ入出力パッドの数の増加によるレイアウト面積増加を防ぐことができる。また、データ入出力パッドだけでなくデータ入出力ピンの増加も防ぐことができる。
図４は、本発明の好適な実施の形態による入／出力（Ｉ／Ｏ）インターフェース回路のブロック図である。実施形態の入／出力インターフェース回路２００は、Ｍ個の第１端子からＡ個のレベルを有するＭ個の入力信号ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３をそれぞれ受信し、Ａ個のレベルを有するＭ個の入力信号によって表現されるＡＭ個の値のそれぞれをＫ個のレベルを有するＮ個の出力信号によって表現される値にそれぞれ符号化する。変換機２１０は、Ｋ個のレベルを有するＮ個の出力信号をＮ個の第２端子ＤＱ１、ＤＱ２のそれぞれに出力する。ここで、Ｍ＞Ｎ、Ｋ＞Ａ＞１であり、Ｍ、Ｎ、Ｋ及びＡはすべて正の整数である。
図４の例では、Ｍ＝３、Ａ＝２であり、従って、データＤＡＴＡ１、ＤＡＴＡ２及びＤＡＴＡ３は、変換機２１０の３個の入力端子にそれぞれ受信される２レベル信号である。また、図４の例では、Ｎ＝２、Ｋ＝３であり、従って、変換機２１０の出力は、出力端子ＤＱ１，ＤＱ２に印加される３レベルを有する２個の信号である。つまり、図４の変換機２１０は、３個の二進数レベル入力と２個の三進数レベル出力を有する２３ビット−３２ビット変換機である。
図４のＩ／Ｏインターフェースは、Ｎ個の第１端子ＤＱ１、ＤＱ２からＫ個のレベルを有するＮ個の入力信号それぞれを受信し、Ｋ個のレベルを有するＮ個の入力信号によって表現される値を、Ａ個のレベルを有するＭ個の出力信号ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３のＡＭ個の値の一つにそれぞれ復号化する。変換機２２０は、Ａ個のレベルを有するＭ個の出力信号をＭ個の第２端子それぞれに出力する。ここで、Ｍ＞Ｎ、Ｋ＞Ａ＞１であり、Ｍ、Ｎ、Ｋ、及びＡはすべて正の整数である。
図４の例では、Ｎ＝２、Ｋ＝３であり、従って、変換機２２０の入力は、端子ＤＱ１及び端子ＤＱ２から受信される３レベルを有する２個の信号であり、図４の例では、Ｍ＝３、Ａ＝２である。従って、データＤＡＴＡ１、ＤＡＴＡ２及びＤＡＴＡ３は、変換機２１０から３個の端子にそれぞれ出力される２個のレベルを有する信号である。つまり、図４の変換機２２０は、２個の三進数入力と３個の二進数出力を有する３２ビット−２３ビット変換機である。
２個のレベルを有する信号は、すでに図３で説明した。３個のレベルを有する信号は、入力データと関連して図７に示されている。出力データは、同様な方法で区別される。入力データの電圧レベルが基準電圧ＲＥＦ１よりも大きいと、入力データは論理ハイＶＩＨになる。入力データの電圧レベルが基準電圧ＲＥＦ１よりも小さく電圧レベルＲＥＦ２よりも大きいと、入力データは論理中間ＶＩＭとなる。入力データの電圧レベルが基準電圧ＲＥＦ２よりも小さいと、入力データは論理ローＶＩＬになる。すでに、明確にされたように、図７のマルチレベル信号の各ビットは、図３の２レベル信号の各ビットよりも、より多い情報を転送する。
図６は、図４のＩ／Ｏ装置に対し、より詳しい例を示すものであり、図で示されたように、Ｉ／Ｏインターフェースはエンコーダー／デコーダー回路７０及び入／出力回路６０で構成されている。
さらに詳しく説明すると、Ｉ／Ｏインターフェースの変換機２１０は、Ａ個のレベルを有するＭ個の入力信号を受信し、少なくともＭ+１個の符号化された信号を発生する符合機７１と、少なくともＭ+１個の符号化された信号を受信し、Ｋ個のレベルを有するＮ個の出力信号を発生する出力バッファー６１、６３と、で構成されている。
図６の例は、Ｎ＝２、Ｋ＝３、Ｍ＝３及びＡ＝２の場合を示す。従って、符号機７１は、２個のレベルを有する３（Ｍ）個の内部データＤ１、Ｄ２及びＤ３を受信し、受信されたデータを２個のレベルを有する４（Ｍ+１）個の（二進数）データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４に符号化する。データＤＯ１、ＤＯ２は、データＤＯ１、ＤＯ２を端子ＤＱ１に印加される３個のレベル（三進数）信号に変換する出力バッファー６１に印加される。ここで、２個のレベルを有する３個のデータＤ１、Ｄ２及びＤ３は、２３（＝８）個の可能な状態を有することができ、一方、端子ＤＱ１、ＤＱ２に３個のレベルを有する２個のデータは、３２（＝９）個の可能な状態を有することができる。従って、二進数データＤ１、Ｄ２及びＤ３は、端子ＤＱ１とＤＱ２で三進数データとして符号化することができる。
図６と関連し、Ｉ／Ｏインターフェース回路の変換機２２０は、Ｋ個のレベルを有するＮ個の入力信号を受信し、少なくともＭ+１個の符号信号を出力する入力バッファー６２、６４と、少なくともＭ+１個の符号信号を受信し、Ａ個のレベルを有するＭ個の出力信号を出力するデコーダー７２と、で構成されている。
また、図６の例は、Ｎ＝２、Ｋ＝３、Ｍ＝３及びＡ＝２の場合を示す。入力バッファー６２及び６４は、端子ＤＱ１、ＤＱ２からそれぞれ３レベルを有する２個の（三進数）入力信号を受信する。入力バッファー６２は、端子ＤＱ１の三進数入力信号を二進数信号ＤＩ１、ＤＩ２に変換し、入力バッファー６４は、端子ＤＱ２の三進数入力信号を二進数信号ＤＩ３、ＤＩ４に変換する。従って、２（Ｎ）個の三進数信号ＤＱ１、ＤＱ２は、四（Ｍ+１）個の二進数信号ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４に変換される。このような４個の二進数信号は、復号機（デコーダ）７２によって２個のレベルを有する３（Ｍ）個の信号Ｄ１、Ｄ２、Ｄ３に復号化される。
図５は本発明の好適な実施の形態のＩ／Ｏインターフェース回路を採用するメモリー装置のブロック図である。アドレスバッファー１０、命令語デコーダー２０、ローデコーダー３０、コラムデコーダー４０及びメモリーセルアレイ５０は、図１の従来の装置と同様な動作を実施する。従って、重複説明を避けるため、このような構成要素の動作は、前述の説明を参考とすればよい。
図５のメモリー装置で、本発明の好適な実施の形態に係る入／出力インターフェースは、メモリーセルアレイとデータピン端子ＤＱ１〜データピン端子ＤＱｋとの間に配置される。図６と関連して説明したように、一実施形態のＩ／Ｏインターフェース２００は、エンコーダー／デコーダー回路７０及び入／出力バッファー回路６０を含む。このような例では、リード動作の間、ｎビット並列二進数出力信号形態のデータＤＡＴＡはメモリーセルアレイ５０からＩ／Ｏインターフェース回路２００に転送される。ｎビット出力信号の各３ビットは、データピンＤＱ１〜データピンＤＱｋのうち二つに入力される２個の三進数信号に符号化される。そして、データピンの数ｋは、メモリーセルアレイ５０から出力されるビット数ｎの２／３と同一である。従来の構成と比較すると、１／３少ないデータピンが要求される。このような必要のないデータピンは、図６のピンＰＩＮ１〜ピンＰＩＮｊとして示され、他の応用のために使用される。
図８は、図６に示されたエンコーダー７１、出力バッファー６１及び出力バッファー６３の詳しい例を示したものであり、図１１は、図８の動作を説明するための論理エンコーディングテーブルである。エンコーダー７１は、二進数入力データＤ１、Ｄ２及びＤ３を受信し、二進数入力データを二進数符号化されたデータＤ１、Ｄ２、Ｄ３及びＤ４として符号化するための論理回路を備える。特別な例として、エンコーダー７１は、「ｎｏｒ」ゲートＮＲ１及びＮＲ２、「ｎａｎｄ」ゲートＮＤ１及びＮＤ２、「ａｎｄ」ゲートＡＮＤ１〜ＡＮＤ３、「ｏｒ」ゲートＯＲ１及びＯＲ２並びにインバーターＩ１及びＩ２を備え、これらは全て図８に示すように接続される。
二進数入力データＤ１、Ｄ２、Ｄ３と二進数符号化されたデータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４との間の関係は、図１に示されている。例えば、入力データが「０１１」である場合に、符号化されたデータは「０１００」である。
符号化されたデータＤＯ１及びＤＯ２は、符号化されたデータを端子ＤＱ１に印加するため三進数信号に変換するために出力バッファー６１に印加される。この例では、出力バッファー６１は、ｐ型トランジスターＰ１とｎ型トランジスターＮ１で構成される。二進数符号化された信号ＤＯ１は、トランジスターＰ１のゲートに印加され、二進数符号化された信号ＤＯ２は、トランジスターＮ１のゲートに印加される。トランジスターＰ１とＮ１が同一な電流駆動能力を有する理想的なトランジスターと仮定すると、バッファー６１の出力はＤＯ１及びＤＯ２がハイの場合、ＶＤＤ／２（ｍｅｄｉｕｍ）になり、ＤＯ１及びＤＯ２がローである場合、ＶＤＤ（ｈｉｇｈ）となる。これが図１１のテーブルのコラムＤＯ１、ＤＯ２及びＤＱ１に示されている。図１１で、０はロー、１はハイ、Ｍは中間を示す。
バッファー６３は、端子ＤＱ２に印加するために二進数信号ＤＯ３及びＤＯ４を三進数信号に変換するのと同様な方法で動作する。
従って、図１１の表に示したように、エンコーダー７１及び出力バッファー６１、６３は、二進数出力データＤ１、Ｄ２、Ｄ３を端子ＤＱ１及びＤＱ２に印加される三進数出力データに符号化するように動作する。例えば、二進数出力データが「０１１」である場合、三進数符号化された出力データは「Ｍ１」である。
図９は、図６に示した入力バッファー６２及び６４の詳しい例であり、図１２は、図９の動作を説明するためのロジックデコーディングテーブルである。図で示したように、入力バッファー６２は、端子ＤＱ１に入力される三進数信号と第１基準電圧ＲＥＦ１及び第２基準電圧ＲＥＦ２とを比較する第１比較機６２−１及び第２比較機６２−２で構成され、比較結果を二進数符号データＤＩ１及びＤＩ２で出力する。例で、図１２に示したように、三進数信号が「０」だとした場合、ＤＩ１及びＤＩ２はすべて「０」であり、三進数信号が「Ｍ」だとした場合、ＤＩ１は「０」であり、ＤＩ２は「１」である。そして、、三進数信号が「１」である場合、ＤＩ１及びＤＩ２はすべて「１」である。
第２入力バッファー６４は、比較機６４−１及び６４−２で構成され、端子ＤＱ２の三進数信号に基づいて二進数符号データＤＩ３及びＤＩ４を出力する。
デコーダー７２は、二進数符号データＤＩ１、ＤＩ２、ＤＩ３及びＤＩ４を受信し、二進数符号データを以進復号化されたデータＤ１、Ｄ２及びＤ３に復号化するために論理回路を備える。特別な例では、デコーダー７２は、「ａｎｄ」ゲートＡＮＤ４〜ＡＮＤ７、「ｏｒ」ゲートＯＲ３及びＯＲ４と、インバーターＩ３〜Ｉ６とを備え、これらは全て図９に示すように接続される。
二進数符号データＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４と二進数復号化データＤ１、Ｄ２、Ｄ３との間の関係は、図１２に示される。例えば、符号データ「１００」の場合に、復号化データは「１００」になる。
従って、図１２の表に示したように、入力バッファー６２，６４及びデコーダー７２は、端子ＤＱ１及びＤＱ２に印加される三進数入力データを二進数入力データＤ１、Ｄ２、Ｄ３に復号化するために動作する。例えば、三進数符号化された入力データが「Ｍ１」である場合、二進数入力データは「０１１」になる。
図１０は、本発明の好適な実施の形態によるＩ／Ｏインターフェースのもう一つ異なるブロック図である。この図面は多重出力端子ＤＱ１〜ＤＱｋを有する構成を示し、二進数−三進数変換を必須的に指示しないという点で図６の構成と異なる。
出力動作で、Ｍビットの二進数出力データは、エンコーダー／デコーダー回路７００及びバッファー回路６００を有するＩ／Ｏインターフェースによって入力される。エンコーダー７１０及び出力バッファー６１０−１〜６１０−ｋは、二進数出力データを、Ｐレベルを有する出力信号（ＰＫ・２Ｍ）に符号化し、これら信号を端子ＤＱ１〜ＤＱｋにそれぞれ入力する。入力動作で、端子ＤＱ１〜ＤＱｋのＰレベルを有する入力信号は、入力バッファー６２０−１〜６２０−ｋ及びデコーダー７２０によってＭビットの二進数入力データに復号化される。ｋ個の端子ＤＱ１〜ＤＱｋの場合に、ｋセットの入力／出力バッファーが提供される。
図面と明細書によって、本発明の典型的な望ましい実施形態を開示したが、本発明は、ここで説明した二進数−三進数変換に限定されない。
図５と関連して、本発明の好適な実施の形態のＩ／Ｏインターフェースは、命令語デコーダー２０とメモリー装置３０の命令ピン端子との間に置かれてもよいし、アドレスバッファー１０とアドレスピン端子との間に置かれてもよい。
本発明の技術的範囲は、添付された特許請求の範囲の記載に基づいて定められる。
従来技術によるメモリー装置を示すブロック図である。 図１の従来技術によるメモリー装置のＩ／Ｏインターフェース回路を示すブロック図である。 図２の従来技術によるＩ／Ｏインターフェース回路の２レベル信号を示す図である。 本発明の好適な実施の形態によるＩ／Ｏインターフェース回路を示すブロック図である。 本発明の好適な実施の形態による図４のＩ／Ｏインターフェース回路を含むメモリー装置を示すブロック図である。 本発明の好適な実施の形態による図４のＩ／Ｏインターフェース回路のビット変換機を示すブロック図である。 本発明の好適な実施の形態の３レベル信号を示す図である。 本発明の好適な実施の形態によるエンコーダー及び出力バッファーを示す概略図である。 本発明の好適な実施の形態による入力バッファー及びデコーダーを示す概略図である。 本発明の好適な実施の形態によるＩ／Ｏインターフェース回路を示すブロック図である。 図８のエンコーダー及び出力バッファーの論理入力及び出力状態を示す表の図である。 図９の入力バッファー及びデコーダーの論理入力及び出力状態を示す表の図である。
符号の説明
１０：アドレスバッファー
２０：命令語デコーダー
３０：ローデコーダー
４０：コラムデコーダー
５０：メモリーセルアレイ
６０、６００：バッファー回路
６１、６３：出力バッファー
６２、６４：入力バッファー
７０、７００：エンコーダー及びデコーダー
７１：エンコーダー
７２：デコーダー
２００：Ｉ／Ｏインターフェース回路
２１０、２２０：変換機

Claims (30)

  1. Ｍ個の第１端子及びＮ個の第２端子（ただし、Ｍ＞Ｎ＞１、Ｍ及びＮは正の整数）と、 前記Ｍ個の第１端子からＡ個のレベルを有するＭ個の出力信号をそれぞれ受信し、Ａ個のレベルを有するＭ個の出力信号をＡ個のレベルを有するＭ＋１個の符号化信号に符号化し、前記Ａ個のレベルを有するＭ＋１個の符号化信号に応じてＫ個のレベルを有するＮ個の出力信号を生成し、前記Ｋ個のレベルを有するＮ個の出力信号を、前記Ｎ個の第２端子のそれぞれに出力する第１変換機（ただし、Ｋ＞Ａ＞１、Ａ及びＫは正の整数）と、
    を備え、
    前記Ｎ個の第１端子は、ピン端子であることを特徴とする集積回路。
  2. 前記集積回路は、
    メモリーセルアレイをさらに備え、
    前記Ｍ個の第１端子は、前記メモリーセルアレイに接続され、前記Ｎ個の第２端子は、データピン端子であることを特徴とする請求項１記載の集積回路。
  3. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに接続されるアドレスデコーダーをさらに備え、
    前記Ｍ個の第１端子は、前記アドレスデコーダーに結合され、前記Ｎ個の第２端子は、アドレスピン端子であることを特徴とする請求項１記載の集積回路。
  4. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに接続される命令語デコーダーを備え、
    前記Ｍ個の第１端子は、前記命令語デコーダーに結合され、前記Ｎ個の第２端子は、命令ピン端子であることを特徴とする請求項１記載の集積回路。
  5. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合される命令語デコーダー及びアドレスバッファーを備え、
    前記Ｍ個の第１端子は、前記メモリーセルアレイ、前記命令語デコーダー及び前記アドレスバッファーの少なくとも一つに結合され、前記Ｎ個の第２端子はデータピン端子、命令ピン端子及びアドレスピン端子の少なくとも一つであることを特徴とする請求項１記載の集積回路。
  6. 前記Ａは、２であることを特徴とする請求項１記載の集積回路。
  7. 前記Ｍは３、前記Ｎは２、前記Ｋは３であることを特徴とする請求項６記載の集積回路。
  8. 前記第１変換機は、
    前記Ａ個のレベルを有するＭ個の出力信号の各々を、前記Ａ個のレベルを有するＭ＋１個の符号化信号に変換する符号機と、
    前記Ａ個のレベルを有するＭ＋１個の符号化信号を受信し、Ｋ個のレベルを有するＮ個の出力信号を出力する出力バッファーと、
    を備えることを特徴とする請求項１記載の集積回路。
  9. 前記Ａは２で、前記Ｍは３で、前記Ｎは２で、前記Ｋは３であり、
    前記符号機は、
    前記Ａ個のレベルを有するＭ個の出力信号の第１及び第２の信号が「０」であるとき、「１」となる、Ａ個のレベルを有するＭ＋１個の符号化信号の第１の信号を発生する第１の論理回路と、
    前記Ａ個のレベルを有するＭ個の出力信号の第１及び第２の信号が「００」、「０１」、「１０」であり、かつ、前記Ａ個のレベルを有するＭ個の出力信号の第１、第２、及び第３の信号が「１０１」でないとき、「１」となる、Ａ個のレベルを有するＭ＋１個の符号化信号の第２の信号を発生する第２の論理回路と、
    前記Ａ個のレベルを有するＭ個の出力信号の第１及び第２の信号が「１０」であるか、あるいは、前記Ａ個のレベルを有するＭ個の出力信号の第１、第２、及び第３の信号が「０００」であるとき、「１」となる、前記Ａ個のレベルを有するＭ＋１個の符号化信号の第３の信号を発生する第３の論理回路と、
    前記Ａ個のレベルを有するＭ個の出力信号の第１及び第２の信号が「００」であるか、前記Ａ個のレベルを有するＭ個の出力信号の第１及び第２の信号が「１０」であるか、あるいは、前記Ａ個のレベルを有するＭ個の出力信号の第２及び第３の信号が「１０」でないとき、「１」となる、前記Ａ個のレベルを有するＭ＋１個の符号化信号の第４の信号を発生する第４の論理回路と、
    を備え、
    前記出力バッファーは、
    電源と第１のノードとの間に接続され、前記Ａ個のレベルを有するＭ＋１個の符号化信号の第１の信号に応じてオンとなる第１のＰＭＯＳトランジスタと、前記第１のノードと接地電位との間に接続され、前記Ａ個のレベルを有するＭ＋１個の符号化信号の第２の信号に応じてオンとなる第１のＮＭＯＳトランジスタと、
    前記電源と第２のノードとの間に接続され、前記Ａ個のレベルを有するＭ＋１個の符号化信号の第３の信号に応じてオンとなる第２のＰＭＯＳトランジスタと、前記第２のノードと前記接地電位との間に接続され、前記Ａ個のレベルを有するＭ＋１個の符号化信号の第４の信号に応じてオンとなる第２のＮＭＯＳトランジスタと、
    を備える第１のバッファーを備えることを特徴とする請求項８記載の集積回路。
  10. 前記集積回路は、
    Ｎ個の第１端子からＫ個のレベルを有するＮ個の入力信号をそれぞれ受信し、前記Ａ個のレベルを有するＭ＋１個の入力信号を生成するために、前記Ｋ個のレベルを有するＮ個の入力信号の各々に応じて、前記Ａ個のレベルを有する２個の入力信号を生成し、前記Ｋ個のレベルを有するＮ個の入力信号を前記Ａ個のレベルを有するＭ個の入力信号に復号し、前記Ａ個のレベルを有するＭ個の入力信号を前記Ｍ個の第２端子にそれぞれ出力する第２変換機をさらに備えることを特徴とする請求項１記載の集積回路。
  11. 前記集積回路は、
    メモリーセルアレイをさらに備え、
    前記Ｍ個の第２端子は、前記メモリーセルアレイに結合され、前記Ｎ個の第１端子は、データピン端子であることを特徴とする請求項１０記載の集積回路。
  12. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合されるアドレスデコーダーをさらに備え、
    前記Ｍ個の第２端子は、前記アドレスデコーダーに結合され、前記Ｎ個の第１端子は、アドレスピン端子であることを特徴とする請求項１０記載の集積回路。
  13. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合される命令語デコーダーをさらに備え、
    前記Ｍ個の第２端子は、前記命令語デコーダーに結合され、前記Ｎ個の第１端子は、命令ピン端子であることを特徴とする請求項１０記載の集積回路。
  14. 前記Ａは、２であることを特徴とする請求項１０記載の集積回路。
  15. 前記Ｍは３、前記Ｎは２、前記Ｋは３であることを特徴とする請求項１４記載の集積回
    路。
  16. 前記第２変換機は、
    前記Ｋ個のレベルを有するＮ個の入力信号を受信し、前記Ａ個のレベルを有するＭ＋１個の入力信号を出力する入力バッファーと、
    前記Ａ個のレベルを有するＭ＋１個の入力信号を復号し、前記Ａ個のレベルを有する前記Ｍ個の出力信号を出力するデコーダーと、
    を備えることを特徴とする請求項１０記載の集積回路。
  17. 前記Ａは２で、前記Ｍは３で、前記Ｎは２で、前記Ｋは３であることを特徴とする請求項１６記載の集積回路。
  18. 前記入力バッファーは、
    Ａ個のレベルを有するＭ＋１個の入力信号の第１の信号を生成するために、Ｋ個のレベルを有するＮ個の入力信号の第１の信号と第１の参照電圧とを比較する第１の比較器と、Ａ個のレベルを有するＭ＋１個の入力信号の第２の信号を生成するために、Ｋ個のレベルを有するＮ個の入力信号の第１の信号と第２の参照電圧とを比較する第２の比較器とを備える第１の入力バッファーと、
    Ａ個のレベルを有するＭ＋１個の入力信号の第３の信号を生成するために、Ｋ個のレベルを有するＮ個の入力信号の第２の信号と第１の参照電圧とを比較する第３の比較器と、Ａ個のレベルを有するＭ＋１個の入力信号の第４の信号を生成するために、Ｋ個のレベルを有するＮ個の入力信号の第２の信号と第２の参照電圧とを比較する第４の比較器とを備える第２の入力バッファーとを備え、
    前記デコーダーは、
    Ａ個のレベルを有するＭ＋１個の入力信号の第１の信号が「１」であるか、あるいは、Ａ個のレベルを有するＭ＋１個の入力信号の第１、第２、第３、及び第４の信号が「０１００」となるとき、「１」となる、Ａ個のレベルを有するＭ個の入力信号の第１の信号を生成する第１の論理回路と、
    Ａ個のレベルを有するＭ＋１個の入力信号の第２及び第４の信号の双方が「１」であるとき、「１」となる、Ａ個のレベルを有するＭ個の入力信号の第２の信号を生成する第２の論理回路と、
    Ａ個のレベルを有するＭ＋１個の入力信号の第３の信号が「１」で、かつ、Ａ個のレベルを有するＭ＋１個の入力信号の第２及び第４の信号が「０１」で、あるいは、Ａ個のレベルを有するＭ＋１個の入力信号の第１及び第４の信号が「１０」であるとき、「１」となる、Ａ個のレベルを有するＭ個の入力信号の第３の信号を生成する第３の論理回路と、
    を備えることを特徴とする請求項１７記載の集積回路。
  19. 前記集積回路は、
    メモリーセルアレイをさらに備え、
    前記Ｍ個の第２端子は、前記メモリーセルアレイに結合され、前記Ｎ個の第１端子は、データピン端子であることを特徴とする請求項１８記載の集積回路。
  20. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合されるアドレスデコーダーをさらに備え、
    前記Ｍ個の第２端子は、前記アドレスデコーダーに結合され、前記Ｎ個の第１端子は、アドレスピン端子であることを特徴とする請求項１８記載の集積回路。
  21. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合される命令語デコーダーをさらに備え、
    前記Ｍ個の第２端子は、前記命令語デコーダーに結合され、前記Ｎ個の第１端子は、命令ピン端子であることを特徴とする請求項１８記載の集積回路。
  22. 前記第１変換機は、
    前記Ａ個のレベルを有するＭ個の出力信号の各々を前記Ａ個のレベルを有するＭ＋１個の符号化信号に変換する符号機と、
    前記Ａ個のレベルを有するＭ＋１個の符号化信号を受信し、Ｋ個のレベルを有するＮ個の出力信号を出力する出力バッファーと、
    を備え、
    前記第２変換機は、
    前記Ｋ個のレベルを有するＮ個の入力信号を受信し、前記Ａ個のレベルを有するＭ＋１個の入力信号を出力する入力バッファーと、
    前記Ａ個のレベルを有するＭ＋１個の入力信号を復号し、前記Ａ個のレベルを有するＭ個の入力信号を出力するデコーダーと、
    を備えることを特徴とする請求項１０記載の集積回路。
  23. 前記Ａは２で、前記Ｍは３で、前記Ｎは２で、前記Ｋは３であることを特徴とする請求項２２記載の集積回路。
  24. 集積回路装置の内部回路と前記集積回路装置の出力端子との間のインターフェース方法であって、
    前記内部回路のＭ個の端子からＡ個のレベルを有するＭ個の出力信号をそれぞれ受信する段階と、
    前記Ａ個のレベルを有するＭ個の出力信号を、Ａ個のレベルを有するＭ＋１個の出力信号に符号化する段階と、
    前記Ｋ個のレベルを有するＭ＋１個の出力信号に応じて、Ｋ個のレベルを有するＮ個の信号を出力する段階と、
    前記Ｋ個のレベルを有するＮ個の出力信号を、前記集積回路装置のＮ個の出力端子のそれぞれに出力する段階と、
    を備え、
    前記Ｍ、前記Ｎ、前記Ａ及び前記Ｋは、正の整数であり、Ｍ＞Ｎ＞１及びＫ＞Ａ＞１を満たし、前記Ｎ個の出力端子は、集積回路装置のピン端子であることを特徴とするインターフェース方法。
  25. 前記集積回路の内部回路は、
    メモリーセルアレイであり、前記Ｎ個の出力端子はデータピン端子であることを特徴とする請求項２４記載のインターフェース方法。
  26. 前記集積回路は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合される命令語デコーダー及びアドレスバッファーを備え、前記内部回路は、前記メモリーセルアレイ、前記命令語デコーダー及び前記アドレスバッファーの少なくとも一つであり、前記Ｎ個の出力端子は、データピン端子、命令ピン端子及びアドレスピン端子の少なくとも一つであることを特徴とする請求項２４記載のインターフェース方法。
  27. 前記集積回路装置のＮ個の入力端子からＫ個のレベルを有するＮ個の入力信号をそれぞれ受信する段階と、
    Ａ個のレベルを有するＭ＋１個の入力信号を生成するために、前記Ｋ個のレベルを有するＮ個の入力信号の各々に応じてＡ個のレベルを有する２個の入力信号を生成する段階と、
    前記Ｋ個のレベルを有するＮ個の入力信号をＡ個のレベルを有するＭ個の入力信号に復号化する段階と、
    前記Ａ個のレベルを有するＭ個の入力信号を前記内部回路のＭ個の端子のそれぞれに出力する段階と、
    をさらに備え、
    前記Ｍ、前記Ｎ、前記Ａ及び前記Ｋは、正の整数であり、Ｍ＞Ｎ＞１及びＫ＞Ａ＞１を満たし、前記Ｎ個の入力端子は、前記集積回路装置のピン端子であることを特徴とする請求項２４記載のインターフェース方法。
  28. 前記Ａは２で、前記Ｍは３で、前記Ｎは２で、前記Ｋは３であり、
    前記Ａ個のレベルを有するＭ個の出力信号を符号化する段階は、
    前記Ａ個のレベルを有するＭ個の出力信号が「０００」のとき「１１１１」となり、前記Ａ個のレベルを有するＭ個の出力信号が「００１」のとき「１１０１」となり、前記Ａ個のレベルを有するＭ個の出力信号が「０１０」のとき「０１０１」となり、前記Ａ個のレベルを有するＭ個の出力信号が「０１１」のとき「０１００」となり、前記Ａ個のレベルを有するＭ個の出力信号が「１００」のとき「０１１１」となり、前記Ａ個のレベルを有するＭ個の出力信号が「１０１」のとき「００１１」となり、前記Ａ個のレベルを有するＭ個の出力信号が「１１０」のとき「０００１」となり、前記Ａ個のレベルを有するＭ個の出力信号が「１１１」のとき「００００」となる、前記Ａ個のレベルを有するＭ＋１個の符号化信号を生成する段階を備え、
    Ｋ個のレベルを有するＮ個の信号を出力する段階は、
    前記Ａ個のレベルを有するＭ＋１個の符号化信号が「１１１１」のとき「００」となり、前記Ａ個のレベルを有するＭ＋１個の符号化信号が「０１０１」のとき「ＭＭ」（「Ｍ」は、信号「１」と信号「０」の間の信号のレベルを表す）となり、前記Ａ個のレベルを有するＭ＋１個の符号化信号が「０１００」のとき「Ｍ１」となり、前記Ａ個のレベルを有するＭ＋１個の符号化信号が「０１１１」のとき「Ｍ０」となり、前記Ａ個のレベルを有するＭ＋１個の符号化信号が「００１１」のとき「１０」となり、前記Ａ個のレベルを有するＭ＋１個の符号化信号が「０００１」のとき「１Ｍ」となり、前記Ａ個のレベルを有するＭ＋１個の符号化信号が「００００」のとき「１１」となる、前記Ｋ個のレベルを有するＮ個の入力信号を生成する段階を備えることを特徴とする請求項２４記載のインターフェース方法。
  29. 前記集積回路装置は、
    メモリーセルアレイ及び前記メモリーセルアレイに結合される命令語デコーダー及びアドレスデコーダーを含み、
    前記内部回路は、前記メモリーセルアレイ、前記命令語デコーダー及び前記アドレスデコーダーの少なくとも一つであり、前記Ｎ個の入力端子は、データピン端子、命令ピン端子及びアドレスピン端子の少なくとも一つであることを特徴とする請求項２７記載のインターフェース方法。
  30. 前記Ａは２で、前記Ｍは３で、前記Ｎは２で、前記Ｋは３であり、
    前記Ａ個のレベルを有するＭ＋１個の入力信号を生成する段階は、
    前記Ｋ個のレベルを有するＮ個の入力信号が「００」のとき「００００」となり、前記Ｋ個のレベルを有するＮ個の出力信号が「０Ｍ」（「Ｍ」は、信号「１」と信号「０」の間の信号のレベルを表す）のとき「０００１」となり、前記Ｋ個のレベルを有するＮ個の入力信号が「ＭＭ」のとき「０１０１」となり、前記Ｋ個のレベルを有するＮ個の入力信号が「Ｍ１」のとき「０１１１」となり、前記Ｋ個のレベルを有するＮ個の入力信号が「１０」のとき「１１００」となり、前記Ｋ個のレベルを有するＮ個の入力信号が「１Ｍ」のとき「１１０１」となり、前記Ｋ個のレベルを有するＮ個の入力信号が「１１」のとき「１１１１」となる、前記Ａ個のレベルを有するＭ＋１個の入力信号を生成する段階を備え、
    前記Ｋ個のレベルを有するＮ個の入力信号を符号化する段階は、
    前記Ａ個のレベルを有するＭ＋１個の入力信号が「００００」のとき「０００」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「０００１」のとき「００１」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「０１０１」のとき「０１０」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「０１１１」のとき「０１１」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「０１００」のとき「１００」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「１１００」のとき「１０１」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「１１０１」のとき「１１０」となり、前記Ａ個のレベルを有するＭ＋１個の入力信号が「１１１１」のとき「１１１」となる、前記Ａ個のレベルを有するＭ個の入力信号を生成する段階を備えることを特徴とする請求項２７記載のインターフェース方法。
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