DE102004006456A1 - Integrierte Schaltung und zugehöriges Schnittstellenverfahren - Google Patents

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Abstract

Die Erfindung bezieht sich auf eine integrierte Schaltung mit M ersten Anschlüssen (D1 bis D3) und N zweiten Anschlüssen (DQ1, DQ2), wobei M und N positive ganze Zahlen sind und M > N > 1 gilt, und auf ein zugehöriges Schnittstellenverfahren. DOLLAR A Erfindungsgemäß sind ein erster und/oder ein zweiter Konverter (210, 220) vorgesehen, wobei der erste Konverter (210) M auf einem A-Pegel basierende Eingabesignale (D1 bis D3) von den M ersten Anschlüssen empfängt und die A·M·-Werte, die durch die M auf dem A-Pegel basierenden Eingabesignale repräsentiert werden, in andere Werte codiert, die auf einem K-Pegel basieren und von N auf dem K-Pegel basierenden Ausgangssignalen repräsentiert werden, und die N Ausgabesignale an die N zweiten Anschlüsse (DQ1, DQ2) ausgibt, wobei A und K positive Zahlen sind und K > A > 1 gilt, und wobei der zweiter Konverter (220) N auf einem K-Pegel basierende Eingabesignale (DQ1, DQ2) von den N ersten Anschlüssen empfängt und die Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) repräsentiert werden, in A·M· andere Werte, die von M auf einem A-Pegel basierenden Ausgabesignalen repräsentiert werden, decodiert, und die M Ausgabesignale an die M zweiten Anschlüsse (D1 bis D3) ausgibt. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine.

Description

  • Die Erfindung betrifft eine integrierte Schaltung und ein zugehöriges Schnittstellenverfahren.
  • Grundsätzlich ist es erstrebenswert, die Bandbreite für Datenübertragungen an einer Eingabe-/Ausgabeschnittstelle, die nachfolgend auch als E/A-Schnittstelle bezeichnet wird, für einen integrierten Schaltungsbaustein zu erhöhen, der nachfolgend auch als IC-Baustein bezeichnet wird. Unglücklicherweise ist jedoch jede Erhöhung der Übertragungsbandbreite mit einem Anstieg der Datenanschlüsse des IC-Bausteins verbunden. Eine größere Anzahl von Datenanschlüssen führt jedoch zu einer größeren Bausteinfläche und erhöht zudem den Energieverbrauch und das energiebezogene Rauschen.
  • 1 zeigt ein Blockschaltbild eines herkömmlichen Speicherbausteins 100. Adressensignale ADDR1 bis ADDRi werden vorübergehend in einem Adressenpuffer 10 gespeichert und ein Taktsignal CLK sowie externe Befehlssignale /CS, /RAS, /CAS und /WE werden an einen Be fehlsdecoder 20 angelegt. Zeitlich abgestimmt mit dem Taktsignal CLK decodiert der Befehlsdecoder 20 die externen Befehlssignale in interne Befehlssignale PR, PC, PREAD und PWRITE. In Reaktion auf das interne Befehlssignal PR wählt ein Zeilendecoder 30 eine oder mehrere Zeilen eines Speicherzellenfeldes 50 gemäß einer im Adressenpuffer 10 gespeicherten Adresse aus. Entsprechend wählt ein Spaltendecoder 40 in Reaktion auf das interne Befehlssignal PC eine oder mehrere Spalten des Speicherzellenfeldes 50 gemäß einer im Adressenpuffer 10 gespeicherten Adresse aus. Durch die internen Befehlssignale PWRITE bzw. PREAD wird gesteuert, ob Daten in das Speicherzellenfeld 50 geschrieben oder aus diesem gelesen werden. Daten, die aus dem Speicherzellenfeld 50 gelesen werden, werden über eine E/A-Schnittstellenschaltung 55 geführt und an Datenanschlüsse DQ1 bis DQn angelegt. Daten, die in das Speicherzellenfeld 50 geschrieben werden, werden von den Datenanschlüssen DQ1 bis DQn über die E/A-Schnittstelle 55 empfangen.
  • 2 zeigt ein detailliertes Blockdiagramm der E/A-Schnittstelle 55 aus 1. Im Falle eines Lesevorgangs wird ein erstes Bit DATA1 einer parallelen n-Bit-Datenausgabe temporär in einem Ausgabepuffer 55-1 gespeichert und dann an den Datenanschluss DQ1 angelegt. Analog werden ein zweites und ein drittes Bit DATA2 bzw. DATA3 der parallelen n-Bit-Datenausgabe temporär in Datenausgabepuffern 55-3 bzw. 55-5 gespeichert und dann an die Datenanschlüsse DQ2 bzw. DQ3 angelegt. Die verbleibenden Bits der parallelen n-Bit-Datenausgabe werden in gleicher Weise in nicht dargestellten n-3 Ausgabepuffern temporär gespeichert und dann an die Datenanschlüsse DQ4 bis DQn aus 1 angelegt.
  • Im Falle eines Schreibvorgangs wird ein erstes, am Datenanschluss DQ1 anliegendes Bit einer parallelen n-Bit-Dateneingabe temporär in einem Eingabepuffer 55-2 gespeichert und dann als Signal DATA1 an das Speicherzellenfeld 50 angelegt. In gleicher Weise werden ein zweites und ein drittes, an den Datenanschlüssen DQ2 bzw. DQ3 anliegendes Bit temporär in Eingabepuffern 55-4 bzw. 55-6 gespeichert und dann als Signal DATA2 bzw. DATA3 an das Speicherzellenfeld 50 angelegt. Die verbleibenden, an den Datenanschlüssen DQ4 bis DQn anliegenden Bits der parallelen n-Bit-Dateneingabe werden in gleicher Weise in nicht dargestellten n-3 Eingabepuffern temporär gespeichert und dann an das Speicherzellenfeld 50 angelegt.
  • Die Daten DATA1, DATA2 etc. sind entsprechend ihrem Spannungspegel auf einem logisch hohen Pegel H oder auf einem logisch niedrigen Pegel L. 3 ist ein schematisches Diagramm zur Erläuterung des Zweipegelsignalisierungsschemas der herkömmlichen E/A-Schnittstelle. Ist die Spannung der Eingabedaten größer als eine Referenzspannung REF, dann werden die Eingabedaten als auf einem logisch hohen Pegel VIH liegend angesehen. Ist der Spannungspegel der Ausgabedaten größer als die Referenzspannung REF, dann werden die Ausgabedaten als auf einem logisch hohen Pegel VON liegend angesehen. Andererseits werden die Eingabedaten als auf einem logisch niedrigen Pegel VIL liegend angesehen, wenn der Spannungspegel der Eingabedaten kleiner als die Referenzspannung ist. Ist der Spannungspegel der Ausgabedaten kleiner als die Referenzspannung REF, dann werden die Ausgabedaten als auf einem logisch niedrigen Pegel VOL liegend angesehen.
  • Im oben beschriebenen herkömmlichen Baustein ist die Anzahl der Datenanschlüsse DQ1 bis DQn gleich der Anzahl von Bits der parallel aus dem Speicherzellenfeld ausgelesenen oder in selbiges eingelesenen Daten. Daher resultiert jede Erhöhung der Bitanzahl der Datenübertragungsrate der E/A-Schnittstelle in einer Erhöhung der Datenanschlüsse um die gleiche Anzahl. Wie bereits ausgeführt wurde, bedeutet eine zusätzliche Anzahl von Datenanschlüssen eine Vergrößerung der Bau steinfläche und außerdem eine Erhöhung des Energieverbrauchs und von energiebezogenem Rauschen.
    •
  • Es ist Aufgabe der Erfindung, eine integrierte Schaltung zur Verfügung zu stellen, welche die oben genannten Probleme wenigstens teilweise vermeidet, und ein zugehöriges Schnittstellenverfahren anzugeben.
  • Die Erfindung löst diese Aufgabe durch eine integrierte Schaltung mit den Merkmalen des Patentanspruchs 1, 3 oder 13 sowie durch ein Schnittstellenverfahren mit den Merkmalen des Patentanspruchs 18 oder 19.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockschaltbild eines herkömmlichen Speicherbausteins;
  • 2 ein Blockschaltbild einer E/A-Schnittstelle des herkömmlichen Speicherbausteins aus 1;
  • 3 ein schematisches Diagramm zur Erläuterung eines Zweipegelsignalisierungsschemas der herkömmlichen E/A-Schnittstelle aus 2;
  • 4 ein Blockschaltbild einer erfindungsgemäßen E/A-Schnittstelle;
  • 5 ein Blockschaltbild eines Speicherbausteins mit der erfindungsgemäßen E/A-Schnittstelle aus 4;
  • 6 ein Blockschaltbild eines Bit-Konverters der erfindungsgemäßen E/A-Schnittstelle aus 4;
  • 7 ein schematisches Diagramm zur Erläuterung eines Dreipegelsignalisierungsschemas der erfindungsgemäßen E/A-Schnittstelle;
  • 8 ein Blockschaltbild eines Codierers und Ausgabepuffers des Bit-Konverters von 6;
  • 9 ein Blockschaltbild eines Eingabepuffers und Decodierers des Bit-Konverters von 6;
  • 10 ein Blockschaltbild einer weiteren erfindungsgemäßen E/A-Schnittstelle;
  • 11 eine Tabelle der logischen Eingabe- und Ausgabezustände des Codierers und Ausgabepuffers aus 8; und
  • 12 eine Tabelle der logischen Eingabe- und Ausgabezustände des Eingabepuffers und Decodierers aus 9.
  • 4 zeigt ein Blockschaltbild einer erfindungsgemäßen E/A-Schnittstelle 200, die einen Konverter 210 umfasst, der eine Anzahl M von auf einem A-Pegel basierenden Eingabesignalen DATA1, DATA2, DATA3 von M ersten Anschlüssen empfängt und jeden von AM Werten, die durch die M auf einem A-Pegel basierenden Eingabesignale repräsentiert werden, in einen anderen Wert kodiert, der auf einem K-Pegel basiert, so dass die Werte durch eine Anzahl N von auf dem K-Pegel ba sierenden Ausgabesignalen repräsentiert werden. Der Konverter 210 gibt die N auf dem K-Pegel basierenden Ausgabesignale dann an N zweite Anschlüsse DQ1 bzw. DQ2 aus. Hierbei ist M > N und K > A > 1 und M, N, K und A sind jeweils positive ganze Zahlen.
  • Im Ausführungsbeispiel aus 4 ist M = 3 und A = 2 und entsprechend basieren die Daten DATA1, DATA2 und DATA3 auf einem Zweipegelsignal, d.h. auf einem Binärsignal, und werden an je einem von drei Eingabeanschlüssen des Konverters 210 empfangen. Im dargestellten Ausführungsbeispiel ist N = 2 und K = 3 und entsprechend sind die Ausgabesignale des Konverters 210 zwei Dreipegelsignale, die an die Ausgabeanschlüsse DQ1 und DQ2 angelegt werden. In anderen Worten ausgedrückt, ist der Konverter 210 aus 4 ein 23-Bit zu 32-Bit Konverter mit drei binären Eingabesignalen und zwei ternären Ausgabesignalen.
  • Die E/A-Schnittstelle aus 4 umfasst außerdem einen Konverter 220, der N auf dem K-Pegel basierende Eingabesignale von den N ersten Anschlüssen DQ1 bzw. DQ2 empfängt und jeden der auf dem K-Pegel basierenden Werte, die durch die N auf dem K-Pegel basierenden Eingabesignale repräsentiert werden, in einen anderen von AM Werten der M auf dem A-Pegel basierenden Ausgabesignale DATA1, DATA2, DATA3 decodiert. Der Konverter 220 gibt dann M auf dem A-Pegel basierende Ausgabesignal an je einen der M zweiten Anschlüsse aus. Wie vorher ist M > N und K > A > 1 und M, N, K und A sind alles positive ganze Zahlen.
  • Im Ausführungsbeispiel aus 4 ist, wie gesagt, N = 2 und K = 3 und entsprechend sind die Eingabesignale des Konverters 220 zwei Dreipegelsignale, die von den Anschlüssen DQ1 und DQ2 empfangen werden. In diesem Beispiel sind außerdem M = 3 und A = 2 und entsprechend basieren die Daten DATA1, DATA2 und DATA3 auf Zweipegelsignalen, die an je einem der drei Anschlüsse des Konverters 210 ausgegeben wer den. In anderen Worten ausgedrückt, ist der Konverter 220 aus 4 ein 32-Bit zu 23-Bit Konverter mit zwei ternären Eingabesignalen und drei binären Ausgabesignalen.
  • Die Zweipegelsignalisierung, d.h. A = 2, wurde bereits in Verbindung mit 3 beschrieben. Die Dreipegelsignalisierung, d.h. K = 3, ist in 7 in Bezug auf Eingabedaten dargestellt, wobei Ausgabedaten auf die gleiche Weise unterschieden werden. Ist der Spannungspegel der Eingabedaten größer als eine Referenzspannung REF1, dann werden die Eingabedaten als auf einem logisch hohen Pegel VIH liegend angesehen. Ist der Spannungspegel der Eingabedaten niedriger als die Referenzspannung REF1 und größer als eine Referenzspannung REF2, dann werden die Eingabedaten als auf einem logisch mittleren Pegel VIM liegend angesehen. Ist der Spannungspegel der Eingabedaten kleiner als die Referenzspannung REF2, dann werden die Eingabedaten als auf einem logisch niedrigen Pegel VIL liegend angesehen. Daraus wird deutlich, dass jedes Bit der Mehrfachpegelsignalisierung aus 7 mehr Informationen als jedes der Zweipegelsignalisierung aus 3 beinhaltet.
  • 6 zeigt eine detaillierte Ausführung der E/A-Schnittstelle aus 4. Wie aus 6 ersichtlich ist, ist die E/A-Schnittstelle im Wesentlichen aus einer Codierer- und Decodiererschaltung 70 und einer Eingabe-/Ausgabeschaltung 60 aufgebaut.
  • Insbesondere umfasst der Konverter 210 der E/A-Schnittstelle einen Codierer 71, der M auf dem A-Pegel basierende Eingabesignale empfängt und wenigstens M + 1 codierte Signale ausgibt, und Ausgabepuffer 61, 63, welche die wenigstens M + 1 codierten Signale empfangen und N auf dem K-Pegel basierende Ausgabesignale ausgeben.
  • Wie vorher, zeigt das Ausführungsbeispiel aus 6 den Fall, in dem N = 2, K = 3, M = 3 und A = 2 ist. Entsprechend empfängt der Codierer 71 drei (M) interne Datensignale D1, D1 und D3 mit Binärpegel und codiert die empfangenen Daten in vier (M + 1) Datensignale DO1, DO2 und DO3, DO4 mit Binärpegel. Die Datensignale DO1 und DO2 werden an den Ausgabepuffer 61 angelegt, der diese Signale in ein Signal mit Ternärpegel konvertiert und an den Anschluss DQ1 anlegt. Die Datensignale DO3 und DO4 werden an den Ausgabepuffer 63 angelegt, der diese Signale in ein Signal mit Ternärpegel konvertiert und an den Anschluss DQ2 anlegt. Es ist zu beachten, dass die drei Datensignale D1, D2 und D3 mit dem Binärpegel insgesamt 23 = 8 mögliche Zustände einnehmen können, während die zwei Datensignale an den Anschlüssen DQ1 und DQ2 mit dem Dreifachpegel 32 = 9 mögliche Zustände einnehmen können. Daher können die binären Daten D1, D2 und D3 als ternäre Daten an den Anschlüssen DQ1 und DQ2 codiert werden.
  • Wie aus 6 weiter ersichtlich ist, umfasst der Konverter 220 der E/A-Schnittstelle Eingabepuffer 62, 64, die N Eingabesignale, die auf einem K-Pegel basieren, empfangen und wenigstens M + 1 codiere Signale ausgeben, und einen Decoder 72, der die wenigstens M + 1 codierten Signale empfängt und die M auf dem A-Pegel basierenden Ausgabesignale ausgibt.
  • Auch hier ist der Fall gezeigt, dass N = 2, K = 3, M = 3 und A = 2 ist. Die Eingabepuffer 62 bzw. 64 empfangen zwei (N) auf dem ternären Pegel basierende Eingabesignale von den Anschlüssen DQ1 und DQ2. Der Eingabepuffer 62 konvertiert das ternäre Eingabesignal am Anschluss DQ1 in binäre Signale D11 und D12 und der Eingabepuffer 64 konvertiert das ternäre Eingabesignal am Anschluss DQ2 in binäre Signale D13 und D14. Daher werden die zwei (N) dreifachen Signale (DQ1, DQ2) in vier (M + 1) binäre Signale (D11, D12, D13, D14) konvertiert. Diese vier binären Signa le werden dann durch den Decoder 72 in drei (M) Signale D1, D2 und D3 mit einem Zweifachpegel decodiert.
  • 5 zeigt ein Blockschaltbild eines Speicherbausteins 300 mit einer erfindungsgemäßen E/A-Schnittstelle. Der Adressenpuffer 10, der Befehlsdecoder 30, der Spaltendecoder 40 und das Speicherzellenfeld 50 arbeiten auf die gleiche Weise wie beim herkömmlichen Baustein aus 1. Deshalb wird, um unnötige Wiederholungen zu vermeiden, auf die entsprechenden obigen Ausführungen verwiesen.
  • Im Speicherbaustein aus 5 ist die erfindungsgemäße E/A-Schnittstelle 200 zwischen dem Speicherzellenfeld und den Datenanschlüssen DQ1 bis DQk angeordnet. Wie oben im Zusammenhang mit 6 bereits ausgeführt wurde, umfasst eine vorteilhafte Realisierung der E/A-Schnittstelle 200 eine Codierer-/Decodiererschaltung 70 und eine Eingabe-/Ausgabepufterschaltung 60. Bei diesem Ausführungsbeispiel werden während eines Lesevorgangs Daten (DATA) in Form eines binären parallelen n-Bit-Ausgabesignals vom Speicherzellenfeld 50 an die E/A-Schnittstelle 200 übertragen. Es werden immer drei Bits des n-Bit-Ausgabesignals in zwei ternäre Signale codiert, die jeweils an zwei der Datenanschlüsse DQ1 und DQk angelegt werden. Daher entspricht die Anzahl k der Datenanschlüsse zwei Dritteln der Anzahl n der Ausgabebits vom Speicherzellenfeld 50. Deshalb wird deutlich, dass ein Drittel weniger Datenanschlüsse als bei der herkömmlichen Anordnung benötigt werden. Diese nicht benötigten Datenanschlüsse sind in 6 als Anschlüsse PIN1 bis PINj bezeichnet und stehen anderen Anwendungen zur Verfügung.
  • 8 zeigt ein detailliertes Ausführungsbeispiel des Codierers 71 und der Ausgabepuffer 61 und 63 aus 6 und 11 zeigt eine logische Codiertabelle zur Erklärung der Vorgänge in der Schaltung aus 8. Der Codierer 71 empfängt binäre Eingabedaten D1, D2 und D3 und ist mit logischen Schaltungen zum Codieren der binären Eingabedaten in binär codierte Daten DO1, DO2, DO3 und DO4 ausgestattet. Im dargestellten Ausführungsbeispiel umfasst der Codierer 71 zwei NOR-Gatter NR1 und NR2, NAND-Gatter ND1 und ND2, UND-Gatter AND1 bis AND3, ODER-Gatter OR1 und OR2 und Inverter I1 und I2, die wie in 8 dargestellt miteinander verbunden sind.
  • Der Zusammenhang zwischen den binären Eingabedaten D1, D2, D3 und den binär codierten Daten DO1, DO2, DO3, DO4 ist in der Tabelle aus 11 dargestellt. Beispielsweise nehmen für den Fall, dass die Eingabedaten den Wert „011" haben, die codierten Daten den Wert „0100" an.
  • Die codierten Daten DO1 und DO2 werden an den Ausgabepuffer 61 angelegt, der die codierten Daten zum Anlegen an den Anschluss DQ1 in ein ternäres Signal konvertiert. Im dargestellten Ausführungsbeispiel ist der Ausgabepuffer 61 mit einem Transistor P1 vom p-Typ und mit einem Transistor N1 vom n-Typ ausgerüstet. Das binär codierte Signal DO1 wird an einen Gateanschluss des Transistors P1 angelegt und das binär codierte Signal DO2 wird an einen Gateanschluss des Transistors N1 angelegt. Zur einfacheren Erläuterung wird angenommen, dass die Transistoren P1 und N1 ideale Transistoren mit den gleichen Stromführungseigenschaften sind. Unter diesen Voraussetzungen ist das Ausgabesignal des Puffers 61 eine Spannung VSS mit einem niedrigen Pegel, wenn beide Signale DO1 und DO2 auf einem hohen Pegel sind, eine Spannung VDD/2 mit einem mittleren Pegel, wenn das Signal DO1 auf einem niedrigen Pegel und das Signal DO2 auf einem hohen Pegel ist, und eine Spannung VDD mit einem hohen Pegel, wenn beide Signale DO1 und DO2 auf einem niedrigen Pegel sind. Dies ist den Spalten DO1, DO2 und DQ1 der Tabelle aus 11 dargestellt, wobei der Wert 0 dem niedrigen Pegel, der Wert 1 dem hohen Pegel und der Wert M dem mittleren Pegel entspricht.
  • Zum Konvertieren der binären Signale DO3 und DO4 in ein ternäres Signal für den Anschluss DQ2 funktioniert der Puffer 63 auf die gleiche Weise.
  • Deshalb arbeiten der Codierer 71 und die Ausgabepuffer 61, 63 derart, wie in der Tabelle aus 11 dargestellt ist, um die binären Ausgabedaten D1, D2, D3 in ternäre Ausgabedaten zu kodieren, die an die Anschlüsse DQ1 und DQ2 angelegt werden. So haben die codierten ternären Ausgabedaten beispielsweise den Wert „M1" für den Fall, dass die binären Ausgabedaten den Wert „011" haben.
  • 9 zeigt ein detailliertes Ausführungsbeispiel der Eingabepuffer 62 und 64 aus 6 und 12 zeigt eine logische Decodiertabelle zur Erklärung der Vorgänge in der Schaltung aus 9. Wie aus 9 ersichtlich ist, umfasst der Eingabepuffer 62 einen ersten und zweiten Komparator 62-1 und 62-2, die das am Anschluss DQ1 empfangene ternäre Signal mit der ersten und zweiten Referenzspannung REF1 und REF2 vergleichen und das Vergleichsergebnis als binär codierte Daten D11 und D12 ausgeben. In diesem Beispiel haben, wie aus 12 ersichtlich ist, beide Signale D11 und D12 den Wert „0", wenn das ternäre Signal den Wert „0" hat. Wenn das ternäre Signal den Wert „M" hat, dann hat das Signal D11 den Wert „0" und das Signal D12 den Wert „1", und wenn das ternäre Signal den Wert „1" hat, dann haben beide Signale D11 und D12 den Wert „1".
  • Der zweite Eingabepuffer 64 ist analog mit Komparatoren 64-1 und 64-2 ausgestattet und gibt binär codierte Daten D13 und D14 basierend auf dem ternären Signal am Anschluss DQ2 aus.
  • Der Decoder 72 empfängt die binär codierten Daten D11, D12, D13 und D14 und ist mit logischen Schaltungen ausgestattet, um die binär codier ten Daten in binär codierte Daten D1, D2 und D3 zu decodieren. Im dargestellten Ausführungsbeispiel umfasst der Decoder 72 vier UND-Gatter AND4 bis AND7, zwei ODER-Gatter OR3 und OR4 und vier Inverter I3 bis I6, die wie in 9 dargestellt miteinander verbunden sind.
  • Der Zusammenhang zwischen den binär codierten Daten D11, D12, D13, D14 und den binär decodierten Daten D1, D2, D3 ist in 12 dargestellt. So ist beispielsweise für den Fall, dass die codierten Daten den Wert „0100" haben, der Wert der decodierten Daten „100".
  • Daher arbeiten die Eingabepuffer 62, 64 und der Decoder 72 derart, wie in der Tabelle aus 12 dargestellt ist, um die ternären Eingabedaten, die an die Anschlüsse DQ1 und DQ2 angelegt werden, in binäre Eingabedaten D1, D2, D3 zu decodieren. So ist beispielsweise, wenn die codierten ternären Eingabedaten den Wert „M1" haben, der Wert der binären Eingabedaten „011".
  • 10 zeigt ein Blockschaltbild einer weiteren erfindungsgemäßen E/A-Schnittstelle. Die Schaltung unterscheidet sich von der Schaltung aus 6 dadurch, dass ein Konzept für eine Anordnung einer Mehrzahl von Ausgabeanschlüssen DQ1 bis DQk dargestellt ist, das nicht auf eine Zweifach-zu-Dreifach-Konvertierung festgelegt ist. Bei einem Ausgabevorgang werden M Bits von binären Ausgabedaten von der E/A-Schnittstelle empfangen, die eine Codierer-/Decodiererschaltung 700 und eine Pufferschaltung 600 umfasst. Der Codierer 710 und Ausgabepuffer 610-1 bis 610-k codieren die binären Ausgabedaten basierend auf einem P-Pegel in Ausgabesignale, mit PK ≥ 2M, und legen diese Signale an je einen der Anschlüsse DQ1 bis DQk an. Bei einem Eingabevorgang werden die auf dem P-Pegel basierenden Eingabesignale an den Anschlüssen DQ1 bis DQk durch Eingabepuffer 620-1 bis 620-k und einen Decoder 720 in M Bits von binären Eingabedaten decodiert. Es ist zu beachten, dass in diesem Fall von K Anschlüssen DQ1 bis DQK Sätze von Eingabe-/Ausgabepuffern zur Verfügung gestellt werden.
  • Die in den Zeichnungen und in der Beschreibung beschriebenen bevorzugten Ausführungsformen der Erfindung schränken diese somit nicht auf die Zweifach-zu-Dreifach-Konvertierung ein. Zudem kann die in 5 dargestellte E/A-Schnittstelle auch zwischen dem Befehlsdecoder 20 und Befehlsanschlüssen des Speicherbausteins 300 und/oder zwischen dem Adressenpuffer 10 und Adressenanschlüssen angeordnet sein.

Claims (24)

  1. Integrierte Schaltung mit – einer Anzahl M von ersten Anschlüssen (D1 bis D3) und einer Anzahl N von zweiten Anschlüssen (DQ1, DQ2), wobei M und N positive ganze Zahlen sind, und M > N > 1 gilt; gekennzeichnet durch – einen codierenden Konverter (210), der M auf einem A-Pegel basierende Eingabesignale (D1 bis D3) von den M ersten Anschlüssen empfängt und jeden von AM Werten, die durch die M auf dem A-Pegel basierenden Eingabesignalen repräsentiert werden, in einen anderen Wert codiert, wobei diese anderen Werte auf einem K-Pegel basieren und durch N auf dem K-Pegel basierenden Ausgabesignalen repräsentiert werden, und der die N auf dem K-Pegel basierenden Ausgabesignale an je einen der N zweiten Anschlüsse (DQ1, DQ2) ausgibt, wobei A und K positive ganze Zahlen sind und K > A > 1 gilt.
  2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der codierende Konverter (210) folgende Elemente umfasst: – einen Codierer (71 ), der die M auf dem A-Pegel basierenden Eingabesignale (D1 bis D3) empfängt und wenigstens M + 1 codierte Signale (DO1 bis DO4 ausgibt, und – einen Ausgabepuffer (61), der die wenigstens M + 1 codierten Signale (DO1 bis DO4) empfängt und die N auf dem K-Pegel basierenden Ausgabesignale (DQ1, DQ2) ausgibt.
  3. Integrierte Schaltung mit – einer Anzahl N von zweiten Anschlüssen (DQ1, DQ2) und einer Anzahl M von ersten Anschlüssen (D1 bis D3), wobei M und N positive ganze Zahlen sind und M > N > 1 gilt; gekennzeichnet durch – einen decodierenden Konverter (220), der N auf einem K-Pegel basierende Eingabesignale (DQ1, DQ2) von den N zweiten Anschlüssen empfängt und die auf dem K-Pegel basierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) repräsentiert werden, in jeweils einen anderen von AM Werten von M auf einem A-Pegel basierenden Ausgabesignalen decodiert und die M auf dem A-Pegel basierenden Ausgabesignale an je einen der M ersten Anschlüsse (D1 bis D3) ausgibt, wobei A und K positive ganze Zahlen sind und K > A > 1 gilt.
  4. Integrierte Schaltung nach Anspruch 1 oder 2, gekennzeichnet durch – einen decodierenden Konverter (220), der N auf einem K-Pegel basierende Eingabesignale (DQ1, DQ2) von den N zweiten Anschlüssen empfängt und die auf dem K-Pegel basierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) repräsentiert werden, in jeweils einen anderen von AM Werten von M auf einem A-Pegel basierenden Ausgabesignalen decodiert und die M auf dem A-Pegel basierenden Ausgabesignale an je einen der M ersten Anschlüsse (D1 bis D3) ausgibt.
  5. Integrierte Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der decodierende Konverter (220) folgende Elemente umfasst: – einen Eingabepuffer (62) der die N auf dem K-Pegel basierenden Eingabesignale (DQ1, DQ2) empfängt und wenigstens M + 1 codierte Signale (D11 bis D14) ausgibt, und – einen Decoder (72), der die wenigstens M + 1 codierten Signale (D11 bis D14) empfängt und die M auf dem A-Pegel basierenden Ausgabesignale (D1 bis D3) ausgibt.
  6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die N Anschlüsse als Anschlusspins ausgeführt sind.
  7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch ein Speicherzellenfeld (50), das mit den M Anschlüssen gekoppelt ist, wobei die N Anschlüsse Datenanschlüsse sind.
  8. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch ein Speicherzellenfeld (50) und einen Adressenpuffer (10), der mit dem Speicherzellenfeld (50) gekoppelt ist, wobei die M Anschlüsse mit dem Adressenpuffer (10) gekoppelt sind und die N Anschlüsse Adressenanschlüsse sind.
  9. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch ein Speicherzellenfeld (50) sowie und einen Befehlsdecoder (20), der mit dem Speicherzellenfeld (50) gekoppelt ist, wobei die M Anschlüsse mit dem Befehlsdecoder (20) gekoppelt sind und die N Anschlüsse Befehlsanschlüsse sind.
  10. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch ein Speicherzellenfeld (50) sowie einen Befehlsdecoder (20) und einen Adressenpuffer (10), die mit dem Speicherzellenfeld (50) gekoppelt sind, wobei die M Anschlüsse mit dem Speicherzellenfeld (50) und/oder dem Adressenpuffer (10) und/oder dem Befehlsdecoder (20) gekoppelt sind und die N Anschlüsse mit Datenanschlüssen und/oder Befehlsanschlüssen und/oder Adressenanschlüssen gekoppelt sind.
  11. Integrierte Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass A = 2 ist.
  12. Integrierte Schaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass M = 3, N = 2 und K = 3 ist.
  13. Integrierte Schaltung mit – einem Speicherbaustein (300) mit einem Speicherzellenfeld (50), einem Adressenpuffer (10) und einem Befehlsdecoder (20) und – einer Mehrzahl von Anschlusspins, gekennzeichnet durch – eine Schnittstellenschaltung (200), die zwischen dem Speicherbaustein (50) und der Mehrzahl der Anschlusspins eingeschleift ist und folgende Elemente umfasst: a) einen ersten Konverter (210), der drei Ausgabesignale (D1, D2, D3) mit einem binären Pegel von drei zugehörigen Signalleitungen des Speicherbausteins (50) empfängt, jeden der acht Werte, die durch die drei binären Ausgabesignale (D1 bis D3) repräsentiert werden, in einen ternären Wert codiert, der durch zwei Ausgabesignale (DQ1, DQ2) mit einem ternären Pegel repräsentiert wird, und der die beiden Ausgabesignale (DQ1, DQ2) mit dem ternären Pegel an zwei der Mehrzahl von Anschlusspins ausgibt, und b) einen zweiten Konverter (220), der zwei Eingabesignale (DQ1, DQ2) mit einem ternären Pegel von zwei Anschlusspins der Mehrzahl von Anschlusspins empfängt, jeden der ternären Werte, die von den beiden Eingabesignalen (DQ1, DQ2) mit einen ternären Pegel repräsentiert werden, in einen anderen von acht Werten decodiert, die durch drei Eingabe signale (D1, D2, D3) mit einem binären Pegel repräsentiert werden, und der die drei Eingabesignale (D1, D2, D3) mit dem binären Pegel an drei Signalleitungen des Speicherbausteins (50) ausgibt.
  14. Integrierte Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Schnittstellenschaltung (200) zwischen dem Speicherzellenfeld (50) und der Mehrzahl von Anschlusspins eingeschleift ist, die als Datenanschlüsse ausgeführt sind.
  15. Integrierte Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Schnittstellenschaltung (200) zwischen dem Adressenpuffer (10) und der Mehrzahl von Anschlusspins eingeschleift ist, die als Adressenanschlüsse ausgeführt sind.
  16. Integrierte Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Schnittstellenschaltung (200) zwischen dem Befehlsdecoder (20) und der Mehrzahl von Anschlusspins eingeschleift ist, die als Befehlsanschlüsse ausgeführt sind.
  17. Integrierte Schaltung nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass – der erste Konverter (210) folgende Elemente umfasst: i) einen Codierer (71), der die drei Ausgabesignale (D1 bis D3) mit dem binären Pegel empfängt und wenigstens vier codierte Signale (DO1 bis DO4) ausgibt, und ii) einen Ausgabepuffer (60), der die wenigstens vier codierten Signale (DO1 bis DO4) empfängt und die zwei Ausgabesignale (DQ1, DQ2) mit ternärem Pegel ausgibt, und – der zweite Konverter (220) folgende Elemente umfasst: i) einen Eingabepuffer (60), der zwei Eingabesignale (DQ1, DQ2) mit ternärem Pegel empfängt und wenigstens vier codierte Signale (D11 bis D14) ausgibt, und ii) einen Decoder (72), der die wenigstens vier codierten Signale (D11 bis D14) empfängt und die drei Eingabesignale (D1 bis D3) mit dem binären Pegel ausgibt.
  18. Schnittstellenverfahren für eine interne Schaltung eines integrierten Schaltungsbausteins mit Ausgabeanschlüssen (DQ1, DQ2), gekennzeichnet durch folgende Schritte: – Empfangen einer Anzahl M von auf einem A-Pegel basierenden Ausgabesignalen an M Anschlüssen der internen Schaltung; – Codieren jedes von AM Werten, die durch die M auf dem A-Pegel basierenden Ausgabesignale repräsentiert werden, in andere Werte, die auf einem K-Pegel basieren und durch eine Anzahl N von auf dem K-Pegel basierenden Ausgabesignalen repräsentiert werden, und – Ausgeben der N auf dem K-Pegel basierenden Ausgabesignale an N Anschlüssen (DQ1, DQ2) des integrierten Schaltungsbausteins, – wobei M, N, A und K positive ganze Zahlen sind und M > N > 1 sowie K > A > 1 gilt.
  19. Schnittstellenverfahren für eine interne Schaltung eines integrierten Schaltungsbausteins mit Eingabeanschlüssen (D1, D2, D3), gekennzeichnet durch folgende Schritte: – Empfangen einer Anzahl N von auf einem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) an N Eingabeanschlüssen des integrierten Schaltungsbausteins, – Decodieren der auf dem K-Pegel basierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) repräsentiert werden, in je einen anderen von AM Werten von einer Anzahl M von auf einem A-Pegel basierenden Eingabesignalen und – Ausgeben der M auf dem A-Pegel basierenden Eingabesignale an M Anschlüssen (D1 bis D3) der internen Schaltung, – wobei M, N, A und K positive ganze Zahlen sind und M > N > 1 sowie K > A > 1 gilt.
  20. Schnittstellenverfahren nach Anspruch 18, wobei zusätzlich Eingabeanschlüssen (D1, D2, D3) beim integrierten Schaltungsbaustein vorhanden sind, gekennzeichnet durch die Schritte: – Empfangen einer Anzahl N von auf einem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) an N Anschlüssen des integrierten Schaltungsbausteins, – Decodieren der auf dem K-Pegel basierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) repräsentiert werden, in je einen anderen von AM Werten von M auf einem A-Pegel basierenden Eingabesignalen und – Ausgeben der M auf dem A-Pegel basierenden Eingabesignale an M Anschlüssen (D1 bis D3) der internen Schaltung.
  21. Schnittstellenverfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass die N Eingabe- oder Ausgabeanschlüsse als Anschlusspins des integrierten Schaltungsbausteins ausgeführt sind.
  22. Schnittstellenverfahren nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die interne Schaltung ein Speicherzellenfeld (50) ist, wobei die N Eingabe- oder Ausgabeanschlüsse Datenanschlüsse sind.
  23. Schnittstellenverfahren nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, dass der integrierte Baustein ein Speicherzellenfeld (50) sowie einen Befehlsdecoder (20) und einen Adressenpuffer (10) umfasst, die mit dem Speicherzellenfeld (50) gekoppelt sind, wobei die interne Schaltung als Speicherzellenfeld (50) und/oder als Adressenpuffer (10) und/oder als Befehlsdecoder (20) ausgeführt ist und die N Eingabe- oder Ausgabeanschlüsse als Datenanschlüsse und/oder Befehlsanschlüsse und/oder Adressenanschlüsse ausgeführt sind.
  24. Schnittstellenverfahren nach einem der Ansprüche 18 bis 23, dadurch gekennzeichnet, dass A = 2, M = 3, N = 2 und K = 3 ist.
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