CN1551224A - 集成电路设备的输入/输出接口 - Google Patents

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Abstract

本发明涉及一个集成电路，其包括：M个第一端子和N个第二端子，这里M和N是正整数，并且这里M＞N＞1。该电路还包括：一个转换器，其分别从该M个第一端子接收M个A基电平输入信号，编码由该M个A基电平输入信号的每一个AM值为由N个K基电平输出信号表示的不同的K基值，A和K是正整数，并且这里K＞A＞1。然后，该转换器分别输出该N个K基电平输出信号到所述N个第二端子。

Description

集成电路设备的输入/输出接口
技术领域
本发明通常涉及集成电路设备，本发明尤其涉及一种集成电路设备的输入/输出(I/O)接口。
背景技术
通常希望在集成电路(IC)设备的输入/输出(IO)接口上提高数据传输带宽。但是，令人遗憾地是，在传输带宽方面的增大伴随有该IC设备的数据引脚数目的增加。许多的数据引脚不利地占据了很大的设备面积，并且也增加了功率消耗和电源相关的噪音。
图1是一个常规存储器电路的方框图。地址信号ADDR1-ADDRi由一个地址缓冲器10临时存储，并且一个时钟信号CLK和外部命令信号/CS，/RAS，/CAS和/WE被施加于一个命令解码器20。在该时钟信号CLK的定时选择上，该命令解码器解码该外部命令信号为内部命令信号PR、PC、PREAD和PWRITE。响应所述内部命令PR，行解码器30根据一个存储在该地址缓冲器10中的地址选择存储单元阵列50的一个或多个行。同样地，响应所述内部命令PC，列解码器40根据存储在该地址缓冲器10中的该地址选择该存储单元阵列50的一个或多个列。究竟数据被写进该存储单元阵列50之内或是从该存储单元阵列50中读取是分别由该内部命令PWRITE和PREAD控制的。从该存储单元阵列中读取的数据被通过一个I/O接口电路55传送，并且施加于数据引脚DQ1至DQn，并且写进该存储单元阵列50之内的数据被经由该I/O接口电路55从该数据引脚DQ1到DQn接收。
图2是图1所示出的接口电路55的详细的方框图。在读操作的情况下，该n位并行输出数据的第一位DATA1被临时存储在一个输出缓冲器55-1中，然后施加于该数据引脚DQ1。类似地，该n位并行输出数据的第二和第三位DATA2和DATA3被临时存储在输出缓冲器55-3和55-5中，然后分别施加于该数据引脚DQ2和DQ3。该并行输出数据的其余位同样地被临时存储在相应的n-3缓冲器(未示出)中，然后施加于图1的数据引脚DQ4至DQn。
在写操作的情况下，在数据引脚DQ1上的该n位并行输入数据的第一位被临时存储在输入缓冲器55-2中，然后作为DATA1施加于该存储单元阵列。同样地，在数据引脚DQ2和DQ3上的该n位并行输入数据的第二和第三位被临时存储在输入缓冲器55-4和55-6中，然后作为DATA2和DATA3施加于该存储单元阵列。在图1的数据引脚DQ4至DQn上的该并行输入数据的其余位也被临时存储在相应的n-3输入缓冲器(未示出)中，然后施加于该存储单元阵列。
取决于它的电压电平，该数据DATA1、DATA2等等被认为是逻辑高(H)或者低(L)。图3是一个用于解释常规的I/O接口电路的两个电平信号方案的示意图。如果输入数据的电压电平大于一个基准电压REF，那么该输入数据被认为是逻辑高(VIH)，并且如果输出数据的电压电平大于该基准电压REF，那么该输出数据也被认为是逻辑高(VOH)。另一方面，如果输入数据的电压电平小于该基准电压REF，那么该输入数据被认为是逻辑低(VIH)，并且如果输出数据的电压电平小于该基准电压REF，那么该输出数据也被认为是逻辑低(VOL)。
在如上所述的常规的设备中，数据引脚DQ1至DQn的数目等于从该存储单元阵列读取和写进该存储单元阵列之内的并行输入/输出数据的位的数目。因此，在该I/O接口的数据传送速率的位的数目方面任何的增加将导致必须另外以相等数目的数据引脚配备该设备。如先前所提出的，在数据引脚的数目方面任何的添加不利地占据更大的设备面积，并且也增加了功率消耗和与电源有关的噪音。
发明内容
根据本发明的第一个方面，提供了一个集成电路，其包括：M个第一端子和N个第二端子，这里M和N是正整数，并且这里M＞N＞1；一个转换器，其分别从该M个第一端子接收M个A基电平输入信号，其编码每一个由该M个A基电平输入信号表示的AM值为由N个K基电平输出信号表示的不同的K基值，并且其分别输出所述N个K基电平输出信号到所述N个第二端子，这里A和K是正整数，并且在这里K＞A＞1。
根据该发明的另一个方面，提供了一个集成电路，其包括：N个第一端子和M个第二端子，这里M和N是正整数，并且这里M＞N＞1；一个转换器，其分别从该N个第一端子接收N个K基电平输入信号，其解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输出信号的AM值的不同的一个，并且其分别输出该M个A基电平输出信号到所述M个第二端子，这里A和K是正整数，并且这里K＞A＞1。
根据本发明的再一个方面，提供了一个集成电路，其包括：M个第一端子和N个第二端子，这里M和N是正整数，并且这里M＞N＞1；一个第一转换器，其分别从该M个第一端子接收M个A基电平输出信号，其编码该M个A基电平输出信号的每一个AM值为由N个K基电平输出信号表示的不同的K基值，并且其分别输出N个K基电平输出信号到N个第二端子，这里A和K是正整数，并且这里K＞A＞1；和一个第二转换器，其分别从该N个第一端子接收N个K基电平输入信号，其解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输入信号的AM值的不同的一个，并且其分别输出该M个A基电平输入信号到该M个第二端子。
根据本发明的又一个方面，提供了一个集成电路，其包括：一个包括存储单元阵列、地址解码器和命令解码器的存储器设备；多个针形端子；和一个可操作地连接在该存储器设备和多个针形端子之间的接口电路，所述接口电路包括：(a)一个第一转换器，其从该存储器设备的三个相应的信号线接收三个二进制电平输出信号，其编码由三个二进制电平输出信号表示的八个值的每一个为由两个三进制的电平输出信号表示的三态的值，并且其分别输出该两个三态的电平输出信号到所述多个针形端子的两个，和(b)一个第二转换器，其分别从所述两个针形端子接收两个三态的电平输入信号，其解码由两个三态的电平输入信号表示的每个三态的值为不同的由三个二进制电平输入信号表示的八个值的一个，并且其分别输出该三个二进制电平输入信号到该存储器设备的所述三个信号线。
根据本发明的又一个方面，提供了一种用于连接集成电路设备的内部电路与该集成电路设备的输出端子的方法。该方法包括：分别从该内部电路的M个端子接收M个A基电平输出信号，编码每一个由该M个A基电平输入信号表示的AM值为由N个K基电平输出信号表示的不同的K基值，和分别输出该N个K基电平输出信号到该集成电路设备的N个输出端子。在这里，M、N、A和K是正整数，M＞N＞1，并且K＞A＞1。
根据本发明的再一个方面，提供了一种用于连接集成电路设备的内部电路与该集成电路设备的输入端子的方法。该方法包括：分别从该集成电路设备的N个输入端子接收N个K基电平输入信号，解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输入信号的AM值的不同的一个，和分别输出该M个A基电平输入信号到该内部电路的M个端子。在这里，M、N、A和K是正整数，M＞N＞1，并且K＞A＞1。
根据本发明的又一个方面，提供了一种用于连接集成电路设备的内部电路与该集成电路设备的输入/输出端子的方法。该方法包括：第一和第二信号转换处理。该第一信号转换处理包括：分别从该内部电路的M个端子接收M个A基电平输出信号，编码每一个由该M个A基电平输入信号表示的AM值为由N个K基电平输出信号表示的不同的K基值，和分别输出该N个K基电平输出信号到该集成电路设备的N个输入/输出端子。该第二信号转换处理包括：分别从该集成电路设备的N个输入/输出端子接收N个K基电平输入信号，解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输入信号的AM值的不同的一个，和分别输出该M个A基电平输入信号到该内部电路的M个端子。在这里，M、N、A和K是正整数，M＞N＞1，并且K＞A＞1。
根据本发明的另一个方面，提供了一种用于连接集成电路存储器设备的内部电路与该集成电路存储器设备的输入/输出针形端子的方法。该方法包括：第一和第二信号转换处理。该第一信号转换处理包括：从该内部电路的三个相应的信号线接收三个二进制电平输出信号，编码由三个二进制电平输出信号表示的二进制值为由两个三进制的电平输出信号表示的三态的值，和分别输出该两个三态的电平输出信号到两个输入/输出针形端子。该第二信号转换处理包括：分别从两个输入/输出针形端子接收两个三态的电平输入信号，解码由两个三态的电平输入信号表示的三进制的值为由三个二进制电平输入信号表示的二进制值，和分别输出该三个二进制电平输入信号到该内部电路的三个信号线。
附图说明
从下面参考伴随的附图的详细说明中，本发明的特征和优点将变得更加明显，其中：
图1是常规的存储器设备的方框图；
图2是图1的常规的存储器设备的I/O接口电路的方框图；
图3是说明图2的常规的I/O接口的双电平的信号方案的方框图；
图4是一个根据本发明的一个实施例的I/O接口的方框图；
图5是一个根据本发明的一个实施例的包括图4的I/O接口的存储器设备的方框图；
图6是一个根据本发明的一个实施例的图4的I/O接口的位转换器的方框图；
图7是一个举例说明根据本发明的一个实施例的三个电平信号方案的图；
图8是一个根据本发明的一个实施例的编码器和输出缓冲器的示意图；
图9是一个根据本发明的一个实施例的输入缓冲器和解码器的示意图；
图10是一个根据本发明的一个实施例的I/O接口的方框图；
图11是一个示出图8的编码器和输出缓冲器的逻辑输入和输出状态的表；和
图12是一个示出图9的该输入缓冲器和解码器的逻辑输入和输出状态的表。
具体实施方式
现在将参考几个非限制性的优选实施例描述本发明。
图4是根据本发明的一个实施例的输入/输出(I/O)接口的方框图。本实施例的I/O接口200包括一个转换器210，其分别从M个第一端子接收M个A基电平输入信号(DATA1，DATA2，DATA3)，并且编码每一个由M个A基电平输入信号表示的AM值为由N个K基电平输出信号表示的不同的K基值。然后，该转换器210分别输出该N个K基电平输出信号到该N个第二端子(DQ1，DQ2)。在这里，M＞N，并且K＞A＞1，并且M、N、K和A全部都是正整数。
在图4的例子中，M＝3和A＝2，因此，该数据DATA1、DATA2和DATA3是2基电平(二进制)信号，也就是说，被分别在该转换器210的三个输入端子上接收。此外，在这个例子中，N＝2和K＝3，因此，该转换器210的输出是两个施加于输出端子DQ1和DQ2的3基电平(三进制)信号。换句话说，图4的转换器210是一个具有三个二进制输入和两个三进制输出的23位至32位转换器。
图4的I/O接口还包括一个转换器220，其分别从N个第一端子(DQ1，DQ2)接收N个K基电平输入信号，并且解码每个由N个K基电平输入信号表示的K基值为M个A基电平输出信号(DATA1，DATA2，DATA3)的AM值的不同的一个。然后，该转换器220分别输出该M个A基电平输出信号到M个第二端子。如前所述，M＞N，并且K＞A＞1，并且M、N、K和A全部都是正整数。
在图4的例子中，N＝2和K＝3，因此，该转换器220的输入是两个从端子DQ1和DQ2接收的3基电平信号。此外，在这个例子中，M＝3和A＝2，因此，该数据DATA1、DATA2和DATA3是被分别从该转换器210的三个端子上输出的2基电平信号，换句话说，图4的该转换器220是一个具有两个三进制输入和三个二进制输出的32位至23位的转换器。
该2基电平信号(A＝2)先前被与图3结合描述。该3基电平信号(K＝3)被在图7中相对于输入数据(输出数据被以同样的方式判别)示出。如果该输入数据的电压电平大于一个基准电压REF1，该输入数据被认为是逻辑高(VIH)。如果该输入数据的电压电平小于该基准电压REF1，并且大于该电压电平REF2，该输入数据被认为是逻辑中(VIM)。如果该输入数据的电压电平小于该基准电压REF2，该输入数据被认为是逻辑低(VIL)。如明显可见，图7的多电平信号的每个位比图3的2基电平信号的每个位携带有更多的信息。
图6说明图4的I/O设备的更详细的例子。如同所示，该I/O接口通常是由一个编码器/解码器电路70和一个输入/输出电路60组成。
更具体地说，该I/O接口的转换器210包括一个编码器71和一个输出缓冲器61、63，该编码器71接收M个A基电平输入信号和输出至少M+1个编码的信号，该输出缓冲器61、63接收该至少M+1个编码的信号和输出N个K基电平输出信号。
如前所述，图6的例子示出了N＝2，K＝3，M＝3和A＝2的情况。因此，该编码器71接收三个(M)2基电平(二进制)内部数据D1、D2和D3，并且编码该接收的数据为四个(M+1)2基电平(二进制)数据DO1、DO2和DO3、DO4。所述数据DO1和DO2被施加于一个输出缓冲器61，其转换上述数据为一个施加于端子DQ1的3基电平(三进制)信号。所述数据DO3和DO4被施加于一个输出缓冲器63，其转换上述数据为一个施加于端子DQ2的3基电平(三进制)信号。在这里注意到，该三个2基电平数据D1、D2和D3总起来说可以具有32(＝8)个可允许的状态，而在端子DQ1和DQ2上的两个3基电平数据可以具有23(＝9)个可允许的状态。因此，该二进制数据D1、D2和D3可以被编码为端子DQ1和DQ2上的三进制数据。
仍然参考图6，该I/O接口电路的转换器220包括一个输入缓冲器62、64和一个解码器72。所述输入缓冲器62、64接收N个K基电平输入信号并且输出至少M+1个编码的信号，所述解码器72接收至少M+1个编码的信号并且输出该M个A基电平输出信号。
同样，图6的例子示出了N＝2，K＝3，M＝3和A＝2的情况。如同所示，输入缓冲器62和64分别从端子DQ1和DQ2接收两个(N)3基电平(三进制)输入信号。所述输入缓冲器62转换该端子DQ1的三进制输入信号为二进制信号DI1和DI2，并且所述输入缓冲器64转换该端子DQ2的三进制输入信号为二进制信号DI3和DI4。这样，该两个(N)三进制信号(DQ1，DQ2)被转换为四个(M+1)二进制信号(DI1，DI2，DI3，DI4)。随后，这四个二进制信号由所述解码器72解码为三个(M)2基电平信号D1、D2和D3。
现在参考图5，其是一个采用本发明一个实施例的I/O接口电路的存储器设备的方框图。所述地址缓冲器10、命令解码器20、行解码器30、列解码器40和存储单元阵列50都以与在图1中的常规的设备相同的方式运转。因此，在该说明书中为了避免重复，参考数字只是对先前的这些部分进行解释。
在图5的存储器设备中，本发明的I/O接口被插入在该存储单元阵列和数据针形端子DQ1至DQk之间。如上结合图6所述的，一个实施例的I/O接口200包括一个编码器/解码器电路70和一个输入/输出缓冲器电路60。在这个例子中，在读操作期间，以一个n位并行二进制输出信号的形式的数据(DATA)被从该存储单元阵列50发送到该I/O接口电路200。该n位输出信号的每三位被编码为两个三进制信号，其被施加于该数据引脚DQ1到DQk中的两个。因此，数据引脚k的数目等于来自该存储单元阵列50的输出位n的数目的三分之二。因此，可以看出，与常规配置相比有三分之一的数据引脚不需要。这些不需要的数据引脚在图6中被指定为引脚PIN1至PINJ，并且可用于其它的应用。
图8说明在图6中示出的该编码器71和输出缓冲器61和63详细的例子，并且图11是一个用于解释图8的操作的逻辑编码表。该编码器71接收二进制输入数据D1、D2和D3，并且配备有逻辑电路以编码该二进制输入数据为二进制编码数据DO1、DO2、DO3和DO4。在这个特定的例子中，所述编码器71包括完全都如图8所示连接的“或非”门NR1和NR2，“与非”门ND1和ND2，“与”门AND1至AND3，“或”门OR1和OR2，和非门11和12。
在二进制输入数据D1、D2、D3和二进制编码数据DO1、DO2、DO3、DO4之间的相互关系在图11中示出。例如，在输入数据是“011”的情况下，该编码数据变为“0100”。
所述编码数据DO1和DO2被施加于一个输出缓冲器61，以转换该编码数据为一个供施加于端子DQ1的三进制信号。在这个例子中，该输出缓冲器61配备有一个p型晶体管P1和一个N型晶体管N1。二进制编码信号DO1被施加于晶体管P1的栅极，并且二进制编码信号DO2被施加于晶体管N1的栅极。为了简化起见，假定晶体管P1和N1是相同的电流性能的理想的晶体管，那么当DO1和DO2两者都是高的时候，该缓冲器61的输出将是VSS(低)；当DO1是低和DO2是高的时候，该缓冲器61的输出将是VDD/2(中)；和当DO1和DO2两者都是低的时候，该缓冲器61的输出将是VDD(高)。这被在图11的表的列DO1、DO2和DQ1中示出，这里0表示低，1表示高，而M表示中。
该缓冲器63以同样的方式起作用，以转换二进制信号DO3和DO4为一个供施加于该端子DQ2的三进制信号。
因此，如图11的表所示，该编码器71和输出缓冲器61、63起编码该二进制输出数据D1、D2、D3为施加于端子DQ1和DQ2的三进制输出数据的作用。例如，在二进制输出数据是“011”的情况下，该三进制编码输出数据是“M1”。
图9举例说明在图6中示出的该输入缓冲器62和64详细的例子，并且图12是一个用于解释图9的操作的逻辑解码表。如同所示，输入缓冲器62配备有第一和第二比较器62-1和62-2，其比较在端子DQ1上接收的该三进制信号与第一和第二基准电压REF1和REF2，并且该比较结果作为二进制编码的数据DI1和DI2输出。在这个例子中，如图12所示，如果该三进制信号是“0”，那么DI1和DI2两者都是“0”；如果该三进制信号是“M”，那么DI1是“0”并且DI2是“1”；以及如果该三进制信号是“1”，那么DI1和DI2两者都是“1”。
该第二输入缓冲器64类似地配备有比较器64-1和64-2，并且基于该端子DQ2的三进制信号输出二进制编码的数据DI3和DI4。
所述解码器72接收二进制编码的数据DI1、DI2、DI3和DI4，并且配备有逻辑电路以解码所述二进制编码的数据为二进制解码数据D1、D2和D3。在这个特定的例子中，该解码器72包括完全如图9所示连接的“与”门AND4至AND7，“或”门OR3和OR4，和非门13至16。
在所述二进制编码的数据DI1、DI2、DI3、DI4和二进制解码的数据D1、D2、D3之间的相互关系被在图12中示出。例如，在编码的数据是“0100”的情况下，该解码的数据变为“100”。
因此，如图12的表所示，该输入缓冲器62、64和解码器72起解码施加于端子DQ1和DQ2的该三进制输入数据为二进制输入数据D1、D2、D3的作用。例如，在该三进制编码的输入数据是“M1”的情况下，该二进制输入数据是“011”。
图10是另一个根据本发明实施例的I/O接口的方框图。这个示意图不同于图6的示意图，即，其概念上示出一种具有多个输出端子DQ1至DQk的方案，并且其不一定提出二进制至三进制转换。在输出操作中，二进制输出数据的M位由具有编码器/解码器电路700和缓冲器电路600的I/O接口接收。所述编码器710和输出缓冲器610-1至610-k编码该二进制输出数据为P基电平输出信号(这里PK2M)，并且分别施加这些信号到该端子DQ1至DQk。在输入操作中，端子DQ1至DQk的P基电平输入信号由输入缓冲器620-1至620-k和解码器720解码为M位的二进制输入数据。注意到，在K个端子DQ1至DQk的情况下，将提供K组输入/输出缓冲器。
在该附图和说明书中，已经公开了本发明典型的优选实施例，虽然提出了特定的例子，它们仅仅被用于通用和说明的意义，而不是用于限制的目的。例如，本发明不局限于在此处主要描述的二进制至三进制转换。
此外，参考图5，本发明实施例的I/O接口可以被插入在命令解码器20和存储器设备300的命令针形端子之间，和/或被插入在该地址缓冲器10和地址针形端子之间。
因此，应该理解，本发明的范围是由所附的权利要求解释的，而不是由示范的实施例解释的。

Claims (47)

1.一种集成电路，包括：
M个第一端子和N个第二端子，这里M和N是正整数，并且这里M＞N＞1；
一个转换器，其分别从该M个第一端子接收M个A基电平输入信号，其编码每一个由该M个A基电平输入信号表示的AM值为由N个K基电平输出信号表示的不同的K基值，并且其分别输出该N个K基电平输出信号到N个第二端子，这里A和K是正整数，并且这里K＞A＞1。
2.如权利要求1所述的集成电路，其中，所述N个端子是针形端子。
3.如权利要求1所述的集成电路，还包括：一个存储单元阵列，其中，所述M个端子被连接到该存储单元阵列，并且其中所述N个端子是数据针形端子。
4.如权利要求1所述的集成电路，还包括：一个存储单元阵列和一个连接到该存储单元阵列的地址解码器，其中，所述M个端子被连接到该地址解码器，并且其中所述N个针形端子是地址针形端子。
5.如权利要求1所述的集成电路，还包括：一个存储单元阵列和一个连接到该存储单元阵列的命令解码器，其中，所述M个端子被连接到该命令解码器，并且其中所述N个端子是命令针形端子。
6.如权利要求1所述的集成电路，还包括：一个存储单元阵列，和一个连接到该存储单元阵列的命令解码器和地址缓冲器，其中，所述M个端子被连接到所述存储单元阵列、命令解码器和地址缓冲器的至少一个，并且其中所述N个端子是所述数据针形端子、命令针形端子和地址针形端子的至少一个。
7.如权利要求1所述的集成电路，其中A＝2。
8.如权利要求7所述的集成电路，其中M＝3，N＝2和K＝3。
9.如权利要求1所述的集成电路，其中该转换器包括：
一个编码器，其接收该M个A基电平输入信号，并且其输出至少M+1个编码的信号；和
一个输出缓冲器，其接收该至少M+1个编码的信号，并且输出该N个K基电平输出信号。
10.如权利要求9所述的集成电路，其中，A＝2，M＝3，N＝2，和K＝3。
11.一种集成电路，包括：
N个第一端子和M个第二端子，这里M和N是正整数，并且这里M＞N＞1；
一个转换器，其分别从该N个第一端子接收N个K基电平输入信号，其解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输出信号的AM值的不同的一个，并且其分别输出该M个A基电平输出信号到M个第二端子，这里A和K是正整数，并且这里K＞A＞1。
12.如权利要求11所述的集成电路，其中，所述N个端子是针形端子。
13.如权利要求11所述的集成电路，还包括：一个存储单元阵列，其中，所述M个端子被连接到所述存储单元阵列，并且其中所述N个端子是数据针形端子。
14.如权利要求11所述的集成电路，还包括：一个存储单元阵列和一个连接到该存储单元阵列的地址解码器，其中，所述M个端子被连接到所述地址解码器，并且其中所述N个针形端子是地址针形端子。
15.如权利要求11所述的集成电路，还包括：一个存储单元阵列和一个连接到该存储单元阵列的命令解码器，其中，所述M个端子被连接到该命令解码器，并且其中所述N个端子是命令针形端子。
16.如权利要求11所述的集成电路，还包括：一个存储单元阵列，和一个连接到该存储单元阵列的命令解码器和地址缓冲器，其中，所述M个端子被连接到所述存储单元阵列、命令解码器和地址缓冲器的至少一个，并且其中所述N个端子是数据针形端子、命令针形端子和地址针形端子的至少一个。
17.如权利要求11所述的集成电路，其中A＝2。
18.如权利要求17所述的集成电路，其中M＝3，N＝2和K＝3。
19.如权利要求11所述的集成电路，其中该转换器包括：
一个输入缓冲器，其接收该N个K基电平输入信号，并且其输出至少M+1个编码的信号；和
一个解码器，其接收该至少M+1个编码的信号，并且其输出该M个A基电平输出信号。
20.如权利要求19的集成电路，其中A＝2，M＝3，N＝2，和K＝3。
21.一种集成电路，包括：
M个第一端子和N个第二端子，这里M和N是正整数，并且这里M＞N＞1；
一个第一转换器，其分别从所述M个第一端子接收M个A基电平输出信号，其编码该M个A基电平输出信号的每一个AM值为由N个K基电平输出信号表示的不同的K基值，并且其分别输出该N个K基电平输出信号到N个第二端子，这里A和K是正整数，并且这里K＞A＞1；和
一个第二转换器，其分别从该N个第一端子接收N个K基电平输入信号，其解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输入信号的AM值的不同的一个，并且其分别输出该M个A基电平输入信号到该M个第二端子。
22.如权利要求21所述的集成电路，其中，所述N个端子是针形端子。
23.如权利要求21所述的集成电路，还包括：一个存储单元阵列，其中，所述M个端子被连接到该存储单元阵列，并且其中所述N个端子是数据针形端子。
24.如权利要求21所述的集成电路，还包括：一个存储单元阵列和一个连接到该存储单元阵列的地址解码器，其中，所述M个端子被连接到该地址解码器，并且其中所述N个针形端子是地址针形端子。
25.如权利要求21所述的集成电路，还包括：一个存储单元阵列和一个连接到该存储单元阵列的命令解码器，其中，所述M个端子被连接到该命令解码器，并且其中所述N个端子是命令针形端子。
26.如权利要求21所述的集成电路，还包括：一个存储单元阵列，和一个连接到该存储单元阵列的命令解码器和地址缓冲器，其中，所述M个端子被连接到所述存储单元阵列、该命令解码器和该地址缓冲器的至少一个，并且其中所述N个端子被连接到数据针形端子、命令针形端子和地址针形端子的至少一个。
27.如权利要求21所述的集成电路，其中A＝2。
28.如权利要求27所述的集成电路，其中M＝3，N＝2 and K＝3。
29.如权利要求21所述的集成电路，其中，所述第一转换器包括：(a)一个编码器，其接收所述M个A基电平电平输出信号，并且其输出至少M+1个编码的信号，和(b)一个输出缓冲器，其接收所述至少M+1个编码的信号，并且输出该N个K基电平输出信号；和
其中，所述第二转换器包括：(a)一个输入缓冲器，其接收该N个K基电平输入信号，并且其输出至少M+1个编码的信号，和(b)一个解码器，其接收所述至少M+1个编码的信号，并且其输出所述M个A基电平输入信号。
30.如权利要求29所述的集成电路，其中A＝2，M＝3，N＝2，和K＝3。
31.一种集成电路，包括：
一个包括存储单元阵列、地址解码器和命令解码器的存储器设备；
多个针形端子；和
一个可操作地连接在该存储器设备和多个针形端子之间的接口电路，所述接口电路包括：(a)一个第一转换器，其从该存储器设备的三个相应的信号线接收三个二进制电平输出信号，其编码由三个二进制电平输出信号表示的八个值的每一个为由两个三进制的电平输出信号表示的三态的值，并且其分别输出该两个三态的电平输出信号到所述多个针形端子的两个，和(b)一个第二转换器，其分别从所述两个针形端子接收两个三态的电平输入信号，其解码由两个三态的电平输入信号表示的每个三态的值为不同的由三个二进制电平输入信号表示的八个值的一个，并且其分别输出该三个二进制电平输入信号到该存储器设备的所述三个信号线。
32.如权利要求31所述的集成电路，其中，所述接口电路被连接在所述存储单元阵列和针形端子之间，并且其中所述针形端子是数据针形端子。
33.如权利要求31所述的集成电路，其中，所述接口电路被连接在所述地址解码器和针形端子之间，并且其中所述针形端子是地址针形端子。
34.如权利要求31所述的集成电路，其中，所述接口电路被连接在所述命令解码器和该针形端子之间，并且其中所述针形端子是命令针形端子。
35.如权利要求31所述的集成电路，其中，所述第一转换器包括：(a)一个编码器，其接收三个二进制电平输出信号，并且其输出至少四个编码的信号，和(b)一个输出缓冲器，其接收所述至少四个编码的信号，并且输出两个三态的电平输出信号；和
其中，所述第二转换器包括：(a)一个输入缓冲器，其接收两个三态的电平输入信号，并且其输出至少四个编码的信号，和(b)一个解码器，其接收所述至少四个编码的信号，并且其输出所述三个二进制电平输入信号。
36.一种连接集成电路设备的内部电路与该集成电路设备的输出端子的方法，所述方法包括：
分别从所述内部电路的M个端子接收M个A基电平输出信号；
编码每一个由该M个A基电平输出信号表示的AM值为由N个K基电平输出信号表示的不同的K基值；和
分别输出该N个K基电平输出信号到该集成电路设备的N个输出端子，
其中，M、N、A和K是正整数，其中，M＞N＞1，并且其中K＞A＞1。
37.如权利要求36所述的方法，其中，所述N个输出端子是该集成电路设备的针形端子。
38.如权利要求37所述的方法，其中，所述集成电路设备的内部电路是一个存储单元阵列，并且其中所述N个输出端子是数据针形端子。
39.如权利要求37所述的方法，其中，所述集成电路包括一个存储单元阵列，和一个命令解码器，以及一个连接到该存储单元阵列的地址缓冲器，其中，所述内部电路至少是该存储单元阵列、该命令解码器和该地址缓冲器的一个，并且其中所述N个输出端子至少是数据针形端子、命令针形端子和地址针形端子的一个。
40.一种连接集成电路设备的内部电路与该集成电路设备的输入端子的方法，所述方法包括：
分别从所述集成电路设备的N个输入端子接收N个K基电平输入信号；
其解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输入信号的AM值的不同的一个；和
分别输出该M个A基电平输入信号到该内部电路的M个端子，
其中，M、N、A和K是正整数，其中，M＞N＞1，并且其中K＞A＞1。
41.如权利要求40的方法，其中，所述N个输入端子是该集成电路设备的针形端子。
42.如权利要求41的方法，其中，所述集成电路设备的内部电路是一个存储单元阵列，并且其中所述N个输入端子是数据针形端子。
43.如权利要求41的方法，其中，该集成电路设备包括一个存储单元阵列、一个命令解码器，以及一个连接到该存储单元阵列的地址缓冲器，其中，所述内部电路至少是所述存储单元阵列、该命令解码器和该地址缓冲器的一个，并且其中所述N个输入端子至少是数据针形端子、命令针形端子和地址针形端子的一个。
44.一种连接集成电路设备的内部电路与该集成电路设备的输入/输出端子的方法，所述方法包括：
第一信号转换处理，其包括：(a)分别从所述内部电路的M个端子接收M个A基电平输出信号，(b)编码由所述M个A基电平输出信号表示的每一个AM值为由N个K基电平输出信号表示的不同的K基值，和(c)分别输出该N个K基电平输出信号到该集成电路设备的N个输入/输出端子；和
第二信号转换处理，其包括：(a)分别从所述集成电路设备的N个输入/输出端子接收N个K基电平输入信号，(b)解码由该N个K基电平输入信号表示的每个K基值为M个A基电平输入信号的AM值的不同的一个，和(c)分别输出该M个A基电平输入信号到该内部电路的M个端子；
其中，M、N、A和K是正整数，其中，M＞N＞1，并且其中K＞A＞1。
45.如权利要求44所述的方法，其中，所述N个输入/输出端子是该集成电路设备的针形端子。
46.如权利要求45所述的方法，其中，所述集成电路设备的内部电路是一个存储单元阵列，并且其中所述N个输入/输出端子是数据针形端子。
47.如权利要求45所述的方法，其中，所述集成电路设备包括一个存储单元阵列、一个命令解码器，以及一个连接到该存储单元阵列的地址缓冲器，其中，所述内部电路至少是所述存储单元阵列、该命令解码器和该地址缓冲器的一个，并且其中所述N个输入/输出端子至少是数据针形端子、命令针形端子和地址针形端子的一个。
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