CN1767065A - 用于减低噪声的数据输出驱动器 - Google Patents

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Abstract

一种用于半导体存储装置的数据输入/输出驱动器，包括：数据传输单元，其用来传输半导体存储装置内部与外部间的数据并生成数据驱动信号以指示输出数据的时限；参照数据产生单元，其用来产生参照数据；及切换单元，其用来响应数据驱动信号而输出参照数据，其中该数据及该参照数据系相组合而作为输出信号。

Description

用于减低噪声的数据输出驱动器
技术领域
本发明涉及一种半导体集成电路，尤其涉及高速操作的半导体存储装置的数据输出驱动器。
背景技术
一般来说，半导体存储装置包括多个用来与外部装置交流数据与指令的输入引脚，和多个用来贮存数据的存储单元。近来所制造的半导体存储装置含有超过数百万个的存储单元。半导体存储装置的基本功能为在该存储单元上写入数据并读出所写的数据以输入及输出数据。在半导体存储装置内，在多个输入引脚的周围区域被称为周围区，而其中有多个存储单元的区域被称为芯区。
至于半导体存储装置的构造，芯区被设计为在半导体存储装置的最小面积内最大化集成大量器件。因此，包含在芯区内的逻辑单元或逻辑电路中的MOS晶体管变得更小，同时降低了MOS晶体管的驱动能力。亦即，为了稳定操作，各MOS晶体管具有最小的驱动能力。
另一方面，周围区、即数据输入/输出区包括数据输入缓冲器及数据输出驱动器。数据输入缓冲器用来缓冲来自半导体存储装置外部所输入的数据信号并将该数据信号送入芯区。数据输出驱动器接收并放大来自芯区所传输的数据信号并驱动输出数据线以将数据信号精确送入半导体存储装置的外部。
图1为传统半导体存储装置中的数据输入/输出驱动器的方块图。
如图所示，传统半导体存储装置包括芯区；数据I/O(注：输入/输出，下称I/O)引脚DQ；输入缓冲器10及输出驱动器20。此处，该芯区可被认为是上述芯区且数据输入/输出驱动器包括输入缓冲器10及输出驱动器20。
输入缓冲器10接收经数据I/O引脚DQ所输入的数据信号并将该数据信号送至芯区内。相反，输出驱动器20接收来自芯区所传送的数据信号并从而将该数据经由数据I/O引脚DQ送入半导体存储装置的外部。
图2A为说明图1的输入/输出驱动器操作的波形。
如图所示，来自输入/输出驱动器所输出的逻辑低数据和逻辑高数据之间的电压差由输入/输出驱动器的供应电压决定。
由于半导体集成电路设计的发展，需要减少其电力消耗且在半导体集成电路的单元与外部间的数据信号传输速度亦需加快。因此，半导体集成电路的供应电压电平、亦即操作电压变得更低。
如果数据漂移(data swing)，即逻辑低数据与逻辑高数据间的差异变窄时，数据的传送即变快。如图2A所示，由于半导体存储装置设计的发展，已使数据漂移变窄，亦即约为3.3V～1.0V～200mV左右。结果，亦即，如果自输出驱动器所输出的数据漂移变窄，则可减少用于输出数据的电力消耗。
此外，在图2A中，绘示有电力消耗与数据漂移之间的关系曲线。大体而言，耗电量与数据漂移的平方成反比。
另一方面，由于设计技术的发展，故在预定周期内，半导体存储装置输出更多的数据。亦即，为了在预定的周期内比现有半导体存储装置可输出更多的数据，而耗费更多的电力。此时，所增加的耗电量与所输出数据信号的频率的增加成比例。
因此，如果减少数据漂移，则由于半导体存储装置在预定周期内可传输更多数据，故可减少耗电。最后，为了可以在低功率系统或低电源电压条件下稳定使用半导体存储装置，应该减少数据漂移。
图2B为说明图1所示输入/输出驱动器在操作下的故障波形。
如上所述，随着技术的发展与时间的流逝，为了在预定的单位周期内使耗电量作最大的减少并传送更多的数据，半导体存储装置极大降低了输入/输出驱动器的数据漂移。
但是，因数据漂移变窄，信号的电压电平变低，结果，即使噪声处于低电平仍无法忽视噪声。此外，由于噪声，故可能自半导体存储装置输出失效数据。
此外，由于是高速传输数据，故在半导体存储装置中用于传输数据的数据路径上所发生的时滞(skew)或抖动(jitter)常将数据破坏。
如图2B所示，符号”A”表示正常信号，相比于符号”A”，符号”B”所示的信号电压电平扭曲失真。显然亦即，当有噪声时，半导体存储装置所输出的为失真的信号(strained signal)。
最后，符号”C”表示由半导体存储装置数据路径上所发生的时滞或抖动所扭曲的失真信号。
如上所述，如何克服噪声、抖动及时滞来稳定输出未被破坏或扭曲的数据或控制信号是热门课题。
发明内容
因此，本发明的目的是提供一种包含在半导体存储装置中的数据输入/输出驱动器，用来补偿因噪声、抖动及时滞所扭曲的失真信号，从而传输经补偿的正常数据信号。
根据本发明的一方面，提供一种用于半导体存储装置的数据输入/输出驱动器，其包括：数据传输单元，用来传输半导体装置内部与外部之间的数据并生成指示输出数据同步的数据驱动信号；生成参照数据的参照数据产生单元；和切换单元，其用来响应数据驱动单元而输出参照数据，其中该数据及该参照数据被组合成输出信号。
根据本发明的另一方面，提供一种用于在半导体存储装置内部与外部之间传输数据的方法，包括以下步骤：a)产生参照数据；b)感知来自半导体存储装置内部的输出时限以产生数据驱动信号；c)响应数据驱动信号而传输参照数据；d)传输含有数据及参照数据的输出信号。
附图说明
参照以下优选实施方案说明及其附图将更好地理解本发明的上述及其它目的和特征；其中：
图1为传统半导体存储装置中的数据输入/输出方块图。
图2A为图1的输入/输出驱动器操作的波形图。
图2B为说明图1的输入/输出驱动器在操作下的缺陷的波形图。
图3为根据本发明的一个实施方案的包含在半导体存储装置中的数据输出驱动单元的方块图。
图4为说明图3的数据输出驱动单元操作表。
图5为说明图3的数据输出驱动单元操作的波形图。
图6为根据本发明的另一实施方案的包含在半导体存储装置中的数据输出驱动器单元的方块图。
图7为说明图6的数据输出驱动器单元的操作表。
图8为根据本发明的另一实施方案的包含在半导体存储装置中的数据输出驱动器单元的方块图。
图9为根据本发明的另一实施方案的包含在半导体存储装置中的数据输出驱动器单元的方块图。
具体实施方式
以下，将参照附图说明根据本发明的半导体存储装置，其具有用来接收第1供应电压以产生内部电压的数据输出驱动单元。
图3为根据本发明的一个实施方案的包含在半导体存储装置中的数据输出驱动单元的方块图。
如图所示，半导体存储装置含有多个数据输出驱动单元。如果半导体存储装置具有n个数据引脚DQ_1～DQ_n时，则半导体存储装置内含有n个数据输出驱动单元。此处，n为正整数。此外，对应于第1数据引脚DQ_1的数据输出驱动单元包括数据传输单元，如2001；参照数据产生单元，如100；和切换单元，如Switch_1。数据传输单元及切换单元的数量分别和数据引脚的数量相匹配。但是，半导体存储装置内含有至少一个参照数据产生单元100即已足够。
数据传输单元2001是用来传输半导体存储装置内、外部间的数据并生成指示输出数据同步的数据驱动信号ACTL_1及ACTH_1。参照数据产生单元100生成参照数据high_ref及low_ref。最后，切换单元Switch_1响应数据驱动信号ACTL_1及ACTH_1而将参照信号high_ref及low_ref输出至第1数据引脚DQ1。而后，半导体存储装置将输出自数据传输单元200_1的数据及输出自切换单元Switch_1的参照数据所组合的信号输出至第1数据引脚DQ_1作为输出信号。
此处，参照数据包括第1参照信号high_ref和第2参照信号low_ref，其分别具有稳定的周期与稳定的电压电平。亦即，第1与第2参照信号high_ref与low_ref并未遭受任何噪声、任何时滞或任何抖动。结果，输出第1与第2参照信号high_ref与low_ref的每个时限，亦即第1与第2参照信号high_ref与low_ref的每个稳定周期均符合有关半导体存储装置所须规范的所期望循环。而且，因第1及第2参照信号high_ref与low_ref并未遭受任何噪声、任何时滞或任何抖动，故每个第1与第2参照信号high_ref与low_ref均可具有分别符合第1逻辑电平数据与第2逻辑电平数据，即高电平数据与低电平数据的各稳定电压电平。
详言之，数据传输单元，例如200_1，包括输出驱动器及数据驱动控制单元，例如210_1。输出驱动器是用来接收自半导体存储装置内部，即芯区所输入的数据，并将该数据传送至半导体存储装置的外部。输出驱动控制单元，例如210_1，感知输出数据的时限从而输出数据驱动信号，例如ACTL_1与ACTH_1至切换单元，例如Switch_1。
此外，数据传输单元200_1包括输入缓冲器，其用来接收来自半导体存储装置外部经由第1数据引脚DQ_1所输入的数据，并将该数据送入半导体存储装置的内部，即芯区内。
此外，输出自输出驱动控制单元210的数据驱动信号由第1同步控制信号ACTH_1及第2同步控制信号ACTL_1构成。第1同步控制信号ACTH_1对应于输出第1逻辑电平数据的时限，第2同步控制信号ACTL_1则对应于输出第2逻辑电平数据的时限。
参照数据产生单元100包括高复制驱动控制单元，其用来对切换单元，例如Switch_1与Switch_n生成第1参照信号high_ref；和低复制驱动控制单元，其用来对切换单元，例如Switch_1与Switch_n生成第2参照信号low_ref。
此外，半导体存储装置包括多个切换单元Switch_1～Switch_n，每个切换单元由两个开关构成。此处，第1切换单元包括第1开关SWH_1和第2开关SWL_1。第1开关SWH_1用来响应第1同步控制信号ACTH_1而传输第1参照信号high_ref，第2开关则用来响应第2同步控制信号ACTL_1而传输第2参照信号low_ref。
详言之，第1与第2开关SWH_1及SWL_1为MOS晶体管，更具体地，第1开关SWH_1为PMOS晶体管而第2开关SWL_1为NMOS晶体管。
图4为说明图3的数据输出驱动单元操作表。下文中，将参照图3、4，详述数据输出驱动单元的操作。而且，虽然半导体存储装置具有对应于数据引脚DQ_1～DQ_n的多个数据输出驱动器单元，但由于每个数据输出驱动器单元的操作均相类似，故在此描述对应于第1数据引脚DQ_1的数据输出驱动单元的操作，而省略对其他数据输出驱动单元操作的说明。
首先，在参照数据产生单元100中，高复制驱动控制单元生成具有对应于逻辑高电平数据的稳定周期与稳定电压电平的第1参照信号high_ref，并且低复制驱动控制单元则生成具有对应于逻辑低电平数据的稳定周期与稳定电压电平的第2参照信号low_ref。
如上所述，因第1及第2参照信号high_ref及low_ref并未遭受任何噪声、任何时滞或任何抖动，故各输出第1及第2参照信号high_ref及low_ref的时限满足有关半导体存储装置所须规范的所期望的循环。
同时，当半导体存储装置输出储存在芯区内的数据时，包含在数据传输单元200_1内的输出驱动器缓冲来自芯区所输出的数据从而将该数据传输至第1数据引脚DQ_1。
此时，输出驱动控制单元210_1感知经由输出驱动器所传输的数据，而后，基于该数据是否为逻辑高或为逻辑低而生成第1同步控制信号ACTH_1或第2同步控制信号ACTL_1。亦即，如果数据为逻辑高，则将第1同步控制信号ACTH_1激活为逻辑低电平且将第2同步控制信号ACTH_1非活为逻辑低电平；并且，如该数据为逻辑低，则将第2同步控制信号ACTL_1激活为逻辑高电平，且将第1同步控制信号ACTH_1非活为逻辑高电平。
如图4所示，当经由第1数据引脚DQ_1所传输的输出数据为逻辑高时，则将第1同步控制信号ACTH_1激活为逻辑低电平，且将第2同步控制信号ACTL_1非活为逻辑低电平。反之，参照第2数据引脚DQ_2，即，如果输出数据为逻辑低，则将第2同步控制信号ACTL_2激活为逻辑高电平且将第1同步控制信非活为逻辑高电平。
而后，将第1同步控制信号ACTH_1及第2同步控制信号ACTL_1输入至第1切换单元Switch_1。亦即，将第1同步控制信号ACTH_1输入至第1开关SWH_1且将第2同步控制信号ACTL_1输入至第2开关SWL_1。
结果，响应第1同步控制信号ACTH_1及第2同步控制信号ACTL_1，来确定第1及第2开关SWH_1及SWL_1导通或断开。对第1数据引脚DQ_1而言，响应第1同步控制信号ACTH_1及第2同步控制信号ACTL_1为逻辑高，而导通第1开关SWH_1并断开第2开关SWL_1。同样的，对第2数据引脚DQ_2而言，响应第1同步控制信号ACTH_2及第2同步控制信号ACTL_2为逻辑高，而断开第1开关SWH_2并导通第2开关SWL_2
最后，虽然经由数据传输单元200_1所含的输出驱动器而来自芯区所输出的数据有所失真，亦即，因噪声、时滞或抖动所致而输出为失真的数据，但该数据可由第1或第2参照信号high_ref或low_ref予以补偿。
此外，即使经由输出驱动器自芯区输出的数据未失真，但第1或第2参照信号high_ref或low_ref亦不会使数据失真。
如上所述，经由各数据传输单元200_1～200_n的输出驱动器所传输的各数据决定于各切换单元Switch_1～Switch_n中的第1及第2开关SWH_1～SWH_n及SWL_1～SWL_n导通与否。且之后，将第1及第2参照信号high_ref及low_ref两者之一送至各数据引脚DQ_1～DQ_n。
图5为说明图3的数据输出驱动单元操作的波形图。
如图所示，描述了4种不同的输出信号。符号”A”的第1种信号为正常的信号，符号”B”及”C”的第2及第3种信号为不稳定的信号。相比于符号”A”，符号”B”所示的信号的电压电平失真，亦即，当产生有噪声时，由半导体存储装置所输出的信号为失真的信号。而符号”C”表示由半导体存储装置的数据路径上发生的时滞或抖动所致畸变的失真信号。
另一方面，在最后的波形上，亦即符号”D”者，说明了根据本发明的半导体存储装置的输出信号，由符号”D”的波形所示可知，以第1或第2参照信号high_ref或low_ref补偿后的输出信号失真已极微小。
图6为根据本发明的另一实施方案的包含在半导体存储装置中的数据输出驱动器单元的方块图。
如图所示，半导体存储装置包括多个数据输出驱动单元。如果半导体存储装置具有n个数据引脚DQ_1～DQ_n，则半导体存储装置中所含的数据输出驱动单元即为n个，此处，n为正整数。此外，对应于第1数据输引脚DQ_1的数据输出驱动单元包括数据传输单元，例如200’_1；参照数据产生单元，例如100；和切换单元，例如Switch’_1。数据传输单元及切换单元的数量和数据引脚的数量分别相互匹配。然而，半导体存储装置中只要含有至少一个参照数据产生单元即可。
相对于图3，在结构上，图6所示的半导体存储装置与图3所示者相类似，故以下仅就分别示于图3和图6中的半导体存储装置之间的不同处加以说明。
如图6所示，各切换单元Switch’_1～Switch’_n由2个开关构成。此处，包含在第1切换单元Switch’_1中的第1及第2开关SWH’_1及SWL’_1为NMOS晶体管。结果，如果第1同步控制信号ACTH’_1为逻辑高，则第1开关SWH’_1即被导通。亦即，当第1同步控制信号ACTH’_1为逻辑高时，第1开关SWH’_1即被激活。因此，如果包含在数据传输单元200’_1中的输出驱动器传输逻辑高电平数据时，包含在数据传输单元200’_1中的输出驱动控制单元210’_1即生成为逻辑高的第1同步控制信号ACTH’_1。
图7为说明图6的数据输出驱动器单元的操作表。相对于图4，为了导通第1开关SWH’_1，对于第1同步控制信号ACTH’_1的各逻辑电平存在差异。但是，为了导通第2开关SWL’_1，第2同步控制信号ACTL’_1则与图3所示的第2同步控制信号ACTL_1相同。
图8为根据本发明的另一实施方案的包含在半导体存储装置中的数据输出驱动器单元的方块图。
如图所示，该半导体存储装置类似于图3所示的半导体存储装置。然而，图8所示的半导体存储装置还包括副参照数据产生单元，例如100_m，用来产生副参照数据，其中副参照数据和参照数据，即第1参照数据high_ref和第2参照数据low_ref分别具有相同的周期与相同的电压电平。
此处，半导体存储装置具有多个副参照数据产生单元100_1～100_m，来更有效地补偿经由各数据引脚DQ_1～DQ_n所输出的数据。亦即，即使经由各数据传输单元所传输的大量数据失真，但利用参照数据产生单元100_1和多个副参照数据产生单元100_1～100_m均可更有效地补偿该数据。
此外，如同各参照数据high_ref及low_ref一样，各副参照数据由分别具有第1逻辑电平与第2逻辑电平的两个数据信号构成。
图9为根据本发明的另一实施方案的包含在半导体存储装置中的数据输出驱动器单元的方块图。
如图所示，该半导体存储装置与图3的半导体存储装置相类似，但图9所示的半导体存储装置还包括多个片内终结器单元300_1～300_n。
各片内终结器单元300_1～300_n耦连在各数据传输单元及各数据引脚之间，用来消除经由各数据引脚所传输地持续性输出的数据之间的干扰。
相对于图3，在结构上，图6所示的半导体存储装置与图3所示者类似，因此，此处省略其具体说明。
在根据本发明地具有数据驱动单元的半导体存储装置中，虽然经由输出驱动器或数据引脚所传输的数据信号由于噪声、抖动和时滞导致失真，但利用第1或第2参照信号可对数据信号加以补偿，因此，在高速操作的半导体存储装置中，仍可增加用于传输数据操作的可靠性。
此外，如果把根据本发明的半导体存储装置应用于系统中时，使用此种半导体存储装置的系统可稳定操作。
本申请所含主题内容涉及于2004年10月30日递交至韩国专利局的韩国专利申请第2004_87703号，通过引用在此将其全文并入。
虽然本发明采用特定优选实施方案进行说明，但是本领域技术人员可以在不违背所附权利要求书所限定的本发明的实质和范围的情况下作出各种修改及变更。

Claims (29)

1.一种用于半导体存储装置的数据输入/输出驱动器，包括：
数据传输单元，其用来传输半导体存储装置的内部与外部之间的数据并且生成数据驱动信号以指示输出数据的时限；
参照数据产生单元，其用来产生参照数据；及
切换单元，其用来响应所述数据驱动信号而输出参照数据，
其中将数据和参照数据组合为输出信号。
2.如权利要求1的数据输入/输出驱动器，其中所述数据传输单元包括：
数据输出驱动器，其用来接收自半导体存储装置内部所输入的信号并将数据传送至半导体存储装置的外部；和
输出驱动控制单元，其用来感知输出数据的时限并将数据驱动信号输出至切换单元。
3.如权利要求1的数据输入/输出驱动器，其中所述输出驱动控制单元对应于输出第1逻辑电平数据的时限以生成第1同步控制信号并且对应于输出第2逻辑电平数据的时限以生成第2同步控制信号。
4.如权利要求3的数据输入/输出驱动器，其中所述参照数据产生单元包括：
第1参照数据产生器，其用来生成具有稳定周期和稳定电压电平第1参照信号至所述切换单元；及
第2参照数据产生器，其用来产生具有稳定周期和稳定电压电平的第2参照信号至所述切换单元。
5.如权利要求4的数据输入/输出驱动器，其中所述切换单元包括：
第1开关，其用来响应所述第1同步控制信号而传送第1参照信号；及
第2开关，其用来响应所述第2同步控制信号而传送第2参照信号。
6.如权利要求5的数据输入/输出驱动器，其中所述第1与第2开关均为MOS晶体管。
7.如权利要求5的数据输入/输出驱动器，其中所述第1开关为PMOS晶体管而所述第2开关为NMOS晶体管。
8.如权利要求5的数据输入/输出驱动器，其中所述第1与第2开关均为NMOS晶体管。
9.如权利要求2的数据输入/输出驱动器，其中所述数据传输单元还包括数据输入驱动器，其用来接收自所述半导体存储装置外部所输入的数据并将所述数据传送至半导体存储装置的内部。
10.如权利要求1的数据输入/输出驱动器，还包括耦合于所述数据传输单元、用来消除连续性输出的数据之间的干扰的片内终结器单元。
11.如权利要求1的输入/输出驱动器，还包括副参照数据产生单元，其用来产生副参照数据，其中所述副参照数据及所述参照数据具有相同的周期与相同的电压电平。
12.如权利要求11的数据输入/输出驱动器，其中来自所述副参照数据产生单元所输出的副参照数据被组合至所述数据及所述参照数据中作为输出信号。
13.如权利要求12的数据输入/输出驱动器，其中每个所述参照数据及所述副参照数据分别由具有第1逻辑电平及第2逻辑电平的两个数据信号构成。
14.一种半导体存储装置，包括：
储存数据的芯区；
数据传输单元，其用来传输所述芯区及输入/输出引脚之间的数据并生成数据驱动信号以指示输出所述数据的时限；
用来产生参照数据的参照数据产生单元，和
切换单元，其用来响应所述数据驱动信号而输出所述参照数据，
其中所述数据及所述参照数据被组合并经输入/输出引脚输出。
15.如权利要求14的半导体存储装置，其中所述数据传输单元包括：
数据输出驱动器，用来接收来自所述芯区所输出的数据及把所述数据输出至输入/输出引脚；和
输出驱动控制单元，其用来感知输出所述数据的时限并把数据驱动信号输出至切换单元。
16.如权利要求14的半导体存储装置，其中所述输出驱动控制单元响应输出第1逻辑电平数据的时限而生成第1同步控制信号并且响应输出第2逻辑电平数据的时限而生成第2同步控制信号。
17.如权利要求16的半导体存储装置，其中所述参照数据产生单元包括：
第1参照数据产生器，其用来产生具有稳定周期及稳定电压电平的第1参照信号至所述切换单元；及
第2参照数据产生器，其用来产生具有稳定周期及稳定电压电平的第2参照信号至所述切换单元。
18.如权利要求17的半导体存储装置，其中所述切换单元包括；
第1开关，其用来响应所述第1同步控制信号而传输第1参照信号；及
第2开关，其用来响应所述第2同步控制信号而传输第2参照信号。
19.如权利要求18的半导体存储装置，其中所述第1及第2开关均为MOS晶体管。
20.如权利要求15的半导体存储装置，其中所述数据传输单元还包括数据输入驱动器，其用来接收经由所述输入/输出引脚所输入的数据并将所述数据传送至芯区内。
21.如权利要求15的半导体存储装置，还包括耦合于所述数据传输单元以用来消除持续性输出的数据间的干扰的片内终结器单元。
22.如权利要求14的半导体存储装置，还包括副参照数据产生单元，其用来产生副参照数据，其中所述副参照数据及所述参照数据分别具有相同的周期及相同的电压电平。
23.如权利要求22的半导体存储装置，其中来自所述副参照数据产生单元所输出的副参照数据被组合至所述数据及所述参照数据中而作为输出信号。
24.如权利要求23的半导体存储装置，其中每个所述参照数据及所述副参照数据分别由具有第1逻辑电平及第2逻辑电平的两个数据信号构成。
25.一种用来传输半导体存储装置内外部之间的数据的方法，所包括的步骤为：
a)产生参照数据；
b)感知来自半导体存储装置的输出时限从而生成数据驱动信号；
c)响应所述数据驱动信号而传输所述参照数据；
d)传输包含所述数据及所述参照数据的输出信号。
26.如权利要求25的方法，其中步骤a)包括：
a1)响应第1逻辑电平数据而生成具有稳定周期与稳定电压电平的第1参照信号；和
a2)响应第2逻辑电平数据而产生具有稳定周期与稳定电压电平的第2参照信号。
27.如权利要求26的方法，其中步骤b)包括：
b1)响应输出所述第1逻辑电平数据的时限而产生第1同步控制信号；和
b2)响应输出所述第2逻辑电平数据的时限而产生第2同步控制信号。
28.如权利要求27的方法，其中步骤c)包括：
c1)响应所述第1同步控制信号而传输第1参照信号；和
c2)响应所述第2同步控制信号而传输第2参照信号。
29.如权利要求27的方法，还包括接收来自半导体存储装置外部所输入的数据以将所述数据传送至半导体存储装置的内部。
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