KR101525282B1 - 스위칭된 인터페이스 적층-다이 메모리 아키텍처 - Google Patents

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Abstract

본원에 개시된 시스템들 및 방법들은, 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신할 수 있고, 복구 어드레스가 요구되는지 알지 않고 적층-다이 메모리 볼트와 연관된 어드레스 디코더에 메모리 요청을 직접적으로 전송할 수 있는 것을 포함한다. 복구 어드레스가 요구된다는 것을 메모리 요청의 후속 분석이 도시하면, 요청된 메모리 어드레스의 진행중인 디코드가 중단될 수 있고, 복구 어드레스의 디코딩이 개시된다.

Description

스위칭된 인터페이스 적층-다이 메모리 아키텍처{SWITCHED INTERFACE STACKED-DIE MEMORY ARCHITECTURE}
본 특허 출원은 본원에 참조로서 포함된 2008년 10월 30일자에 제출된 미국 특허 출원 제 12/261,963 호의 우선권을 청구한다.
본원에 개시된 다양한 실시예들은, 스위칭된 인터페이스 적층-다이 메모리 아키텍처들을 포함하여, 반도체 메모리들과 연관된 장치, 시스템들, 및 방법들에 관한 것이다.
마이크로프로세서 기술은 반도체 메모리 기술보다 더 빠른 속도로 진화하고 있다. 결과적으로, 프로세서가 명령들 및 데이터를 수신하도록 접속된 반도체 메모리 서브시스템 및 현대 호스트 프로세서 사이에 성능의 미스-매치가 종종 존재한다. 예를 들면, 일부 하이-엔드 서버들이 메모리 요청들에 대한 응답을 대기하는 4 개의 클록들 중 3 개의 클록에서 작동되지 않는다고 추정된다.
또한, 프로세서 코어들 및 스레드들의 수가 계속해서 증가함에 따라, 소프트웨어 애플리케이션 및 운영 시스템 기술의 진화는 고밀도 메모리 서브시스템들에 대한 요구를 증가시키고 있다. 그러나, 현재 기술 메모리 서브시스템들은 성능과 밀도 간의 타협을 종종 나타낸다. 더 높은 대역폭들은, JEDEC 전기 규격을 벗어나지 않고 시스템에서 접속될 수 있는 메모리 카드들 또는 모듈들의 수를 제한할 수 있다.
JEDEC 인터페이스에 대한 확장들이 제안되었지만, 미래의 예상된 메모리 대역폭들 및 밀도들에 관하여 일반적으로 부족하다는 것을 알 수 있다. 취약점들은 메모리 전력 최적화의 부족 및 호스트 프로세서와 메모리 서브시스템 간의 인터페이스의 고유함을 포함한다. 후자의 취약점은, 프로세서 및/또는 메모리 기술들이 변함에 따라 인터페이스를 재설계해야하는 필요성을 야기할 수 있다.
본 발명의 시스템들 및 방법들은, 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신할 수 있고, 복구 어드레스가 요구되는지 알지 않고 적층-다이 메모리 볼트와 연관된 어드레스 디코더에 메모리 요청을 직접적으로 전송할 수 있는 것을 포함한다. 복구 어드레스가 요구된다는 것을 메모리 요청의 후속 분석이 도시하면, 요청된 메모리 어드레스의 진행중인 디코드가 중단될 수 있고, 복구 어드레스의 디코딩이 개시된다.
본 발명의 장치, 시스템들, 및 방법들은 가변 지연 어드레스 디코드 및 선택적 복구 어드레스 룩업 기술들을 사용하여 적층-다이 메모리 볼트의 결함 메모리 어레이 복구를 수행하도록 동작할 수 있다. 평균 메모리 액세스 지연들이 결과적으로 감소될 수 있다.
도 1은 본 발명의 다양한 예시적인 실시예들에 따른 메모리 시스템의 블록도.
도 2는 다양한 예시적인 실시예들에 따른 로직 다이와 적층된 적층-다이 3D 메모리 어레이의 절단 개념도.
도 3 및 도 4는 다양한 예시적인 실시예들에 따른 예시적인 패킷들과 연관된 필드들을 도시하는 패킷도들.
도 5는 다양한 예시적인 실시예들에 따른 메모리 볼트 제어기 및 연관된 모듈들의 블록도.
도 5a는 다양한 예시적인 실시예들에 따른 메모리 볼트 제어기의 메모리 볼트 복구 로직 구성요소의 블록도.
도 6a 및 도 6b는 다양한 예시적인 실시예들에 따른 방법을 예시하는 흐름도들.
도 7a 및 도 7b는 다양한 예시적인 실시예들에 따른 방법을 예시하는 흐름도들.
도 8은 다양한 예시적인 실시예들에 따른 방법을 예시하는 흐름도.
도 9는 다양한 예시적인 실시예들에 따른 방법을 예시하는 흐름도.
도 1은 본 발명의 다양한 예시적인 실시예들에 따른 메모리 시스템(100)의 블록도이다. 하나 이상의 실시예들은 명령들, 어드레스들, 및/또는 데이터의 복수의 아웃바운드 스트림들을 하나 이상의 발신 장치들(예를 들면, 하나 이상의 프로세서들) 및 적층된 어레이 메모리 "볼트들(vaults)"의 세트 사이에서 실질적으로 동시에 전송하도록 동작한다. 증가된 메모리 시스템 밀도, 대역폭, 병렬 처리(parallelism) 및 확장성(scalability)이 발생할 수 있다.
본원의 다중-다이 메모리 어레이 실시예들은, 이전 설계들에서 각각의 개별적인 메모리 어레이 다이 상에 정상적으로 배치된 제어 로직을 종합한다. 본원에서 "메모리 볼트"로서 지칭되는 다이들의 적층된 그룹의 서브섹션들은 공통 제어 로직을 공유한다. 메모리 볼트 아키텍처는, 파워-온 메모리 뱅크들의 더 미세한 입상(granularity)을 제공하면서, 에너지 효율을 증가시키기 위해 메모리 제어 로직을 전략적으로 분할한다. 본원의 실시예들은 또한 표준화된 호스트 프로세서가 메모리 시스템 인터페이스를 가능하게 한다. 표준화된 인터페이스는, 메모리 기술이 진화함에 따라 재설계 주기 시간들을 감소시킬 수 있다.
도 2는 다양한 예시적인 실시예들에 따른 로직 다이(202)와 적층된 적층-다이 3D 메모리 어레이(200)의 절단 개념도이다. 메모리 시스템(100)은 적층-다이 3D 메모리 어레이(200)와 같은 하나 이상의 타일 메모리 어레이들의 적층들을 통합한다. 다중 메모리 어레이들(예를 들면, 메모리 어레이(203))는 복수의 적층-다이들 각각(예를 들면, 적층-다이(204)) 상에서 제조된다.
적층-다이들 각각은 다수의 "타일들"(예를 들면, 적층-다이(204)와 연관된 타일들(205a, 205b 및 205c))로 논리적으로 분할된다. 각각의 타일(예를 들면, 타일(205c))은 하나 이상의 메모리 어레이들(203)을 포함할 수 있다. 일부 실시예들에서, 각각의 메모리 어레이(203)는 메모리 시스템(100)에서 하나 이상의 독립적인 메모리 뱅크들로서 구성될 수 있다. 메모리 어레이들(203)은 임의의 특정 메모리 기술로 제한되지 않고, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리 등을 포함할 수 있다.
메모리 어레이 타일들의 적층된 세트(208)는 적층-다이들 각각(예를 들면, 도 1의 시계에서 은닉된 베이스 타일과 함께 타일들(212b, 212c 및 212d))으로부터 단일의 타일을 포함할 수 있다. 전력, 어드레스, 및/또는 데이터 및 유사한 공통 신호들은, 본원에서 "관통 웨이퍼 상호 접속(through-wafer interconnects)"(TWIs)으로서 지칭되는 도전 경로(예를 들면, 도전 경로(224)) 상의 "Z" 차원(220)의 타일들의 적층된 세트(208)를 횡단한다. 따라서, 적층-다이 3D 메모리 어레이(200)는 메모리 "볼트들"(예를 들면, 메모리 볼트(230))의 세트로 분할된다. 각각의 메모리 볼트는 타일들의 적층된 세트를 포함하고, 하나는 복수의 적층-다이들 각각으로부터의 타일이다. 볼트의 각각의 타일은 하나 이상의 메모리 어레이들(예를 들면, 메모리(240))을 포함한다.
결과적인 메모리 볼트들의 세트(102)가 도 1에 도시된다. 상술된 제어, 스위칭, 및 통신 로직은 로직 다이(202) 상에서 제조된다. 메모리 시스템(100)은 복수의 메모리 볼트 제어기(MVCs)(104)(예를 들면, MVC(106))를 포함한다. 각각의 MVC는 일 대 일 관계로 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))에 통신 가능하게 결합된다. 따라서, 각각의 MVC는 다른 MVC들 및 그들 각각의 메모리 볼트들 간의 통신들과 독립적으로 대응하는 메모리 볼트와 통신할 수 있다.
일부 실시예들에서, 메모리 볼트(110)는, 메모리 볼트(110)를 형성하는데 사용된 개별적인 다이들 상의 결함 메모리 셀들의 인접한 영역들이 다이에서 다이로 어드레스-와이즈를 중첩하지 않도록 구성될 수 있다. 메모리 볼트(110)는 또한 예비 메모리 어레이 다이로 구성될 수 있다. 예비 다이 상의 연산 메모리 셀들의 인접한 영역은, 볼트(110)를 형성하는데 사용된 하나 이상의 다른 메모리 어레이 다이들 상의 연산 메모리 셀들의 인접한 영역과 공통으로 뱅크 어드레스, 로우 어드레스 또는 컬럼 어드레스 중 적어도 하나를 포함하는 시작 메모리 어드레스에 배치될 수 있다. 그러한 구성은 단지 메모리 요청 어드레스의 부분적인 디코드를 요구함으로써 고속 메모리 요청 재지정을 촉진할 수 있다. 메모리 어레이 다이들 각각과 연관된 결함 메모리 셀들의 불량 블록 맵은 적층된 메모리 어레이 다이들(204)과 함께 적층된 공통 로직 다이(202) 상에 형성될 수 있다.
메모리 시스템(100)은 또한 복수의 구성 가능한 직렬화된 통신 링크 인터페이스들(SCLIs)(112)을 포함한다. SCLI들(112)은 SCLI들의 아웃바운드 그룹(113)(예를 들면, 아웃바운드 SCLI(114)) 및 SCLI들의 인바운드 그룹(115)으로 분할된다. 복수의 SCLI들(112) 각각은 다른 SCLI들(112)과 동시에 동작할 수 있다. SCLI들(112)은 함께 복수의 MVC들(104)을 하나 이상의 프로세서(들)(114)에 통신 가능하게 결합한다. 메모리 시스템(100)은 매우 추상적인, 다중 링크, 고처리량 인터페이스를 호스트 프로세서(들)(114)에 제공한다.
메모리 시스템(100)은 또한 매트릭스 스위치(116)를 포함할 수 있다. 매트릭스 스위치(116)는 복수의 SCLI들(112) 및 복수의 MVC들(104)에 통신 가능하게 결합된다. 매트릭스 스위치(116)는 각각의 SCLI을 선택된 MVC에 상호 접속할 수 있다. 따라서, 호스트 프로세서(들)(114)는 실질적으로 동시 방식으로 복수의 SCLI들(112)을 통해 복수의 메모리 볼트들(102)을 액세스할 수 있다. 이러한 아키텍처는, 다중-코어 기술들을 포함하여 현대 프로세서 기술들에 의해 요구되는 프로세서-메모리 대역폭을 제공할 수 있다.
메모리 시스템(100)은 또한 매트릭스 스위치(116)에 결합된 메모리 패브릭 제어 레지스터(117)를 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 수용하고, 선택 가능한 모드에 따라 동작하기 위해 메모리 시스템(100)의 하나 이상의 구성요소들을 구성한다. 예를 들면, 매트릭스 스위치(116) 및 복수의 메모리 볼트들(102) 각각 및 복수의 MVC들(104)은 개별적인 메모리 요청들에 응답하여 서로 독립적으로 동작하도록 정상적으로 구성될 수 있다. 그러한 구성은 SCLI들(112) 및 메모리 볼트들(102) 간의 병렬 처리의 결과로서 메모리 시스템 대역폭을 강화할 수 있다.
또한, 메모리 시스템(100)은, 2 개 이상의 복수의 메모리 볼트들(102)의 서브세트 및 대응하는 MVC들의 서브세트가 단일의 요청에 응답하여 동기로 동작하도록 하기 위해 메모리 패브릭 제어 레지스터(117)를 통해 재구성될 수 있다. 후자의 구성은, 아래에 또한 기술된 바와 같이, 지연을 감소시키기 위해 정상 데이터 워드보다 넓은 데이터 워드를 액세스하는데 사용될 수 있다. 다른 구성들은 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)로 로딩함으로써 인에이블될 수 있다.
도 3 및 도 4는 다양한 예시적인 실시예들에 따른 예시적인 패킷들(300 및 400)과 각각 연관된 필드들을 도시하는 패킷도들이다. 도 3 및 도 4을 고려하여 도 1을 다시 참조하여, 메모리 시스템(100)은 또한 매트릭스 스위치(116)에 결합된 복수의 패킷 디코더들(118)(예를 들면, 패킷 디코더(120))를 포함할 수 있다. 호스트 프로세서(들)(114)는, 일부 실시예들에서 예시적인 패킷(300 또는 400)과 구조가 유사할 수 있는 아웃바운드 패킷(122)을 어셈블링한다. 즉, 아웃바운드 패킷(122)은 명령 필드(310), 어드레스 필드(320), 및/또는 데이터 필드(410)를 포함할 수 있다. 호스트 프로세서(114)는 이하에 설명되는 방식으로 아웃바운드 패킷(122)을 아웃바운드 SCLI(예를 들면, 아웃바운드 SCLI(114))를 통해 패킷 디코더(120)에 전송한다.
아웃바운드 SCLI(114)는 복수의 아웃바운드 차동 쌍 직렬 경로들(differential pair serial paths; DPSPs)(128)를 포함할 수 있다. DPSP들(128)은 호스트 프로세서(들)(114)에 통신 가능하게 결합되고, 아웃바운드 패킷(122)을 총괄적으로 수송할 수 있다. 즉, 복수의 아웃바운드 DPSP들(128) 각각의 DPSP는 제 1 데이터 레이트에서 아웃바운드 패킷(122)의 제 1 데이터 레이트 아웃바운드 서브-패킷 부분을 수송할 수 있다.
아웃바운드 SCLI(114)는 또한 복수의 아웃바운드 DPSP들(128)에 결합된 직병렬 변환기(deserializer)(130)를 포함할 수 있다. 직병렬 변환기(130)는 아웃바운드 패킷(122)의 각각의 제 1 데이터 레이트 아웃바운드 서브-패킷 부분을 복수의 제 2 데이터 레이트 아웃바운드 서브-패킷들로 변환한다. 복수의 제 2 데이터 레이트 아웃바운드 서브-패킷들은 제 2 데이터 레이트에서 제 1 복수의 아웃바운드 단일-엔드 데이터 경로들(single-ended data paths; SEDPs)(134)을 통해 전송된다. 제 2 데이터 레이트는 제 1 데이터 레이트보다 느리다.
아웃바운드 SCLI(114)는 또한 직병렬 변환기(130)에 통신 가능하게 결합된 디멀티플렉서(138)를 포함할 수 있다. 디멀티플렉서(138)는 복수의 제 2 데이터 레이트 아웃바운드 서브-패킷들 각각을 복수의 제 3 데이터 레이트 아웃바운드 서브-패킷들로 변환한다. 복수의 제 3 데이터 레이트 아웃바운드 서브-패킷들은 제 3 데이터 레이트에서 제 2 복수의 아웃바운드 SEDP들(142)을 통해 패킷 디코더(120)에 전송된다. 제 3 데이터 레이트는 제 2 데이터 레이트보다 느리다.
패킷 디코더(120)는 아웃바운드 패킷(122)을 수신하고, (예를 들면, 예시적인 패킷(300)의) 명령 필드(310), (예를 들면, 예시적인 패킷(300)의) 어드레스 필드(320), 및/또는 (예를 들면, 예시적인 패킷(400)의) 데이터 필드를 추출한다. 일부 실시예들에서, 패킷 디코더(120)는 메모리 볼트 선택 신호들의 대응하는 세트를 결정하기 위해 어드레스 필드(320)를 디코딩한다. 패킷 디코더(120)는 인터페이스(146) 상으로 메모리 볼트 선택 신호들의 세트를 매트릭스 스위치(116)에 제공한다. 볼트 선택 신호들은 입력 데이터 경로들(148)이 아웃바운드 패킷(122)에 대응하는 MVC(106)로 스위칭되도록 한다.
인바운드 데이터 경로들의 논의로 돌아가서, 메모리 시스템(100)은 매트릭스 스위치(116)에 결합된 복수의 패킷 인코더들(154)(예를 들면, 패킷 인코더(158))을 포함할 수 있다. 패킷 인코더(158)는 복수의 MVC들(104) 중 하나로부터 매트릭스 스위치(116)를 통해 인바운드 메모리 명령, 인바운드 메모리 어드레스, 및/또는 인바운드 데이터를 수신할 수 있다. 패킷 인코더(158)는 인바운드 SCLI(164)를 통해 호스트 프로세서(들)(114)에 전송하기 위해 인바운드 메모리 명령, 어드레스 및/또는 데이터를 인바운드 패킷(160)으로 인코딩한다.
일부 실시예들에서, 패킷 인코더(158)는 인바운드 패킷(160)을 복수의 제 3 데이터 레이트 인바운드 서브-패킷들로 분할할 수 있다. 패킷 인코더(158)는 제 3 데이터 레이트에서 복수의 제 3 데이터 레이트 인바운드 서브-패킷들을 제 1 복수의 인바운드 단일-엔드 데이터 경로들(SEDP들)(116)을 통해 전송할 수 있다. 메모리 시스템(100)은 또한 패킷 인코더(158)에 통신 가능하게 결합된 멀티플렉서(168)를 포함할 수 있다. 멀티플렉서(168)는 복수의 제 3 데이터 레이트 인바운드 서브-패킷들의 서브세트들을 제 2 데이터 레이트 인바운드 서브-패킷들로 멀티플렉싱할 수 있다. 멀티플렉서(168)는 제 3 데이터 레이트보다 더 빠른 제 2 데이터 레이트에서 제 2 데이터 레이트 인바운드 서브-패킷들을 제 2 복수의 인바운드 SEDP들(170)을 통해 전송한다.
메모리 시스템(100)은 멀티플렉서(168)에 통신 가능하게 결합된 직렬화기(172)를 더 포함할 수 있다. 직렬화기(172)는 복수의 제 2 데이터 레이트 인바운드 서브-패킷들의 서브세트들 각각을 제 1 데이터 레이트 인바운드 서브-패킷들로 종합한다. 제 1 데이터 레이트 인바운드 서브-패킷들은 제 2 데이터 레이트보다 더 빠른 제 1 데이터 레이트에서 복수의 인바운드 차동 쌍 직렬 경로들(DPSP들)을 통해 호스트 프로세서(들)(114)에 전송된다. 따라서, 명령, 어드레스, 및 데이터 정보는 매트릭스 스위치(116)를 경유하여 SCLI들(112)을 통해 호스트 프로세서(들)(114)와 MVC들(104) 사이에서 앞뒤로 전송된다.
도 5는 다양한 예시적인 실시예들에 따른 MVC(예를 들면, MVC(106)) 및 연관된 모듈들의 블록도이다. MVC(106)는 프로그래밍 가능한 볼트 제어 로직(PVCL) 구성요소(예를 들면, PVCL(510))를 포함할 수 있다. PVCL(510)는 MVC(106)을 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))에 인터페이스한다. PVCL(510)는 대응하는 메모리 볼트(110)와 연관된 하나 이상의 뱅크 제어 신호들 및/또는 타이밍 신호들을 생성한다.
PVCL(510)는 MVC(106)를 선택된 구성 또는 선택된 기술의 메모리 볼트(110)에 적응시키도록 구성될 수 있다. 따라서, 예를 들면, 메모리 시스템(110)은 초기에 현재 사용 가능한 DDR2 DRAM들을 사용하여 구성될 수 있다. 메모리 시스템(100)은, DDR3 뱅크 제어 및 타이밍 로직을 포함하기 위해 PVCL(510)를 재구성함으로써 DDR3 기반 메모리 볼트 기술을 수용하도록 후속으로 적응될 수 있다.
MVC(106)는 또한 PVCL(510)에 통신 가능하게 결합된 메모리 시퀀서(514)를 포함할 수 있다. 메모리 시퀀서(514)는 연관된 메모리 볼트(110)를 구현하는데 사용되는 기술에 기초하여 메모리 기술에 의존하는 동작들의 세트를 수행한다. 메모리 시퀀서(514)는, 예를 들면, 대응하는 메모리 볼트(110)와 연관된 명령 디코드 동작들, 메모리 어드레스 멀티플렉싱 동작들, 메모리 어드레스 디멀티플렉싱 동작들, 메모리 리플레시 동작들, 메모리 볼트 트레이닝 동작들, 및/또는 메모리 볼트 프리페치 동작들을 수행한다. 일부 실시예들에서, 메모리 시퀀서(514)는 DRAM 시퀀서를 포함할 수 있다. 일부 실시예들에서, 메모리 리플레시 동작들은 리플레시 제어기(515)에서 시작될 수 있다.
메모리 시퀀서(514)는 또한 메모리 시스템(100)을 선택된 구성 또는 기술의 메모리 볼트(110)로 적응시키도록 구성될 수 있다. 예를 들면, 메모리 시퀀서(514)는 메모리 시스템(100)과 연관된 다른 메모리 시퀀서들과 동기로 동작하도록 구성될 수 있다. 그러한 구성은 단일 캐시 라인 요청에 응답하여 와이드 데이터 워드를 다중 메모리 볼트들에서 호스트 프로세서(들)(114)와 연관된 캐시 라인(도시되지 않음)으로 전달하는데 사용될 수 있다.
MVC(106)는 기록 버퍼(516)를 포함할 수 있다. 기록 버퍼(516)는 호스트 프로세서(들)(114)로부터 MVC(106)에 도착한 데이터를 버퍼링하기 위해 PVCL(510)에 결합될 수 있다. MVC(106)는 판독 버퍼(517)를 더 포함할 수 있다. 판독 버퍼(517)는 대응하는 메모리 볼트(110)로부터 MVC(106)에 도착한 데이터를 버퍼링하기 위해 PVCL(510)에 결합될 수 있다.
MVC(106)는 또한 아웃-오브-오더 요청 큐(518)를 포함할 수 있다. 아웃-오브-오더 요청 큐(518)는 메모리 볼트(110)에 포함된 복수의 메모리 뱅크들에 대해 정렬된 시퀀스 판독 또는 기록 동작들을 확립한다. 정렬된 시퀀스는 뱅크 충돌을 감소시키고 판독-기록 턴어라운드 시간을 감소시키기 위해 임의의 단일의 메모리 뱅크에 대한 순차적인 동작들을 회피하도록 선택된다.
MVC(106)는 메모리 볼트 복구 로직(MVRL) 구성요소(524)를 더 포함할 수 있다. MVRL(524)는 어레이 복구 로직(526)을 사용하여 결함 메모리 어레이 어드레스 재맵핑 동작을 수행하기 위해 메모리 볼트(110)에 결합될 수 있다. MVRL(524)는 또한 TWI 복구 로직(528)을 사용하여 메모리 볼트(110)와 연관된 TWI 복구 동작을 수행할 수 있다.
도 5a는 다양한 예시적인 실시예들에 따른 MVRL(524)의 블록도이다. MVRL(524)는 결함 메모리 셀들을 참조하는 메모리 요청들을 재맵핑한다. 결함 셀들에 대한 메모리 요청들은 메모리 볼트(110)와 연관된 다이들(예를 들면, 도 2의 적층-다이(204)) 및/또는 도 2의 로직 다이(202)(예를 들면, 도 5의 예비 어레이(527)) 상에 배치된 셀들의 어레이들 또는 여분 셀들을 참조하도록 재맵핑된다.
일부 실시예들에서, MVRL(524)는 가변 지연 디코드 방식에 따라 동작할 수 있다. MVRL(524)는 요청된 메모리 어드레스(540)를 포함하는 메모리 요청을 경로(542) 상으로 수신할 수 있다. MVRL(524)는 요청된 메모리 어드레스(540)가 결함 메모리 위치를 참조하는지를 결정하기 위해 메모리 요청을 복구 어드레스 로직(544)에 전송할 수 있다. 요청된 메모리 어드레스(540)가 결함 메모리 위치를 참조한다고 결정되면, 예비 메모리 어레이를 참조하는 수정된 메모리 요청은 요청된 메모리 어드레스 대신에 사용될 수 있다.
일부 실시예들에서, MVRL(524)는 또한 요청된 메모리 어드레스(540)가 결함 메모리 위치를 참조하는지를 결정하기 위해 대기하지 않고 요청된 메모리 어드레스(540)를 메모리 어드레스 디코더(546)에 전송할 수 있다. 어드레스 디코더(546)는, 복구 어드레스 평가가 이루어지면서 요청된 어드레스(540)를 디코딩하기 시작할 수 있다. 요청된 어드레스(540)가 정상적인 메모리 셀들을 참조하는지를 복구 어드레스 평가가 결정하는 때까지, 어드레스 디코더는 요청된 어드레스(540)를 디코딩하는 것을 진행할 수 있다. 요청된 메모리 어드레스(540)가 정상적인 메모리 위치를 참조하는 경우에, 지연은 결과적으로 감소될 수 있다. 결함 메모리 위치들을 참조하는 메모리 요청들의 수가 정상적인 메모리 위치들을 참조하는 메모리 요청들의 수보다 적기 때문에, 평균 지연은 감소될 수 있다.
MVRL(524)는 경로(542)에 결합된 어드레스 버스 게이팅 로직(550)을 포함할 수 있다. 어드레스 버스 게이팅 로직(550)은 요청된 메모리 어드레스(540)를 메모리 어드레스 디코더(546) 및/또는 어드레스 버스 게이팅 로직(550)에 결합된 부분적인 어드레스 디코더(554)에 전달한다. 부분적인 어드레스 디코더(554)는 요청된 메모리 어드레스(540)를 부분적으로 디코딩한다. 복구 디코드 평가 모듈(556)은 부분적인 어드레스 디코더(554)에 결합될 수 있다. 복구 디코드 평가 모듈(556)은, 요청된 메모리 어드레스(540)가 결함 메모리 위치를 참조하는지를 결정하는 것과 연관된 지연을 추정하고, 그렇다면, 복구 어드레스의 룩업을 수행하는 것과 연관된 지연을 추정한다.
MVRL(524)는 또한 복구 디코드 평가 모듈(556)에 결합된 가변 지연 결정 모듈(VLDM)(560)을 포함할 수 있다. VLDM(560)는, 추정된 지연이 선택된 양보다 크다면, 어드레스 버스 게이팅 로직(550)이 요청된 메모리 어드레스(540)를 포함하는 메모리 요청을 메모리 어드레스 디코더(546)에 전달하도록 한다. 따라서, 부분적인 어드레스 디코더(554), 복구 디코드 평가 모듈(556), 및 VLDM(560)은 피드백 루프를 형성한다. 피드백 루프는, 요청된 메모리 어드레스(540)가 정상적인 메모리 위치를 참조하는지를 알기 전에("얼리 런치(early launch)"), 요청된 메모리 어드레스(540)가 메모리 어드레스 디코더(546)로 런칭되는지를 결정하도록 동작한다.
얼리 런치는, 특별히 요청된 메모리 어드레스(540)에 대해 큰 지연이 복구 어드레스 룩업 프로세스와 연관되기 쉽다는 것이 빠르게 결정될 수 있다면 특히 효과적인 전략일 수 있다. 요청된 메모리 어드레스(540)가 정상적인 메모리 위치를 참조하는 것으로 알려지면, 복구 어드레스 평가 및 룩업 동작들이 수행되면, 메모리 어드레스 디코드 프로세스가 진행될 것이다.
MVRL(524)는 또한 부분적인 어드레스 디코더(554)에 결합된 불량 블록 로직(564)을 포함할 수 있다. 일부 실시예들에서, 불량 블록 로직(564)은 몇몇의 이용 가능한 방식들로부터 적절한 복구 어드레스 룩업 방식을 선택한다. 복구 어드레스 룩업 방식은 특정 다이 또는 뱅크 내의 불량 블록들의 수에 기초하여 선택될 수 있다. 복구 어드레스 룩업 방식은 또한, 불량 블록 로직(564)과 연관하여 동작하는 부분적인 어드레스 디코더(554)에 의해 결정된 요청된 메모리 어드레스(540)에 의해 어드레싱되는 불량 블록 내의 메모리 워드들의 수에 기초하여 선택될 수 있다.
따라서, MVRL(524)는 불량 블록 로직(564)에 통신 가능하게 결합된 하나 이상의 복구 어드레스 룩업 테이블들(예를 들면, 예시적인 복구 어드레스 룩업 테이블들(568a, 568b, 및 568c))을 포함할 수 있다. 선택된 복구 어드레스 룩업 테이블은 요청된 메모리 어드레스(540)를 복구 어드레스로 변환한다. 복구 어드레스 룩업 테이블들(568a, 568b, 및 568c)은 직접-맵핑된 테이블들, 완전한 연관 태그 랜덤-엑스 메모리(RAM), 및/또는 세트 연관 태그 RAM를 포함할 수 있다.
일부 실시예들에서, 복구 어드레스 룩업 테이블(568a, 568b, 또는 568c)은 복구 어드레스로서 어드레스 오프셋을 저장할 수 있다. 결함 메모리 위치들의 전체 블록과 연관된 어드레스들은 복구 메모리 어레이의 시작을 지시하는 베이스 어드레스에서 시작하는 복구 어드레스들의 블록으로 맵핑될 수 있다. 일부 실시예들에서, 연산/로직 유닛(ALU)(572)은 어드레스 오프셋을 사용하여 복구 어드레스를 계산할 수 있다.
복구 어드레스 룩업 테이블(568a, 568b, 568c)은 복구 어드레스를 메모리 어드레스 디코더(546)에 전송한다. 그러나, 요청된 메모리 어드레스(540)는, 요청된 메모리 어드레스(540)가 결함 메모리 위치를 참조하는지에 대한 결정이 이루어지기 전에 이른 시간에 메모리 어드레스 디코더(546)에 이미 전달될 수 있다. 후자의 경우에, 요청된 메모리 어드레스(540)의 디코딩은 진행되도록 허용되지 않아야 한다.
불량 블록 로직(564)은 메모리 어드레스 디코더(546)의 어드레스 선택기 구성요소(576)에 결합될 수 있다. 어드레스 선택기 구성요소(576)는, 요청된 메모리 어드레스가 결함 메모리 셀을 참조하는 것으로 결정되면 부분적으로 디코딩된 요청된 메모리 어드레스를 거부하고, 복구 어드레스를 디코딩하기 시작한다. 그렇지 않다면, 어드레스 선택기(576)는 요청된 메모리 어드레스(540)의 디코딩의 완료를 허용한다. 메모리 어드레스 디코더(546)는 요청된 메모리 어드레스(540) 또는 복구 어드레스를 적용 가능하게 메모리 다이 식별자, 메모리 뱅크 식별자, 로우 어드레스 및/또는 컬럼 어드레스로 디코딩하고, 대응하는 메모리 위치들을 액세스하도록 이들 어드레스 구성요소들을 메모리 볼트(110)에 전송한다. 복구 어드레스는 예비 메모리 다이(580) 상에 위치된 예비 메모리 어레이 내의 메모리 셀들을 참조할 수 있다. 예비 메모리 다이(580)는 메모리 볼트(110)의 복구 구성요소로서 다른 메모리 어레이 다이들과 적층될 수 있다. 또한, 복구 어드레스는 MVRL(524)(예를 들면, 도 5의 예비 메모리 어레이(527))와 공통인 로직 다이 상에 제조된 예비 메모리 어레이를 참조할 수 있다. 예비 메모리 어레이는 SRAM, DRAM, 또는 임의의 다른 반도체 메모리 기술로서 제조될 수 있다.
상술된 구성요소들 중 임의의 구성요소는 하드웨어, 소프트웨어, 펌웨어, 또는 그의 조합의 실시예들을 포함하여 다양한 방법들로 구현될 수 있다. 본 문맥에서 "소프트웨어"가 법령의 소프트웨어 구조를 지칭하고 단지 소프트웨어 리스팅들을 지칭하지 않는다는 것을 유의하라.
따라서, 메모리 시스템(100), 메모리 어레이들(200, 203, 240, 527), 다이(202, 204), 타일들(205a, 205b, 205c, 208, 212b, 212c, 212d), "Z" 차원(220), 경로들(224, 148, 542), 메모리 볼트들(230, 102, 110), MVC들(104, 106), SCLI들(112, 113, 114, 115, 164), 프로세서(들)(114), 매트릭스 스위치(116), 레지스터(117), 패킷들(300, 400, 122, 160), 패킷 디코더들(118, 120), 필드들(310, 320, 410), DPSP들(128, 174), 직병렬 변환기(130), SEDP들(134, 142, 166, 170), 디멀티플렉서(138), 인터페이스(146), 패킷 인코더들(154, 158), 멀티플렉서(168), 직렬화기(172), PVCL(510), 메모리 시퀀서(514), 리플레시 제어기(515), 버퍼들(516, 517), 아웃-오브-오더 요청 큐(518), MVRL(524), 어레이 복구 로직(526), TWI 복구 로직(528), 메모리 어드레스(540), 복구 어드레스 로직(544), 메모리 어드레스 디코더(546), 어드레스 버스 게이팅 로직(550), 부분적인 어드레스 디코더(554), 복구 디코드 평가 모듈(556), VLDM(560), 불량 블록 로직(564), 복구 어드레스 룩업 테이블들(568a, 568b, 568c), ALU(572), 어드레스 선택기(576), 및 예비 메모리 다이(580) 모두는 본원에서 "모듈들"로서 특징화될 수 있다.
모듈들은, 메모리 시스템(100)의 설계자에 의해 원하는 바와 같이 및 다양한 실시예들의 특정 구현에 대해 적절히 하드웨어 회로, 광학 구성요소들, 단일 또는 다중 프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 오브젝트(소프트웨어 리스팅이 아님), 펌웨어, 및 그의 조합을 포함할 수 있다.
다양한 실시예들의 장치 및 시스템들은 포함된 MVRL(524)을 갖는 고밀도, 다중-링크, 고처리량 반도체 메모리 서브시스템 이외의 애플리케이션들에서 유용할 수 있다. 따라서, 본 발명의 다양한 실시예들은 이에 제한되지 않는다. 메모리 시스템(100) 및 MVRL(524)의 예시는 다양한 실시예들의 구조의 일반적인 이해를 제공하도록 의도된다. 이들은 본원에 기재된 구조들을 사용하는 장치 및 시스템들의 모든 요소들 및 특징들의 완전한 설명으로서 역할을 하도록 의도되지 않는다.
다양한 실시예들의 신규한 장치 및 시스템들은 컴퓨터들에서 사용되는 전자 회로, 통신 신호 프로세싱 회로, 단일-프로세서 또는 다중 프로세서 모듈들, 단일 또는 다중 임베딩된 프로세서들, 다중-코어 프로세서들, 데이터 스위치들, 및 다중층을 포함하는 애플리케이션 특정 모듈들, 다중-칩 모듈들을 포함하거나 통합될 수 있다. 그러한 장치 및 시스템들은 또한 텔레비전, 셀룰러 텔레폰들, 개인용 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터, 휴대용 컴퓨터들, 테블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어(예를 들면, MP3(모션 픽쳐 전문가 그룹, 오디오 계층 3) 플레이어들), 차량, 의료 장치들(예를 들면, 심장 모니터, 혈압 모니터 등), 셋탑 박스들, 및 다른 것들과 같은 다양한 전자 시스템들 내에 서브 구성요소들로서 포함될 수 있다. 일부 실시예들은 다수의 방법들을 포함할 수 있다.
도 6a 및 도 6b는 다양한 예시적인 실시예들에 따른 방법(600)을 예시하는 흐름도들이다. 방법(600)은 명령들, 어드레스들, 데이터의 복수의 아웃바운드 스트림들을 하나 이상의 발신 장치들(예를 들면, 도 1의 프로세서(들)(114))과 복수의 메모리 볼트들(예를 들면, 도 1의 메모리 볼트(102)) 사이에서 실질적으로 동시에 전송하는 단계를 포함한다. 스트림들은 패킷화되고, 발신 장치(들)로부터 복수의 아웃바운드 SCLI들(예를 들면, 도 1의 아웃바운드 SCLI들(113))을 통해 패킷 디코더들의 세트(예를 들면, 도 1의 패킷 디코더들(118))로 전송될 수 있다. 명령, 어드레스 및 데이터 스트림들은 실행 및/또는 메모리 볼트들로의 기록 또는 메모리 볼트들로부터의 판독을 위해 대응하는 MVC들(예를 들면, MVC들(104))로 스위칭될 수 있다.
방법(600)은, 발신 장치에서 아웃바운드 패킷을 제 1 데이터 레이트 서브-패킷 부분들의 세트로 분할하는 블록(606)에서 시작할 수 있다. 일부 실시예들에서, 발신 장치는 하나 이상의 프로세서들을 포함할 수 있다. 일부 실시예들에서, 발신 장치는 그래픽 제어기와 같이 직접적인 메모리 액세스(DMA)를 할 수 있는 장치들의 카테고리를 포함할 수 있다. 패킷은 하나 이상의 메모리 서브시스템 위치들에 기록될 하나 이상의 아웃바운드 메모리 서브시스템 명령들, 어드레스들, 또는 데이터 필드들을 반송할 수 있다.
방법(600)은, 제 1 데이터 레이트 서브-패킷들 각각을 발신 장치(예를 들면, 선택된 프로세서)에서 직병렬 변환기(예를 들면, 도 1의 직병렬 변환기(130))로 전송하는 블록(610)에서 계속될 수 있다. 제 1 데이터 레이트 서브-패킷들은 제 1 데이터 레이트에서 선택된 아웃바운드 SCLI(예를 들면, 도 1의 SCLI(114))에 대응하는 복수의 DPSP들(예를 들면, 도 1의 DPSP들(128))을 통해 전송될 수 있다. 방법(600)은 또한, 블록(612)에서, 제 1 데이터 레이트 서브-패킷들 각각을 복수의 제 2 데이터 레이트 서브-패킷들로 분할하는 단계를 포함할 수 있다.
방법(600)은, 블록(614)에서, 제 1 데이터 레이트보다 느린 제 2 데이터 레이트로 제 2 데이터 레이트 서브-패킷들 각각을 직병렬 변환기로부터 디멀티플렉서(예를 들면, 도 1의 디멀티플렉서(138))로 전송하는 단계를 더 포함할 수 있다. 디멀티플렉서에서, 제 2 데이터 레이트 서브-패킷들 각각은 블록(616)에 도시된 바와 같이 제 3 데이터 레이트 서브-패킷들의 세트로 분할될 수 있다. 방법(600)은, 블록(618)에서, 제 2 데이터 레이트보다 느린 제 3 데이터 레이트로 제 3 데이터 레이트 서브-패킷들을 패킷 디코더로 전송하는 단계를 또한 포함할 수 있다.
방법(600)은 패킷 디코더에서 선택된 SCLI로부터 제 3 데이터 레이트 서브-패킷들을 수신하는 블록(622)에서 계속될 수 있다. 방법(600)은, 블록(626)에서, 제 3 데이터 레이트 서브-패킷들을 아웃바운드 패킷으로 어셈블링하는 단계를 포함할 수 있다. 방법(600)은, 블록(628)에서, 아웃바운드 명령, 아웃바운드 어드레스, 또는 아웃바운드 데이터 중 적어도 하나를 패킷으로부터 추출하는 단계를 또한 포함할 수 있다.
방법(600)은, 블록(632)에서, 아웃바운드 명령, 어드레스, 또는 데이터를 매트릭스 스위치에 제공하는 단계를 또한 포함할 수 있다. 방법(600)은, 블록(636)에서, 매트릭스 스위치에서 각각의 스트림과 연관된 아웃바운드 명령, 어드레스, 및/또는 데이터를 동시에 스위칭하는 단계를 더 포함할 수 있다. 각각의 스트림과 연관된 아웃바운드 명령, 어드레스 및/또는 데이터는 대응하는 메모리 볼트(예를 들면, 도 1의 메모리 볼트(110))와 연관된 목적지 MVC(예를 들면, 도 1의 MVC(106))로 스위칭된다.
방법(600)은 MVC의 기록 버퍼 구성요소(예를 들면, 도 1의 기록 버퍼(516))에서 아웃바운드 명령, 어드레스, 및/또는 데이터를 버퍼링하는 블록(640)에서 계속될 수 있다. 방법(600)은, 블록(644)에서, 프로세싱을 위해 아웃바운드 명령, 어드레스, 및/또는 데이터를 메모리 시퀀서(예를 들면, 도 1의 메모리 시퀀서(514))에 제공하는 단계를 포함할 수 있다.
일부 실시예들에서, 방법(600)은, 블록(645)에서, 메모리 서브시스템이 동기 병렬 모드에서 동작하도록 구성되는지를 결정하는 단계를 선택적으로 포함할 수 있다. 그렇다면, 방법(600)은, 블록(646)에서, 단일의 메모리 요청에 응답하여 메모리 볼트들의 동기 서브세트를 동작시키는 단계를 포함할 수 있다. 그러한 동작은 단일의 메모리 볼트 워드 길이의 배수인 폭의 와이드 데이터 워드를 동시에 전송함으로써 액세스 지연을 감소시키는데 사용될 수 있다. 결과적인 와이드 데이터 워드 폭은 볼트들의 동기 서브세트 내의 메모리 볼트들의 수에 대응한다.
방법(600)은, 블록(648)에서, 메모리 시퀀서의 아웃-오브-오더 요청 큐 구성요소(예를 들면, 도 5의 아웃-오브-오더 요청 큐(518))에서 대응하는 메모리 볼트와 연관된 복수의 메모리 뱅크들에 대해 판독 및/또는 기록 동작들을 정렬하는 단계를 선택적으로 포함할 수 있다. 정렬 단계는 임의의 단일의 메모리 뱅크에 대한다중 순차적인 판독들 및/또는 기록들을 회피하도록 동작할 수 있고, 이로써 뱅크 충돌들을 감소시킬 수 있고 판독-기록 턴어라운드 시간을 감소시킬 수 있다.
방법(600)은, 아웃바운드 데이터를 대응하는 메모리 볼트에 기록하기 위한 데이터 기록 동작들, 대응하는 메모리 볼트로부터 데이터를 판독하기 위한 데이터 판독 동작들, 및/또는 메모리 볼트 하우스키핑 동작들을 수행하는 블록(650)에서 종료될 수 있다. 데이터 기록 동작들, 데이터 판독 동작들, 및/또는 하우스키핑 동작들은 다른 메모리 볼트들에 결합된 다른 MVC들과 연관된 동시 동작들과 독립적으로 수행될 수 있다.
도 7a 및 도 7b는 다양한 예시적인 실시예들에 따른 방법(700)을 예시하는 흐름도들이다. 방법(700)은 패킷화된 명령들, 어드레스들, 데이터의 복수의 인바운드 스트림들을 복수의 메모리 볼트들(예를 들면, 도 1의 메모리 볼트들(102))과 하나 이상의 목적지 장치들(예를 들면, 도 1의 프로세서(들)(114)) 사이에서 실질적으로 동시에 전송하는 단계를 포함한다. 명령, 어드레스. 및/또는 데이터 스트림들은 메모리 볼트들과 연관된 MVC들의 세트(예를 들면, 도 1의 MVC들(104))에 의해 메모리 볼트들로부터 판독될 수 있고, MVC들에서 발신할 수 있다. 스트림들은 매트릭스 스위치(예를 들면, 도 1의 매트릭스 스위치(116))를 통해 패킷 인코더들의 세트(예를 들면, 도 1의 패킷 인코더들(154))로 스위칭될 수 있다. 스트림들은 패킷화될 수 있고, 복수의 인바운드 SCLI들(예를 들면, 도 1의 인바운드 SCLI들(115))을 통해 목적지 장치(들)로 전송될 수 있다.
방법(700)은 선택된 메모리 볼트(예를 들면, 도 1의 메모리 볼트(110))에 대응하는 MVC(예를 들면, 도 1의 MVC(106))에서 프로세서로부터 판독 명령을 수신하는 블록(706)에서 시작될 수 있다. 일부 실시예들에서, 프로세서 및 목적지 장치가 동일한 장치일 수 있지만 이것은 본 경우에 필요하지 않다는 것을 유의하라. 방법(700)은 MVC와 연관된 메모리 시퀀서(예를 들면, 도 1의 메모리 시퀀서(514))를 사용하여 메모리 볼트와 연관된 선택된 메모리 뱅크로부터 인바운드 데이터 워드를 액세스하는 블록(710)에서 계속될 수 있다. 방법(700)은, 블록(714)에서, 인바운드 데이터 워드를 매트릭스 스위치에 제공하는 단계를 포함할 수 있다.
방법(700)은, 블록(718)에서, 매트릭스 스위치를 사용하여 인바운드 데이터 워드를 선택된 SCLI(예를 들면, 인바운드 SCLI(164))와 연관된 패킷 인코더(예를 들면, 도 1의 패킷 인코더(158))로 스위칭하는 단계를 또한 포함할 수 있다. 방법(700)은, 블록(722)에서, 패킷 인코더를 사용하여 인바운드 데이터 워드를 인바운드 패킷으로 패킷화하는 단계를 더 포함할 수 있다.
방법(700)은 인바운드 패킷을 복수의 제 3 데이터 레이트 인바운드 서브-패킷들로 분할하는 블록(726)에서 계속될 수 있다. 방법(700)은, 블록(734)에서, 제 3 데이터 레이트로 복수의 제 3 데이터 레이트 인바운드 서브-패킷들을 멀티플렉서(예를 들면, 도 1의 멀티플렉서(168))로 전송하는 단계를 포함할 수 있다. 방법(700)은, 블록(738)에서, 멀티플렉서를 사용하여 제 3 데이터 레이트 인바운드 서브-패킷들의 복수의 서브세트들 각각을 제 2 데이터 레이트 인바운드 서브-패킷으로 멀티플렉싱하는 단계를 또한 포함할 수 있다. 방법(700)은, 블록(742)에서, 제 2 데이터 레이트 인바운드 서브-패킷들을 직렬화기(예를 들면, 도 1의 직렬화기(172))에 전송하는 단계를 더 포함할 수 있다.
방법(700)은 직렬화기를 사용하여 제 2 데이터 인바운드 서브 패킷들의 복수의 서브세트들 각각을 제 1 데이터 레이트 인바운드 서브-패킷으로 종합하는 블록(746)에서 계속될 수 있다. 방법(700)은, 블록(754)에서, 제 1 데이터 레이트 인바운드 서브-패킷들을 목적지 장치(들)에 제공하는 단계를 포함할 수 있다. 방법(700)은, 블록(758)에서, 제 1 데이터 레이트 인바운드 서브-패킷들을 인바운드 패킷으로 어셈블링하는 단계를 또한 포함할 수 있다. 방법(700)은, 블록(762)에서, 인바운드 패킷으로부터 인바운드 데이터 워드를 추출하고, 블록(768)에서, 인바운드 데이터 워드를 목적지 장치(들)과 연관된 운영 시스템에 제공하는 단계로 종료될 수 있다.
도 8은 다양한 예시적인 실시예들에 따른 방법(800)을 예시하는 흐름도이다. 방법(800)은 결함 메모리 셀들을 참조하는 메모리 요청들을 재맵핑하는 단계를 포함한다. 결함 셀들에 대한 메모리 요청들은 메모리 볼트(110)와 연관된 다이들(예를 들면, 도 2의 적층-다이(204)) 및/또는 메모리 볼트 다이들과 적층된 로직 다이(예를 들면, 도 2의 로직 다이(202) 상에 배치된 도 5의 예비 어레이(527)) 상에 배치된 셀들의 어레이들 또는 여분 셀들을 참조하도록 재맵핑된다.
방법(800)은 MVRL 모듈에서 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신하는 블록(806)에서 시작할 수 있다. 방법(800)은 요청된 메모리 어드레스를 부분적으로 디코딩하는 블록(808)에서 계속될 수 있다. 방법(800)은, 블록(810)에서, 추정된 지연을 유도하기 위해 요청된 메모리 어드레스를 복구 어드레스로 변환하는 것과 연관된 지연을 추정하는 단계를 또한 포함할 수 있다. 방법(800)은, 블록(812)에서, 추정된 지연과 문턱 지연 값을 비교하는 단계를 더 포함할 수 있다. 방법(800)은, 추정된 지연이 선택된 양보다 크면, 블록(814)에서 요청된 메모리 어드레스를 포함하는 메모리 요청을 선택된 볼트에 전송하는 단계를 포함할 수 있다.
방법(800)은 요청된 메모리 어드레스가 하나 이상의 결함 메모리 셀들을 참조하는지를 결정하는 블록(818)에서 계속될 수 있다. 그렇다면, 방법(800)은, 블록(822)에서, 복구 어드레스 생성의 복잡성을 추정하는 단계를 더 포함할 수 있다. 방법(800)은, 블록(824)에서, 몇몇의 복구 어드레스 룩업 테이블들 중 하나를 선택하는 단계를 더 포함할 수 있다. 이용 가능한 형태의 복구 어드레스 룩업 테이블들은 무엇보다도, 직접적으로 맵핑된 테이블들, 완전히 연관된 태그 RAM, 연관된 태그 RAM을 포함할 수 있다.
일부 형태의 복구 어드레스 룩업 테이블들은 복구 어드레스 생성의 복잡성에 의존하는 것 이외에 더욱 효과적일 수 있다. 복구 어드레스 생성의 복잡성은 다른 요인들 중에서 주어진 메모리 뱅크 내의 결함 어드레스 위치들의 수 및 이용 가능한 대체 메모리 위치들의 레이아웃 및 밀도에 의존할 수 있다. 예를 들면, 완전한 예비 메모리 어레이 다이가 메모리 볼트 다이 적층에서 이용 가능하면, 일부 실시예들은 예비 메모리 어레이 다이의 다이 어드레스를 요청된 메모리 어드레스로 간단히 대체함으로써 복구 어드레스를 생성한다. 따라서, 방법(800)은, 블록(828)에서, 선택된 복구 어드레스 룩업 테이블을 사용하여 요청된 메모리 어드레스를 복구 어드레스로 변환하는 단계를 포함할 수 있다.
방법(800)은 메모리 어드레스 디코더에서 요청된 메모리 어드레스, 복구 어드레스 또는 양자를 수신하는 블록(832)에서 계속될 수 있다. 방법(800)은, 블록(836)에서, 하나 이상의 결함 메모리 셀들을 참조하도록 요청된 메모리 어드레스가 결정되면, 메모리 어드레스 디코더에서 진행중인 요청된 메모리 어드레스 디코드 동작을 거부하는 단계를 또한 포함할 수 있다. 후자의 경우에, 방법(800)은, 블록(840)에서 복구 어드레스를 디코딩하는 것을 개시하는 단계를 포함할 수 있다.
방법(800)은 요청된 메모리 어드레스, 또는 복구 어드레스를 메모리 다이 식별자, 메모리 뱅크 식별자, 로우 어드레스, 또는 컬럼 어드레스로 디코딩하는 블록(844)에서 계속될 수 있다. 방법(800)은, 블록(850)에서, 복구 어드레스를 사용하여 메모리 볼트의 예비 메모리 다이 구성요소를 참조하는 블록(850)에서 종료될 수 있다. 또한, 방법(800)은, 복구 어드레스를 사용하여 MVRL과 공통인 로직 다이(예를 들면, 도 2의 로직 다이(202)) 상에서 제조된 하나 이상의 예비 메모리 어레이들을 참조하는 블록(854)에서 종료될 수 있다.
도 9는 다양한 예시적인 실시예들에 따른 방법(900)을 예시하는 흐름도이다. 방법(900)은 불량 블록 맵핑 및 복구 동작들을 촉진하기 위해 적층된 어레이 메모리 볼트의 제조 동안에 메모리 어레이 다이들을 선택 및 분류하도록 동작한다.
방법(900)은, 제조 동안에 메모리 어레이 다이들의 세트 각각 상의 하나 이상의 메모리 어레이들과 연관된 결함 로우들 및 컬럼들을 식별하는 블록(906)에서 시작될 수 있다. 방법(900)은, 분류된 메모리 어레이 다이들의 세트를 획득하기 위해 각각의 다이 내의 결함 메모리 어레이들의 위치들에 따라 메모리 어레이 다이들의 세트를 분류하는 블록(910)에서 계속될 수 있다.
방법(900)은, 블록(914)에서, 분류된 세트로부터 메모리 어레이 다이들의 "메모리 볼트" 서브세트를 선택하는 단계를 또한 포함할 수 있다. 다이들의 메모리 볼트 서브세트는 복수의 메모리 볼트들(예를 들면, 도 2의 적층-다이 메모리 어레이(200))을 형성하기 위해 적층되도록 선택된다. 메모리 볼트 서브세트는, 메모리 볼트 세트로부터의 임의의 다른 다이 상의 결함 메모리 셀들의 인접한 영역들과 연관된 어드레스들과 메모리 볼트 세트로부터의 다이들 상의 결함 메모리 셀들의 인접한 영역들과 연관된 어드레스들의 중첩을 회피하도록 선택될 수 있다.
방법(900)은, 블록(918)에서 예비 메모리 어레이 다이를 선택하는 단계를 더 포함할 수 있다. 예비 다이는 예비 메모리 어레이 다이 상의 연산 메모리 셀들의 하나 이상의 인접한 영역들이 메모리 어레이 다이들의 하나 이상의 메모리 볼트 서브세트 상의 연산 메모리 셀들의 제 2 인접한 영역과 공통인 시작 메모리 어드레스에 배치되도록 선택될 수 있다. 시작 메모리 어드레스는 뱅크 어드레스, 로우 어드레스, 및/또는 컬럼 어드레스를 포함할 수 있다.
방법(900)은, 블록(922)에서, 메모리 어레이 다이들의 메모리 볼트 세트와 함께 적층된 공통 로직 다이 상의 메모리 다이들의 메모리 볼트 세트 각각과 연관된 결함 메모리 셀들의 불량 블록 맵을 저장하는 단계를 더 포함할 수 있다.
상술된 활동들이 상술된 순서 이외의 순서로 실행될 수 있다는 것을 유의하라. 상기 방법들에 관련하여 기재된 다양한 활동들은 또한 반복, 직렬, 및/또는 병렬 방식으로 실행될 수 있다.
소프트웨어 프로그램은 소프트웨어 프로그램에서 규정된 기능들을 실행하기 위해 컴퓨터 기반 시스템 내의 컴퓨터 판독 가능한 매체로부터 런칭될 수 있다. 다양한 프로그래밍 언어들은 본원에 개시된 방법들을 구현 및 수행하도록 설계된 소프트웨어 프로그램들을 생성하도록 채용될 수 있다. 프로그램들은 자바 또는 C++와 같은 객체 지향형 언어를 사용하여 객체 지향형 포맷으로 구성될 수 있다. 또한, 프로그램들은 어셈블리 또는 C와 같이 절차 언어를 사용하여 절차 지향형 포맷으로 구성될 수 있다. 소프트웨어 구성요소들은 무엇보다도 애플리케이션 프로그램 인터페이스들, 상호-프로세스 통신 기술들, 및 원격 절차 호출들을 포함하여 잘 알려진 메카니즘을 사용하여 통신할 수 있다. 다양한 실시예들의 사상은 임의의 특정 프로그래밍 언어 또는 환경으로 제한되지 않는다.
상술된 장치, 시스템들, 및 방법들은 가변 지연 어드레스 디코드 및 선택적 복구 어드레스 룩업 기술들을 사용하여 적층-다이 메모리 볼트의 결함 메모리 어레이 복구를 수행하도록 동작할 수 있다. 평균 메모리 액세스 지연들이 결과적으로 감소될 수 있다.
비제한적인 예시 방법에 의해, 첨부한 도면들은 본 주체가 실시될 수 있는 특정 실시예들을 도시한다. 예시된 실시예들은 당업자가 개시된 사상을 실시할 수 있도록 충분히 상세하게 기재되어 있다. 본 개시의 범위를 벗어나지 않고 구조 및 논리적 대체 및 변화들이 이루어질 수 있도록 다른 실시예들이 사용될 수 있고 그로부터 유도될 수 있다. 따라서, 이러한 상세한 설명은 제한적인 의미로 취해지지 않는다. 다양한 실시예들의 범위는 첨부된 청구항들 및 그러한 청구항들이 에 의해 규정되고, 그러한 청구항들에 부여된 동등물의 완전한 범위에 의해 규정된다.
본 발명의 주제의 그러한 실시예들은, 사실상 하나 이상이 개시되면, 본 출원을 임의의 단일의 발명 또는 발명 개념으로 자발적으로 제한하려는 의도 없이 편의상 단지 용어 "발명"으로 개별적으로 또는 총괄적으로 지칭될 수 있다. 따라서, 특정 실시예들이 본원에 예시 및 기술되었지만, 동일한 목적을 성취하도록 계산된 임의의 장치가 도시된 특정 실시예들로 대체될 수 있다. 본 개시는 다양한 실시예들의 임의의 수정 또는 변동 및 모든 수정 또는 변동을 포함하도록 의도된다. 본원에 구체적으로 개시되지 않은 상기 실시예들 및 다른 실시예들의 조합은 상기 개시를 검토할 때 당업자에게 명백할 것이다.
본 개시의 요약은 독자가 기술적 개시의 성질을 빠르게 알도록 허용하는 요약을 요구하는 37 C.F.R.§1.72(b)에 따르도록 제공된다. 이것이 청구항들의 범위 또는 의미를 번역 또는 제한하는데 사용될지 않을 것이라는 이해를 갖고 제출된다. 상기 상세한 설명에서, 다양한 특징들은 본 개시를 간소화하기 위해 단일의 실시예에서 함께 그룹화된다. 본 개시의 방법은 각각의 청구항에서 표현적으로 인용된 것보다 더 많은 특징을 요구하도록 해석되어서는 안 된다. 오히려, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 더 적게 알려질 수 있다. 따라서, 다음의 청구항들은 상세한 설명에 통합되고, 각각의 청구항은 개별적인 실시예로서 그 자신에 의거한다.
100: 메모리 시스템 200, 203, 240, 527: 메모리 어레이
202, 204: 다이 205a, 205b, 205c, 208, 212b, 212c, 212d: 타일
220: "Z" 차원 224, 148, 542: 경로
230, 102, 110: 메모리 볼트 104, 106: 메모리 볼트 제어기
112, 113, 114, 115, 164: 직렬화된 통신 링크 인터페이스
114: 프로세서 116: 매트릭스 스위치
117: 레지스터 300, 400, 122, 160: 패킷,
118, 120: 패킷 디코더 310, 320, 410: 필드
128, 174: 차동 쌍 직렬 경로(DPSP) 130: 직병렬 변환기
134, 142, 166, 170: 단일-엔드 데이터 경로(SEDP)
138: 디멀티플렉서 146: 인터페이스
154, 158: 패킷 인코더 168: 멀티플렉서
172: 직렬화기 510: 프로그래밍 가능한 볼트 제어 로직(PVCL)
514: 메모리 시퀀서 515: 리플레시 제어기
516, 517: 버퍼 518: 아웃-오브-오더 요청 큐
524: 메모리 볼트 복구 로직(MVRL) 526: 어레이 복구 로직
528: TWI 복구 로직 540: 메모리 어드레스
544: 복구 어드레스 로직 546: 메모리 어드레스 디코더
550: 어드레스 버스 게이팅 로직 554: 부분적인 어드레스 디코더
556: 복구 디코드 평가 모듈 560: 가변 지연 결정 모듈(VLDM)
564: 불량 블록 로직 572: 연산/로직 유닛(ALU)
568a, 568b, 568c: 복구 어드레스 룩업 테이블
576: 어드레스 선택기 580: 예비 메모리 다이

Claims (33)

  1. 적층된 복수의 메모리 어레이들을 포함하는 메모리 볼트(memory vault)로서, 각각의 메모리 어레이는 복수의 적층된 메모리 다이들 중 하나의 다이 상에 배치되는, 상기 메모리 볼트;
    로직 다이 상에 배치된 메모리 볼트 제어기(memory vault controller; MVC)로서, 상기 로직 다이는 상기 적층된 메모리 다이들과 적층되고, 상기 메모리 볼트에 통신 가능하게 결합된, 상기 MVC;
    상기 MVC의 메모리 볼트 복구 로직(memory vault repair logic; MVRL) 구성요소로서, 상기 MVRL은 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신하고, 상기 MVRL은 상기 요청된 메모리 어드레스를 복구 어드레스로 변환하는 적어도 하나의 룩업 테이블을 포함하고, 상기 MVRL은 상기 메모리 요청 또는 수정된 메모리 요청 중 적어도 하나를 선택된 볼트에 전송하고, 상기 수정된 메모리 요청은 상기 복구 어드레스를 포함하는, 상기 MVRL 구성요소; 및
    상기 MVRL의 부분적인 어드레스 디코더 부분으로서, 상기 부분적인 어드레스 디코더는 상기 요청된 메모리 어드레스를 부분적으로 디코딩하는, 상기 부분적인 어드레스 디코더 부분
    을 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 MVC는 메모리 시퀀싱 동작들, 데이터 버퍼링 동작들, 손상된 메모리 어레이 복구 동작들, 또는 손상된 관통-웨이퍼 상호 접속(through-wafer interconnect; TWI) 복구 동작들 중 적어도 하나를 제공하도록 구성된, 장치.
  3. 제 1 항에 있어서,
    상기 요청된 메모리 어드레스가 무결함 메모리 위치를 참조하는지를 결정하도록 동작 가능한 피드백 루프를 더 포함하는, 장치.
  4. 제 1 항에 있어서,
    복구 어레이로서 사용하기 위한 상기 메모리 볼트의 예비 메모리 다이 구성요소를 더 포함하는, 장치.
  5. 제 1 항에 있어서,
    복구 어레이로서 사용하기 위한 상기 MVRL과 공통인 상기 로직 다이 상에서 제조된 적어도 하나의 예비 메모리 어레이를 더 포함하는, 장치.
  6. 제 5 항에 있어서,
    상기 예비 메모리 어레이는 정적 랜덤-액세스 메모리(SRAM) 또는 동적 랜덤-액세스 메모리(DRAM) 중 적어도 하나를 포함하는, 장치.
  7. 적층된 복수의 메모리 어레이들을 포함하는 메모리 볼트(memory vault)로서, 각각의 메모리 어레이는 복수의 적층된 메모리 다이들 중 하나의 다이 상에 배치되는, 상기 메모리 볼트;
    로직 다이 상에 배치된 메모리 볼트 제어기(memory vault controller; MVC)로서, 상기 로직 다이는 상기 적층된 메모리 다이들과 적층되고, 상기 메모리 볼트에 통신 가능하게 결합된, 상기 MVC;
    상기 MVC의 메모리 볼트 복구 로직(memory vault repair logic; MVRL) 구성요소로서, 상기 MVRL은 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신하고, 상기 메모리 요청 또는 수정된 메모리 요청 중 적어도 하나를 선택된 볼트에 전송하고, 상기 수정된 메모리 요청은 복구 어드레스를 포함하는, 상기 MVRL 구성요소;
    상기 MVRL의 부분적인 어드레스 디코더 부분으로서, 상기 부분적인 어드레스 디코더는 상기 요청된 메모리 어드레스를 부분적으로 디코딩하는, 상기 부분적인 어드레스 디코더 부분;
    상기 부분적인 어드레스 디코더에 통신 가능하게 결합된 적어도 하나의 복구 어드레스 룩업 테이블로서, 상기 적어도 하나의 복구 어드레스 룩업 테이블은 상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는, 상기 적어도 하나의 복구 어드레스 룩업 테이블; 및
    상기 부분적인 어드레스 디코더에 결합된 불량 블록 로직으로서, 상기 불량 블록 로직은 복수의 복구 어드레스 룩업 테이블들로부터 상기 적어도 하나의 복구 어드레스 룩업 테이블을 선택하는, 상기 불량 블록 로직을 포함하는, 장치.
  8. 제 7 항에 있어서,
    상기 복수의 복구 어드레스 룩업 테이블들은 직접-맵핑된 테이블, 완전한 연관 태그 랜덤-액세스 메모리(RAM), 또는 세트 연관 태그 RAM 중 적어도 하나를 포함하는, 장치.
  9. 제 7 항에 있어서,
    상기 불량 블록 로직은, 상기 부분적인 어드레스 디코더에 의해 결정되는 불량 블록들의 수 또는 불량 블록 내의 워드들의 수 중 적어도 하나에 기초하여 상기 적어도 하나의 복구 어드레스 룩업 테이블을 선택하도록 구성된, 장치.
  10. 제 7 항에 있어서,
    상기 부분적인 어드레스 디코더에 결합된 복구 디코드 평가 모듈로서, 상기 복구 디코드 평가 모듈은 상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는 것과 연관된 지연을 추정하는, 상기 복구 디코드 평가 모듈; 및
    상기 복구 디코드 평가 모듈에 결합된 가변 지연 결정 모듈(variable latency decision module; VLDM)로서, 상기 VLDM은, 상기 추정된 지연이 선택된 양보다 크면, 상기 요청된 메모리 어드레스를 포함하는 상기 메모리 요청이 상기 선택된 볼트와 연관된 메모리 어드레스 디코더에 전달되도록 하는, 상기 가변 지연 결정 모듈(VLDM)을 더 포함하는, 장치.
  11. 제 7 항에 있어서,
    상기 요청된 메모리 어드레스와 연관된 엔트리로서, 상기 복구 어드레스 룩업 테이블에 저장된 어드레스 오프셋을 사용하여 상기 복구 어드레스를 계산하도록 상기 복구 어드레스 룩업 테이블에 결합된 연산/로직 유닛(ALU)을 더 포함하는, 장치.
  12. 제 7 항에 있어서,
    메모리 어드레스를 메모리 다이 식별자, 메모리 뱅크 식별자, 로우 어드레스, 또는 컬럼 어드레스 중 적어도 하나로 디코딩하도록 상기 메모리 볼트에 결합된 메모리 어드레스 디코더; 및
    상기 요청된 메모리 어드레스를 상기 메모리 어드레스 디코더 또는 상기 부분적인 어드레스 디코더 중 적어도 하나에 전달하도록 상기 메모리 어드레스 디코더에 결합된 어드레스 버스 게이팅 로직을 더 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 요청된 메모리 어드레스가 적어도 하나의 결함 메모리 셀을 참조하는 것으로 결정되면, 부분적으로 디코딩된 요청된 메모리 어드레스를 거부하고, 상기 복구 어드레스의 디코딩을 개시하는 상기 메모리 어드레스 디코더의 어드레스 선택기 구성요소를 더 포함하는, 장치.
  14. 적층된 복수의 메모리 어레이들을 포함하는 메모리 볼트(memory vault)로서, 각각의 메모리 어레이는 복수의 적층된 메모리 다이들 중 하나의 다이 상에 배치되는, 상기 메모리 볼트;
    로직 다이 상에 배치된 메모리 볼트 제어기(memory vault controller; MVC)로서, 상기 로직 다이는 상기 적층된 메모리 다이들과 적층되고, 상기 메모리 볼트에 통신 가능하게 결합된, 상기 MVC;
    상기 MVC의 메모리 볼트 복구 로직(memory vault repair logic; MVRL) 구성요소로서, 상기 MVRL은 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신하고, 상기 메모리 요청 또는 수정된 메모리 요청 중 적어도 하나를 선택된 볼트에 전송하고, 상기 수정된 메모리 요청은 복구 어드레스를 포함하는, 상기 MVRL 구성요소;
    상기 MVRL의 부분적인 어드레스 디코더 부분으로서, 상기 부분적인 어드레스 디코더는 상기 요청된 메모리 어드레스를 부분적으로 디코딩하는, 상기 부분적인 어드레스 디코더 부분;
    상기 부분적인 어드레스 디코더에 통신 가능하게 결합된 적어도 하나의 복구 어드레스 룩업 테이블로서, 상기 적어도 하나의 복구 어드레스 룩업 테이블은 상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는, 상기 적어도 하나의 복구 어드레스 룩업 테이블;
    상기 부분적인 어드레스 디코더에 결합된 불량 블록 로직으로서, 상기 불량 블록 로직은 복수의 복구 어드레스 룩업 테이블들로부터 상기 적어도 하나의 복구 어드레스 룩업 테이블을 선택하는, 상기 불량 블록 로직; 및
    상기 요청된 메모리 어드레스가 무결함 메모리 위치를 참조하는지를 결정하도록 동작 가능한 피드백 루프를 포함하는, 장치.
  15. 요청된 메모리 어드레스를 포함하는 메모리 요청을 수신하는 단계;
    상기 메모리 요청 또는 수정된 메모리 요청 중 적어도 하나를 선택된 볼트에 전송하는 단계로서, 상기 수정된 메모리 요청은 복구 어드레스를 포함하는, 상기 전송 단계;
    상기 요청된 메모리 어드레스를 부분적으로 디코딩하는 단계;
    추정된 지연을 유도하기 위해, 상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는 것과 연관된 지연을 추정하는 단계;
    상기 추정된 지연과 문턱 지연값을 비교하는 단계; 및
    상기 추정된 지연이 상기 문턱 지연값보다 크면, 상기 요청된 메모리 어드레스를 포함하는 상기 메모리 요청을 상기 선택된 볼트에 전송하는 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    복구 어드레스 생성의 복잡성을 추정하는 단계; 및
    상기 복구 어드레스 생성의 복잡성에 기초하여 복수의 복구 어드레스 룩업 테이블들로부터 복구 어드레스 룩업 테이블을 선택하는 단계를 더 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 복수의 복구 어드레스 룩업 테이블들은 직접-맵핑된 테이블, 완전 연관 태그 랜덤-액세스 메모리(RAM), 또는 세트 연관 태그 RAM 중 적어도 하나를 포함하는, 방법.
  18. 제 15 항에 있어서,
    불량 블록들의 수 또는 불량 블록 내의 워드들의 수 중 적어도 하나에 기초하여 복구 어드레스 룩업 테이블을 선택하는 단계를 더 포함하는, 방법.
  19. 제 15 항에 있어서,
    상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는 단계를 더 포함하는, 방법.
  20. 제 15 항에 있어서,
    복구 어드레스 생성의 복잡성을 추정하는 단계;
    상기 복구 어드레스 생성의 복잡성에 기초하여 복수의 복구 어드레스 룩업 테이블들로부터 복구 어드레스 룩업 테이블을 선택하는 단계; 및
    상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는 단계를 더 포함하는, 방법.
  21. 제 15 항에 있어서,
    상기 요청된 메모리 어드레스 또는 상기 복구 어드레스 중 적어도 하나를 수신하는 단계; 및
    상기 요청된 메모리 어드레스 또는 상기 복구 어드레스를 메모리 다이 식별자, 메모리 뱅크 식별자, 로우 어드레스, 또는 컬럼 어드레스 중 적어도 하나로 디코딩하는 단계를 더 포함하는, 방법.
  22. 제 15 항에 있어서,
    복구 어드레스 생성의 복잡성을 추정하는 단계;
    상기 복구 어드레스 생성의 복잡성에 기초하여 복수의 복구 어드레스 룩업 테이블들로부터 복구 어드레스 룩업 테이블을 선택하는 단계;
    상기 요청된 메모리 어드레스를 상기 복구 어드레스로 변환하는 단계;
    상기 요청된 메모리 어드레스 또는 상기 복구 어드레스 중 적어도 하나를 수신하는 단계; 및
    상기 요청된 메모리 어드레스 또는 상기 복구 어드레스를 메모리 다이 식별자, 메모리 뱅크 식별자, 로우 어드레스 또는 컬럼 어드레스 중 적어도 하나로 디코딩하는 단계를 더 포함하는, 방법.
  23. 제 15 항에 있어서,
    상기 요청된 메모리 어드레스가 적어도 하나의 결함 메모리 셀을 참조하는 것으로 결정되면, 부분적인 디코딩된 요청된 메모리 어드레스를 거부하는 단계; 및
    상기 복구 어드레스의 디코딩을 개시하는 단계를 더 포함하는, 방법.
  24. 제 15 항에 있어서,
    상기 복구 어드레스를 사용하여 상기 메모리 볼트의 예비 메모리 다이 구성요소를 참조하는 단계를 더 포함하는, 방법.
  25. 제 24 항에 있어서,
    상기 예비 메모리 다이와 연관된 다이 어드레스를 상기 요청된 메모리 어드레스로 대체함으로써 상기 복구 어드레스를 생성하는 단계를 더 포함하는, 방법.
  26. 제 15 항에 있어서,
    상기 복구 어드레스를 사용하여 메모리 볼트 복구 로직 모듈과 공통인 로직 다이 상에서 제조된 적어도 하나의 예비 메모리 어레이를 참조하는 단계를 더 포함하는, 방법.
  27. 요청된 메모리 어드레스를 디코딩하는 단계 - 상기 디코딩하는 단계는 상기 요청된 메모리 어드레스를 부분적으로 디코딩하는 단계를 포함함 - ;
    추정된 지연을 유도하기 위해, 상기 요청된 메모리 어드레스를 복구 어드레스로 변환하는 것과 연관된 지연을 추정하는 단계;
    상기 추정된 지연과 문턱 지연값을 비교하는 단계; 및
    상기 추정된 지연이 상기 문턱 지연값보다 크면, 상기 요청된 메모리 어드레스를 선택된 볼트에 전송하는 단계를 포함하는, 방법.
  28. 제 27 항에 있어서,
    복구 어드레스 생성의 복잡성을 추정하는 단계; 및
    상기 복구 어드레스 생성의 복잡성에 기초하여 복수의 복구 어드레스 룩업 테이블들로부터 복구 어드레스 룩업 테이블을 선택하는 단계를 더 포함하는, 방법.
  29. 제 27 항에 있어서,
    불량 블록들의 수 또는 불량 블록 내의 워드들의 수 중 적어도 하나에 기초하여 복구 어드레스 룩업 테이블을 선택하는 단계를 더 포함하는, 방법.
  30. 제 27 항에 있어서,
    상기 요청된 메모리 어드레스를 디코딩하는 단계는 상기 요청된 메모리 어드레스를 메모리 다이 식별자, 메모리 뱅크 식별자, 로우 어드레스 또는 컬럼 어드레스 중 적어도 하나로 디코딩하는 단계를 포함하는, 방법.
  31. 제 27 항에 있어서,
    상기 요청된 메모리 어드레스가 적어도 하나의 결함 메모리 셀을 참조하는 것으로 결정되면, 상기 요청된 메모리 어드레스를 거부하는 단계; 및
    상기 복구 어드레스의 디코딩을 개시하는 단계를 더 포함하는, 방법.
  32. 제 27 항에 있어서,
    상기 복구 어드레스를 사용하여 상기 메모리 볼트의 예비 메모리 다이 구성요소를 참조하는 단계를 더 포함하는, 방법.
  33. 제 32 항에 있어서,
    상기 예비 메모리 다이 구성요소와 연관된 다이 어드레스를 상기 요청된 메모리 어드레스로 대체함으로써 상기 복구 어드레스를 생성하는 단계를 더 포함하는, 방법.
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