JPH1196081A

JPH1196081A - 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法

Info

Publication number: JPH1196081A
Application number: JP25730197A
Authority: JP
Inventors: Tomomi Sato; 友美佐藤
Original assignee: Chishiki Joho Kenkyusho Kk
Current assignee: Chishiki Joho Kenkyusho Kk
Priority date: 1997-09-22
Filing date: 1997-09-22
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】半導体メモリを記憶媒体とする低価格で高信
頼性の記憶装置を提供する。【解決手段】基板５００の上に、ブロック制御部２２
０とその上に積層された複数の半導体メモリ素子２１０
および予備半導体メモリ素子２１０ａからなる複数の再
配置可能メモリブロック２００と、再配置可能メモリブ
ロック２００内のエラー領域の代替記憶領域を提供する
エラー補償用メモリブロック３００と、全体を制御する
とともに、外部との間で授受されるデータの符号化およ
び復号化等の手段にて誤り訂正を行う主制御部１００と
を実装して構成される半導体ディスク装置である。ブロ
ック制御部２２０は配下の半導体メモリ素子２１０のエ
ラー領域を避けて記憶空間を再配置する制御論理を備え
ており、不良品の半導体メモリ素子２１０を実装するこ
とで高信頼度の半導体メモリ媒体を安価に構築可能にす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶装置および
その制御技術ならびに記憶装置の製造技術に関し、特
に、情報処理システムにおける外部記憶装置等に適用し
て有効な技術に関する。

【０００２】

【従来の技術】従来の外部記憶装置（２次記憶装置）
は、光や磁気に反応する物質を蒸着させた薄い円盤を機
械的に回転させこれに磁気や光を当てて情報を記憶させ
必要に応じてこれを読み出す方式の、いわゆる回転型記
憶装置が知られている。すなわち、モータ等にて回転駆
動される円盤（回転型記憶媒体）に対して、径方向に変
位（シーク）するヘッドにてデータの記録／再生動作を
行うものである。

【０００３】これらの回転型記憶装置は、フロッピーデ
ィスクドライブ／ハードディスクドライブ／ＣＤ−ＲＯ
Ｍドライブ／ＭＯライブ等の名称で呼ばれており、現
在、コンピュータの外部記憶装置（２次記憶装置）とし
て多く利用されている。

【０００４】

【発明が解決しようとする課題】実際には、円盤を機械
的に回転させて情報のアクセスを行うという基本構造の
制約から、以下のような種々の技術的課題を抱えてい
る。

【０００５】（１）アクセススピードが遅いアクセススピードは、シーク時間、目的セクタが到着す
る迄の回転待ち時間及びバッファリングのための遅延時
間からなる。従来技術では、数ミリ秒から数十ミリ秒必
要とされる。これは、情報の格納位置を機械で精確に決
定する必要がある事と薄い円盤との情報接点であるヘッ
ドを目的とするセクタ迄物理的に移動させる必要がある
ためがなり大きな時間が必要とされる。また、アプリケ
ーションを使用している間に必要とするファイルが複数
のトラックやセクタに誇るという問題が発生し、アクセ
スの効率はさらに悪化する。現在は、ユーザ自身が時々
ファイルの配置を最適化する必要がある。近年その性能
が急激に向上する中央処理装置及び主記憶装置（１次記
憶装置）とのアクセススピードの差は広がる一方であ
り、コンピュータ装置全体のボトルネックとして問題視
されるようになってきている。

【０００６】（２）消費電力が大きい情報の格納・取り出しのためには、薄い円盤を毎回一定
時間高速回転させる必要がありそのためには、小型電気
モータを駆動するための電力を必要とする。近年ノート
ＰＣや各種ＰＤＡが普及してており、バッテリーの駆動
時間の関係からも消費電力を少なくする事が求められて
いる。

【０００７】（３）信頼性が低い従来の外部記憶装置（２次記憶装置）は、その基本構造
の制約から電気モータ及び情報媒体である薄い円盤、さ
らに媒体との接点となるヘッド及びレンズの移動を実現
するアームと呼ばれる機械可動部をその構成部品として
いる。これらは、機械的動作が発生する度に物理的に消
耗する。この結果として、最近アクセス頻度も高く２４
時間稼動を前提とするようなネットワークサーバ等の過
酷な使用環境の場合、１年程度でディスクが使用出来な
くなるケースも発生するようになった。

【０００８】（４）軽量コンパクトにする事が難しい
（形状設計の自由度が低い）従来の外部記憶装置（２次記憶装置）は、その基本構造
の要請により電気モータ及び薄い円盤が必須の構成部品
であり、パッケージングもこれを考慮したものとせざる
を得なかった。円盤を小型にすると形状設計の自由度は
大きくなるが、円盤１枚当たりの記憶容量が小さくなる
ため、通常はこれを重ねる事で不足を補う事になるが、
結果として装置全体を薄くする事が難しくなる。これ
は、今後その市場が期待される携帯端末やＰＤＡ、ノー
トＰＣへの搭載を考えても大きな制限となり不利であ
る。また、仮に複数の円盤を重ねて記憶容量を増やすに
しても、情報をアクセスするためのヘッドやレンズ、ア
ーム等の機械部品も増えるため、コスト的にも不利であ
る。

【０００９】（５）外部からの衝撃に弱く取り扱い上制
約が多い情報を取り出すためのヘッド或いはレンズと媒体との間
隔は、高い精度が要求され情報の格納場所と取り出し場
所の位置決めも高い精度での機械制御が要求される。こ
の結果、外部からの衝撃は、これらの機械精度に致命的
影響を与える危険性があり、実際一度誤差が発生すると
ユーザ自身の手でこれを回復させる事は難しい。ノート
ＰＣやＰＤＡ等の急速な普及は、この技術的課題をさら
に顕在化させる。

【００１０】（６）大容量化のための技術的課題が多い既存技術は、記憶媒体である円盤を回転させながら情報
の格納取り出しを行う構造のため、一般に記憶容量を大
きくするためには、円盤の形状を大きくする、これを３
次元的に重ねた構造にするが、単位面積当たりの記録密
度を上げる等の方法がある。現状は、アプリケーション
側の要求から、コストや物理形状、消費電力を小さく抑
える必要があるために単位面積当たりの記録密度を上げ
るアプローチが盛んに行われている。高い光学特性や磁
気特性を維持しながら、高い精度の機械制御を行って情
報を取り出す事は、かなりの難問である。それでも、現
在の技術レベルなら数十ＧＢから数百ＧＢの見通しを得
ている。但し、信頼性の問題や耐久性、データ転送速度
をいかいに高速化するか等、コスト以外の技術的課題も
多い。

【００１１】上述のような回転型記憶装置の種々の技術
的課題を解決すべく、たとえば半導体メモリ素子を記憶
媒体として、回転型記憶装置のインタフェースをエミュ
レーションすることが考えられるが、現時点では、市場
に製品として流通している半導体メモリ素子のビット当
たりコストは、光ディスクや磁気ディスク等の既存の回
転型記憶媒体に比較して数十倍以上と極めて高く、回転
型記憶媒体と同一の容量を半導体メモリ素子にて構築す
る場合には、装置価格が極めて高くなり、価格を度外視
した特殊な用途以外には、到底市場に受け入れられな
い。

【００１２】本発明の目的は、半導体メモリ素子を記憶
媒体とする安価で信頼性の高い記憶装置およびその制御
技術を提供することにある。

【００１３】本発明の目的は、機械的な動作を必要とす
ることなく、高速なアクセスが可能な記憶装置およびそ
の制御技術を提供することにある。

【００１４】本発明の他の目的は、機械的な動作を行う
機構部品の駆動に必要な消費電力を無くして、消費電力
を低減することが可能な記憶装置およびその制御技術を
提供することにある。

【００１５】本発明の他の目的は、機械的な動作を必要
とすることなく、高い信頼性および長寿命を実現するこ
とが可能な記憶装置およびその制御技術を提供すること
にある。

【００１６】本発明の他の目的は、機械的な動作を伴う
構成部品等を必要とすることなく、小型化および形状設
計の自由度を向上させることが可能な記憶装置およびそ
の制御技術を提供することにある。

【００１７】本発明の他の目的は、機械的な衝撃等に影
響されることなく、設置や取扱の自由度が高い記憶装置
およびその制御技術を提供することにある。

【００１８】本発明の他の目的は、半導体メモリ素子の
記憶媒体の大記憶容量を実現することが可能な記憶装置
およびその制御技術を提供することにある。

【００１９】本発明の他の目的は、安価に、半導体メモ
リ素子を記憶媒体とする記憶装置の大記憶容量化を実現
することが可能な記憶装置の製造技術を提供することに
ある。

【００２０】

【課題を解決するための手段】本発明では、複数の半導
体メモリ素子にて記憶装置の記憶媒体を構成する。半導
体メモリ素子としては、たとえばＤＲＡＭ、ＳＲＡＭ、
一括消去型ＥＥＰＲＯＭ、強誘電体メモリ等、任意の半
導体メモリ素子を用いることができる。この場合、使用
する半導体メモリ素子は、たとえば、通常の製造プロセ
スにて、その記憶領域の一部に欠陥が見いだされ、単体
のチップとしては使用不可と判定されて廃棄されるよう
な不良品の半導体メモリ素子を使用し、エラー訂正技術
や各半導体メモリ素子の記憶領域の再配置等の技術に
て、各半導体メモリ素子の欠陥を補償し、外部との間で
授受されるデータの信頼性を保証する。

【００２１】より具体的には、一例として、以下のよう
な技術を用いる。

【００２２】半導体メモリ素子を記憶媒体とする記憶装
置のコストを低く抑えるためには、不良の半導体メモリ
を使用しながら如何に、信頼性を落とさずその利用効率
を上げられるかに掛かっている。

【００２３】本発明の記憶装置は、記憶媒体を構成する
複数の半導体メモリ素子のアッセンブリ完了後、自己診
断処理を実行し初期状態でのデバイスエラ一管理テーブ
ルを作成する。

【００２４】作成したデバイスエラー管理テーブルを基
にして、誤り訂正能力の範囲に収まるように制御する必
要がある。即ち、半導体メモリの物理的欠陥が任意のア
クセスに対して、結果としてシリコンディスクの持つメ
モリ空間全体に平均的に分散させれば良い。これを専用
アルゴリズムによるソフトウエア制御と誤り訂正限界を
検出する専用ハードウェアにより実現する。

【００２５】大容量化を行うためには、一例として複数
の半導体メモリ素子の３次元実装を行う。部品点数を削
減する意味でも、内部の制御を単純な構造にする意味か
らも、共通に使用可能な３次元再配置可能メモリブロッ
クを使用する。

【００２６】この３次元再配置可能メモリブロックの内
部アーキテクチャー及びブロック間相互接続方法は、一
例として以下のようになる。

【００２７】複数の半導体メモリ素子の他に、エラー分
散のためのメモリ再配置を実現するアドレス変換テーブ
ルおよび制御論理を備えた制御用チップを実装する。こ
の制御用チップは、３次元再配置可能メモリブロックの
最下位に配置する。

【００２８】個々の３次元再配置可能メモリブロックの
制御用チップは、配下の３次元再配置可能メモリブロッ
クの自己診断機能を有する。これにより、記憶装置を構
成する複数の３次元再配置可能メモリブロックの各々毎
に並列診断が可能となり、記憶装置全体としての診断処
理時間等が大きく短縮される。

【００２９】複数の半導体メモリ素子にて記憶媒体を構
成する場合、個々の半導体メモリ素子の選択（チップセ
レクト）は、たとえば複数の半導体メモリ素子にて論理
的な２分木構造を構成し、この２分木構造の根元側から
末端側へと順次実行される分岐選択によりチップセレク
トを行うための識別信号を生成するセットアップ操作を
行う。そして、このセットアップ操作の完了後は、アド
レスと識別信号により各３次元再配置可能メモリブロッ
ク内部でチップセレクト状態を認識する。

【００３０】複数の３次元再配置可能メモリブロックを
配下に持ちグローバルな制御を行う主制御ブロックは、
外部との間で授受されるデータの符号化／復号化、ある
いは冗長データの生成および記憶により、エラー訂正動
作を行う。

【００３１】３次元再配置可能メモリブロック内部のメ
モリセグメントが完全に使用できない場合、外部の工ラ
ー補償ブロックのデータに切り換える必要があり、この
ための制御論理を備える。

【００３２】アドレス変換テーブルによる方法でも、エ
ラービットが集中して所定のエラー訂正能力が確保出来
ない場合は、エラー補償用の３次元再配置可能メモリブ
ロックを使用して、エラービットが集中するメモリセグ
メントを除外する。

【００３３】記憶装置の稼働中は、常時、監視機能が動
作し、エラー訂正機能上問題があると認められた場合
は、リアルタイムでエラー補償用メモリブロックとの交
換再配置処理を実行する。また、これらは必要に応じて
履歴として記録され保守の参考とすることができる。

【００３４】また、本発明の記憶装置は、任意の回転型
記憶装置の入出力インタフェースを備え、上位装置に対
しては、任意の回転型記憶装置と等化な動作を行うよう
にして、外部装置側に特別なソフトウェアやインタフェ
ースの変更を必要とすることなく、実装可能にする。ま
た、任意の回転型記憶装置と、外形寸法やネジ孔の位置
や寸法等の外観形状が等化な筐体を用いることにより、
被取付装置側の構造を変更することなく、既存の回転型
記憶装置と容易に置換実装可能にする。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。

【００３６】図１は、本発明の一実施の形態である記憶
装置の構成の一例を示す概念図であり、図２は、その一
部をさらに詳細に例示した概念図である。

【００３７】本実施の形態では、記憶装置の一例とし
て、複数の半導体メモリ素子を記憶媒体とする半導体デ
ィスク装置を例に採って説明する。

【００３８】本実施の形態の半導体ディスク装置は、記
憶装置の全体を制御する主制御部１００と、この主制御
部１００の配下で動作する複数の３次元実装の再配置可
能メモリブロック２００（３Ｄ−ＲｅＡＭＥＭＢ）と、
エラー補償用メモリブロック３００と、を含んでいる。

【００３９】図１に例示されるように、主制御部１００
は、半導体ディスク制御用プロセッサ１０１、この半導
体ディスク制御用プロセッサ１０１にてアクセスされる
ＲＯＭ領域１０２ａおよびＲＡＭ領域１０２ｂからなる
制御メモリ部１０２、バッファ制御・誤り訂正制御用イ
ンタフェース１０３、誤り訂正部１０４、クロック・リ
セット・チップセレクト部１０５、再配置可能メモリブ
ロック２００の側のインタフェース制御を行う制御用イ
ンタフェース１０６および制御用Ｉ／Ｏブロック１０
７、外部側とのインタフェース制御を行う半導体ディス
ク専用Ｉ／Ｆブロック１０８、外部インタフェース論理
変換ブロック１０９、外部接続インタフェース部１１
０、等で構成されている。

【００４０】これらの主制御部１００の各部の構成をさ
らに詳細に説明すると以下のようになる。

【００４１】制御用Ｉ／Ｏブロック１０７は、３次元実
装の再配置可能メモリブロック２００と半導体ディスク
制御用プロセッサ１０１及び誤り訂正回路（誤り訂正部
１０４）とのインタフェースを実現する。このブロック
の主な機能は、３次元実装の再配置可能メモリブロック
２００へのリード／ライトを効率良く行うためのバッフ
ァリング、効率良いパイプライン動作を実現するタイミ
ング調整及び不良メモリセグメントに対するエラー補償
動作である。あるメモリセグメントのエラー補償動作と
は、不良メモリセグメントのデータをエラー補償用メモ
リブロック３００のデータに切り替える動作を意味す
る。

【００４２】３次元実装の再配置可能メモリブロック２
００の制御用インタフェース１０６は、半導体ディスク
制御用プロセッサ１０１と３次元実装の再配置可能メモ
リブロック２００及びエラー補償用メモリブロック３０
０とのインタフェースを実現するブロックである。半導
体ディスク制御用プロセッサ１０１は、このインタフェ
ースを通して各メモリブロックのレジスタやメモリセグ
メント単位のビット情報にアクセスする。特にメモリセ
グメント領域に対しては、指定されたアドレスブロック
に対して連続したアクセスを行う事が可能である。

【００４３】クロック・リセット・チップセレクト部１
０５は、クロック、リセット及びチップセレクト（アド
レスデコーダ）の３つの図示しないブロックから構成さ
れる。クロック回路は、半導体ディスク全体へのシステ
ムクロックの供給を行う。消費電力を抑えるために、ブ
ロック毎にクロックサイクルは可変で必要がなければク
ロックの供給を完全に停止する事も可能である。リセッ
ト回路は、半導体ディスク全体をシステムリセットした
り、部分的に回路の一部を選択的にリセットしたりする
ためにある。この回路は、パワーオンリセットも含んで
いる。リセットと初期化コマンドは、同じではなくそれ
ぞれ独立である。

【００４４】半導体ディスク制御用プロセッサ１０１
は、３次元実装の再配置可能メモリブロック２００及び
エラー補償用メモリブロック３００とそれらのインタフ
ェース回路、半導体ディスク専用Ｉ／Ｆブロック１０
８、誤り訂正部１０４等の初期設定や外部からのアクセ
スに対しての制御・調整を行う。

【００４５】半導体ディスク制御用プロセッサ１０１の
内部は、パイプライン制御方式を採用しており、分岐時
のペナルティを除けば１ＣＬＫ当たり最高４命令の同時
実行処理が可能である。内部で４命令同時実行が可能か
どうか判定するためのリソース競合チェック等の処理を
簡略化するために、命令レベルで何命令実行可能かどう
かの制御フィールドを含んでいる。外部からの割り込み
は、１６要因分サポートしており、直接割り込み処理プ
ログラムに分岐実行可能である。また、それぞれの要因
に対して独立して割り込みのマスクを行う事が可能であ
る。論理演算・算術演算は、リソースが競合しない限り
に於いて同時実行可能である。レジスタは、１６ビット
の汎用レジスタが８本あり、各種演算とアドレスポイン
タとしても使用可能である。汎用レジスタ以外には、ス
タックポインタがある。スタックメモリは、内部メモリ
でアクセスのオーバーヘッドが少なく且つバンド幅も広
いため内部リソースの競合が発生しなければ４命令同時
実行可能である。メモリ空間は、アプリケーションに応
じて選択可能な８つのメモリセグメント空間を独立して
持つ事が可能である。勿論、全て１つの空間に配置する
事も出来るし、メモリセグメントの幾つかを選択したり
共通化ささせたりする事が可能である。

【００４６】制御メモリ部１０２のＲＯＭ領域１０２ａ
は、半導体ディスク制御用プロセッサ１０１の命令プロ
グラムや初期化用パラメータや各種の制御用テーブルを
含んでいる。ＲＯＭ領域１０２ａのバンド幅は、４命令
分の９６ビットを１サイクルでフェッチ可能な構成とな
っている。

【００４７】制御メモリ部１０２のＲＡＭ領域１０２ｂ
は、スタックや各種のワーキングテーブル、外部から命
令プログラムをロードし格納しておく場所として使用さ
れる。ＲＡＭ領域１０２ｂのバンド幅は、最大４命令分
のロード・ストアを同時処理可能な構成となっている。

【００４８】半導体ディスク装置は、誤り訂正用の高速
な専用回路（誤り訂正符号器１０４ａ，誤り訂正復号器
１０４ｂ）と、入力バッファ１０４ｃ、出力バッファ１
０４ｄ、符号用バッファ１０４ｅ、復号用バッファ１０
４ｆ、等からなる誤り訂正部１０４を実装している。こ
れらのブロックと半導体ディスク制御用プロセッサ１０
１を接続するのがバッファ制御・誤り訂正制御用インタ
フェース１０３である。このインタフェースは、初期設
定時や誤り訂正エラー発生時等に使用される。

【００４９】誤り訂正専用回路（誤り訂正符号器１０４
ａ，誤り訂正復号器１０４ｂ）は、所望のサイズのメモ
リセグメントに対して２５％のエラーに対して誤り訂正
が可能なように設計されている。この専用回路は、パイ
プライン動作し５１２Ｍｂｐｓの訂正能力を持ってい
る。入出力バッファー（入力バッファ１０４ｃ、出力バ
ッファ１０４ｄ）は、半導体ディスク専用Ｉ／Ｆブロッ
ク１０８とのタイミング調整を行いパイプラインストー
ルが最小となるようにしている。同様に符号用・復号用
バッファ（符号用バッファ１０４ｅ、復号用バッファ１
０４ｆ）は、３次元実装の再配置可能メモリブロック制
御用インタフェース（制御用Ｉ／Ｏブロック１０７）と
のタイミング調整を行いパイプラインストールが最小と
なるようにしている。

【００５０】半導体ディスク専用Ｉ／Ｆブロック１０８
は、再配置可能メモリブロック２００中のデータを効率
良くアクセスするためのインタフェースブロックであ
る。このインタフェースは、半導体ディスク制御用プロ
セッサインタフェース、誤り訂正回路との入出力バッフ
ァー・インタフェース及び外部インタフェース論理変換
ブロックとのインタフェースから構成される。このイン
タフェースブロックは、タイミング調整が主な機能であ
る。さらに、この半導体ディスク専用Ｉ／Ｆブロック１
０８は、複数の半導体ディスク装置を接続して使用する
場合の専用インタフェースを提供する。この専用インタ
フェースは、通常のＳＣＳＩ等の市場規格に依存するこ
となく、複数の半導体ディスク装置間でデータの授受を
高速に行うことが可能である。たとえば、複数の半導体
ディスク装置にてＲＡＩＤシステムを構築する場合や、
大記憶容量の外部記憶装置をエミュレートする場合等に
おいて効果的に機能する。

【００５１】外部インタフェース論理変換ブロック１０
９は、ＳＣＳＩやＩＤＥ等のインタフェース論理との整
合性をとり半導体ディスク専用Ｉ／Ｆブロック１０８を
通して再配置可能メモリブロック２００中のデータをア
クセスするのが主な機能である。このためのシステムア
ーキテクチャは、コネクター部に実装されたＲＯＭより
ローディングされ、必要なインタフェースのための論理
変換機能が実現される。即ち、このブロックは、アーキ
テクチャ内蔵型の外部インタフェース論理変換ブロック
という事になる。

【００５２】外部接続インタフェース部１１０は、物理
的に外部との接続を実現するもので、たとえば通常の接
続コネクタ、赤外線通信インタフェース等からなる。

【００５３】一方、図２に例示されるように、再配置可
能メモリブロック２００は、記憶媒体として機能する複
数の半導体メモリ素子２１０および予備半導体メモリ素
子２１０ａと、これらの制御を行うブロック制御部２２
０からなる。これらの半導体メモリ素子は、たとえば、
ＤＲＡＭ、ＳＲＡＭ、一括消去型ＥＥＰＲＯＭ、強誘電
体メモリ（ＦＲＡＭ）等、任意の半導体メモリ素子を用
いることができる。

【００５４】ブロック制御部２２０は、論理アドレスか
ら物理アドレスへの変換を数クロック・サイクルで実行
するための再配置用の再配置制御テーブル２２８、外部
のエラー補償用メモリブロック３００のポインタ計算用
専用ロジック、コントロールレジスタ２２３、ステータ
スレジスタ２２５、アドレスレジスタ２２４等のレジス
タセット、ＳＤＣＰインタフェース２２２、入出力イン
タフェース、制御用ステートマシン２２１から構成され
る。再配置用の再配置制御テーブル２２８は、後述のよ
うに初期化時に設定される。

【００５５】再配置可能メモリブロック２００内部での
再配置処理とデバイスエラー管理テーブル４０１は制御
用ステートマシン２２１にて自動的に設定されるが、補
償用ポインタ管理テーブル４０２は、半導体ディスク制
御用プロセッサ１０１により設定される。内部には予備
半導体メモリ素子２１０ａが実装されているので初期設
定時のエラー発生時は可能な限り、この予備半導体メモ
リ素子２１０ａを代替記憶領域として利用するように再
配置される。即ち、内部に実装された半導体メモリ素子
２１０の中からエラー程度の悪いものを外すように設定
される。こうしてエラー程度の改善された再配置後の再
配置可能メモリブロック２００に対して、メモリセグメ
ント単位でエラーチェックを実行する。エラー訂正回路
（誤り訂正部１０４）は外部の主制御部１００にあるの
で、再配置された各半導体メモリ素子２１０のメモリセ
グメントが規定のエラー訂正能力の範囲内に収まってい
るかどうかの判断は、半導体ディスク制御用プロセッサ
１０１により設定されたコントロールレジスタ２２３中
のメモリセグメント当たりのエラービット許容値を参照
する事により実行される。許容範囲外であれば、以下の
処理が実行される。メモリセグメントが複数集まったも
のをセグメントグループと呼び、このセグメント毎にエ
ラービットがエラー訂正範囲内に収まっているかどうか
がチェックされ、各メモリセグメントに対応するデバイ
スエラー管理テーブル４０１が構築される。

【００５６】この管理テーブルは、セグメントグループ
毎に不良デバイス情報及びエラー補償用メモリブロック
３００の代替情報で構成される。メモリセグメントのエ
ラー程度が酷く外部のエラー補償用メモリブロック３０
０の代替を必要とする場合は、外部から指定されたエラ
ー補償用メモリブロック３００へのアドレスポインタを
補償用ポインタ管理テーブル４０２に格納し、そのメモ
リセグメント内のエラー補償用メモリブロック３００の
代替を必要とするメモリセグメント数を加算してこれを
ステータスレジスタ２２５に反映させる。外部にある半
導体ディスク制御用プロセッサ１０１は、この値をリー
ドし次のメモリブロックにライトする。この時、この再
配置可能メモリブロック２００内部では、同時にメモリ
セグメント毎にメモリチェックを実行し、デバイスエラ
ー管理テーブル４０１を初期化する。再配置可能メモリ
ブロック２００は、アクセスされる度にこの初期化され
たデバイスエラー管理テーブル４０１を参照し、再配置
されたメモリセグメントに対してリード／ライトを実行
する。

【００５７】ブロック制御部２２０の内部にはアドレス
比較器２２７が実装されているので、メモリセグメント
の不良がある場合には、これを検出し、エラー補償用メ
モリブロック３００へのアクセスを実現する代替アドレ
スの算出を実行する。この検出と代替アドレスの計算
は、内部に実装された専用ハードウェアで実現され数ク
ロックサイクル以内に完了する。エラー補償用メモリブ
ロック３００へのアドレスは、外部へ出力されそのアク
セスのために使用される。３次元実装の再配置可能メモ
リブロック２００は、外部から自分自身への選択を比較
レジスタ２２６とアドレス比較器２２７により行う。こ
の設定は、初期化時に行われる事になる。

【００５８】本実施の形態の場合、図４に例示されるよ
うに、再配置可能メモリブロック２００のグループが２
分木構造状に接続されているので、上位よりこれを順次
設定して行く事になる。半導体ディスク制御用プロセッ
サ１０１のクロック・リセット・チップセレクト部１０
５に設けられたアドレスデコーダにより生成されるチッ
プセレクトは、再配置可能メモリブロック２００の最上
位に位置するブロックに対して供給されこれらのブロッ
クが最初に初期設定される。その後は、上位ブロックか
ら下位ブロックに対してチップセレクトがカスケード状
に接続されているので上位側からコントロールレジスタ
２２３を通して順次設定して行く事になる。従ってこの
初期設定が完了する迄は、アドレス比較器２２７は作動
しない。これにより、通常のフラットに再配置可能メモ
リブロック２００を接続する方式に比べて、その配線コ
ストを低く抑える事が可能となっている。再配置可能メ
モリブロック２００内部の制御用ステートマシン２２１
は、３次元実装の再配置可能メモリブロック２００に使
用される半導体メモリ素子２１０の種類とそのアクセス
スピードに応じてリード／ライトのタイミング調整を行
う。

【００５９】エラー補償用メモリブロック３００は、３
次元実装の再配置可能メモリブロック２００内部の再配
置処理では回避不能なエラーを救済するように機能す
る。即ち、３次元実装の再配置可能メモリブロック２０
０内部のメモリセグメントのエラー程度が酷い場合は、
これを代替するためのアドレスが出力されエラー補償用
メモリブロック３００をアクセスするためのアドレスと
して使用される。その構造は、通常の３次元実装の再配
置可能メモリブロック２００と同様であり、違いは使用
される半導体メモリが良品或いは確実にエラー訂正回路
の能力を超えない程度の不良程度の良いデバイスを使用
している点である。このエラー補償用メモリブロック３
００は、後述のように追加・削除が容易であり、工場出
荷時には品質保証を行えるのに必要十分な容量しか実装
しなくて済むような構成となっている。これにより、無
駄なコストを抑える事が可能となっている。通常は、最
大容量を実装し、初期設定完了後不要なエラー補償用メ
モリブロック３００を外す事になる。また仮に、経時変
化により、半導体ディスク装置内部の３次元実装の再配
置可能メモリブロック２００の一部が不良となりその時
点で実装されているエラー補償用メモリブロック３００
ではエラー救済が不可な場合、このエラー補償用メモリ
ブロック３００を追加する事で継続的使用が可能とな
る。

【００６０】次に、上述のような構成の本実施の形態の
半導体ディスク装置における再配置制御テーブル２２８
とその制御方法の一例について説明する。

【００６１】本実施の形態の半導体ディスク装置は、内
部の再配置可能メモリブロック２００の状態を把握し内
部のエラー訂正回路（誤り訂正部１０４）の訂正限界を
超えないようにエラー程度に応じてセグメント化された
メモリ領域の交換を行ったり、エラー補償用メモリブロ
ック３００への再マッピングを行うための再配置制御テ
ーブル２２８を有している。この再配置制御テーブル２
２８は、工場出荷時と製品形態にもよるが電源投入時或
いはシステム初期化時に、１つの半導体ディスク装置に
実装された全てのメモリセルをチェックした後、内部の
エラー訂正回路の性能が最大に引き出されるように設定
される。この設定は、内部の半導体メモリ素子２１０に
エラーが全く無い場合は、半導体ディスク専用Ｉ／Ｆブ
ロック１０８を通して外部からアクセス要求される論理
アドレスが、そのまま内部メモリをアクセスするための
物理アドレスと１対１に対応する。また、内部のメモリ
セルが全て有効である事が記憶される。逆に、メモリセ
ル不良情報や論理アドレス／物理アドレス変換情報は、
不要となり一切記憶されない。内部にメモリセル不良が
ある場合は、その程度と不良領域の分布状態に応じて大
きく２つに分類される。

【００６２】内部のメモリセル不良が比較的軽度であ
り、内部のエラー訂正回路の訂正限界を超えていない
か、不良の半導体メモリ素子２１０の特定のメモリ領域
を内部の予備半導体メモリ素子２１０ａのそれと交換す
る事により簡単にエラー訂正が可能となる場合は、この
切り換え情報のみを記憶する。即ち、３次元実装の再配
置可能メモリブロック２００中の最も不良程度の高い領
域をセグメント単位で外すための情報が記憶される。

【００６３】内部のメモリセル不良が重度であり、不良
メモリセルの分布状態も最悪で内部のエラー訂正回路の
訂正限界を超えており、内部の予備半導体メモリ素子２
１０ａへのセグメント単位での切り替え程度では、エラ
ー訂正が有効とならない場合は、その重度のエラーを有
するメモリセルに対して完全に良品のエラー補償用メモ
リブロック３００を割り当てる。結果的に、エラー訂正
回路の訂正限界の範囲内に収まるように、重度不良メモ
リセルへのアクセスを禁止し、エラー補償用メモリブロ
ック３００へのアドレス切り換えを行うための情報をこ
の再配置制御テーブル２２８に記憶する事になる。この
ような再配置制御テーブル２２８は、以下に例示される
二つのデバイスエラー管理テーブル４０１および補償用
ポインタ管理テーブル４０２にて実現することができ
る。

【００６４】デバイスエラー管理テーブル４０１は、２
つの情報を管理する。１つは、３次元実装の再配置可能
メモリブロック２００内のメモリセグメントの不良程度
が大きく予備半導体メモリ素子２１０ａでは代替不可で
ある事を示す情報である。もう１つは、３次元実装の再
配置可能メモリブロック２００内のメモリセグメントの
不良程度が小さく内部の半導体メモリ素子２１０の再配
置によりエラー訂正が可能な場合に、どの半導体メモリ
素子２１０を未使用とするかを決定するために必要な情
報である。即ち、１つの３次元実装の再配置可能メモリ
ブロック２００は、１デバイス分の冗長度（一つの予備
半導体メモリ素子２１０ａ）を有しており管理上の最小
単位であるメモリセグメント毎に、最悪値を持つデバイ
ス領域がこのメモリブロックから外される事になる。

【００６５】より具体的には、一例として、図３に例示
されるように、個々の再配置可能メモリブロック２００
内に実装された複数の半導体メモリ素子２１０の全記憶
空間を所定のサイズに分割して構成される複数のメモリ
セグメントの各々毎に、当該図３に例示される各意味を
持つフラグ４０１ａと、当該再配置可能メモリブロック
２００内におけるエラーのメモリセグメントの相対位置
（順番）を示すオフセット４０１ｂを持たせ、個々のメ
モリセグメントにアクセスが発生した時に、不良レベル
に応じて、当該セグメントに対応するエントリを参照し
て予備半導体メモリ素子２１０ａを使用するか、外部の
エラー補償用メモリブロック３００にアクセスするかが
決定される。外部のエラー補償用メモリブロック３００
にアクセスする場合には、後述のようにオフセット４０
１ｂが使用される。

【００６６】補償用ポインタ管理テーブル４０２は、複
数の再配置可能メモリブロック２００の各々に発生した
複数の不良セグメントの先頭の不良セグメントに対応し
て設定されたエラー補償用メモリブロック３００におけ
る代替領域を指すポインタ情報４０２ａが各エントリに
格納されている。

【００６７】すなわち、補償用ポインタ管理テーブル４
０２の１つのポインタは、この一つの再配置可能メモリ
ブロック２００の先頭の不良セグメントの代替領域に対
応するエラー補償用メモリブロック３００の連続するメ
モリセグメント領域の最初の開始位置を指す。従って、
各再配置可能メモリブロック２００に対応する先頭以外
の不良メモリセグメントの代替アドレスは、補償用ポイ
ンタ管理テーブル４０２内の当該再配置可能メモリブロ
ック２００に対応するエントリのポインタ情報４０２ａ
に、デバイスエラー管理テーブル４０１におけるエラー
のメモリセグメントのオフセット４０１ｂを加算する事
により求める事が可能である。これは、内部の専用ハー
ドウェアにより高速実行される。

【００６８】以上のような構成の本実施の形態の半導体
ディスク装置における上述の各種テーブルの初期化およ
びそれを用いた制御は一例として以下のように行われ
る。

【００６９】半導体ディスク装置の初期化は、外部から
のコマンド或いはスイッチにより実行される。これは、
半導体ディスク装置内部の３次元実装の再配置可能メモ
リブロック２００の全部に対して同時に通達される。各
再配置可能メモリブロック２００は、外部より初期化コ
マンドを受け取ると最初に内部に３次元実装された半導
体メモリ素子２１０および予備半導体メモリ素子２１０
ａのチェックを実行する。チェックの単位は、メモリセ
グメントのサイズ単位である。この最小のメモリセグメ
ントの１つに対して最もエラー状態の悪いデバイスのメ
モリセグント領域が排除される。これは、全てのメモリ
セグメントに対して実行される。即ち、メモリセグメン
ト単位毎に、３次元実装の再配置可能メモリブロック２
００の全記憶空間に対して予備半導体メモリ素子２１０
ａを含めたメモリ素子の中から最悪のものを排除する形
で最適配置される。３次元実装の再配置可能メモリブロ
ック２００内のメモリセグメントの不良程度が大きく予
備半導体メモリ素子２１０ａでの代替が不可である場合
は、その再配置不能メモリセグメント領域に対して外部
のエラー補償用メモリブロック３００にその領域を割り
当てる。この時、該当する再配置不能メモリセグメント
は、全て外部のエラー補償用メモリブロック３００に割
り当てられるため、内部のメモリデバイスは予備用も含
めて一切使用されない。再配置不能メモリセグメントが
発生すると、このメモリセグメントに対応するデバイス
エラー管理テーブル４０１のオフセット４０１ｂがイン
クリメントされるとともに、フラグ４０１ａが当該状態
を示すように設定される。

【００７０】補償用ポインタ管理テーブル４０２のポイ
ンタ情報４０２ａは、外部より与えられる値で、各再配
置可能メモリブロック２００内の最初のエラーのメモリ
セグメントに対応するエラー補償用メモリブロック３０
０中の再配置位置を示している。従って、それ以後の各
再配置可能メモリブロック２００内の再配置不能メモリ
セグメントは、このポインタ情報４０２ａの指す位置以
降に順番に連続して配置される事になる。

【００７１】すなわち、３次元実装の再配置可能メモリ
ブロック２００の各々の制御用ステートマシン２２１
は、自再配置可能メモリブロック２００内で発生した再
配置不能のメモリセグメントの数をカウントアップし、
エラーのメモリセグメントのオフセット４０１ｂに記録
するとともに、最後のオフセット４０１ｂを外部から設
定されたポインタ情報４０２ａに加算した値をコントロ
ールレジスタ２２３に記憶する。半導体ディスク制御用
プロセッサ１０１は、この加算結果をコントロールレジ
スタ２２３からリードし次の３次元実装の再配置可能メ
モリブロック２００に渡す。実際のメモリチェック及び
再配置処理は、各再配置可能メモリブロック２００とも
同時に並列実行されるので半導体ディスク制御用プロセ
ッサ１０１から見れば、単にレジスタのリード・ライト
動作を再配置可能メモリブロック２００毎に行っている
だけのように見える。

【００７２】このような、初期化処理により複数の再配
置可能メモリブロック２００の各々を構成する複数の半
導体メモリ素子２１０のエラー領域を避けて、正常な記
憶領域のみを選択的に的確に使用するアクセスが可能に
なる。また、エラー補償用メモリブロック３００の代替
領域にアクセスするためのポインタ情報４０２ａは、再
配置可能メモリブロック２００の各々毎に、当該再配置
可能メモリブロック２００内の先頭のエラーメモリセグ
メントに対応するもののみを保持すればよく、この先頭
のポインタ情報４０２ａにオフセット４０１ｂを加算す
ることで代替領域を求めることができるため、代替領域
への切り替えのためのポインタ情報４０２ａの記憶に必
要なテーブル容量を少なくすることができる、という利
点がある。

【００７３】なお、上述の説明では、外部から半導体デ
ィスク装置に入力される論理アドレスに対して、内部の
再配置可能メモリブロック２００内の物理アドレスを対
応付ける制御方法を説明したが、これに限らず、図１３
に例示されるように、外部から入力される所定の長さの
データブロックを半導体ディスク装置内の記憶空間に意
図的に不連続に分散させて格納する、いわゆるインター
リーブ技術を用いてもよい。

【００７４】すなわち、図１３の例では、たとえば通常
の回転型記憶装置に対して上位装置からシリンダ番号／
ヘッド番号／セクタ番号にてアクセスされる半導体ディ
スク装置において、セクタを複数に分割したブロックに
付与されたセクタ内ブロック番号にて、複数の再配置可
能メモリブロック２００の一つを選択し、ヘッド番号：
セクタ番号にて、再配置可能メモリブロック２００内の
半導体メモリ素子２１０の一つを選択し、さらに、半導
体メモリ素子２１０内の記憶空間を当該ブロック単位に
分割したセグメントの一つをシリンダ番号にて選択する
ことにより、特定の１セクタのデータ（たとえば５１２
バイト）が複数に分割かつ分散されて複数の再配置可能
メモリブロック２００に格納されるようにしている。

【００７５】この場合には、データの分散により、稼働
中に半導体メモリ素子２１０の記憶領域のバーストエラ
ー等が発生しても、エラー訂正技術により救済不能にな
る確率が小さくなり、データ喪失を最小限に止めること
が可能になる。

【００７６】次に、本実施の形態の記憶装置における実
装形態の一例を説明する。

【００７７】図５は、本実施の形態の記憶装置における
実装形態の一例を示す斜視図である。基板５００の上に
は、複数の３次元実装の再配置可能メモリブロック２０
０及びエラー補償用メモリブロック３００と、全体を制
御する主制御部１００を構成する１チップ構成の論理回
路が実装されている。

【００７８】３次元実装の再配置可能メモリブロック２
００は、厚さ方向に積層された複数の半導体メモリ素子
２１０および予備半導体メモリ素子２１０ａと、これら
を制御する独立なチップからなるブロック制御部２２０
で構成されている。

【００７９】ブロック制御部２２０のチップは、図６に
例示されるように半導体メモリ素子２１０および予備半
導体メモリ素子２１０ａからなる積層構造の最下層に配
置されてもよいし、あるいは、図７に例示されるよう
に、対応する半導体メモリ素子２１０および予備半導体
メモリ素子２１０ａからなる積層構造の基板５００に対
する配置領域の裏面側に別に配置する構成としてもよ
い。

【００８０】図８は、本実施の形態の半導体ディスク装
置を、回転型記憶装置として所望の情報処理機器に組み
込む場合の形態の一例を示す一部破断斜視図である。こ
の場合、図５に例示される実装構造を、所望の回転型記
憶装置の市場規格に合致した外形寸法を有する装置筐体
１０に収納したものである。装置筐体１０には、ＳＣＳ
ＩやＩＤＥ等の接続インタフェース規格に対応したコネ
クタ１１が設けられており、半導体ディスク装置の主制
御部１００は所望の回転型記憶装置のインタフェースの
エミュレーションする。これにより、そのまま、たとえ
ば既存の磁気ディスク装置等の回転型記憶装置と置換し
て装着することが可能である。これにより利用者は、装
置筐体１０の内部を全く意識する必要はない。

【００８１】図９は、本実施の形態の半導体ディスク装
置を、市場規格の一つであるＰＣカードに実装して所望
の情報処理機器に組み込む場合の形態の一例を示す一部
破断斜視図である。この場合、図５に例示される本実施
の形態の半導体ディスク装置の実装構造を、規格寸法の
ＰＣカード２０の内部に組み込まれている。ＰＣカード
２０のコネクタ２１は、所望の形態型情報処理機器のカ
ードスロットに装填されて、インタフェースのエミュレ
ーションにより、たとえば高速な磁気ディスク装置とし
て機能する。

【００８２】図１０は、いわゆるＳＩＭＭあるいはＤＩ
ＭＭ等のメモリカードとしての実装形態を示す斜視図で
ある。この場合、本実施の形態の記憶装置の主制御部１
００、３次元実装の再配置可能メモリブロック２００、
およびエラー補償用メモリブロック３００は、カード基
板３０の上に実装される。カード基板３０の一側端に
は、コネクタ３１が形成され、所望の情報処理機器に装
着される。

【００８３】次に、図１１および図１２のフローチャー
トを参照して、上述のような本実施の形態の半導体ディ
スク装置の製造方法の一例について説明する。

【００８４】本実施の形態の場合、３次元実装の再配置
可能メモリブロック２００を構成する半導体メモリ素子
２１０および予備半導体メモリ素子２１０ａとしては、
以下のようにして、通常は製品として市場に出ない、不
良の半導体メモリ素子を用いる。

【００８５】すなわち、まず、周知のウェハプロセス等
にて、複数の半導体メモリ素子をウェハ上に一括して形
成する（ステップＳ１）。

【００８６】次に、ウェハ上に形成された複数の半導体
メモリ素子の各々について、たとえばプローブ等の方法
で機能試験を行い、市場に製品として出荷可能な良品を
選別するとともに、すべての半導体メモリ素子について
試験結果を収集する（ステップＳ２）。

【００８７】次に、ウェハを格子上に切断するダイシン
グによってウェハ上の半導体メモリ素子を個別に分離す
る（ステップＳ３）。

【００８８】次に、ステップＳ２の試験で良品と判定さ
れた半導体メモリ素子を選択的にピックアップする（ス
テップＳ４）。

【００８９】ここでピックアップされた良品は、チップ
組立工程にて、周知のリード端子の形成工程や封止工程
等を経て出荷形態にされ（ステップＳ１２）、さらに、
エージング等の最終検査を行い（ステップＳ１３）、そ
の後、良品の半導体メモリ製品として出荷される（ステ
ップＳ１４）。

【００９０】ここで、従来の製造プロセスでは、ステッ
プＳ４にて良品のピックアップが完了したウェハ上に残
された不良の半導体メモリ素子は廃棄されていたが、本
実施の形態の製造工程では、従来では廃棄されていたこ
れらの不良の半導体メモリ素子を利用して記憶媒体を構
築する。

【００９１】すなわち、まず、良品のピックアップが完
了したウェハ上から、前述のステップＳ２の試験結果に
基づいて、本実施の形態の記憶装置の記憶媒体として利
用可能な二次良品の半導体メモリ素子をピックアップす
る（ステップＳ５）。ここでいう二次良品とは、記憶領
域の一部に、単体製品の所定の仕様の記憶容量を満たさ
ない程度の不良領域が存在するが、他の領域にはデータ
の記録／再生が可能な程度の欠陥状態にある半導体メモ
リ素子をいう。このような二次良品の半導体メモリ素子
は、従来では単なる不良品として廃棄されていたもので
あり、そのままの状態では、調達コストは無に等しい。

【００９２】次に、ピックアップされた二次良品の半導
体メモリ素子を、半導体メモリ素子２１０および予備半
導体メモリ素子２１０ａとして用いることにより、図５
に例示された３次元実装の再配置可能メモリブロック２
００を構成し（ステップＳ６）、基板５００に実装する
とともに、再配置可能メモリブロック２００のブロック
制御部２２０を構成するチップ、および主制御部１００
を構成するチップも同時に実装して半導体ディスク装置
を構築する（ステップＳ７）。

【００９３】さらに、半導体ディスク装置の基板５００
に、再配置可能メモリブロック２００の欠陥領域を救済
するためのエラー補償用メモリブロック３００を実装す
る（ステップＳ８）。この時、エラー補償用メモリブロ
ック３００の記憶容量に余裕を見て多めに実装してお
き、後述の試験結果に応じて余剰のエラー補償用メモリ
ブロック３００を取り外す。このエラー補償用メモリブ
ロック３００としては、たとえば、上述のステップＳ１
２〜Ｓ１４にて製造された良品の半導体メモリ製品を用
いることができる。

【００９４】次に、図１２に例示されるような初期化処
理により、複数の再配置可能メモリブロック２００の各
々を並列動作させて、個々の再配置可能メモリブロック
２００毎に、エラー領域の検出および記憶領域の物理的
／論理的な再配置を実行する（ステップＳ９）。

【００９５】この後、半導体ディスク装置の基板５００
から、余剰のエラー補償用メモリブロック３００を取り
外し（ステップＳ１０）、半導体ディスク装置を出荷す
る（ステップＳ１１）。

【００９６】次に、図１２に例示される複数の再配置可
能メモリブロック２００の初期化処理の一例について説
明する。

【００９７】再配置可能メモリブロック２００では、ま
ず、チェック対象のメモリセグメント領域を選択し（ス
テップＳ２１）、当該メモリセグメント領域の不良レベ
ルが、主制御部１００における誤り訂正部１０４の誤り
訂正能力を越える致命的なものか否かを調べ（ステップ
Ｓ２２）、代替用のエラー補償用メモリブロック３００
のメモリセグメントの割り当てが必要か否かを判定する
（ステップＳ２３）。

【００９８】代替領域の割り当てが必要と判定された場
合には、当該メモリセグメントを、エラー補償用メモリ
ブロック３００内のメモリセグメントに割り当てる（ス
テップＳ２４）。

【００９９】その後、エラーレベルの試験結果や割り当
て結果等に応じて、補償用ポインタ管理テーブル４０２
の更新（ステップＳ２５）、デバイスエラー管理テーブ
ル４０１の更新（ステップＳ２６）を行う。

【０１００】この操作を、再配置可能メモリブロック２
００内のチェック対象のすべてのメモリセグメント領域
について実行する（ステップＳ２７）。

【０１０１】なお、この図１２に例示される初期化処理
は、製造時に限らず、半導体ディスク装置の出荷後の任
意の契機にて実行することができる。

【０１０２】以上説明したように、本実施の形態の記憶
装置およびその制御方法ならびに記憶装置の製造方法に
よれば、エラー訂正技術および記憶領域の再配置技術を
用いることにより、従来では廃棄されていた不良の半導
体メモリ素子を用いて記憶媒体を構築できるので、機械
的な動作を全く必要としない半導体メモリ素子を記憶媒
体とし、高速かつ大容量で、耐衝撃性に優れ、信頼性の
高い長寿命の半導体ディスク装置を極めて安価に製造す
ることが可能となる。すなわち、現行の磁気ディスク装
置等の回転型記憶装置に対して充分な競争力を有するビ
ット当たりコストを実現でき、既存の回転型記憶装置に
コスト的に対抗しうる市場性の良好な半導体ディスク装
置を実現することができる。

【０１０３】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【０１０４】たとえば、半導体メモリ素子の実装方法と
しては、上述の実施の形態に例示された積層構造に限ら
ず、任意実装形態を採用するこが可能である。

【０１０５】

【発明の効果】本発明の記憶装置およびその制御方法に
よれば、半導体メモリ素子を記憶媒体とする安価で信頼
性の高い記憶装置を実現することができる、という効果
が得られる。

【０１０６】本発明の記憶装置およびその制御方法によ
れば、機械的な動作を必要とすることなく、高速なアク
セスができる、という効果が得られる。

【０１０７】本発明の記憶装置およびその制御方法によ
れば、機械的な動作を行う機構部品の駆動に必要な消費
電力を無くして、消費電力を低減することができる、と
いう効果が得られる。

【０１０８】本発明の記憶装置およびその制御方法によ
れば、機械的な動作を必要とすることなく、高い信頼性
および長寿命を実現することができる、という効果が得
られる。

【０１０９】本発明の記憶装置およびその制御方法によ
れば、機械的な動作を伴う構成部品等を必要とすること
なく、小型化および形状設計の自由度を向上させること
ができる、という効果が得られる。

【０１１０】本発明の記憶装置およびその制御方法によ
れば、機械的な衝撃等に影響されることなく、設置や取
扱の自由度を高くできる、という効果が得られる。

【０１１１】本発明の記憶装置およびその制御方法によ
れば、半導体メモリ素子の記憶媒体の大記憶容量を実現
することが可能な記憶装置およびその制御技術を提供す
ることにある。

【０１１２】本発明の記憶装置の製造方法によれば、安
価に、半導体メモリ素子を記憶媒体とする記憶装置の大
記憶容量化を実現することができる、という効果が得ら
れる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である記憶装置の構成の
一例を示す概念図である。

【図２】本発明の一実施の形態である記憶装置の一部を
さらに詳細に例示した概念図である。

【図３】本発明の一実施の形態である記憶装置において
用いられる制御情報の一例を示す概念図である。

【図４】本発明の一実施の形態である記憶装置における
半導体メモリ素子のチップセレクト方法の一例を示す概
念図である。

【図５】本発明の一実施の形態である記憶装置における
実装形態の一例を示す斜視図である。

【図６】本発明の一実施の形態である記憶装置を構成す
る再配置可能メモリブロックの実装例を示す斜視図であ
る。

【図７】本発明の一実施の形態である記憶装置を構成す
る再配置可能メモリブロックの実装例を示す斜視図であ
る。

【図８】本発明の一実施の形態である半導体ディスク装
置を、回転型記憶装置として所望の情報処理機器に組み
込む場合の形態の一例を示す一部破断斜視図である。

【図９】本発明の一実施の形態である半導体ディスク装
置を、市場規格の一つであるＰＣカードに実装して所望
の情報処理機器に組み込む場合の形態の一例を示す一部
破断斜視図である。

【図１０】本発明の一実施の形態である半導体ディスク
装置の、ＳＩＭＭあるいはＤＩＭＭ等のメモリカードと
しての実装形態を示す斜視図である。

【図１１】本発明の一実施の形態である半導体ディスク
装置の製造方法の一例を示すフローチャートである。

【図１２】本発明の一実施の形態である半導体ディスク
装置の製造方法の一例を示すフローチャートである。

【図１３】本発明の一実施の形態である半導体ディスク
装置の制御方法の一例を示す概念図である。

【符号の説明】

１０装置筐体１１コネクタ２０ＰＣカード２１コネクタ３０カード基板３１コネクタ１００主制御部１０１半導体ディスク制御用プロセッサ１０２制御メモリ部１０２ａＲＯＭ領域１０２ｂＲＡＭ領域１０３バッファ制御・誤り訂正制御用インタフェース１０４誤り訂正部１０４ａ誤り訂正符号器１０４ｂ誤り訂正復号器１０４ｃ入力バッファ１０４ｄ出力バッファ１０４ｅ符号用バッファ１０４ｆ復号用バッファ１０５クロック・リセット・チップセレクト部１０６制御用インタフェース１０７制御用Ｉ／Ｏブロック１０８半導体ディスク専用Ｉ／Ｆブロック１０９外部インタフェース論理変換ブロック１１０外部接続インタフェース部２００再配置可能メモリブロック２１０半導体メモリ素子２１０ａ予備半導体メモリ素子２２０ブロック制御部２２１制御用ステートマシン２２２ＳＤＣＰインタフェース２２３コントロールレジスタ２２４アドレスレジスタ２２５ステータスレジスタ２２６比較レジスタ２２７アドレス比較器２２８再配置制御テーブル３００エラー補償用メモリブロック４０１デバイスエラー管理テーブル４０１ａフラグ４０１ｂオフセット４０２補償用ポインタ管理テーブル４０２ａポインタ情報５００基板

Claims

【特許請求の範囲】

【請求項１】記憶媒体として複数の半導体メモリ素子
を備えた記憶装置の制御方法であって、個々の前記半導
体メモリ素子における所望の論理的または物理的な単位
記憶領域毎のエラーレベルを判別し、前記エラーレベル
が所定の規定レベルよりも劣る前記単位記憶領域を避け
て前記半導体メモリ素子に対するデータの書き込みおよ
び読み出しの少なくとも一方を実行することを特徴とす
る記憶装置の制御方法。
【請求項２】請求項１記載の記憶装置の制御方法にお
いて、各々が、複数の前記半導体メモリ素子を含む複数
の素子ブロックを構成し、前記素子ブロック内に属する
前記半導体メモリ素子における所望の論理的または物理
的な単位記憶領域毎のエラーレベルを判別する操作、お
よび前記エラーレベルが所定の規定レベルよりも劣る前
記単位記憶領域を避けて前記半導体メモリ素子に対する
データの書き込みおよび読み出しの少なくとも一方を実
行する操作を、複数の前記素子ブロック単位に並行して
実行することを特徴とする記憶装置。
【請求項３】請求項１または２記載の記憶装置の制御
方法において、前記半導体メモリ素子に書き込まれるデ
ータの符号化および前記半導体メモリ素子から読み出さ
れる前記データの復号化によるエラー訂正を実行すると
ともに、前記規定レベルは前記エラー訂正によるエラー
訂正能力に応じて決定され、前記エラー訂正能力を越え
る前記エラーレベルの前記単位記憶領域を避けて前記半
導体メモリ素子に対するデータの書き込みおよび読み出
しの少なくとも一方を実行することを特徴とする記憶装
置の制御方法。
【請求項４】請求項１，２または３記載の記憶装置の
制御方法において、前記半導体メモリ素子の他に、冗長
な半導体メモリ素子および正常な動作が保証された補償
用記憶手段を備え、必要に応じて前記エラー訂正能力で
救済できない前記単位記憶領域を、まず冗長な前記半導
体メモリ素子の記憶領域で代替し、さらに冗長な前記半
導体メモリ素子でも救済できない場合には、前記補償用
記憶手段の記憶領域にて代替させることを特徴とする記
憶装置の制御方法。
【請求項５】請求項１，２，３または４記載の記憶装
置の制御方法において、複数の前記半導体メモリ素子に
て、上位側から下位側に各階層に属する前記半導体メモ
リ素子の数が増加する論理的な階層構造を形成し、個々
の前記半導体メモリ素子を選択するチップセレクト操作
が、上位の前記階層から下位の前記階層に向かって順次
行われることを特徴とする記憶装置の制御方法。
【請求項６】請求項１，２，３，４または５記載の記
憶装置の制御方法において、外部との間で授受される任
意のサイズの連続したデータブロックを、インターリー
ブによって複数の前記半導体メモリ素子の各々に分散し
て格納することを特徴とする記憶装置の制御方法。
【請求項７】請求項１，２，３，４，５または６記載
の記憶装置の制御方法において、所望の回転型記憶媒体
を備えた任意の回転型記憶装置の入出力インタフェース
をエミュレーションし、外部に対して任意の前記回転型
記憶装置として振る舞うようにしたことを特徴とする記
憶装置の制御方法。
【請求項８】複数の半導体メモリ素子と、個々の前記
半導体メモリ素子における所望の論理的または物理的な
単位記憶領域毎のエラーレベルを判別し、前記エラーレ
ベルが所定の規定レベルよりも劣る前記単位記憶領域を
避けて前記半導体メモリ素子に対するデータの書き込み
および読み出しの少なくとも一方を実行するアクセス制
御手段とを備えたことを特徴とする記憶装置。
【請求項９】請求項８記載の記憶装置において、複数
の前記半導体メモリ素子を所望の数だけ厚さ方向に積層
してなる複数の素子ブロックを構成し、個々の前記素子
ブロック単位に前記アクセス制御手段を備え、前記素子
ブロック内に属する前記半導体メモリ素子における所望
の論理的または物理的な単位記憶領域毎のエラーレベル
を判別する操作、および前記エラーレベルが所定の規定
レベルよりも劣る前記単位記憶領域を避けて前記半導体
メモリ素子に対するデータの書き込みおよび読み出しの
少なくとも一方を実行する操作が、複数の前記素子ブロ
ック単位に並行して実行されるようにしたことを特徴と
する記憶装置。
【請求項１０】請求項８または９記載の記憶装置にお
いて、前記半導体メモリ素子に書き込まれるデータの符
号化および前記半導体メモリ素子から読み出される前記
データの復号化によるエラー訂正を実行するエラー訂正
手段を備え、前記規定レベルは前記エラー訂正における
エラー訂正能力に応じて決定され、前記エラー訂正能力
を越える前記エラーレベルの前記単位記憶領域を避けて
前記半導体メモリ素子に対するデータの書き込みおよび
読み出しの少なくとも一方が実行されることを特徴とす
る記憶装置。
【請求項１１】請求項８，９または１０記載の記憶装
置において、前記半導体メモリ素子の他に、冗長な半導
体メモリ素子および正常な動作が保証された補償用記憶
手段を備え、必要に応じて前記エラー訂正能力で救済で
きない前記単位記憶領域を、まず冗長な前記半導体メモ
リ素子の記憶領域で代替し、さらに冗長な前記半導体メ
モリ素子でも救済できない場合には、前記補償用記憶手
段の記憶領域にて代替させることを特徴とする記憶装
置。
【請求項１２】請求項８，９，１０または１１記載の
記憶装置において、複数の前記半導体メモリ素子にて、
上位側から下位側に各階層に属する前記半導体メモリ素
子の数が増加する論理的な階層構造が形成され、個々の
前記半導体メモリ素子を選択するチップセレクト操作
を、上位の前記階層から下位の前記階層に向かって順次
行うチップセレクト手段を備えたことを特徴とする記憶
装置。
【請求項１３】請求項８，９，１０，１１または１２
記載の記憶装置において、外部との間で授受される任意
のサイズの連続したデータブロックが、インターリーブ
によって複数の前記半導体メモリ素子の各々に分散して
格納されることを特徴とする記憶装置。
【請求項１４】請求項８，９，１０，１１，１２また
は１３記載の記憶装置において、所望の回転型記憶媒体
を備えた任意の回転型記憶装置の入出力インタフェース
をエミュレーションするエミュレーション手段を備え、
外部に対して任意の前記回転型記憶装置として動作する
ことを特徴とする記憶装置。
【請求項１５】請求項８，９，１０，１１，１２，１
３または１４記載の記憶装置において、所望の回転型記
憶媒体を備えた任意の回転型記憶装置と等化な形状の筐
体を備え、任意の被装着装置に対して、前記回転型記憶
装置として、そのまま置換実装可能なことを特徴とする
記憶装置。
【請求項１６】ウェハプロセスにて複数の半導体メモ
リ素子を製作する工程と、複数の前記半導体メモリ素子から、当該半導体メモリ素
子の製品仕様に応じた容量の記憶領域に対する正常なア
クセスが可能な良品を選別する工程と、前記半導体メモリ素子の製品仕様に応じた容量の記憶領
域の一部に対する正常なアクセスが可能な二次良品を選
別する工程と、前記二次良品として選別された複数の前記半導体メモリ
素子にて記憶媒体を構成する工程と、前記記憶媒体を構成する個々の前記半導体メモリ素子に
おける所望の論理的または物理的な単位記憶領域毎のエ
ラーレベルを判別し、前記エラーレベルが所定の規定レ
ベルよりも劣る前記単位記憶領域を避けて前記半導体メ
モリ素子に対するデータの書き込みおよび読み出しの少
なくとも一方を実行するアクセス制御手段を実装する工
程と、を含むことを特徴とする記憶装置の製造方法。