JP2012515988A - 誤り領域を管理するためのメモリ装置及び方法 - Google Patents

誤り領域を管理するためのメモリ装置及び方法 Download PDF

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Abstract

積層メモリダイ及びロジックダイを含むメモリ装置及び方法が記載される。記載される方法及び装置は、積層メモリダイを再分配し、メモリマップ内に新たな区画を格納することを提供する方法及び装置を含む。選択された構成に再分配することにより、メモリ装置の残りに影響を与えることなく、メモリの部分を利用から除外することができる。追加の装置、システム、及び方法が開示される。
【選択図】図３

Description

本特許出願は、２００９年１月２３日に出願され、本明細書に参照により組み込まれている米国出願第１２／３５９，０１４号の優先権の利益を主張する。
本発明に記載される様々な実施形態は、半導体メモリに関連する装置、システム、及び方法に関する。
マイクロプロセッサ技術は、半導体メモリ技術の進度よりも速い進度で発展している。結果として、最新のホストプロセッサと、前記プロセッサが命令及びデータを受信するように組み合わされる半導体メモリ副システムとの間には、性能の不整合が存在する場合が多い。例えば、幾つかの最上位のサーバは、メモリ要求の応答を待っている４つのクロックサイクルのうちの３つのクロックサイクルを待機状態にすることが予想される。
加えて、ソフトウェアアプリケーション及び操作システム技術の発展は、プロセッサコア及びスレッドの数が増加し続けるにつれて、高密度メモリ下位システムへの要求が増している。しかしながら、現在技術のメモリ下位システムは、性能と密度との間の折衷案であることが多い。より高い帯域幅は、電子デバイス技術合同協議会（ＪＥＤＥＣ）の電気的仕様を超えずにシステム内に接続される場合がある、メモリカード又はモジュールの数を限定する場合がある。
デュアルデータレート（ＤＤＲ）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等のＪＥＤＥＣインターフェース規格への拡張は、提案されているが、一般に、将来予想されるメモリ帯域幅及び密度に関して不十分であると見られる場合がある。弱点として、メモリ電源の最適化に欠くことと、ホストプロセッサとメモリ下位システムとの間のインターフェースが１つしかないことが挙げられる。後者の弱点により、プロセッサ及び／又はメモリ技術が変更される場合、インターフェースを再設計する必要があり得る。
本発明の実施形態によるメモリシステムのブロック図である。 本発明の実施形態によるロジックダイを有する積層ダイ３次元メモリの切り取り概念図である。 本発明の実施形態によるメモリ保管庫コントローラ及び関連モジュールのメモリブロック図である。 本発明の実施形態によるメモリ装置を操作する方法の流れ図である。 本発明の実施形態によるメモリ装置を作製する方法の流れ図である。 本発明の実施形態による情報処理システムのブロック図である。
本発明の以下の発明を実施するための形態では、本明細書の一部を成し、本発明が実施されてもよい具体的な実施形態が説明として示される、付属の図面を参照する。これらの実施形態は、当業者が本発明を実施することができる程度に十分に詳しく記載される。他の実施形態が、利用される場合があり、構造上の、論理上の、及び電気的な変更が行われる場合がある。
図１は、本発明の様々な例示的実施形態によるメモリ装置１００のブロック図を含む。メモリ装置１００は、１つ以上の発信元装置及び／又は宛先装置（例えば、１つ以上のプロセッサ）と一組の積層アレイメモリ「保管庫（ｖａｕｌｔ）」１１０との間の命令、アドレス、及び／又はデータの複数の外向き及び／又は内向きの流れを実質的に同時に送信するように動作する。その結果、メモリシステム密度、帯域幅、並列化、及びシステム規模変更可能性が増加する場合がある。
多重ダイメモリアレイの実施形態は、通常、以前の設計の各個別のメモリアレイダイ上に位置する制御ロジックを集める。本開示ではメモリ保管庫と呼ばれているダイの積層群の小部分は、図１に例示的な保管庫１１０として示され、図２に例示的な保管庫２３０として示される。図示される実施例で示されるメモリ保管庫は、共通の制御ロジックを共有する。メモリ保管庫の構造は、メモリ制御ロジックを戦略的に区切り、エネルギー効率を増加させ、同時に、粒度のより細かい電源投入されたメモリバンクを与える。示される実施形態は、ホストプロセッサをメモリシステムインターフェースの規格に合わせることもできる。メモリ技術が発展すると、規格化インターフェースは、再設計のサイクル時間を削減するかもしれない。
図２は、様々な例示的実施形態によるメモリ装置１００を形成するために、ロジックダイ２０２と共に積層された積層ダイ３次元メモリアレイ２００の切り取り概念図である。メモリ装置１００は、メモリアレイ２０３の１つ以上の積層を組み込み、その結果、積層ダイ３次元メモリアレイ２００になる。多重メモリアレイ（例えば、メモリアレイ２０３）は、複数のダイ（例えば、ダイ２０４）の各々の上に作製される。メモリアレイダイは、次に、積層され、積層ダイ３次元メモリアレイ２００を形成する。
そのスタックの各ダイは、複数の「タイル」（例えば、積層ダイ２０４に組み込まれるタイル２０５Ａ、２０５Ｂ、及び２０５Ｃ）に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つ以上のメモリアレイ２０３を含んでもよい。メモリアレイ２０３は、いずれの特定のメモリ技術にも限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ等を含んでもよい。
積層された一組のメモリアレイタイル２０８は、各々の積層ダイからの単一のタイル（例えば、その基底のタイルが図１では視野から隠れている、タイル２１２Ｂ、２１２Ｃ及び２１２Ｄ）を含んでもよい。電源、アドレス、及び／又はデータ並びに類似の共通信号は、「ウェーハ貫通相互接続」（ＴＷＩ）のような導電経路（例えば、導電経路２２４）上で、Ｚ方向２２０に積層されたタイルの組２０８を横断する。ＴＷＩは、特定のウェーハ又はダイの全体を貫通することを必ずしも必要としないことに留意されるべきである。
一構成の積層ダイ３次元メモリアレイ２００は、一組のメモリ保管庫（例えば、メモリ保管庫２３０）に区切られる。各メモリ保管庫は、積層された一組のタイル（例えば、タイルの組２０８）を含み、複数の積層ダイの各々からの１つのタイルは、一組のＴＷＩとともに、タイルの組２０８と電気的に相互接続される。保管庫の各タイルは、１つ以上のメモリアレイ（例えば、メモリアレイ２４０）を含む。個別の保管庫２３０へ区切ることが記載されるが、３次元メモリアレイ２００を多数の他の方法でも区切ることができる。他の例示的な区切り方として、チップ、タイル等により区切ることが挙げられる。
図２からのメモリ保管庫２３０と同様に、図１では、一組のメモリ保管庫１０２が、文脈上、メモリ装置１００内の状況で示される。メモリ装置１００は、複数のメモリ保管庫コントローラ（ＭＶＣ）１０４（例えば、ＭＶＣ１０６）も含む。各ＭＶＣは、一対一の関係で、対応するメモリ保管庫（例えば、組み１０２のメモリ保管庫１１０）に通信可能に結合する。従って、各ＭＶＣは、他のＭＶＣとそれらの各々のメモリ保管庫との間の通信とは無関係に、対応するメモリ保管庫と通信することができる。
メモリ装置１００は、複数の構成可能な直列化通信リンクインターフェース（ＳＣＬＩ）１１２も含む。ＳＣＬＩ１１２は、外向き群のＳＣＬＩ１１３と内向き群のＳＣＬＩ１１５に区切られ、「外向き」及び「内向き」方向は、プロセッサ１１４の視点から定められる。複数のＳＣＬＩ１１２の各ＳＣＬＩは、他のＳＣＬＩと同時に動作することができる。これとともに、ＳＣＬＩ１１２は、１つ以上のホストプロセッサ１１４に、複数のＭＶＣ１０４を通信可能に結合させる。メモリ装置１００は、ホストプロセッサ１１４への多重リンク、高処理能力のインターフェースを表す。
メモリ装置１００は、スイッチ１１６も含んでもよい。幾つかの実施形態では、スイッチ１１６は、クロスコネクトスイッチとも呼ばれる場合があるマトリックススイッチを含んでもよい。スイッチ１１６は、複数のＳＣＬＩ１１２と複数のＭＶＣ１０４に通信可能に結合させる。スイッチ１１６は、選択されたＭＶＣに各ＳＣＬＩを相互接続することができる。従って、ホストプロセッサ１１４は、複数のＳＣＬＩ１１２を通って、複数のメモリ保管庫１０２に実質的に同時にアクセスする場合がある。この構成は、多重コア技術を含む最新のプロセッサ技術に対して、高いプロセッサ対メモリ帯域幅を提供することができる。
メモリ装置１００は、スイッチ１１６と結合するメモリ構成制御レジスタ１１７を含んでもよい。メモリ構成制御レジスタ１１７は、設定源からメモリ構成設定パラメータを受け入れ、選択可能なモードに従って動作するようにメモリ装置１００の１つ以上の成分を設定する。例えば、スイッチ１１６と複数のメモリ保管庫１０２及び複数のＭＶＣ１０４の各々は、通常、異なるメモリ要求に応答して、互いに独立に動作するように設定される。そのような設定は、ＳＣＬＩ１１２とメモリ保管庫１０２との間の並列化の結果として、メモリシステム帯域幅を拡張することができる。
代わりに、メモリ装置１００は、複数のメモリ保管庫１０２のうちの２つ以上の副集合と対応するＭＶＣの副集合とが、単一の要求に応答し、同期して動作するように、メモリ構成制御レジスタ１１７を介して再設定される場合がある。後者の設定が、単一の保管庫に関連するデータワードの幅よりも幅広いデータワードにアクセスするために使用される場合がある。そのようなワードは、本明細書では、幅広いデータワードと呼ばれる。この技術により、待ち時間が減少する場合がある。選択されたビットパターンをメモリ構成制御レジスタ１１７にロードすることにより、他の設定が有効にされる場合がある。
一実施形態では、外に向かうＳＣＬＩ１１３は、複数の外向き差動対シリアル経路（ＤＰＳＰ）１２８を含む場合がある。ＤＰＳＰ１２８は、ホストプロセッサ１１４に通信可能に結合し、外向きパケットを集合的に送信する。外向きＳＣＬＩ１１３は、複数の外向きＤＰＳＰ１２８に結合する直並列変換器１３０も含んでもよい。外向きＳＣＬＩは、デシリアライザ１３０に通信可能に結合するデマルチプレクサ１３８を含んでもよい。一実施形態では、ＤＳＰＳ、デシリアライザ、及びデマルチプレクサの設定は、データパケット又はサブパケットの効率的な送信を容易にする。外向きＳＬＣＩと同様に、一実施形態では、内向きＳＣＬＩと、ＤＳＰＳ、シリアライザ、及びマルチプレクサの同様の設定は、データパケット又はサブパケットの効率的な送信を容易にする。
図３は、様々な例示的な実施形態のＭＶＣ（例えば、ＭＶＣ１０６）及び関連モジュールのブロック図である。ＭＶＣ１０６は、プログラム可能な保管庫制御ロジック（ＰＶＣＬ）部品３１０を含んでもよい。ＰＶＣＬ３１０は、ＭＶＣ１０６を対応するメモリ保管庫（例えば、メモリ保管庫１１０）にインターフェース接続する。ＰＶＣＬ３１０は、対応するメモリ保管庫１１０に関連する１つ以上の制御信号及び／又は時間調節信号を生成する。
ＰＶＣＬ３１０は、選択された設定又は選択された技術のメモリ保管庫１１０にＭＶＣ１０６を適合させるように設定されてもよい。従って、例えば、メモリ装置１００は、現在利用可能なＤＤＲ２ＤＲＡＭを利用して、初期に設定される場合がある。続いて、メモリ装置１００は、ＤＤＲ３バンク制御と時間調節ロジックと含むようにＰＶＣＬ３１０を再設定することにより、ＤＤＲ３基盤のメモリ保管庫技術に対応するように適合される場合がある。
ＭＶＣ１０６は、ＰＶＣＬ３１０に通信可能に結合するメモリシーケンサ３１４を含む場合がある。メモリシーケンサ３１４は、関連するメモリ保管庫１１０を組み込むのに利用される技術に基づいて、メモリ技術に依存する組の操作を実行する。メモリシーケンサ３１４は、例えば、対応するメモリ保管庫１１０に関連する、命令復号操作、メモリアドレス多重化操作、メモリアドレス逆多重化操作、メモリ再生操作、メモリ保管庫配列操作、及び／又はメモリ保管庫事前読み出し操作を実行する場合がある。ある実施形態では、メモリシーケンサ３１４は、ＤＲＡＭシーケンサを含む場合がある。ある実施形態では、メモリ再生操作は、異なる再生コントローラ（図示されず）内で開始される場合がある。
メモリシーケンサ３１４は、選択された設定又は技術のメモリ保管庫１１０にメモリ装置１００を適合させるように設定される場合がある。例えば、メモリシーケンサ３１４は、メモリ装置１００に関連する他のメモリシーケンサに同期して動作するように設定される場合がある。そのような設定が、単一のキャッシュ配線の要求に応答して、複数のメモリ保管庫からホストプロセッサ１１４に関連するキャッシュ配線（図示されず）へ、幅広いデータワードを送達するために使用される場合がある。
ＭＶＣ１０６は、書き込みバッファ３１６を含む場合がある。書き込みバッファ３１６は、ホストプロセッサ１１４からＭＶＣ１０６に至るデータを緩衝処理するために、ＰＶＣＬ３１０に結合される場合がある。ＭＶＣ１０６は、読み出しバッファ３１７を更に含んでもよい。読み出しバッファ３１７は、対応するメモリ保管庫１１０からＭＶＣ１０６に至るデータを緩衝処理するために、ＰＶＣＬ３１０に結合される場合がある。
ＭＶＣ１０６は、順序がバラバラな要求列３１８を含む場合がある。順序がバラバラな要求列３１８は、メモリ保管庫１１０内に含まれる複数のメモリバンクに、順序が付けられた序列の読み出し及び／又は書き込み操作を確立する。バンクの対立を削減し、読み出し対書き込み所要時間を減少させるために、整理された序列は、いずれかの単一のメモリバンクへの序列操作を回避するように選択される。
ＭＶＣ１０６は、メモリマップロジック（ＭＭＬ）部品３２４を含んでもよい。ＭＭＬ３２４は、ＴＷＩ修復ロジック３２８を利用したＴＷＩ修復操作又は他の修復操作等の、多数の操作を管理する。一実施例では、ＭＭＬ３２４は、複数の部分の３次元メモリアレイ２００に対する複数の誤りデータを追跡する。誤りデータの利用は、以下に、より詳しく考察される。多数の異なる部分の誤り率は、ＭＭＬ３２４を利用して追跡することができる。一実施例では、誤りデータは、各ダイ２０４に対して追跡される。他の実施例は、各タイル２０５、各アレイ２０３等に対する誤りデータを追跡することを含む。
一実施例では、追跡される部分は、動的である。例えば、ダイ２０４が閾値を越える誤り率を有する場合、ダイ２０４の一部が、追跡のために選択される場合がある。別の実施例では、誤り率が、タイル等の部分の閾値誤り率を下回る場合、ＭＶＥＬは、そのタイルを含む保管庫に対する誤り率を追跡するのみである場合がある。一実施例では、選択された部分の再生速度を調節するために、３次元メモリアレイ２００の部分に対する追跡された誤り率情報を利用する。
図３は、メモリマップ３１５を含む実施形態を示す。メモリマップ３１５は、ＭＭＬ３２４と相互に作用し、３次元メモリアレイ２００の様々な部分を追跡し続け、追跡された部分に関連する誤りデータ等の特性を格納する。実施例は、個別のダイ２０４、保管庫２３０、タイル２０５、又は、３次元メモリアレイ２００内の多数のメモリセルの他の群に対する誤りデータを追跡することを含む。一実施例では、メモリマップ３１５は、１を超える部分に対するそのような情報を同時に追跡し続ける。一実施例では、各ＭＶＣ１０６は、異なるメモリマップ３１５を含むが、本発明は、それに限定されない。他の実施形態は、ロジックチップ２０２上に単一のメモリマップ３１５を、又は、３次元メモリアレイ２００に供給するための他の多数のメモリマップ３１５を含む。
誤りデータが、メモリ装置１００により追跡され、かつ利用される特性として説明されるが、本発明は、それに限定されない。各部分に固有の他の特性も、様々な実施形態で追跡される。他の特性としては、温度、電源を落とした状態、及び再生速度を挙げてもよいが、これらに限定されない。
上に考察されるように、一実施形態では、追跡される誤りデータは、３次元メモリアレイ２００の個別の部分に対応する誤り率を含む。誤りの種類、又は累積誤差等の他の誤りデータも、誤りデータである可能性がある。誤りの種類は、誤り補正コード（ＥＣＣ）を利用して補正可能である誤りと、ウェーハを通した不良な相互接続等のハードの誤りとを含む。一実施形態では、誤り率は、閾値誤り率と比較される。一実施形態では、閾値誤り率を越える場合、メモリ部分は、補正操作が必要であると考えられる。補正操作は、誤り補正アルゴリズムを実装すること、又は、不良領域を操作から除外することを含む多数の取り組みを含む場合がある。３次元メモリアレイ２００の再区切りを利用した補正操作は、以下に更に詳しく考察される。
一実施例では、誤りデータが、一度収集され、補正操作が、静的補正として実施される。例えば、メモリ装置１００は、電源投入操作中に一度評価され、３次元メモリアレイ２００の様々な部分に対する誤りデータは、一度収集される。メモリマップ３１５は、生成され（例えば、作り出され）、閾値レベルを越える誤りを有するメモリ部分は、操作から除外される。次に、ＭＭＬ３２４は、メモリマップ３１５を利用して、電源投入する前に存在した第１パーティション状態から不良メモリ部分を操作から除外する第２パーティション状態へ、３次元メモリアレイ２００を再度区切る。
別の実施例では、誤りデータは、製造直後に一度収集され、メモリマップ３１５は、製造誤差によるあらゆる欠陥のあるメモリ部分を除外するように作成される。製造歩留まり誤差の実施例は、不良なビア、ＴＷＩ、他のリソグラフィー欠陥等を含む。他の誤りは、シリコン中の変化、又は、通常の誤り率よりも高い機能部分を生成する処理に起因する場合がある。通常の性能よりも機能が低い、そのような部分は、幾つかの実施形態では、最初に、ＥＣＣを利用して誤りを補正し、次に、少なくとも通常の性能で機能している３次元メモリアレイ２００の部分へデータを移した後に、操作から除外される。データが移された後に、許容できない誤り率を有する３次元メモリアレイ２００の部分は、メモリマップ３１５での利用から除外され、３次元メモリアレイ２００が、再度区切られる。
一実施形態では、誤りデータは、メモリ装置１００の動作中に動的に収集され、補正操作は、誤りデータの変化に応答して、動的に実施される。３次元メモリアレイ２００の動的に変化する条件は、導電体の電気泳動、経時的な熱的損傷等を含む、多数の原因からのものである可能性がある。動的な実施形態では、個別のメモリ部分の条件が変化するのに伴い、メモリナップ３１５が、更新され、補正操作が、必要に応じてＭＭＬ３２４により実施される。上記の実施形態と同様に、補正操作として、データを移すこと、不良なメモリ部分を除外すること、及び３次元メモリアレイ２００を再度区切ることが挙げられる。
図４は、３次元メモリアレイ２００を動的に再度区切ることを含む、メモリを操作する方法を示す。操作４１０では、誤りデータは、積層されたメモリダイの複数の異なる第１パーティションから収集される。第１パーティションは、保管庫１１０、タイル２０５等のような、列挙されたメモリ部分の一部に対応する場合があるが、本発明は、それに限定されない。誤りデータは、単に、第１パーティションが機能していないことを示すことを含む場合があり、又は、誤りデータが、第１パーティションに対する誤り率を含む場合がある。上記のように、他の種類の誤りデータも可能である。
操作４２０では、メモリマップ３１５が、操作４１０で収集された誤りデータを利用して、ロジックダイ２０２等の局所に取り付けられたロジックダイ内に生成される（例えば、作り出される）。操作４３０では、メモリマップ３１５は、誤りデータが閾値を越える場合、メモリ装置１００を操作する間に多数の第２パーティションを形成するように、積層されたメモリダイを再度区切るように変化される。
上記の実施形態は、機能していないパーティションを操作から除外することを記述している。他の実施形態は、まだ機能しているパーティションの部分を利用する。一実施形態では、なお機能している第１パーティションの部分は、第２パーティションを形成するように組み合わされる。例えば、ＴＷＩがメモリ保管庫１１０内で不良となる場合、保管庫１１０の低い部分は、機能的なままである場合がある。そのような保管庫１１０の２つ以上の低い部分は、組み合わされ、再度区切られ、第２区画内で保管庫全体として機能する可能性がある。そのような実施例では、２つ以上のメモリシーケンサ３１４は、単一の保管庫として動作するように同調される可能性がある。
一実施形態では、３次元メモリアレイ２００は、予備のメモリ部分を用いて作製される。予備のメモリ部分の実施例は、予備のメモリダイ２０４、予備のメモリ保管庫１１０、予備のメモリタイル２０５等を含む。一実施例では、予備のメモリ領域は、第１パーティションで予備として区切られ、メモリマップ３１５内でそのように記録される。静的に再度区切られるメモリの実施例では、電源投入後に又は製造後に、３次元メモリアレイ２００の（予備部分と反対の）「１次」部分が不良であり、利用から除外される場合、１つ以上の予備メモリ部分が、再度区切るプロセス内で利用されるように配置される。同様に、動的に再度区切られるメモリの例では、メモリ動作中に、誤り率が閾値を越える等のメモリ部分が除外基準に適合した後に、差を構成するのに必要な予備メモリ部分が、利用のためにマッピングされ、３次元メモリアレイ２００は、予備を含むように再度区切られる。
一実施例では、再度区切った後、３次元メモリアレイ２００を特定のメモリ容量に戻すのに十分なメモリ部分がない場合がある。例えば、３次元メモリアレイ２００は、短い１つ以上の保管庫１１０で終わる場合がある。予備のメモリ部分のない他の実施形態では、任意の再度の区切りにより、メモリ容量は、製造で設計されたよりも少なくなる場合がある。
図５は、利用可能な帯域幅に従う製造の後にメモリを分類する製造プロセスを示す。操作５１０では、多数の積層されたメモリダイが形成され、操作５２０では、ロジックダイが、積層メモリダイと共に積層される。各積層メモリダイは、第１パーティション構造で製造される。次に、各積層メモリダイは、操作５３０で、積層メモリダイの異なるメモリ部分から、誤りデータを収集する（例えば、寄せ集める、生成する等）ことにより評価される。操作５４０では、各積層メモリダイは、規格に適合しない誤りデータを操作メモリ部分から除外するように再度区切られる。上の実施例で考察されたように、積層メモリダイの部分が機能しない場合、誤りデータは、単純に、規格と適合しない場合がある。他の実施例では、誤り率が、積層メモリダイの一部分の閾値誤り率を越える場合、誤りデータは、規格と適合しない場合がある。
操作５５０では、積層メモリダイは、積層メモリダイの各々の残りのメモリ容量により定められた利用可能な帯域幅に従って分類される。上に記述したように、予備のメモリ部分のない実施形態では、積層の一部分の除外は、同じ読み出し帯域幅をもたらす可能性があるが、書き込み帯域幅は、僅かに減少する。予備のメモリ部分のある実施形態でさえ、予備の部分が越える場合があり、その結果得られる積層は、減少した帯域幅を有する場合がある。
利用可能な帯域幅に従って積層メモリダイを分類することは、製造後に実証された速度によりプロセッサを分類することと同様である。次に、積層メモリダイは、分類された特定のメモリ帯域幅のみを必要とする計算システムと整合される場合がある。例えば、個人用コンピュータは、選択されたプロセッサ速度及び選択されたメモリ帯域幅で市場で売買される可能性がある。その結果得られる組み合わせは、プロセッサ速度及びメモリ帯域幅の両方に依存する計算速度よりも、利用者に基づく計算速度を与えるであろう。
この方法により、製造量を完全より少なくするか、またはメモリ製造者の問題が全く生じない。上の実施形態で記載されるようなメモリ装置１００は、完全である必要はなく、取り付けられるロジックチップ及びメモリマップ等の特徴の結果として、高い率の動作メモリ帯域幅がまだ利用可能であり、そのように、末端利用者に市場で売買される可能性がある。局所に実装されたロジックチップ２０２内のメモリ装置１００上に局所的に格納されたメモリマップ３１５を、プロセッサ１１４とは無関係に、メモリ装置１００に、メモリ操作を最適化させることができる。
様々な実施形態の装置及びシステムは、高密度、多重リンク、高処理能力の半導体メモリ下位システム以外の用途に有用である場合がある。従って、本発明の様々な実施形態は、そのように限定されるべきではない。メモリ装置１００の説明は、様々な実施形態の構造の一般的な理解を提供するように意図されている。説明は、本明細書に記載される構造を利用しる場合がある装置及びシステムの全ての要素及び特徴を完全に記述するように機能するようには意図されていない。
様々な実施形態の新規の装置及びシステムは、コンピュータ、通信及び信号処理回路、単一プロセッサ又は多重プロセッサモジュール、単一又は多重組み込み型プロセッサ、多重コアプロセッサ、データスイッチ、及び他の情報処理システムに利用される電子回路を含む場合があるか、又は、それらの中に組み込まれる場合がある。
そのようなシステムの実施例は、テレビ、携帯電話、携帯情報端末（ＰＤＡ）、個人用コンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、携帯式コンピュータ、タブレット型コンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、音響プレーヤ（例えば、ＭＰ３（モーション・ピクチャー・エキスパーツ・グループ、音響層３）プレーヤ）、車両、医療機器（例えば、心臓モニタ、血圧モニタ等）、セットトップボックス等を含むが、それらに限定されない。
個人用コンピュータの高度な実施例が、図６に含まれ、本発明のより高度の装置の用途を示す。図６は、本発明の実施形態に従って、少なくとも１つのメモリ装置６０６を組み込んでいる情報処理システム６００のブロック図である。
この実施例では、情報処理システム６００は、システムの様々な部品を結合させるようにシステムバス６０２を含むデータ処理システムを含む。システムバス６０２は、情報処理システム６００の様々な部品の間に通信リンクを与え、単一バスとして、バスの組み合わせとして、又は、いずれかの他の適切な様式で実装されてもよい。
チップ組立部品６０４は、システムバス６０２に結合する。チップ組立部品５０４は、任意の回路又は操作上適合する回路の組み合わせを含む場合がある。一実施形態では、チップ組立部品６０４は、任意の種類とすることができるプロセッサ６０８又は複数のプロセッサを含む。本明細書で用いられる場合、「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、又は任意の他の種類のプロセッサ若しくは処理回路等の、しかしこれらに限定されない、任意の種類の計算回路を意味する。本明細書で利用される場合、「プロセッサ」は、複数のプロセッサ又は複数のプロセッサコアを含む。
一実施形態では、メモリ装置６０６は、チップ組立部品６０４内に含まれる。当業者は、様々な種類のメモリ装置構成が、チップ組立部品６０４内で利用される場合があることを認識するであろう。上の実施形態では、動作中に連続的に再生されるＤＲＡＭ等のメモリ装置が記載される。ＤＲＡＭ装置の一実施例として、上の実施形態で記載されるような集積ロジックチップを有する積層メモリチップ３次元メモリ装置が挙げられる。メモリ６０６は、フラッシュメモリ等の不揮発性メモリも含むことができる。
情報処理システム６００は、外部メモリ６１１をも含む場合があり、今度は、前記外部メモリは、１つ以上のハードドライブ６１２、及び／又は、フラッシュメモリドライブ、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）等のような、脱着可能な媒体６１３を処理する１つ以上のドライブ等の特定用途に適した１つ以上のメモリ要素を含むことができる。
情報処理システム６００は、モニタ等の表示装置６０９、スピーカ等の追加の周辺部品６１０、及び、キーボード及び／又はコントローラ６１４も含む場合があり、これらは、マウス、トラックボール、ゲームコントローラ、音声認識装置、又は、システム利用者が、情報処理システム６００内に情報を入力し、前記システム６００から情報を受信することを可能にする任意の他の装置を含むことができる。
本発明の多数の実施形態が記載されるが、上の列挙は、包括的なものとして意図されていない。特定の実施形態が本明細書で説明、および記載されているが、示される特定の実施形態は、同じ目的を達成するために計算されるあらゆる配置に入れ替えられてもよいことが、当業者により理解されるであろう。この用途は、本発明の任意の適用又は変更を包含するように意図されている。理解されるべきことは、上の記載は、説明するように意図されており、制限するようには意図されていないことである。上の実施形態と他の実施形態の組み合わせは、当業者には、上の記載を検討することにより明らかである。

Claims (26)

  1. 積層メモリダイと、
    前記積層メモリダイの１つの側に取り付けられる少なくとも１つのロジックダイであって、前記積層メモリダイを再度区切るためのメモリマップロジックを含むロジックダイと、
    を備える、メモリ装置。
  2. 前記積層メモリダイが、鉛直方向のメモリ保管庫に区切られる、請求項１に記載のメモリ装置。
  3. 前記メモリ保管庫が、多数の予備の保管庫を更に備える、請求項２に記載のメモリ装置。
  4. 前記メモリマップロジックが、前記メモリ装置の電源投入時に作成されたメモリマップを利用する、請求項１に記載のメモリ装置。
  5. 前記メモリマップロジックが、前記メモリ装置の製造後に作成されたメモリマップを利用する、請求項１に記載のメモリ装置。
  6. 前記メモリマップロジックが、複数の部分的に欠陥のある保管庫の部分を一緒に、単一のパーティションに区切る、請求項２に記載のメモリ装置。
  7. 積層メモリダイと、
    前記積層メモリダイの１つの面に取り付けられるロジックダイであって、前記積層メモリダイの異なる部分で追跡された誤りデータの関数として、前記ロジックダイが、前記積層メモリダイに対する補正操作を行うようなメモリマップロジックを含む、ロジックダイと、を備える、メモリ装置。
  8. 前記メモリマップロジックが、前記積層メモリダイの寸法決めされた部分を動的に監視し、監視される前記部分の前記寸法が、誤り率の関数として調節される、請求項７に記載のメモリ装置。
  9. 誤り閾値を超える追跡された誤りデータを有する前記積層メモリダイの部分を操作部分から除外するように、前記ロジックダイが、前記積層メモリダイを動的に再度区切る、請求項７に記載のメモリ装置。
  10. 前記メモリマップが、前記積層メモリダイの複数の部分に対応する誤りデータを同時に追跡するように設定される、請求項７に記載のメモリ装置。
  11. 前記追跡された誤りデータが、誤り補正コード（ＥＣＣ）を利用して補正可能である誤りを含む、請求項７に記載のメモリ装置。
  12. 前記誤りが誤り補正コード（ＥＣＣ）を利用して補正可能である場合に、前記ロジックダイが、データを前記積層メモリダイの別の部分に移すように設定される、請求項１１に記載のメモリ装置。
  13. 多数の１次部分と、
    少なくとも１つの予備の部分と
    を含む積層メモリダイと、
    前記積層メモリダイと共に積層されたロジックダイであって、前記多数の１次部分のうちの１つについての誤り率が閾値を越える場合、前記ロジックダイが、前記積層メモリダイに対する補正操作を行うようなメモリマップロジックを含む、ロジックダイと、を備える、メモリ装置。
  14. 前記補正操作が、前記積層メモリダイを再度区切ることを含む、請求項１３に記載のメモリ装置。
  15. 前記複数の１次部分が、多数のメモリ保管庫を含む、請求項１３に記載のメモリ装置。
  16. 前記予備の部分が、メモリ保管庫を含む、請求項１５に記載のメモリ装置。
  17. 前記多数の１次部分が、多数のメモリタイルを含む、請求項１３に記載のメモリ装置。
  18. 積層メモリダイの多数の異なる第１パーティションから誤りデータを収集することと、
    前記誤りデータを利用して、局所的に取り付けられたロジックダイ内にメモリマップを作成することと、
    前記積層メモリダイを再度区切り、前記誤りデータが閾値を越える場合に、メモリ装置操作中に多数の第２パーティションを形成するように前記メモリマップを変えることと
    を含む、メモリ装置を操作する方法。
  19. 前記積層メモリダイを再度区切るように前記メモリマップを変えることが、多数の部分的に欠陥のある第１パーティションの複数の部分を一緒に、少なくとも１つの第２パーティションに再度区切ることを含む、請求項１８に記載の方法。
  20. 多数の部分的に欠陥のある第１パーティションの部分を一緒に、少なくとも１つの第２パーティションに再度区切ることが、欠陥のあるウェーハ貫通相互接続（ＴＷＩ）以下の第１メモリ保管庫の部分を一緒に、少なくとも１つの第２パーティションに再度区切ることを含む、請求項１９に記載の方法。
  21. 多数の積層メモリダイを形成することと、
    各々の前記積層メモリダイと共に、各々のロジックダイを積層することと、
    各積層メモリダイ内の多数の異なるメモリ部分から、誤りデータを収集することと、
    規格に適合しない誤りデータを有する操作メモリ部分を操作から除外するように、各積層メモリダイを区切ることと、
    各々の前記積層メモリダイ内の残りのメモリ容量により定められた利用可能な帯域幅に従って、前記多数の積層メモリダイを分類することと、
    を備える、メモリ装置を作製する方法。
  22. 多数の異なるメモリ部分から誤りデータを収集することが、機能していないメモリ部分の場所を寄せ集めることを含む、請求項２１の方法。
  23. 多数の異なるメモリ部分から誤りデータを収集することが、異なるメモリ部分内に、対応する誤り率を寄せ集めることを含む、請求項２１に記載の方法。
  24. 規格に適合しない誤りデータを有するメモリ部分を除外するように各積層メモリダイを区切ることが、欠陥のあるメモリ保管庫を操作から除外するように各積層メモリダイを区切ることを含む、請求項２１に記載の方法。
  25. 規格に適合しない誤りデータを有するメモリ部分を除外するように各積層メモリダイを区切ることが、欠陥のあるメモリタイルを操作から除外するように各積層メモリダイを区切ることを含む、請求項２１に記載の方法。
  26. 分類された特定のメモリ帯域幅を有する積層メモリダイを、前記分類された特定のメモリ帯域幅のみを必要とする計算システムに整合させることを更に含む、請求項２１に記載の方法。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7929368B2 (en) * 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US8018752B2 (en) 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8412882B2 (en) * 2010-06-18 2013-04-02 Microsoft Corporation Leveraging chip variability
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
CN103052946A (zh) * 2011-07-01 2013-04-17 松下电器产业株式会社 存储器访问控制装置及制造方法
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US20130100752A1 (en) * 2011-10-20 2013-04-25 Fluiditech Ip Limited Method of restoring reconstructed memory spaces
US8804394B2 (en) 2012-01-11 2014-08-12 Rambus Inc. Stacked memory with redundancy
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US10042750B2 (en) 2013-03-15 2018-08-07 Micron Technology, Inc. Apparatuses and methods for adaptive control of memory using an adaptive memory controller with a memory management hypervisor
US9496050B2 (en) 2013-05-22 2016-11-15 Micron Technology, Inc. Methods and apparatuses for stacked device testing
US9286948B2 (en) 2013-07-15 2016-03-15 Advanced Micro Devices, Inc. Query operations for stacked-die memory device
US9548137B2 (en) 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
US9959936B1 (en) * 2014-03-12 2018-05-01 Marvell International Ltd. Temperature-based memory access
JP6200381B2 (ja) * 2014-06-11 2017-09-20 ファナック株式会社 監視対象の稼働状況に応じた誤り訂正機能を有する制御装置
WO2016003449A1 (en) * 2014-07-01 2016-01-07 Hewlett-Packard Development Company, L.P. Memory controller
US10691531B2 (en) * 2014-12-04 2020-06-23 Western Digital Technologies, Inc. Systems and methods for multi-zone data tiering for endurance extension in solid state drives
KR102269899B1 (ko) 2015-01-12 2021-06-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9703661B2 (en) 2015-02-05 2017-07-11 International Business Machines Corporation Eliminate corrupted portions of cache during runtime
US9760437B2 (en) 2015-07-01 2017-09-12 International Business Machines Corporation Error correction based on thermal profile of flash memory device
US10013192B2 (en) 2016-08-17 2018-07-03 Nxp Usa, Inc. Soft error detection in a memory system
US10318381B2 (en) 2017-03-29 2019-06-11 Micron Technology, Inc. Selective error rate information for multidimensional memory
US10437729B2 (en) 2017-04-19 2019-10-08 International Business Machines Corporation Non-disruptive clearing of varying address ranges from cache
KR102395463B1 (ko) * 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
US10740177B2 (en) * 2018-01-16 2020-08-11 International Business Machines Corporation Optimizing error correcting code in three-dimensional stacked memory
US11048597B2 (en) * 2018-05-14 2021-06-29 Micron Technology, Inc. Memory die remapping
US10461076B1 (en) 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
US10840240B2 (en) 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US10748874B2 (en) 2018-10-24 2020-08-18 Micron Technology, Inc. Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit
US11119909B2 (en) * 2018-12-11 2021-09-14 Texas Instmments Incorporated Method and system for in-line ECC protection
US10666264B1 (en) 2018-12-13 2020-05-26 Micron Technology, Inc. 3D stacked integrated circuits having failure management
US10707197B1 (en) 2018-12-13 2020-07-07 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to provide redundancy sites
US11042483B2 (en) 2019-04-26 2021-06-22 International Business Machines Corporation Efficient eviction of whole set associated cache or selected range of addresses
WO2020258209A1 (en) * 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
CN110476209B (zh) * 2019-06-28 2020-11-17 长江存储科技有限责任公司 三维存储器件中的存储器内计算
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
JP7306945B2 (ja) * 2019-10-03 2023-07-11 ファナック株式会社 メモリエラー判別装置及びメモリエラー判別用コンピュータプログラム
KR20220113535A (ko) 2019-12-26 2022-08-12 마이크론 테크놀로지, 인크. 적층된 메모리 시스템을 위한 호스트 기술
WO2021133692A1 (en) 2019-12-26 2021-07-01 Micron Technology, Inc. Truth table extension for stacked memory systems
EP4082012A4 (en) * 2019-12-26 2024-01-10 Micron Technology, Inc. METHOD FOR NON-DETERMINISTIC OPERATION OF A STACKED MEMORY SYSTEM
KR20230003766A (ko) * 2021-06-30 2023-01-06 삼성전자주식회사 메모리 컨트롤러의 구동 방법, 이를 수행하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US11687251B2 (en) * 2021-09-28 2023-06-27 Advanced Micro Devices, Inc. Dynamic repartition of memory physical address mapping

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274646A (en) * 1991-04-17 1993-12-28 International Business Machines Corporation Excessive error correction control
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2005135183A (ja) * 2003-10-30 2005-05-26 Toshiba Corp マルチチップパッケージ型メモリシステム
US20060126369A1 (en) * 2004-12-10 2006-06-15 Siva Raghuram Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20070061612A1 (en) * 2005-09-13 2007-03-15 International Business Machines Corporation Deallocation of memory in a logically-partitioned computer
JP2007193811A (ja) * 2006-01-18 2007-08-02 Apple Inc 欠陥フラッシュメモリダイの動作不能化

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196081A (ja) 1988-01-30 1989-08-07 Konica Corp 多色画像形成装置
US5070502A (en) * 1989-06-23 1991-12-03 Digital Equipment Corporation Defect tolerant set associative cache
WO1995034860A1 (en) * 1994-06-10 1995-12-21 Sequoia Systems, Inc. Main memory system and checkpointing protocol for fault-tolerant computer system
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5991699A (en) * 1995-05-04 1999-11-23 Kla Instruments Corporation Detecting groups of defects in semiconductor feature space
US6014586A (en) * 1995-11-20 2000-01-11 Pacesetter, Inc. Vertically integrated semiconductor package for an implantable medical device
US5745672A (en) * 1995-11-29 1998-04-28 Texas Micro, Inc. Main memory system and checkpointing protocol for a fault-tolerant computer system using a read buffer
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US6271598B1 (en) * 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
JP3974287B2 (ja) * 1999-04-16 2007-09-12 富士通株式会社 アドレス信号供給方法及びそれを利用した半導体記憶装置
GB2369693B (en) * 2000-11-29 2002-10-16 Sun Microsystems Inc Protection for memory modification tracking
US7229845B1 (en) * 2004-01-26 2007-06-12 Si Glaz Automated sourcing of substrate microfabrication defects using defects signatures
US20050184376A1 (en) * 2004-02-19 2005-08-25 Salmon Peter C. System in package
US6991947B1 (en) * 2004-03-22 2006-01-31 Tushar Gheewala Hybrid semiconductor circuit with programmable intraconnectivity
US8060774B2 (en) * 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20070061637A1 (en) 2005-09-12 2007-03-15 Lsi Logic Corporation Process for conducting high-speed bitmapping of memory cells during production
US7562271B2 (en) * 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US20080010566A1 (en) * 2006-06-21 2008-01-10 Chang Tsung-Yung Jonathan Disabling portions of memory with non-deterministic errors
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US7607824B2 (en) * 2006-10-25 2009-10-27 Delphi Technologies, Inc. Method of analyzing electrical connection and test system
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US7895483B2 (en) * 2007-05-25 2011-02-22 International Business Machines Corporation Software memory leak analysis using memory isolation
US7700410B2 (en) * 2007-06-07 2010-04-20 International Business Machines Corporation Chip-in-slot interconnect for 3D chip stacks
US7545698B2 (en) * 2007-06-28 2009-06-09 Intel Corporation Memory test mode for charge retention testing
WO2009072104A2 (en) * 2007-12-05 2009-06-11 Densbits Technologies Ltd. Flash memory device with physical cell value deterioration accommodation and methods useful in conjunction therewith
US7979757B2 (en) * 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US8796073B2 (en) * 2008-09-24 2014-08-05 Qualcomm Incorporated Low cost die-to-wafer alignment/bond for 3d IC stacking
US7996736B2 (en) * 2008-10-26 2011-08-09 Sandisk 3D Llc Bad page marking strategy for fast readout in memory
US7929368B2 (en) * 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8032804B2 (en) * 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
WO2010085347A1 (en) 2009-01-23 2010-07-29 Brian Charles Keller Peg-lipid conjugates for icreasing the solubility of drug compounds
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274646A (en) * 1991-04-17 1993-12-28 International Business Machines Corporation Excessive error correction control
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2005135183A (ja) * 2003-10-30 2005-05-26 Toshiba Corp マルチチップパッケージ型メモリシステム
US20060126369A1 (en) * 2004-12-10 2006-06-15 Siva Raghuram Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20070061612A1 (en) * 2005-09-13 2007-03-15 International Business Machines Corporation Deallocation of memory in a logically-partitioned computer
JP2007193811A (ja) * 2006-01-18 2007-08-02 Apple Inc 欠陥フラッシュメモリダイの動作不能化

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