JP2007193811A - 欠陥フラッシュメモリダイの動作不能化 - Google Patents

欠陥フラッシュメモリダイの動作不能化 Download PDF

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Abstract

【課題】複数のフラッシュメモリダイを含むデバイス内の欠陥フラッシュメモリダイを動作不能化する製品ならびに関連する方法およびシステムを提供する。
【解決手段】動作不能化されていないフラッシュメモリダイに基づくフラッシュメモリのデータ記憶容量を示すラベルを、複数のフラッシュメモリダイを含むパッケージに付すことができる。ダイレベル、パッケージレベル、および／またはボードレベルにおいて、様々な動作不能化方法を適用することができる。
【選択図】図２

Description

本発明は、フラッシュメモリデバイスに関し、特に、フラッシュメモリデバイス内の欠陥ダイを動作不能化するための方法およびシステムに関する。
コンピューティングデバイスの能力と機能が向上するに従って、データ記憶装置の需要が高まっている。データ記憶装置は、例えばプロセッサによって実行され得るプログラム命令（すなわちコード）を記憶するのに使用されている。データ記憶装置は、例えばオーディオ、画像、および／またはテキスト情報を含めた他のタイプのデータを記憶するのにも使用されている。近年、携帯型デバイスでは、大量のデータコンテンツ（例えば、曲や音楽ビデオなど）を記憶することが可能なデータ記憶装置を有するシステムが、広く使用可能となっている。
かかる携帯型デバイスとしては、小さい形状因子（form factor）を有し、バッテリなどの携帯型電源を基に動作可能なデータ記憶装置が挙げられる。携帯型デバイスのいくつかのデータ記憶装置は、電源から切断されたときもデータを保持することが可能な不揮発性メモリを提供することができる。携帯型デバイスは、ハードディスクドライブ、ＥＥＰＲＯＭ（電気的消去およびプログラム可能な読取り専用メモリ）、フラッシュメモリなどの様々な不揮発性データ記憶装置を使用している。
フラッシュメモリは、広範に使用されるようになったタイプの半導体メモリである。フラッシュメモリは、例えば携帯型電子デバイスおよび民生アプリケーションの不揮発性メモリを提供することができる。
フラッシュメモリには、ＮＯＲフラッシュとＮＡＮＤフラッシュの２つのタイプが存在する。一般に、ＮＯＲフラッシュは、ある点でＮＡＮＤフラッシュと異なる可能性がある。例えば、ＮＯＲフラッシュは典型的には、所定の位置のコードを実行する容量を提供し、ランダムアクセスが可能なもの（すなわちＲＡＭと同様）である。例えば、ＮＯＲフラッシュは、携帯型電子デバイス、セル電話、およびＰＤＡ内にコードを記憶し、それを直接実行することができる。
これとは対照的に、ＮＡＮＤフラッシュは典型的には、データをより迅速に消去し、バースト単位（例えば、５１２バイトチャンク）のデータにアクセスすることができ、これと比較可能なＮＯＲフラッシュよりも長い寿命の消去サイクルをもたらす可能性がある。ＮＡＮＤフラッシュは一般に、例えばデジタルカメラやＭＰ３プレーヤなどの民生デバイス向けの高密度ファイル記憶媒体として、低コスト／ビットの不揮発性記憶域を提供することができる。ＮＡＮＤフラッシュは、カメラ付きセル電話におけるデータ記憶などの応用例に使用されることもある。
いくつかのフラッシュメモリ製造環境では、少ない割合ではあるが、試験によって検出され得る欠陥をフラッシュメモリダイが有することもある。欠陥の１つの例は、特定のメモリ位置におけるビット誤りである。いくつかの欠陥は、欠陥のあるメモリ位置からの読取り／書込みアクセスを１組の冗長メモリ位置にリダイレクトする技法など、諸種の技法によって補償され得る。
また、フラッシュメモリの２つ以上のダイが一緒に、単一の集積回路（ＩＣ）パッケージの形に組み立てられる場合がある。このようなマルチダイ型フラッシュメモリパッケージでは、パッケージ内のフラッシュメモリダイの欠陥を検出するために、試験が実施される。パッケージ内の個々のフラッシュメモリダイのいずれかが、許容可能な数の欠陥よりも多くの欠陥を有する場合には、そのパッケージ全体が破棄されることになる。
本発明の一態様によれば、
複数のフラッシュメモリダイを有するフラッシュメモリデバイスを作動させる方法であって、
フラッシュメモリデバイス内の１つまたは複数の欠陥フラッシュメモリダイを特定し、
特定された各ダイへのメモリアクセスの動作を不能化することを特徴とする方法が提供される。
また、本発明の他の態様によれば、
複数のフラッシュメモリダイを有するフラッシュメモリデバイスであって、
１つまたは複数の非欠陥フラッシュメモリダイと、
欠陥と特定された１つまたは複数のフラッシュメモリダイと、
欠陥と特定された前記ダイへのアクセスを不能化する手段とを備えるフラッシュメモリデバイスが提供される。
製品ならびに関連する方法およびシステムは、複数のフラッシュメモリダイを含むデバイス内の欠陥フラッシュメモリダイを動作不能化することに関する。動作不能化されていないフラッシュメモリダイに基づくフラッシュメモリのデータ記憶容量を示すラベルを、複数のフラッシュメモリダイを含むパッケージに付すようにしてもよい。ダイレベル、パッケージレベル、および／またはボードレベルにおいて、様々な動作不能化方法を適用することができる。
いくつかの実施形態は、１つまたは複数の利点をもたらす。例えば、ダイの動作不能化機構により、多数ではあるが許容可能な数の欠陥を有するダイを補償するために、複雑な誤り検出訂正機構を用いる必要が回避される。そして、ダイ全体を動作不能化した結果として得られるデータ記憶容量が、いくつかの標準的なメモリ容量値の内の１つに落ち着くことになる。さらに、記憶容量が減少した形で販売されまたは使用されるマルチダイ型フラッシュメモリにラベル付けすることにより、労力の節約、収益の拡大、および運用コストの削減が達成され得る。これは、動作可能なフラッシュメモリパッケージを破棄することよりも費用対効果のある選択肢となり得る。このような、マルチダイ型フラッシュメモリデバイスを製造する際に投資した価値の大部分が回収できる能力は、マルチダイ型フラッシュメモリパッケージに関連する財務リスクの一部を効果的に緩和することができ、それによって、かかるフラッシュメモリデバイスの使用が促進される可能性がある。
添付の図面および以下の説明では、本発明の１つまたは複数の実施形態の詳細が詳しく記載される。本発明のその他の特徴は、以下の説明および添付の図面ならびに添付の特許請求の範囲を読めば明らかとなるであろう。
様々な図面において、同様の参照符号は同様の要素を指す。
図１は、複数ダイ型フラッシュメモリパッケージに関する組織構造１００の一例を示している。組織構造１００は、例えば携帯型音楽デバイス、携帯情報端末、携帯電話、ハンドヘルドまたはラップトップコンピュータ、組込みシステムなど、様々な応用例で使用され得る。構造１００は、フラッシュメモリパッケージ１１０が搭載され得る印刷回路基板（ＰＣＢ）１０５を含む。
フラッシュメモリパッケージは、任意の実用的な数、例えば２、３、４、８、１６といった数のフラッシュメモリダイを含むことができる。本実施形態のフラッシュメモリパッケージ１１０は、４つのフラッシュメモリダイ１１５ａ、１１５ｂ、１１５ｃ、および１１５ｄを含む。フラッシュメモリパッケージ１１０はそれ自体の製造中に試験が行われることがある。いくつかの実施形態では、これらの試験は、少なくとも１つのフラッシュメモリダイに関する試験スコアなどの試験性能を返すことができる。この試験性能に基づき、例えばビット誤り率などの１組の基準に従って、パッケージ内のフラッシュメモリダイの一部が欠陥と特定されることになる。
また、いくつかの実施形態では、欠陥と特定された個々のダイを動作不能化する。動作不能化されたダイは、データの記憶および／または記憶データの読出しのためのアクセスが不能な状態にされる。個々のダイを動作不能化するための様々な装置および方法については、図２を参照しながらさらに詳しく論じる。
少なくとも１つの欠陥または動作不能化ダイを含む全てのパッケージを破棄する代わりに、製造業者は、パッケージ内の動作不能化されていないダイを使用するフラッシュメモリを販売することができる可能性がある。製造業者は、かかるフラッシュメモリパッケージ上に、動作不能化されていない１つ（または複数）のフラッシュメモリダイに基づくデータ記憶容量をそのフラッシュメモリパッケージが有することを示すラベル（または他の証印）を付すことができる。
図１の例では、パッケージ１１０内のフラッシュメモリダイ１１５ａ、１１５ｂ、１１５ｃ、１１５ｄはそれぞれ、３つのフラッシュメモリブロック１２０と、コントローラ１２５とを含む。いくつかの実施形態は、これより多くのメモリブロックを有することも、これより少ないメモリブロックを有することもある。フラッシュメモリブロック１２０はそれぞれ、複数の（例えば、６４個または１２８個の）フラッシュメモリページ１３０を含む。各フラッシュメモリページ１３０は、複数のフラッシュメモリセル１３５を含む。フラッシュメモリセル１３５は、セル内に電荷を記憶することによって情報を記憶する。フラッシュメモリセル内の電荷レベルは、セル内に記憶された情報を表す。いくつかの実施形態では、フラッシュメモリセル１３５は、各フラッシュメモリセル１３５が１ビットの情報を記憶する単一レベルセルとすることができる。また、他の実施形態では、フラッシュメモリセル１３５は、各フラッシュメモリセルが１ビットよりも多くの情報を記憶する複数レベルセルとすることができる。フラッシュメモリセル１３５は、例えば可能な全てのビット値を表現するのに十分な程度にそれ自体の電荷レベルを保持することができず、また、それ自体の電荷レベルを変更することができなくなったときは、欠陥であるとされる。
フラッシュメモリパッケージ１１０およびフラッシュメモリダイ１１５ａ〜１１５ｄは、４つの完全機能型ダイ（fully functional die）に基づく設計記憶容量を有する。例えば、各フラッシュメモリブロック１２０は、１０メガバイト（ＭＢ）の記憶容量を有するように設計される。この場合、フラッシュメモリダイ１１５ａ〜１１５ｄはそれぞれ、３つのフラッシュメモリブロック１２０を備えており、３０ＭＢの設計記憶容量を有することになる。そして、フラッシュメモリパッケージ１１０は、４つのフラッシュメモリダイ１１５ａ〜１１５ｄを備え、１２０ＭＢの記憶容量を有するように設計されている。
例えば、製造業者は、フラッシュメモリダイ１１５ａ〜１１５ｄをフラッシュメモリパッケージ１１０にパッケージ化した後に、フラッシュメモリパッケージ１１０の欠陥フラッシュメモリブロックの有無について試験を行う。１組の基準に基づいて、フラッシュメモリダイ１１５ａ〜１１５ｄの一部が欠陥と特定されることがある。尚、１つの例示的な試験基準は、ダイ内の欠陥フラッシュメモリブロックの数と閾値との比較関数である。個々のフラッシュメモリダイ内の欠陥フラッシュメモリブロックの数が閾値を超えた場合は、そのフラッシュメモリダイが欠陥と特定されることになる。
特定のフラッシュメモリダイが欠陥であると識別された場合は、フラッシュメモリパッケージ全体を破棄する代わりに、動作不能化処理を実施して、特定の欠陥ダイを動作不能化することができる。例えば、フラッシュメモリダイ１１５ａが欠陥であると試験で識別された場合は、パッケージ１１０が破棄される代わりに、動作不能化機構がフラッシュメモリダイ１１５ａを動作不能化する。そして、当該フラッシュメモリパッケージは、フラッシュメモリダイ１１５ｂ〜１１５ｄに基づく減少した記憶容量で動作するようになり、かつ／または販売される。
いくつかの実施形態では、ラベル付け機構を使用して、フラッシュメモリダイ１１５ａ〜１１５ｄの動作不能化状態情報をフラッシュメモリパッケージ１１０と関連付けることができる。例えば、動作不能化機構がフラッシュメモリダイ１１５ａを動作不能化した場合は、ラベル付け機構は、ダイ１１５ｂ、１１５ｃ、および１１５ｄの記憶容量に基づく記憶容量をフラッシュメモリパッケージ１１０が提供し得る旨のラベルを付す（または他の方法でこれを示す）。上記の例では、ラベル付け機構は、公称の設計容量である１２０ＭＢよりも少ない９０ＭＢの容量を示すラベルをフラッシュメモリパッケージ１１０に付すことになる。その後、パッケージ１１０は、９０ＭＢの記憶容量を備えるパッケージ１１０として処理され得る。例えば、販売者は、このパッケージを９０ＭＢデバイスとして販売することができる。少なくとも１つのフラッシュメモリダイを動作不能化するいくつかの例示的な動作不能化機構が、図２に示されている。
図２は、フラッシュメモリパッケージ１１０などのフラッシュメモリパッケージ内の１つまたは複数の個々のフラッシュメモリダイを動作不能化するために実装され得る様々な動作不能化機構を示す、システム２００の一例を示している。これらの機構は、ダイレベル、パッケージレベル、および／またはボードレベルで適切に適用され得る。本明細書に記載の動作不能化機構は、可能な実施形態の代表例を表すものである。即ち、ここに列挙する動作不能化機構は、例示的なものであり、限定的なものではない。フラッシュメモリパッケージ内の個々のダイを動作不能化する他の機構を単独で使用することも、図示の例と組み合わせて使用することもできる。例えば、製造業者またはユーザは、フラッシュメモリパッケージ内の１つまたは複数の個々のダイを動作不能化する複数の動作不能化機構の内から、１つまたは複数の動作不能化機構を選ぶことができる。いくつかの応用例では、動作不能化機構の組合せを使用することもできる。
本例において、システム２００は、フラッシュメモリパッケージ２０５と、メモリコントローラ２１０とを含む。フラッシュメモリパッケージ２０５は、フラッシュメモリパッケージ１１０と同様の構造であっても異なる構造であってもよい。フラッシュメモリパッケージ２０５は、４つのフラッシュメモリダイ２１５ａ〜２１５ｄと、チップイネーブル入力ピン２２０ａ〜２２０ｄと、Ｖｃｃ入力ピン２５０と、ヒューズ２５５ａ〜２５５ｄとを含む。フラッシュメモリパッケージ２０５は、例えば試験命令または試験結果を試験デバイスに転送し、かつ／または試験デバイスから転送するのに使用可能なＪＴＡＧポートを含む。或いは、アナログ形式および／またはデジタル形式の直列信号または並列信号（例えば、帯域外信号）の同期送信または非同期送信を使用したデータ転送を提供する標準データインターフェイスまたはカスタムデータインターフェイスを介して、試験命令または試験結果が試験デバイスに転送され、かつ／または試験デバイスから転送される他の実施形態を採用することもできる。
各フラッシュメモリダイ２１５ａ〜２１５ｄは、チップイネーブルピン２２０ａ〜２２０ｄを介してチップイネーブル信号を受け取ることができる。各フラッシュメモリダイは、対応するフラッシュメモリブロック２２５ａ〜２２５ｄと、Ｖｃｃ入力２３０ａ〜２３０ｄと、コントローラ２３５ａ〜２３５ｄと、チップ動作可能化（ＣＥ）入力２４０ａ〜２４０ｄとを含む。各ＣＥ入力２４０ａ〜２４０ｄは、例えばボンドワイヤまたは他の伝導経路（例えば、フリップチップパッケージ）を介してチップイネーブルピン２２０ａ〜２２０ｄに接続することができる。各フラッシュメモリブロック２２５ａ〜２２５ｄは、フラッシュメモリパッケージ２０５内の各フラッシュメモリダイ２１５ａ〜２１５ｄに関する状態を記憶することができる状態レジスタ２４５ａ〜２４５ｄを含む。例えば、状態レジスタ２４５ａ〜２４５ｄはそれぞれ、フラッシュメモリダイ２１５ａ〜２１５ｄの内のどのフラッシュメモリダイを動作不能化すべきかを示す１組のフラグを記憶することができる。
フラッシュメモリダイ２１５ａ〜２１５ｄのそれぞれは、対応するヒューズ２５５ａ〜２５５ｄとＶｃｃ入力２３０ａ〜２３０ｄとを介して動作電力を取り入れることができる。Ｖｃｃ入力２３０ａ〜２３０ｄは、それぞれヒューズ２５５ａ〜２５５ｄを介してフラッシュメモリパッケージ２０５上のＶｃｃピン２５０に接続される。
各コントローラ２３５ａ〜２３５ｄは、それぞれフラッシュメモリブロック２２５ａ〜２２５ｄに対する読取り／書込みアクセスを制御する。例えば、コントローラ２３５ｄは、ＣＥ４入力２４０ｄ上の有効なチップイネーブル信号に応答しないことによって、フラッシュメモリダイ２１５ｄに対するアクセスを制御することができる。ある実施形態では、各ＣＥ入力２４０ａ〜２４０ｄは、それぞれボンドワイヤ（図示せず）を介して対応するＣＥピン２２０ａ〜２２０ｄに接続される。
また、この例では、メモリコントローラ２１０は、フラッシュメモリパッケージ２０５の外部にある。ある実施形態では、メモリコントローラ２１０は、フラッシュメモリダイ２１５ａ〜２１５ｄと共にパッケージ２０５に統合される。また、他の実施形態では、コントローラ２１０は、フラッシュメモリパッケージ２０５と同じＰＣＢ上に搭載されるか別のＰＣＢまたは基板上に配置され、例えばケーブルなどの通信リンクを介してフラッシュメモリパッケージ２０５に接続される。
本例のコントローラ２１０は、不揮発性メモリ（ＮＶＭ）２６０と、論理回路（logic）２６５とを含む。ＮＶＭ２６０は、フラッシュメモリダイ２１５ａ〜２１５ｄに関する動作可能化ルールを記憶することができ、かつ／または、例えば欠陥フラッシュメモリダイのアドレスなどフラッシュメモリダイ２１５ａ〜２１５ｄの状態を記憶することができる。論理回路２６５は、デジタルおよび／またはアナログハードウェアを含むことができ、命令の実行時に処理を実施することができ、記憶されているルールに従って制御信号を生成することができる。この例では、コントローラ２１０上のＣＥ１〜ＣＥ４出力は、動作不能化回路２７０ａ〜２７０ｄを介してパッケージ２０５上のＣＥ１〜ＣＥ４ピン２２０ａ〜２２０ｄに接続されている。
フラッシュパッケージ内のダイを動作不能化すべき場合は、様々な機構を使用して、ダイレベル、パッケージレベル、および／またはボードレベルにおいて、選択された１つまたは複数のフラッシュメモリダイを動作不能化することができる。
ダイレベルでは、実質的に各ダイ２１５ａ〜２１５ｄに配置される動作不能化機構は、例えばコントローラ２３５ａ〜２３５ｄの内の選択された１つにコマンドを適用すること、かつ／またはフラッシュメモリダイ２１５ａ〜２１５ｄに関する動作不能化ダイの状態情報のコピーを状態レジスタ２４５ａ〜２４５ｄに記憶することを含み得る。例えば、フラッシュメモリダイ２１５ｂを動作不能化すべき場合、動作不能化機構は、ダイ２１５ｂ内のメモリ位置にアクセスすることを求める要求をコントローラ２３５ｂがブロックする（例えば、処理しない）ようにさせるコマンドを、コントローラ２３５ｂに適用する。また、ある実施形態では、動作不能化ダイの状態情報のコピーは、他の（動作不能化されていない）ダイで維持されてもよいし、動作不能化されたダイとは別のレジスタ内で維持されてもよい。更に別の例として、動作不能化機構は、選択されたフラッシュメモリダイの状態を状態レジスタ２４５ａ〜２４５ｄ内で「欠陥」としてセットするようにしてもよい。メモリコントローラ２１０または選択されたメモリダイのコントローラ２３５ａ〜２３５ｄがこの状態情報を読み出したときに、コントローラ２３５ａ〜２３５ｄは、欠陥フラッシュメモリダイが動作可能化および／またはアクセスされないように設定されるようにしてもよい。ダイレベルにおけるいくつかの処理は、非パッケージ化ダイ（例えば、ソーイングウェーハ）、パッケージ化される過程のダイ、及び／またはパッケージ内に完全に封止される過程のダイで実施され得る。
一例において、フラッシュのベンダは、ブロック先頭にフラグを格納することによって、例えばそのセルブロックを使用すべきでない旨を示す「マーク付け」をセルブロックに対して行うことができる。この場合、例えばプロセッサまたはコントローラによってそのフラグが読み出されたときに、マーク付けされたブロックに対する読取りおよび／または書込みが禁止されることになる。フラグは、例えばフラッシュメモリ内および／またはレジスタ内の指定された位置に配置することができる。ダイ全体を含む範囲の、１つまたは複数のメモリブロックを動作不能化するフラグが配置されてもよい。かかるフラグは、動作不能化メモリに関する証印（indicia）を含むことができる。証印は、例えば動作不能化すべきメモリのサイズ、状態（例えば、欠陥、非欠陥）、および／または動作不能化されたメモリの有効使用可能記憶容量を示すことができる。様々な実施形態では、動作不能化メモリの有効使用可能記憶容量は、例えば１００％、約９９％超、約９６％〜約９９％の間、少なくとも約９５％、少なくとも約９０％、あるいは９０％未満とすることができる。ある実施形態では、任意の動作不能化ダイの記憶容量に対する１つまたは複数のアクセスレベルを許可することができ、これらのアクセスレベルはパスワードで保護され得る。
パッケージレベルでは、実質上パッケージ２０５の範囲内に配置される動作不能化機構は、例えば個々のダイ２１５ａ〜２１５ｄから対応するＣＥピン２２０ａ〜２２０ｄへの接続を物理的に動作不能化すること、かつ／またはかかる接続を（例えばレーザで）切断することによって電源接続を開路状態にする（open circuiting）ことを含み得る。パッケージ内でチップ動作可能化信号を物理的に動作不能化するには、ＣＥパッド（例えば、ボンドパッド）２４０ａ〜２４０ｄの内の選択された１つと、対応するＣＥピン２２０ａ〜２２０ｄとの間のボンドワイヤを実装（populate）しないこと、あるいはこれを切断することを含み得る。例えば、動作不能化機構は、ＣＥ２ピン２４０ｂからＣＥ２ピン２２０ｂまでのボンドワイヤを切断することによってあるいはこれを接続しないことによって、フラッシュメモリダイ２１５ｂを動作不能化することができる。別の方法として、チップ動作可能化信号の信号経路を切断することによって、特定のチップ動作可能化信号ラインを動作不能化することが挙げられる。また、電源接続を開路状態にする方法としては、ダイを電源に接続するヒューズ２５５ａ〜２５５ｄの内の選択された１つを溶断すること、または他の方法でダイと電源ピン２５０の間の接続を切断することによって、フラッシュメモリダイ２１５ａ〜２１５ｄの内の１つを動作不能化することを含み得る。切断には、例えばレーザ切断などの技法を利用することができる。パッケージレベルにおけるいくつかの処理は、パッケージ化される過程かつ／またはパッケージ内に完全に封止される過程のダイ上で実施され得る。
様々な実施形態では、特定のフラッシュメモリダイを効果的に動作不能化するように、様々なタイプのパッケージを修正し操作することができる。例えば、ボールグリッドアレイ（ball grid array：ＢＧＡ）パッケージでは、フラッシュメモリダイのＣＥ入力用の基板のボンドワイヤパッド間の電気経路を切断されても良いし、あるいは他の方法で対応するソルダボール（solder ball）との非接続状態を保つようにしてもよい。或いは、薄型スモールアウトラインパッケージ（thin small outline package：ＴＳＯＰ）のＣＥ入力ピンを物理的に切断するようにしてもよいし、ＴＳＯＰパッケージの外部の回路との電気接続が確立されるのを他の方法で防ぐようにしてもよい。
ボードレベルでは、実質上フラッシュメモリパッケージ２０５の外部に配置される回路素子によって、欠陥ダイを動作不能化するための様々な方法が実施され得る。例えば、コントローラ２１０は、ホスト（図示せず）からのコマンドに応答して、システム２００内のフラッシュメモリダイ２１５ａ〜２１５ｄのいずれかを動作不能化するように構成され得る。また、コントローラ２１０および／または動作不能化回路２７０ａ〜２７０ｄは、例えば、ＣＥピン２２０ａ〜２２０ｄとの電気接続を確立するソケットを使用することによって製造過程の１つまたは複数の段階でフラッシュメモリパッケージと協働する試験装置に実装されるようにしてもよい。また、別の例として、同様の回路（図示せず）がＪＴＡＧポートに結合されてもよい。フラッシュメモリパッケージ２０５の外部のこれらおよび他の回路素子は、製造過程の間に、例えばダイ２１５ａ〜２１５ｄの内の選択された１つを動作不能化する信号を、フラッシュメモリパッケージに送るように動作し得る。様々な実施形態において、ＣＥピン２２０ａ〜２２０ｄ及びＪＴＡＧポートを介したフラッシュメモリパッケージ内の該当する受信素子への帯域外（ＯＯＢ）シグナリングを使用して、選択された１つまたは複数のダイを動作不能化する信号が通信される。ここで、単独の信号、或いはデータ入力ピン、アドレス入力ピン、および／または制御入力ピンなど１つまたは複数の他のピン（図示せず）に印加される信号と組み合わせた信号を用いることができる。
また、ある実施形態では、コントローラ２１０は、動作不能化回路２７０ａ〜２７０ｄをアクティブ化して、例えばマルチチップモジュール内のＣＥピン２２０ａ〜２２０ｄなどを駆動する外部信号を動作不能化することができる。
また、ある実施形態では、対応するチップイネーブルピン２２０ａ〜２２０ｄへの該当するチップイネーブル信号を操作することによって、各フラッシュメモリダイ２１５ａ〜２１５ｄを動作不能化することができる。例えば、コントローラ２１０は、ダイ２１５ａ〜２１５ｄの内の動作不能化されたダイがピン２２０ａ〜２２０ｄにおいてチップ動作可能化信号を受け取らないように構成することができる。例えば、コントローラ２１０のＣＥ１〜ＣＥ４出力がＣＥ入力２２０ａ〜２２０ｄを直接駆動する実施形態では、これらの出力は、ダイ２１５ａ〜２１５ｄの内の選択された１つ（または２つ以上）を動作可能化しない信号レベルで維持される。他の実施形態では、コントローラ２１０および／または動作不能化回路２７０ａ〜２７０ｄは、選択された１つまたは複数のチップイネーブル信号を動作不能化するように作動され得る。
また、ボードレベルの動作不能化回路２７０ａ〜２７０ｄは、選択されたチップイネーブル信号を動作不能化するようにプログラム可能な様々なハードウェアおよび／またはソフトウェアの実施形態を使用することができる。例えば、パッケージ２０５のＣＥ３ピン２２０ｃがチップイネーブル信号を受け取らないようにするために回路素子（例えば、プルアップ抵抗、直列抵抗、ジャンパ接続）が実装解除（depopulate）された場合に、動作不能化回路２７０ｃはフラッシュメモリダイ２１５ｃを動作不能化することができる。別の例では、ＣＥ３ピン２２０ｃが有効なチップ動作可能化信号を受け取ることができないように、チップイネーブル信号の伝送ラインが効果的に短絡されるように経路を短絡させる（例えば、実質的にゼロオームの抵抗またはダイオード、アクティブ状態のプルアップまたはプルダウン抵抗が実装させる）ことによって、信号経路がレール（例えば、Ｖｃｃやグランド）に短絡された場合に、動作不能化回路２７０ｃはフラッシュメモリダイ２１５ｃを動作不能化することができる。いくつかの実施形態では、動作不能化回路２７０ａ〜２７０ｄは、例えばコントローラ２１０の制御下でチップイネーブルピン２２０ａ〜２２０ｄとの間の信号の接続および切断を行うことができるアナログスイッチおよび／またはマルチプレクサである。他の実施形態では、動作不能化回路２７０ａ〜２７０ｄは、フラッシュメモリダイ２１５ａ〜２１５ｄの対応する１つを動作不能化するように個別に制御され得る制御可能バッファとされることもる。
メモリコントローラ２１０は、例えばＮＶＭ２６０に記憶されている動作可能化のルールやフラッシュメモリダイの状態などの情報を使用して、各ＣＥピン２２０ａ〜２２０ｄへの出力を制御することにより、フラッシュメモリダイを動作不能化するコマンドを実行することができる。例えば、メモリコントローラ２１０は、フラッシュメモリダイ２１５ｄを動作不能化するコマンドを受け取った場合は、コントローラ２１０上のＣＥ４ピンにはチップイネーブル信号を送らないように構成され得る。また、動作不能化機構は、動作不能化回路２７０ａ〜２７０ｄの内の１つを様々な手法でアクティブ化して、メモリコントローラ２１０とフラッシュメモリパッケージ２０５の間のチップイネーブル信号の通信を動作不能化することができる。
一例では、コントローラは、指定のサイズを有するものとしてフラッシュメモリデバイスをアドレスする（仕向ける）コマンドを受け取るようにしてもよい。この場合の指定のサイズは、当該コマンドに関連する引数またはパラメータである。かかるコマンドは、例えば、それぞれ１ギガバイトの記憶容量の４つのダイを有するフラッシュメモリの内の３ギガバイトだけにアドレスするようにコントローラを仕向けることができる。したがって、コントローラによって受け取られたコマンドは、フラッシュメモリ内の１つのダイを効果的に動作不能化することができる。
図３は、フラッシュメモリを試験し、欠陥ダイを特定し、欠陥ダイの動作不能化または将来の動作不能化を行い、また、動作不能化されていないフラッシュダイの記憶容量を示すラベルをフラッシュメモリデバイスに付すことができる例示的な試験環境３００を示している。いくつかの実施形態では、将来の動作不能化としては、例えば状態レジスタ２４５ａ〜２４５ｄの内の１つに動作不能化フラグをセットすることが含まれ得る。そのようにセットされたフラグが将来の動作中に読み出されたときは、対応するコントローラ２３５ａ〜２３５ｄおよび／または外部コントローラ２１０が、本明細書に記載される処理などの１つまたは複数の処理を実施して、動作不能化フラグに関連するダイを効果的に動作不能化することができる。
本例において、試験環境３００は、試験コントローラ３０５と、試験ベッド３１０とを含む。試験コントローラ３０５は、試験ベッド３１０上の被試験デバイス（ＤＵＴ）３１５を試験する処理を実施することができる。ＤＵＴ３１５は、例えば１組のフラッシュメモリダイ、フラッシュメモリダイのウエハ、担体基板上またはパッケージ内に搭載されたフラッシュメモリ、あるいはＰＣＢ上に搭載されたフラッシュメモリパッケージとするこおができる。また、試験コントローラ３０５は、記憶装置３２０に全ての試験結果を記憶する。
試験が実施された後に、試験コントローラ３０５は、記憶装置３２０から故障情報を検索し、動作不能化機構３２５を作動させて、試験ベッド３１０内の故障または欠陥フラッシュメモリを動作不能化することができる。次いで、故障情報をＤＵＴ３１５と関連付けるために、ラベル付け機構３３０がアクティブ化される。
試験コントローラ３０５は、監視用マイクロプロセッサ（supervising microprocessor）３３５と、メモリ３４０と、ネットワークインターフェイス３４５とを含む。メモリ３４０は、監視用マイクロプロセッサ３３５が試験を実施するために実行するアプリケーションプログラム３５０を記憶する。この例では、アプリケーションプログラム３５０は、試験コードモジュール３５５と、動作不能化コードモジュール３６０とを含んでいる。監視用マイクロプロセッサ３３５は、例えばＪＴＡＧポートや他の（例えばＵＳＢ、パラレル、ＲＳ−２３２、赤外線、イーサネット（登録商標））ポートを含み得るネットワークインターフェイス３４５を介して試験ベッド３１０に試験命令を送ることによって、試験コードモジュール３５５を実行することができる。試験ベッド３１０は、ＤＵＴ３１５と共に試験プロセッサ３６５および試験メモリ３７０を含んでいる。
監視用プロセッサ３３５は、例えばＤＵＴ３１５を初期化し、試験メモリ３７０にパラメータ（例えば試験パターン）をロードするよう試験プロセッサ３６５にシグナリングすることにより、試験コード３５５を実行して試験を初期化することができる。次いで、監視用プロセッサ３３５は、試験を実行するよう試験プロセッサ３６５に命令することができる。試験ベッド３１０は試験を完了させたときは、その試験結果を試験コントローラ３０５に送る。実行すべき試験がそれ以上存在する場合は、試験コントローラ３０５は、別の試験をロードし、その試験をＤＵＴ３１５に対して実行することができる。全ての試験が済んだときに、試験コントローラ３０５は、試験結果に基づいてＤＵＴ３１５の総スコアを計算し、ＤＵＴ３１５内に欠陥のあるフラッシュメモリダイがあればそれを特定することができる。いくつかの実施形態では、試験中に検出されたエラーの数およびタイプが、それぞれのダイにとってそのエラーが許容可能（非欠陥）であるかどうか判定する閾値と比較され得る。次いで、試験コントローラ３０５は、動作不能化機構３２５をアクティブ化して、ＤＵＴ３１５内の１つ（または複数）の欠陥ダイを動作不能化することができる。動作不能化機構３２５は、図２を参照しながら説明した動作不能化機構など、本明細書のいずれかの箇所に記載されている動作不能化機構の内の１つまたは複数に従う条件を提供することにより、個々の欠陥ダイを動作不能化することができる。
典型的には、フラッシュメモリダイは、閾値の割合を超えるセルまたはブロックが製造業者の性能試験で不合格とされた場合に欠陥と特定され得る。例えば、フラッシュメモリダイの約２％〜４％のブロックが性能試験で不合格とされた場合に、ダイが欠陥と特定されてもよい。
いくつかの実施形態では、例えば試験中にダイの非ゼロ数のエラーが特定されたものの、それらのエラーが許容可能な基準の範囲内にある（例えば、エラーの数が選択された閾値未満である）場合は、他の補償技法（例えば回避技法）および／または訂正技法を使用してそれらの特定されたエラーに対処することができる。したがって、ダイはいくつかのエラーを有することがあってもなお、非欠陥と特定される可能性がある。かかるダイは動作不能化の対象とはならないものの、かかるダイへのアクセスには、他のエラー補償方法が必要となる。
いくつかの実施形態では、動作不能化機構３２５は、図２を参照しながら説明した技法などを使用して、ダイレベル、パッケージレベル、および／またはボードレベルの欠陥ダイを動作不能化することができる。例えば、動作不能化機構３２５は、ダイレベルでは、当該ダイの欠陥状態を状態レジスタ２４５ａ〜２４５ｄに記憶することによって、パッケージレベルでは、当該ダイのＣＥ入力２４０ａ〜２４０ｄを切断することおよび／または当該ダイのヒューズ２５５ａ〜２５５ｄを開路状態にすることによって、かつ／またはボードレベルでは、動作不能化回路２７０ａ〜２７０ｄに当該ダイのチップ動作可能化信号を動作不能化させるコマンドを供給することによって、欠陥ダイを動作不能化することができる。
試験コントローラ３０５は、ラベル付け機構３３０を使用して、パッケージ内の使用可能なフラッシュメモリ容量を示すラベルを付すことができる。例えば、ラベルは、動作不能化されていないまたは故障と特定されていないフラッシュメモリダイの容量に基づく使用可能なフラッシュメモリ容量を示すことができる。ラベル情報には、コード化標識、バーコード、および／またはテキスト表現もしくはグラフィック表現が含まれ得る。ラベル付けは、例えば、印刷、食刻、スクリーニング、スタンピング、レーザ印刷によって、かつ／またはパッケージの外側から視覚可能な粘着性ラベルおよび／または事前印刷ラベルを貼付することによって実施することができる。
いくつかの実施形態では、ラベル付けには、１つまたは複数の内側表示を単独で施すこと、あるいはこれを上述の外側標識と組み合わせて施すことが含まれ得る。例えば、ダイ基板上などパッケージの内側には、使用可能なフラッシュメモリの使用可能容量および／またはメモリマップに関する情報を食刻し、彫刻し、あるいは他の方法でマーク付けすることができる。ラベル付け機構がダイレベルまたはウェーハレベルで使用される場合は、ラベル付け情報は、ウェーハ上の未使用領域または保存領域に貼付することができ、欠陥ダイまたは欠陥ダイ群上に貼付することもできる。いくつかの実施形態では、内側のラベル付けには、パッケージ内の不揮発性メモリあるいはパッケージ内の非故障ダイにデジタル情報を記憶することが含まれ得る。例えば、ラベル付け情報は、フラッシュメモリパッケージ内の非動作不能化ダイ上の状態レジスタおよび／またはメモリの予約部分に記憶され得る。
様々な実施形態では、ラベル情報は、ラベル付け情報に基づく記憶容量を有するメモリデバイスとして使用されるフラッシュメモリパッケージをソートまたはパッケージングする後続の製造過程で読み出され、検索され、あるいは他の方法で呼び出される可能性がある。
試験コントローラ３０５は、図４の流れ図に示される例示的な方法４００を実施するように構成され得る。方法４００は、動作不能化コード３６０の諸実施形態が実行されたときに試験コントローラ３０５が実施し得る各種処理を含んでいる。尚、図３に示される例では、試験コントローラ３０５によって実行される動作不能化コード３６０の単一のブロックがメモリ３４０に記憶されている様子が示されているが、他のプロセッサまたは論理回路が、これらの処理の一部または全部を実施するようにしてもよいし、メモリ３４０以外の位置に記憶されている命令を使用するようにしてもよい。
この例では、方法４００は、試験コントローラ３０５がＤＵＴ３１５内の故障ダイに関する故障情報を受け取るステップ４０５から開始する。ステップ４１０で、試験コントローラ３０５は、ＤＵＴ３１５が故障ダイを含んでいるかどうかチェックする。フラッシュメモリパッケージが動作不能化すべき欠陥ダイを含んでいないと識別した場合には、ステップ４１５で、試験コントローラ３０５は、故障情報をデータベース例えば記憶装置３２０に記憶することによって、故障情報（この例では欠陥のあるダイが存在しない旨）をＤＵＴ３１５と関連付ける。図３に関して上述した諸実施形態によれば、ステップ４１７で、ラベル付け機構３３０は、パッケージ内の使用可能メモリ容量に関する１つまたは複数の外側表示および／または内側表示を貼付することができ、その後、方法４００は終了する。
一方、ステップ４１０で少なくとも１つの欠陥ダイが特定された場合には、ステップ４２０で、試験コントローラ３０５は、ＤＵＴのタイプを特定する。試験タイプの例としては、非ソーイングウェーハ上、ダイ上、ダイ群上、パッケージ化ダイ上で実施される試験、および／または図２を参照しながら一例を説明した（例えばＰＣＢ上の）外部回路に接続されたパッケージ上で実施される試験が挙げられる。
ステップ４２５において、試験コントローラ３０５は、特定されたＤＵＴのタイプに従って、動作不能化機構３２５がダイレベルのＤＵＴ３１５内の欠陥ダイを動作不能化することができるかどうかチェックする。動作不能化機構３２５がダイレベルのＤＵＴ３１５を動作不能化することができると判定した場合には、ステップ４３０で、試験コントローラ３０５は、ダイレベルの故障ダイを動作不能化し得るコマンドを動作不能化機構３２５に適用する。例えば、試験コントローラ３０５は、フラッシュメモリダイ２１５ａ〜２１５ｄ内のコントローラ２３５ａ〜２３５ｄに適用させるコマンド、フラッシュメモリダイ２１５ａ〜２１５ｄの内の１つまたは複数に関する状態情報を状態レジスタ２４５ａ〜２４５ｄに記憶させるコマンド、または、対応するＣＥピン２２０ａ〜２２０ｄから欠陥ダイのＣＥ入力２４０ａ〜２４０ｄを切断させるコマンドを、動作不能化機構３２５に送ることができる。試験コントローラ３０５は、（存在する場合は）全ての故障フラッシュメモリダイが動作不能化された後に、ステップ４１５を実施する。
一方、ステップ４２５で、動作不能化機構３２５がダイレベルのＤＵＴ３１５を動作不能化することができないと判定した場合には、ステップ４３５で、試験コントローラ３０５は、特定されたＤＵＴのタイプに従って、動作不能化機構３２５がパッケージレベルのＤＵＴ３１５を動作不能化することができるかどうかチェックする。動作不能化機構３２５がパッケージレベルのＤＵＴ３１５を動作不能化することができると判定した場合には、ステップ４４０で、試験コントローラ３０５は、パッケージレベルの故障ダイを動作不能化させるコマンドを動作不能化機構３２５に適用することができる。例えば、試験コントローラ３０５は、該当するＣＥピン２２０ａ〜２２０ｄを物理的に切断し、かつ／または電源を欠陥ダイに接続するヒューズ２５５ａ〜２５５ｄを（例えばレーザや過電流などを使用して）溶断（ｂｌｏｗ）させるコマンドを、動作不能化機構３２５に適用することができる。試験コントローラ３０５は、全ての故障フラッシュメモリダイが動作不能化された後に、ステップ４１５を実施する。
ステップ４２５で、動作不能化機構３２５がパッケージレベルのＤＵＴ３１５を動作不能化することができないと判定した場合には、ステップ４４５で、試験コントローラ３０５は、外部の動作不能化機構を使用して欠陥ダイを動作不能化させるコマンドを送出する。例えば、試験コントローラ３０５は、動作不能化回路２７０ａ〜２７０ｄを制御することによってフラッシュメモリパッケージ内の欠陥ダイへのアクセスを制限するコマンドを、外部コントローラ２１０に送ることができる。試験コントローラ３０５は、全ての故障フラッシュメモリダイを動作不能化させるコマンドを送出した後に、ステップ４１５を実施する。
以上、本願発明の方法の一実施形態について説明してきたが、他の実施形態は、上記の諸ステップを異なる順序で実施することも、上記の諸ステップを、フラッシュメモリデバイス内の欠陥ダイを特定し、動作不能化し、かつ／または当該ダイと故障情報とを関連付ける機能を含めた同じ主要機能を達成するように修正された構成で実施することもできる。例えば、方法４００は、ステップ４２５および４３５を異なる順番で実施することも、これらの工程をステップ４２０と組み合わせて実施することもできる。いくつかの実施形態では、欠陥ダイに関する情報に加えてまたはその代わりに、非欠陥ダイに関する情報を（本明細書に記載されるように）関連付け、かつ／またはラベル付けすることができる。
様々な実施形態は、ＮＯＲフラッシュダイおよび／またはＮＡＮＤフラッシュダイに適用できるものであり、それらの一方または両方がフラッシュデバイス内において単独であるいは非フラッシュメモリダイと共に、互いに積層かつ／または隣接するようにされ得る。
また、図１を参照しながら１つまたは複数のタイプのフラッシュメモリを含み得る例示的なフラッシュメモリデバイスについて説明したが、例えばサムドライブやメモリスティックを含んでよい他のデータ記憶の応用例では、他の実施形態が配備されてもよい。ダイは、垂直方向または水平方向に（例えば隣り合って）積み重ねられたダイ構成を使用するパッケージに統合されてもよい。かかる他のデータ記憶の応用例としては、マルチチップモジュール（ＭＣＭ）、システムオンチップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）などを挙げることができる。パッケージは、例えばめっきスルーホール（ＰＴＨ）（例えばＤＩＰ）パッケージ、無挿入力（例えばソケット化パッケージ、ＳＩＭＭ）パッケージ、および／または表面実装（ＳＭＴ）（例えばＰＬＣＣ、ＬＣＣ、ＢＧＡ、ＰＧＡ、ＢＧＡ、またはＬＧＡ）パッケージとして構成されてもよい。
また、図３を参照しながら製造業者に適した試験環境を説明したが、フラッシュメモリの試験は、製造が完了した後の製品または電子システムにおいて実施されてもよい。かかる自己診断試験は、例えばオペレータ要求に応答してかつ／またはビット誤り率の変動が検出された時点で、保守スケジュールに従って動作中に実施されてもよい。一例では、フラッシュメモリダイの内容は、フラッシュメモリダイの検証試験を可能にするために、その時々に別の記憶位置にコピーされる可能性もある。許容できない誤り率がダイに関して検出された場合は、当該ダイは、コントローラ、例えばコントローラ２１０によって動作不能化され得る。別の例では、欠陥と特定されたダイは、ヒューズ、例えばヒューズ２５５ａ〜２５５ｄのいずれかを溶断することによって動作不能化され得る。他の例では、非欠陥ダイのコントローラ２３５は、状態レジスタ２４５内の更新済みの動作不能化状態情報を受け取ることがある。上述のように、これらおよび他の動作不能化機構を単独でまたは組み合わせて実施して、特定されたダイを動作不能化することができる。
複数のフラッシュメモリダイを含む製品の寿命を延長するために、製品の耐用寿命期間中に、動作不能化された個々のダイを再動作可能化することができる。例えば、サービスから６ヶ月が経過した後、または選択された時間を超えて作動された後に、それまで動作不能化されていたダイ（欠陥と特定されていることも、欠陥と特定されていないこともある）を再動作可能化して、製品の情報記憶容量を提供することができ、それによって製品の寿命が延長され得る。動作不能化されたメモリは、時間（例えば、実時間クロックに関する時間）および／または事象（例えば、処理サイクル数の増加に伴うフラッシュメモリ容量の低下が検出された場合）に応答して、再動作可能化されてもよい。
いくつかの実施形態では、上述の動作不能化機構のいくつかを使用して、１つまたは複数のダイを動的に動作不能化することができる。動的なダイの動作不能化は、例えば、様々なレベルの記憶容量間の価格の差別化などの特徴を提供し得る。一例では、エンドユーザが制限された記憶容量だけを購入したいと望むこともあり、上述の諸実施形態に従って、適切な数のダイが一時的に動作不能化され得る。このことは、いくつかの実施形態では、ＣＥピン２２０ａ〜２２０ｄの一部または全部を一時的に動作不能化するようにコントローラ２１０を構成することによって実施され得る。後にユーザが追加の記憶容量について対価を支払うことを望んだ場合は、チップ動作可能化信号をＣＥピン２２０ａ〜２２０ｄの内の別の１つが受け取ることをコントローラ２１０が許可するように構成することによって、フラッシュメモリダイ２１５ａ〜２１５ｄの内の該当する１つを動作可能化することができる。
また、ある実施形態では、動作不能化機構は、動作不能化されていないフラッシュメモリダイへのアクセスを妨げないようにまたはアクセス時間を実質的に増加させないように構成され得る。例えば、外部のホストプロセッサシステム（図示せず）は、コントローラ２１０に読出しまたは書込みコマンドを送ることにより、フラッシュメモリダイ２１５ａ内のフラッシュメモリブロック２２５ａの読出しまたは書込みを行うメモリアクセス処理を開始することができる。コントローラ２１０は、ＮＶＭ２６０内のフラッシュメモリダイ２１５ａの状態と、フラッシュメモリダイ２１５ａの動作可能化ルールとをチェックする。この状態および動作可能化ルールに従って、ダイ２１５ａへのアクセスが適切とされた場合は、論理回路２６５は、動作不能化回路２７０ａを介してＣＥ１ピン２２０ａへの動作可能化信号を開始する。そして、動作可能化信号は、ＣＥ１ピン２４０ａに渡される。Ｖｃｃピン２３０ａが電力を受け取っている場合は、コントローラ２３５ａは、動作可能化信号を受け取ることができる。動作可能化信号が受け取られた時点で、コントローラ２３５ａは、状態レジスタ２４５ａをチェックする。フラッシュメモリダイ２１５ａが欠陥ではないことを状態レジスタ２４５ａの情報が示す場合は、コントローラ２３５ａは、フラッシュメモリダイ２１５ａへのアクセスを許可してメモリ動作を完了させる。
本発明のいくつかの実施形態は、コンピュータシステム内で実施され得る。例えば、様々な実施形態は、デジタル回路および／またはアナログ回路、コンピュータハードウェア、ファームウェア、ソフトウェア、またはそれらの組合せを含むことができる。装置は、情報キャリア内に有形に実装されるコンピュータプログラムの形で実施することができ、例えば機械読取り可能な記憶装置の形で、あるいはプログラマブルプロセッサによって実行される伝搬信号の形で実施することができ、また、方法は、入力データを操作し、出力を生成することによって本発明の諸機能を実施する命令プログラムを実行する、プログラマブルプロセッサによって実施することができる。本発明は有利なことに、データ記憶システムとの間でデータおよび命令を送受信するように結合された少なくとも１つのプログラマブルプロセッサ、少なくとも１つの入力デバイス、および／または少なくとも１つの出力デバイスを含むプログラマブルシステム上で実行可能な１つまたは複数のコンピュータプログラムの形で実施することができる。コンピュータプログラムは、ある種の活動を実施しまたはある種の結果をもたらすためにコンピュータ内で直接的にまたは間接的に使用され得る１組の命令である。コンピュータプログラムは、コンパイル型言語またはインタープリタ型言語を含めた任意の形のプログラミング言語で書くことができ、また、スタンドアロンプログラム、あるいはモジュール、コンポーネント、サブルーチン、またはコンピューティング環境での使用に適した他のユニットを含めた任意の形で配備することもできる。
命令プログラムの実行に適したプロセッサとしては、例えば、任意の種類のコンピュータの単一のプロセッサまたは複数のプロセッサの内の１つを含んでよい汎用マイクロプロセッサと専用マイクロプロセッサの両方が挙げられる。プロセッサは一般に、読取り専用メモリまたはランダムアクセスメモリあるいはその両方から命令およびデータを受け取る。コンピュータの本質的な要素は、命令を実行するプロセッサと、命令およびデータを記憶する１つまたは複数のメモリである。また、コンピュータは一般に、データファイルを記憶する１つまたは複数の大容量記憶装置を含み、またはそれらと通信するように動作可能に結合されるが、かかるデバイスとしては、内部ハードディスクや取り外し可能ディスクなどの磁気ディスク、光磁気ディスク、および光ディスクが挙げられる。コンピュータプログラム命令およびデータを有形に実装するのに適した記憶装置としては、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリデバイスなどの半導体メモリデバイス、内部ハードディスクや取り外し可能ディスクなどの磁気ディスク、光磁気ディスク、ならびにＣＤ−ＲＯＭおよびＤＶＤ−ＲＯＭディスクを含めた全ての形式の不揮発性メモリが挙げられる。プロセッサおよびメモリは、ＡＳＩＣ（特定用途向け集積回路）によって補完することも、その内部に組み込むこともできる。
いくつかの実施形態では、１つまたは複数のユーザインターフェイス機能は、特定の機能を実施するようにカスタム構成され得る。本発明は、グラフィカルユーザインターフェイスおよび／またはインターネットブラウザを含むコンピュータシステム内で実施され得る。ユーザとの対話を実現するために、いくつかの実施形態は、ユーザに情報を表示するＣＲＴ（陰極線管）やＬＣＤ（液晶ディスプレイ）モニタなどの表示デバイスと、キーボードと、ユーザがコンピュータへの入力を行うことができるようになるマウスやトラックボールなどのポインティングデバイスとを有するコンピュータ上で実施され得る。
様々な実施形態では、フラッシュメモリコントローラは、適当な通信方法、通信機器、および通信技法を使用して通信することができる。例えば、フラッシュメモリコントローラは、バスを介して、かつ／または専用物理リンク（例えば、光ファイバリンク、２地点間配線、およびデイジーチェーン）を経てソースから受信機にメッセージが直接移送される２地点間通信を使用して、メッセージを送信しあるいは受信することができる。システムの各構成部品は、通信ネットワーク上のパケットベースメッセージを含めた任意の形態または媒体のアナログまたはデジタルデータ通信によって情報を交換することができる。通信ネットワークの例としては、例えばＬＡＮ（ローカルエリアネットワーク）、ＷＡＮ（ワイドエリアネットワーク）、ＭＡＮ（メトロポリタンエリアネットワーク）、無線および／または光ネットワーク、ならびにインターネットを形成するコンピュータおよびネットワークが挙げられる。他の実施形態は、通信ネットワークによって互いに結合された全てのまたは実質的に全てのデバイスに対して、例えば無指向性無線周波数（ＲＦ）信号を使用した同報通信を行うことによってメッセージを移送することができる。他の実施形態は、任意選択でフォーカス光学系と共に使用され得る指向性（すなわちナロービーム）アンテナまたは赤外線信号を使用して送信される、高指向性の特徴を有するＲＦ信号などのメッセージを移送することができる。それだけに限らないが、例えばＵＳＢ２．０、Ｆｉｒｅｗｉｒｅ、ＡＴＡ／ＩＤＥ、ＲＳ−２３２、ＲＳ−４２２、ＲＳ−４８５、８０２．１１ａ／ｂ／ｇ、Ｗｉ−Ｆｉ、イーサネット（登録商標）、ＩｒＤＡ、ＦＤＤＩ（ファイバ分散データインターフェイス）、トークンリングネットワーク、周波数分割、時分割、または符号分割に基づく多重化技法など、適切なインターフェイスおよびプロトコルを使用した他の実施形態も可能である。いくつかの実施形態は任意選択で、データの整合性に関する誤り検査訂正（ＥＣＣ）や、暗号化（例えばＷＥＰ）やパスワード保護などのセキュリティ対策などの機能を組み込むこともできる。
いくつかの実施形態では、例えば各フラッシュメモリコントローラおよび／または状態レジスタは、同じ情報を用いてプログラムされ、不揮発性メモリに記憶されている実質的に同一の情報を用いて初期化され得る。他の実施形態では、１つまたは複数のフラッシュメモリデバイスは、特定の機能を実施するようにカスタム構成され得る。例えば、あるフラッシュプログラムデバイスは、それ自体のパッケージ内のダイに関して、または別のパッケージ内の別のフラッシュメモリダイにおいて動的試験を実施するように構成され得る。かかる試験は、間隔を置いて（例えばユーザ選択され得る間隔で）実施されても、定期的な保守スケジュールに従って実施されてもよい。故障ダイが特定されたときは、特定されたダイがそれ自体のパッケージ内のものであれ別のパッケージ内のものであれ、フラッシュプログラムデバイスは、上述の動作不能化機構の内の単一の動作不能化機構またはそれらの組合せを使用して、特定されたダイを動作不能化する信号を生成することができる。かかる処理は、プロセッサがそれらの処理を実施する命令を実行することによって実施され得る。
以上、本発明のいくつかの実施形態について説明した。しかしながら、本発明の趣旨および範囲を逸脱することなく、様々な修正を加えることができることが理解されるであろう。例えば、本明細書に開示の技法の各工程が異なる順序で実施された場合、開示のシステムの各構成要素が異なる様式で組み合わされた場合、あるいは、各構成要素が他の構成要素によって置き換えられまたは補完された場合にも、有利な結果が達成され得る。上記の各機能および処理（アルゴリズムを含む）は、ハードウェアの形で実施されてもソフトウェアの形で実施されてもそれらの組合せの形で実施されてもよく、いくつかの実施形態は、本明細書に記載されるものと同一でないモジュール上またはハードウェア上で実施することができる。したがって、他の実施形態も添付の特許請求の範囲に含まれる。
印刷回路基板上の複数ダイ型フラッシュメモリパッケージに関する組織構造の一例を示す概略図である。 フラッシュメモリデバイス内の個々のダイを動作不能化する様々な動作不能化機構を示すフラッシュメモリシステムの概略図である。 フラッシュメモリの試験を行い、欠陥フラッシュダイを動作不能化し、ラベルを付すためのシステムを示すブロック図である。 フラッシュメモリ試験が実施された後に欠陥ダイを動作不能化するための方法を示す流れ図である。

Claims (25)

  1. 複数のフラッシュメモリダイを有するフラッシュメモリデバイスを作動させる方法であって、
    フラッシュメモリデバイス内の１つまたは複数の欠陥フラッシュメモリダイを特定し、
    特定された各ダイへのメモリアクセスの動作を不能化することを特徴とする方法。
  2. 前記メモリアクセスの前記不能化は、特定された各ダイに対するチップイネーブル信号の無効化を含むことを特徴とする請求項１に記載の方法。
  3. 特定された各ダイに対するチップイネーブル信号の前記無効化は、前記チップイネーブル信号用のボンドワイヤを切断すること、前記チップイネーブル信号用のボンドワイヤの設置を省略すること、チップイネーブル信号を生成するのに使用される信号を短絡させること、前記フラッシュメモリデバイスのパッケージ上のチップイネーブルピンを切断すること、チップイネーブル信号用の不完全な信号経路を設けることからなるグループから選択された処理を含むことを特徴とする請求項２に記載の方法。
  4. メモリアクセスの動作の前記不能化は、前記特定されたダイからの電力へのアクセスの不能化を含むことを特徴とする請求項１に記載の方法。
  5. 前記特定されたダイからの電力へのアクセスの前記不能化は、前記特定されたダイに電力を供給するボンドワイヤを切断すること、前記特定されたダイに電力を供給するボンドワイヤの設置を省略すること、前記特定されたダイに動作電力を供給する電力接続をレーザ溶融させること、前記特定されたダイに関連するヒューズを溶断させること、前記特定されたダイに給電する不完全な信号経路を設けることからなるグループから選択された処理を含むことを特徴とする請求項４に記載の方法。
  6. メモリアクセスの動作の前記不能化は、前記特定されたダイへのアクセスを動作不能化するようにメモリコントローラを構成することを含むことを特徴とする請求項１に記載の方法。
  7. 前記特定されたダイへのアクセスを不能化するようにメモリコントローラを構成することが、前記特定されたダイからの読出しを求める要求を許可しないように前記フラッシュメモリデバイス内のメモリコントローラを構成することを含むことを特徴とする請求項６に記載の方法。
  8. 前記特定されたダイへのアクセスを不能化するようにメモリコントローラを構成することが、前記特定されたダイへの書込みを求める要求を許可しないように前記フラッシュメモリデバイス内のメモリコントローラを構成することを含むことを特徴とする請求項６に記載の方法。
  9. 構成対象である前記メモリコントローラが、前記特定されたダイ内にあることを特徴とする請求項６に記載の方法。
  10. 更に、前記特定されたダイ以外の、前記フラッシュメモリデバイス内のダイの容量に基づく使用可能フラッシュメモリ容量に関する情報を示す識別子を記憶することを特徴とする請求項１に記載の方法。
  11. 前記識別子は、前記フラッシュメモリデバイスに記憶されることを特徴とする請求項１０に記載の方法。
  12. 更に、前記特定されたダイ以外の、前記フラッシュメモリデバイス内の使用可能フラッシュメモリ量を示すラベルを、前記フラッシュメモリデバイスに付すことを特徴とする請求項１に記載の方法。
  13. 更に、前記フラッシュメモリデバイスを販売に供することを含むことを特徴とする請求項１２に記載の方法。
  14. 複数のフラッシュメモリダイを有するフラッシュメモリデバイスであって、
    １つまたは複数の非欠陥フラッシュメモリダイと、
    欠陥と特定された１つまたは複数のフラッシュメモリダイと、
    欠陥と特定された前記ダイへのアクセスを不能化する手段とを備えることを特徴とするフラッシュメモリデバイス。
  15. アクセスを不能化する前記手段は、前記特定されたダイに対するチップイネーブル信号を不能化する手段を備えることを特徴とする請求項１４に記載のフラッシュメモリデバイス。
  16. アクセスを不能化する前記手段は、前記特定されたダイからの電力へのアクセスを不能化する手段を備えることを特徴とする請求項１４に記載のフラッシュメモリデバイス。
  17. アクセスを不能化する前記手段は、前記特定されたダイへのアクセスの要求を拒否する手段を備えることを特徴とする請求項１４に記載のフラッシュメモリデバイス。
  18. 前記フラッシュメモリデバイス上に、前記非欠陥フラッシュメモリダイの記憶容量を示すラベルをさらに備えることを特徴とする請求項１４に記載のフラッシュメモリデバイス。
  19. コンピュータ読取り可能な命令を備える製品であって、前記命令がコンピュータに、
    フラッシュメモリダイが欠陥であるかどうか判定するための少なくとも１つの基準を特定し、
    公称の初期容量を提供する１組のフラッシュメモリダイにおいて、１つまたは複数の欠陥フラッシュメモリダイを特定し、
    少なくとも１つの欠陥フラッシュメモリダイを不能化して、前記公称の初期容量未満の動作容量を有するフラッシュメモリシステムを提供することを含む処理を実行させることを特徴とする製品。
  20. 前記処理が、更に、前記フラッシュメモリシステムをフラッシュメモリパッケージに組み立てることを含むことを特徴とする請求項１９に記載の製品。
  21. 前記動作容量は、前記公称の初期容量から不能化された前記ダイのそれぞれの容量分だけ減少させた容量と実質的に等しいことを特徴とする請求項１９に記載の製品。
  22. 前記処理が、更に、前記動作容量を前記フラッシュメモリパッケージと関連付けることを含むことを特徴とする請求項２１に記載の製品。
  23. 前記処理が、更に、関連付けられた前記動作容量を用いて前記フラッシュメモリパッケージにラベル付けすることを含むことを特徴とする請求項２１に記載の製品。
  24. 前記１つまたは複数の欠陥フラッシュメモリダイを特定する処理は、前記少なくとも１つの基準に基づいて少なくとも１つの欠陥フラッシュメモリダイを特定するために、フラッシュメモリパッケージを試験することを含むことを特徴とする請求項１９に記載の製品。
  25. 前記少なくとも１つの欠陥フラッシュメモリダイを不能化する処理は、前記特定されたダイに電力を供給するボンドワイヤを切断すること、前記特定されたダイに電力を供給するボンドワイヤの設置を省略すること、前記特定されたダイに動作電力を供給する電力接続をレーザ溶融させること、前記特定されたダイに関連するヒューズを溶断させること、前記特定されたダイに給電する不完全な信号経路を設けることからなるグループから選択された処理を含むことを特徴とする請求項１９に記載の製品。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060279A (ja) * 2009-09-11 2011-03-24 Sean Eilert 自律的メモリアーキテクチャー
JP2011060392A (ja) * 2009-09-11 2011-03-24 Nec Corp 半導体記憶装置の試験方法
JP2012515988A (ja) * 2009-01-23 2012-07-12 マイクロン テクノロジー， インク． 誤り領域を管理するためのメモリ装置及び方法
WO2014196000A1 (ja) * 2013-06-03 2014-12-11 株式会社日立製作所 ストレージ装置およびストレージ装置制御方法
JP2017045311A (ja) * 2015-08-27 2017-03-02 株式会社東芝 メモリシステム
US10003675B2 (en) 2013-12-02 2018-06-19 Micron Technology, Inc. Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data
KR20220075819A (ko) * 2020-11-30 2022-06-08 주식회사 데이터세이브 다층 인쇄회로기판을 구비한 usb 메모리 장치의 데이터 복구 방법

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7802157B2 (en) * 2006-06-22 2010-09-21 Micron Technology, Inc. Test mode for multi-chip integrated circuit packages
US7837579B2 (en) * 2007-03-20 2010-11-23 Powermetal Technologies, Inc. Baseball and softball bats with fused nano-structured metals and alloys
US7558130B2 (en) * 2007-06-04 2009-07-07 Micron Technology, Inc. Adjustable drive strength apparatus, systems, and methods
US7919845B2 (en) * 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
JP5161560B2 (ja) * 2007-12-28 2013-03-13 株式会社東芝 半導体記憶装置
JP5372382B2 (ja) * 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5106151B2 (ja) * 2008-01-28 2012-12-26 株式会社東芝 積層型スタックｎａｎｄメモリ及び半導体装置
US20090196093A1 (en) * 2008-01-31 2009-08-06 Qimonda Ag Stacked die memory
EP2099031A1 (fr) * 2008-03-07 2009-09-09 Axalto S.A. Procédés pour fabriquer un empilement de circuits mémoire et pour adresser un circuit mémoire, empilement et dispositif correspondants
US20090259806A1 (en) * 2008-04-15 2009-10-15 Adtron, Inc. Flash management using bad page tracking and high defect flash memory
US7964976B2 (en) * 2008-08-20 2011-06-21 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8327066B2 (en) * 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
US7968374B2 (en) 2009-02-06 2011-06-28 Headway Technologies, Inc. Layered chip package with wiring on the side surfaces
CN201576679U (zh) * 2009-07-23 2010-09-08 茂邦电子有限公司 闪存芯片堆栈结构
TWM373598U (en) * 2009-09-07 2010-02-01 Power Mate Technology Co Ltd Surface-mounted terminal
US8466562B2 (en) 2009-09-24 2013-06-18 Headway Technologies, Inc. Layered chip package
US8179717B2 (en) * 2009-09-29 2012-05-15 Sandisk Technologies Inc. Maintaining integrity of preloaded content in non-volatile memory during surface mounting
US7902677B1 (en) 2009-10-28 2011-03-08 Headway Technologies, Inc. Composite layered chip package and method of manufacturing same
JP2011134410A (ja) * 2009-12-25 2011-07-07 Toshiba Corp 不揮発性半導体記憶装置及びその試験方法
KR101124331B1 (ko) * 2010-04-30 2012-03-19 주식회사 하이닉스반도체 반도체 장치
US8421243B2 (en) 2010-06-24 2013-04-16 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203216B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203215B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8397134B2 (en) * 2010-08-30 2013-03-12 Hamilton Sundstrand Corporation System for handling of permanent bit errors in memory devices
US8541887B2 (en) 2010-09-03 2013-09-24 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8595414B2 (en) * 2010-09-30 2013-11-26 Apple Inc. Selectively combining commands for a system having non-volatile memory
US8441112B2 (en) 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
US8618646B2 (en) 2010-10-12 2013-12-31 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8652877B2 (en) 2010-12-06 2014-02-18 Headway Technologies, Inc. Method of manufacturing layered chip package
KR101214285B1 (ko) * 2010-12-30 2012-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US8253257B2 (en) 2011-01-26 2012-08-28 Headway Technologies, Inc. Layered chip package and method of manufacturing the same
US8344494B2 (en) 2011-04-11 2013-01-01 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US9082474B2 (en) * 2011-04-21 2015-07-14 Micron Technology, Inc. Method and apparatus for providing preloaded non-volatile memory content
US8358015B2 (en) 2011-06-09 2013-01-22 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8653639B2 (en) 2011-06-09 2014-02-18 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US9256279B2 (en) 2011-06-29 2016-02-09 Rambus Inc. Multi-element memory device with power control for individual elements
US8426979B2 (en) 2011-07-18 2013-04-23 Headway Technologies, Inc. Composite layered chip package
US8446772B2 (en) 2011-08-04 2013-05-21 Sandisk Technologies Inc. Memory die self-disable if programmable element is not trusted
US20130036255A1 (en) * 2011-08-05 2013-02-07 Apple Inc. Testing memory subsystem connectivity
US8426981B2 (en) * 2011-09-22 2013-04-23 Headway Technologies, Inc. Composite layered chip package
US20130100752A1 (en) * 2011-10-20 2013-04-25 Fluiditech Ip Limited Method of restoring reconstructed memory spaces
CN102496388A (zh) * 2011-12-01 2012-06-13 深圳市华星光电技术有限公司 印刷电路板的存储器代码检验方法
US9875808B2 (en) 2013-01-15 2018-01-23 Micron Technology, Inc. Reclaimable semiconductor device package and associated systems and methods
CN104102599A (zh) * 2013-04-11 2014-10-15 华邦电子股份有限公司 快闪存储器装置与数据传输方法
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9389973B2 (en) 2014-05-30 2016-07-12 Oracle International Corporation Memory error propagation for faster error recovery
US8976609B1 (en) 2014-06-16 2015-03-10 Sandisk Enterprise Ip Llc Low-test memory stack for non-volatile storage
US9653184B2 (en) * 2014-06-16 2017-05-16 Sandisk Technologies Llc Non-volatile memory module with physical-to-physical address remapping
US9613715B2 (en) 2014-06-16 2017-04-04 Sandisk Technologies Llc Low-test memory stack for non-volatile storage
US9652153B2 (en) 2014-09-02 2017-05-16 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a count of logical addresses
US9582202B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by moving data
US9582212B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device
US9582193B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device in a multi-storage-device storage system
US9552166B2 (en) 2014-09-02 2017-01-24 Sandisk Technologies Llc. Process and apparatus to reduce declared capacity of a storage device by deleting data
US9563362B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Host system and process to reduce declared capacity of a storage device by trimming
US9519427B2 (en) 2014-09-02 2016-12-13 Sandisk Technologies Llc Triggering, at a host system, a process to reduce declared capacity of a storage device
US9524112B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by trimming
US9582220B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device in a multi-storage-device storage system
US9665311B2 (en) 2014-09-02 2017-05-30 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by making specific logical addresses unavailable
US9524105B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by altering an encoding format
US9563370B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device
US9582203B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a range of logical addresses
US9158681B1 (en) 2014-09-02 2015-10-13 Sandisk Technologies Inc. Process and apparatus to reduce declared capacity of a storage device by conditionally trimming
US9639282B2 (en) 2015-05-20 2017-05-02 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to improve device endurance and extend life of flash-based storage devices
US9606737B2 (en) 2015-05-20 2017-03-28 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to extend life of flash-based storage devices and preserve over-provisioning
US9946483B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive with low over-provisioning
US9946473B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive
US10042806B2 (en) 2016-02-02 2018-08-07 Xilinx, Inc. System-level interconnect ring for a programmable integrated circuit
US10002100B2 (en) 2016-02-02 2018-06-19 Xilinx, Inc. Active-by-active programmable device
KR102529171B1 (ko) * 2016-02-26 2023-05-04 삼성전자주식회사 메모리 장치 진단 시스템
US10983865B2 (en) * 2016-08-01 2021-04-20 Hewlett Packard Enterprise Development Lp Adjusting memory parameters
US10541044B2 (en) * 2016-10-31 2020-01-21 Qualcomm Incorporated Providing efficient handling of memory array failures in processor-based systems
US10452468B2 (en) 2016-12-30 2019-10-22 Western Digital Technologies, Inc. Method and system for managing non-volatile memory
CN111242294B (zh) * 2017-12-14 2023-08-25 中科寒武纪科技股份有限公司 集成电路芯片装置及相关产品
US11017822B1 (en) * 2019-11-01 2021-05-25 Xilinx, Inc. Yield-centric power gated regulated supply design with programmable leakers
EP4060720A4 (en) * 2019-11-15 2023-08-16 Kioxia Corporation STORAGE DEVICE AND STORAGE SYSTEM
US11397635B2 (en) * 2019-12-09 2022-07-26 Sandisk Technologies Llc Block quality classification at testing for non-volatile memory, and multiple bad block flags for product diversity
US20210311638A1 (en) * 2020-04-07 2021-10-07 Micron Technology, Inc. Apparatuses and methods for die replacement in stacked memory
US11422888B2 (en) 2020-10-14 2022-08-23 Western Digital Technologies, Inc. Data integrity check for writing data in memory
US11675528B2 (en) 2021-03-29 2023-06-13 Western Digital Technologies, Inc. Switch based BGA extension
US12020771B2 (en) * 2021-08-13 2024-06-25 Micron Technology, Inc. Die location detection for grouped memory dies
US20240071437A1 (en) * 2022-08-30 2024-02-29 Micron Technology, Inc. Die Disablement

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023843A (ja) * 1988-06-16 1990-01-09 Mitsubishi Electric Corp Ｉｃメモリカード
JP2002123432A (ja) * 2000-10-16 2002-04-26 Sharp Corp 複合メモリ装置およびその選別方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4891811A (en) * 1987-02-13 1990-01-02 International Business Machines Corporation Efficient address test for large memories
EP0618535B1 (en) * 1989-04-13 1999-08-25 SanDisk Corporation EEPROM card with defective cell substitution and cache memory
US4992984A (en) * 1989-12-28 1991-02-12 International Business Machines Corporation Memory module utilizing partially defective memory chips
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
US5473753A (en) * 1992-10-30 1995-12-05 Intel Corporation Method of managing defects in flash disk memories
US5592641A (en) * 1993-06-30 1997-01-07 Intel Corporation Method and device for selectively locking write access to blocks in a memory array using write protect inputs and block enabled status
US7137011B1 (en) * 1993-09-01 2006-11-14 Sandisk Corporation Removable mother/daughter peripheral card
US5822256A (en) * 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
JP3631277B2 (ja) * 1995-01-27 2005-03-23 株式会社日立製作所 メモリモジュール
US5901105A (en) * 1995-04-05 1999-05-04 Ong; Adrian E Dynamic random access memory having decoding circuitry for partial memory blocks
US5691945A (en) * 1995-05-31 1997-11-25 Macronix International Co., Ltd. Technique for reconfiguring a high density memory
US5812861A (en) * 1995-06-22 1998-09-22 Intel Corporation Override signal for forcing a powerdown of a flash memory
US5627784A (en) * 1995-07-28 1997-05-06 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US5619462A (en) * 1995-07-31 1997-04-08 Sgs-Thomson Microelectronics, Inc. Fault detection for entire wafer stress test
US5946257A (en) * 1996-07-24 1999-08-31 Micron Technology, Inc. Selective power distribution circuit for an integrated circuit
US5754410A (en) * 1996-09-11 1998-05-19 International Business Machines Corporation Multi-chip module with accessible test pads
FI104528B (fi) 1996-10-03 2000-02-15 Nokia Networks Oy Liikkuvan aseman paikallistamismenetelmä ja solukkoradioverkko
US6008538A (en) * 1996-10-08 1999-12-28 Micron Technology, Inc. Method and apparatus providing redundancy for fabricating highly reliable memory modules
KR100205006B1 (ko) * 1996-10-08 1999-06-15 윤종용 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치
JP3565687B2 (ja) * 1997-08-06 2004-09-15 沖電気工業株式会社 半導体記憶装置およびその制御方法
US6360346B1 (en) * 1997-08-27 2002-03-19 Sony Corporation Storage unit, method of checking storage unit, reading and writing method
US6148435A (en) * 1997-12-24 2000-11-14 Cypress Semiconductor Corporation Optimized programming/erase parameters for programmable devices
JPH11242898A (ja) * 1998-02-25 1999-09-07 Hitachi Ltd メモリモジュールと電子装置
US6301121B1 (en) * 1999-04-05 2001-10-09 Paul T. Lin Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process
US6269025B1 (en) * 2000-02-09 2001-07-31 Advanced Micro Devices, Inc. Memory system having a program and erase voltage modifier
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6304487B1 (en) * 2000-02-28 2001-10-16 Advanced Micro Devices, Inc. Register driven means to control programming voltages
US6748562B1 (en) * 2000-10-31 2004-06-08 Agilent Technologies, Inc. Memory tester omits programming of addresses in detected bad columns
US6763424B2 (en) * 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
JP5050303B2 (ja) * 2001-06-29 2012-10-17 富士通セミコンダクター株式会社 半導体試験装置
JP2003022693A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体メモリ
JP3822081B2 (ja) * 2001-09-28 2006-09-13 東京エレクトロンデバイス株式会社 データ書込装置、データ書込制御方法及びプログラム
US7051242B2 (en) * 2002-02-08 2006-05-23 Hewlett-Packard Development Company, L.P. Method and apparatus for improving yield by decommissioning optional units on a CPU due to manufacturing defects
US6871257B2 (en) * 2002-02-22 2005-03-22 Sandisk Corporation Pipelined parallel programming operation in a non-volatile memory system
KR100463199B1 (ko) * 2002-03-04 2004-12-23 삼성전자주식회사 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
US6721820B2 (en) * 2002-05-15 2004-04-13 M-Systems Flash Disk Pioneers Ltd. Method for improving performance of a flash-based storage system using specialized flash controllers
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US6901498B2 (en) * 2002-12-09 2005-05-31 Sandisk Corporation Zone boundary adjustment for defects in non-volatile memories
EP1609048A4 (en) * 2003-03-27 2009-01-14 Milsys Ltd DATA STORAGE DEVICE HAVING COMPLETE ACCESS FOR ALL USERS
US7240219B2 (en) * 2003-05-25 2007-07-03 Sandisk Il Ltd. Method and system for maintaining backup of portable storage devices
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US20050041453A1 (en) * 2003-08-22 2005-02-24 Brazis Paul W. Method and apparatus for reading and writing to solid-state memory
US7305600B2 (en) * 2003-08-29 2007-12-04 International Business Machines Corporation Partial good integrated circuit and method of testing same
US7730368B2 (en) * 2003-10-31 2010-06-01 Sandisk Il Ltd. Method, system and computer-readable code for testing of flash memory
US7200770B2 (en) * 2003-12-31 2007-04-03 Hewlett-Packard Development Company, L.P. Restoring access to a failed data storage device in a redundant memory system
US7227797B2 (en) * 2005-08-30 2007-06-05 Hewlett-Packard Development Company, L.P. Hierarchical memory correction system and method
JP2007088329A (ja) * 2005-09-26 2007-04-05 Toshiba Corp マルチチップパッケージ型半導体装置
US7277337B1 (en) * 2006-09-25 2007-10-02 Kingston Technology Corp. Memory module with a defective memory chip having defective blocks disabled by non-multiplexed address lines to the defective chip
US7477545B2 (en) * 2007-06-14 2009-01-13 Sandisk Corporation Systems for programmable chip enable and chip address in semiconductor memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023843A (ja) * 1988-06-16 1990-01-09 Mitsubishi Electric Corp Ｉｃメモリカード
JP2002123432A (ja) * 2000-10-16 2002-04-26 Sharp Corp 複合メモリ装置およびその選別方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145384B2 (en) 2009-01-23 2021-10-12 Micron Technology, Inc. Memory devices and methods for managing error regions
US11915774B2 (en) 2009-01-23 2024-02-27 Micron Technology, Inc. Memory devices and methods for managing error regions
JP2012515988A (ja) * 2009-01-23 2012-07-12 マイクロン テクノロジー， インク． 誤り領域を管理するためのメモリ装置及び方法
US9953724B2 (en) 2009-01-23 2018-04-24 Micron Technology, Inc. Memory devices and methods for managing error regions
US8990647B2 (en) 2009-01-23 2015-03-24 Micron Technology, Inc. Memory devices and methods for managing error regions
KR101547723B1 (ko) * 2009-01-23 2015-08-26 마이크론 테크놀로지, 인크. 오류 영역들을 관리하기 위한 메모리 장치 및 방법
US10347356B2 (en) 2009-01-23 2019-07-09 Micron Technology, Inc. Memory devices and methods for managing error regions
US10769097B2 (en) 2009-09-11 2020-09-08 Micron Technologies, Inc. Autonomous memory architecture
JP2011060392A (ja) * 2009-09-11 2011-03-24 Nec Corp 半導体記憶装置の試験方法
JP2011060279A (ja) * 2009-09-11 2011-03-24 Sean Eilert 自律的メモリアーキテクチャー
US11586577B2 (en) 2009-09-11 2023-02-21 Micron Technology, Inc. Autonomous memory architecture
US9779057B2 (en) 2009-09-11 2017-10-03 Micron Technology, Inc. Autonomous memory architecture
US10013322B2 (en) 2013-06-03 2018-07-03 Hitachi, Ltd. Storage apparatus and storage apparatus control method
JP6055544B2 (ja) * 2013-06-03 2016-12-27 株式会社日立製作所 ストレージ装置およびストレージ装置制御方法
WO2014196000A1 (ja) * 2013-06-03 2014-12-11 株式会社日立製作所 ストレージ装置およびストレージ装置制御方法
US10003675B2 (en) 2013-12-02 2018-06-19 Micron Technology, Inc. Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data
US10778815B2 (en) 2013-12-02 2020-09-15 Micron Technology, Inc. Methods and systems for parsing and executing instructions to retrieve data using autonomous memory
JP2017045311A (ja) * 2015-08-27 2017-03-02 株式会社東芝 メモリシステム
KR102432739B1 (ko) 2020-11-30 2022-08-16 주식회사 데이터세이브 다층 인쇄회로기판을 구비한 usb 메모리 장치의 데이터 복구 방법
KR20220075819A (ko) * 2020-11-30 2022-06-08 주식회사 데이터세이브 다층 인쇄회로기판을 구비한 usb 메모리 장치의 데이터 복구 방법

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