KR20150087315A - 구성 정보를 저장하기 위해 예비 섹터를 지닌 메모리 셀 어레이 - Google Patents

구성 정보를 저장하기 위해 예비 섹터를 지닌 메모리 셀 어레이 Download PDF

Info

Publication number
KR20150087315A
KR20150087315A KR1020157015991A KR20157015991A KR20150087315A KR 20150087315 A KR20150087315 A KR 20150087315A KR 1020157015991 A KR1020157015991 A KR 1020157015991A KR 20157015991 A KR20157015991 A KR 20157015991A KR 20150087315 A KR20150087315 A KR 20150087315A
Authority
KR
South Korea
Prior art keywords
cell array
word line
volatile
configuration information
memory cell
Prior art date
Application number
KR1020157015991A
Other languages
English (en)
Inventor
정필 김
태현 김
성렬 김
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20150087315A publication Critical patent/KR20150087315A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

셀 어레이와 휘발성 저장 디바이스를 포함하는 메모리 디바이스가 제공된다. 셀 어레이는 복수의 워드 라인들, 복수의 비트 라인들(워드 라인과 비트 라인의 선택은 메모리 셀 어드레스를 정의함), 및 셀 어레이에 대한 구성 정보를 저장하기 위한 비휘발성 예비 워드 라인을 포함할 수 있다. 휘발성 저장 디바이스가 셀 어레이에 결합된다. 파워-업 또는 메모리 디바이스의 초기화 시에 비휘발성 예비 워드 라인으로부터의 구성 정보가 휘발성 저장 디바이스로 복사된다.

Description

구성 정보를 저장하기 위해 예비 섹터를 지닌 메모리 셀 어레이{MEMORY CELL ARRAY WITH RESERVED SECTOR FOR STORING CONFIGURATION INFORMATION}
[0001]다양한 피쳐들은 메모리 디바이스들에 관한 것이며, 특히, 실패 주소 정보를 비롯한, 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 예비 섹터들을 지닌 메모리 셀 어레이에 관한 것이다.
[0002]도 1은 메모리 디바이스에 대한 통상적인 셀 어레이를 도시한다. 일례로, 메모리 디바이스는 하나 또는 그보다 많은 셀 어레이들을 포함하는 비휘발성 메모리 디바이스일 수 있다. 셀 어레이(102)는 하나의 디코더(103) 또는 별개의 디코더들로부터 액세스 가능한 제 1 셀 어레이(101a) 및/또는 제 2 셀 어레이(101b)를 포함할 수 있다. 셀 어레이(102)는 하나 또는 그보다 많은 워드 라인들(WL)(104)과 워드 라인들(104)을 크로싱/교차하는 하나 또는 그보다 많은 비트 라인들(105), 및 워드 라인들(104)과 비트 라인들(105) 사이의 교차지점들에 배치되고 복수의 비트들(예를 들어, 비트 셀 당 1 비트)을 저장할 수 있는 전기적으로 재기록가능하고 비휘발성인 메모리 셀들(107)을 포함할 수 있다. 디코더(103)는 입력 어드레스를 디코딩하고 대응하는 적절한 워드 라인 및 비트 라인(예를 들어, 컬럼 및 로우)을 선택하는 역할을 할 수 있다. 즉, 워드 라인 및 비트 라인 조합의 선택은 특정 어드레스에 비트의 저장을 허용한다. 셀 어레이(102)는 또한, 워드 라인 리던던시 모듈(106)을 통해 액세스된 하나 또는 그보다 많은 리던던트 워드 라인들(RWL)(108)을 이용함으로써 페일드(failed) 워드 라인들을 "리페어(repair)"하는 리던던시 시스템을 포함할 수 있다. 페일드 워드 라인(109)의 검출 시, 그 페일드 워드 라인(109)에 대응하는 어드레스(들)가 리던던트 워드 라인(108)으로 맵핑되고, 할당되고, 그리고/또는 재지향된다. 리던던시 시스템은 또한, 셀 어레이(102)에 대한 페일드 어드레스 정보를 저장하는 내부 또는 외부 퓨즈 블록(110)(예를 들어, 1회용 프로그래머블 또는 비휘발성 저장)과 배타적(EX) OR 모듈(112)을 포함할 수 있다. EXOR 모듈(112)은 입력 어드레스(116)를 퓨즈 블록(110)의 페일드 어드레스(들)와 비교할 수 있다. 셀 어레이(102)로의 판독/기록 동작의 발생 시, 입력 어드레스(116)가 EXOR 모듈(112)로 제공된다. 입력 어드레스(116)가 퓨즈 블록(110)에서 발견되는 경우, 기록/판독 동작이 셀 어레이(102)의 리던던트 워드 라인(RWL)(108)으로 라우팅된다.
[0003]도 2는, 메모리 디바이스를 위한 통상의 셀 어레이(102)가 또한, 다른 목적들을 위해서 퓨즈 블록들(202a, 202b, 및 202c)을 사용할 수 있다는 것을 도시한다. 적절한 메모리 디바이스 동작을 위해서, 칩 식별자, 타이밍 트리밍, 및/또는 전압 트리밍과 같은 특정 정보가 필요하다. 이러한 정보는 종종 메모리 디바이스의 내부 및/또는 외부의 퓨즈 블록들에 저장된다. 페일드 어드레스 정보(예를 들어, 로우/컬럼 및/또는 IO 리페어) 이외에도, 추가 퓨즈 블록들(202a, 202b, 202c)은 (a)칩 식별자(ID) 정보, (b)타이밍 및/또는 전압/전류 옵션들, 및/또는 (c)다른 기능 옵션들을 저장하는 역할을 할 수 있다.
[0004]메모리 디바이스들과 함께 내부 또는 외부 퓨즈 블록들의 사용은 몇 가지 문제점들을 갖는다. 예를 들어, (예를 들어, 셀 어레이와 동일한 반도체 다이 상의) 내부 퓨즈 블록들은, 퓨즈 블록이 상대적으로 대형이기 때문에 칩 사이즈를 증가시킬 수 있다. 페일드 어드레스 정보를 저장하기 위해서 (예를 들어, 동일 기판 또는 패키지 상에) 외부 퓨즈 블록들을 이용하는 것은 외부 퓨즈 블록으로부터 셀 어레이로의 신호 버스를 필요로 한다.
[0005]결과적으로, 메모리 디바이스들 내에 셀 어레이들을 지닌 퓨즈 블록들을 이용하는 대안이 필요하다.
[0006]제 1 피쳐에 따르면, 셀 어레이 및 셀 어레이에 결합된 휘발성 메모리 저장소를 포함하는 메모리 디바이스가 제공된다. 셀 어레이는:(a)복수의 워드 라인들, (b)복수의 비트 라인들 ―워드 라인과 비트 라인의 선택은 메모리 셀 어드레스를 정의함―, (c)셀 어레이에 대한 구성 정보를 저장하기 위한 비휘발성 예비 워드 라인, 및/또는 (d) 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해서 맵핑되는 리던던트 워드 라인을 포함할 수 있다. 휘발성 저장 디바이스(예를 들어, 하나 또는 그보다 많은 휘발성 플립 플롭들)는, 메모리 디바이스의 파워-업 또는 초기화 시에, 비휘발성 예비 워드 라인으로부터의 구성 정보가 휘발성 저장 디바이스에 복사된다. 일부 구현들에서, 휘발성 저장 디바이스는 셀 어레이의 부분으로서 (예를 들어, 동일한 반도체 다이 또는 패키지 내에) 통합될 수 있다.
[0007]일 실시예에서, 비휘발성 예비 워드 라인은 (a)복수의 워드 라인들로부터의 페일드 워드 라인 어드레스, (b)복수의 워드라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는 (c)복수의 워드 라인들로부터의 페일드 워드 라인과 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향 중 적어도 하나와 관련된 정보를 저장할 수 있다.
[0008]일 실시예에서, 셀 어레이에 대한 구성 정보는 (a)셀 어레이에 대한 칩 식별자, (b)셀 어레이에 대한 타이밍 트리밍 정보, 및/또는 (c)셀 어레이에 대한 전압 트리밍 정보 중 적어도 하나를 포함할 수 있다.
[0009]일 구현에서, 비휘발성 예비 워드 라인은 복수의 워드 라인들로부터 개별적으로 액세스가능한 셀 어레이 내의 예비 섹터의 부분일 수 있다. 비휘발성 예비 워드 라인은 (a)판독 전용 비휘발성 저장 및/또는 (b)1회 프로그래머블 저장소를 제공할 수 있다. 셀 어레이는 비휘발성 저장 디바이스일 수 있다(예를 들어, 복수의 워드 라인들이 비휘발성 저장소이다).
[0010]메모리 디바이스는 또한, 셀 어레이에 결합된 제어 회로를 포함하고, (a)파워-업 이벤트 또는 이송 커맨드 시에 비휘발성 예비 워드 라인으로부터 구성 정보를 판독하고, (b)구성 정보를 휘발성 저장 디바이스에 저장하고, 그리고/또는 (c)셀 어레이로의 액세스를 구성하기 위해 구성 정보를 이용하도록 구성될 수 있다.
[0011]제 2 피쳐는 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법을 제공한다. (a)복수의 워드 라인들, (b)복수의 비트 라인들 ―워드 라인 및 비트 라인의 선택은 메모리 셀 어드레스를 정의함―, 및/또는 (c)비휘발성 예비 워드 라인을 포함하는 셀 어레이가 형성될 수 있다. 비휘발성 예비 워드 라인은 복수의 워드 라인들로부터 개별적으로 액세스 가능한 셀 어레이 내의 예비 섹터의 일부일 수 있다. 셀 어레이에 대한 구성 정보가 (예를 들어, 메모리 셀 어레이의 제조 동안, 또는 테스팅 시에) 비휘발성 예비 워드 라인에 저장될 수 있다. 셀 어레이에 대한 구성 정보는 (a)셀 어레이에 대한 칩 식별자, (b)셀 어레이에 대한 타이밍 트리밍 정보, 및/또는 (c)셀 어레이에 대한 전압 트리밍 정보 중 적어도 하나를 포함할 수 있다.
[0012]휘발성 저장 디바이스가 또한 형성되고 셀 어레이에 결합될 수 있다. 비휘발성 예비 워드 라인으로부터의 구성 정보가 메모리 디바이스의 파워-업 또는 초기화 시에 휘발성 저장 디바이스에 복사될 수 있다. 복수의 워드 라인들이 제조 스테이지 동안 테스팅되어 워드 라인들 내의 하나 또는 그보다 많은 페일드 어드레스들을 확인할 수 있다. 그 결과, 페일드 어드레스들이 비휘발성 예비 워드 라인의 구성 정보의 일부로서 저장될 수 있다.
[0013]리던던트 워드 라인이 또한 셀 어레이의 일부로서 형성될 수 있으며, 리던던트 워드 라인이 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해 맵핑된다. 비휘발성 예비 워드 라인이 (a)복수의 워드 라인들로부터의 페일드 워드 라인 어드레스, (b)복수의 워드라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는 (c)복수의 워드 라인들로부터의 페일드 워드 라인과 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향 중 적어도 하나와 관련된 정보를 저장할 수 있다.
[0014]다른 피쳐는, 셀 어레이, 휘발성 메모리 저장소, 및 제어 회로를 포함하는 메모리 디바이스를 제공한다. 셀 어레이는 (a)복수의 워드 라인들, (b)복수의 비트 라인들 ―워드 라인 및 비트 라인의 선택이 메모리 셀 어드레스를 정의함―, 및/또는 (c)셀 어레이에 대한 구성 정보를 포함하는 비휘발성 예비 워드 라인을 포함할 수 있다. 휘발성 저장 디바이스는 셀 어레이에 결합될 수 있다. 제어 회로가 셀 어레이에 결합될 수 있고, (a)파워-업 이벤트 또는 이송 커맨드 시에 비휘발성 예비 워드 라인으로부터 구성 정보를 판독하고, (b)구성 정보를 휘발성 저장 디바이스에 저장하고, 그리고/또는 (c)셀 어레이로의 액세스를 구성하기 위해 구성 정보를 이용하도록 구성될 수 있다.
[0015]셀 어레이는 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해서 맵핑되는 리던던트 워드 라인을 더 포함할 수 있다. 비휘발성 예비 워드 라인은 (a)복수의 워드 라인들로부터의 페일드 워드 라인 어드레스, (b)복수의 워드 라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는 (c)복수의 워드 라인들로부터의 페일드 워드 라인과 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향 중 적어도 하나와 관련된 정보를 저장할 수 있다. 일 구현에서, 셀 어레이는 비휘발성 저장 디바이스일 수 있고, 예를 들어, 비휘발성 예비 워드 라인은 판독 전용 비휘발성 저장소 또는 1회 프로그래머블 저장소를 제공할 수 있다.
[0016]또 다른 피쳐는 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법을 제공한다. 구성 정보는 파워-업 이벤트 또는 이송 커맨드 시에 메모리 셀 어레이 내의 비휘발성 예비 워드 라인으로부터 구성 정보를 판독될 수 있다. 구성 정보는 휘발성 저장 디바이스에 저장될 수 있다. 구성 정보는 이후 메모리 셀 어레이로의 액세스를 구성하기 위해서 이용될 수 있다. 비휘발성 예비 워드 라인은, (a)복수의 워드 라인들로부터의 페일드 워드 라인 어드레스, (b)복수의 워드라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는 (c)복수의 워드 라인들로부터의 페일드 워드 라인과 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향 중 적어도 하나와 관련된 정보를 저장할 수 있다. 메모리 셀 어레이로의 액세스를 구성하기 위해 구성 정보를 이용하는 것은 (a)셀 어레이 상의 판독 또는 기록 동작을 위한 입력 어드레스를 수신하는 것, (b)입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는지 여부를 결정하는 것, 및/또는 (c)입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는 경우, 판독 또는 기록 동작을 메모리 셀 어레이 내의 리던던트 워드 라인으로 재지향시키는 것을 포함할 수 있다. 일 실시예에서, 셀 어레이에 대한 구성 정보는 (a)셀 어레이에 대한 칩 식별자, (b)셀 어레이에 대한 타이밍 트리밍 정보, 및/또는 (c)셀 어레이에 대한 전압 트리밍 정보 중 적어도 하나를 포함할 수 있다.
[0007]다양한 피쳐들, 본질 및 이점들은, 아래에 설명된 상세한 설명들을, 동일한 도면 부호들이 명세서 전체에 걸쳐서 대응하게 식별되는 도면들과 연결하여 읽음으로써 명백해질 수 있다.
[0018]도 1은 메모리 디바이스에 대한 통상의 셀 어레이를 도시한다.
[0019]도 2는 다른 목적들을 위해 퓨즈 블록들을 또한 사용할 수 있는 메모리 디바이스에 대한 통상의 셀 어레이를 도시한다.
[0020]도 3은 하나 또는 그보다 많은 예비 워드 라인 및/또는 특정 목적의 워드 라인을 갖는 예비 섹터를 포함하는 하나 또는 그보다 많은 셀 어레이들을 갖는 메모리 디바이스를 도시한다.
[0021]도 4는 예비 섹터로 정보를 저장하는 것을 도시한다.
[0022]도 5는 셀 어레이 내 특정 목적의 섹터로부터 휘발성 저장 디바이스로 정보를 이송하는 프로세스를 도시한다.
[0023]도 6은 휘발성 저장 디바이스로 복사된 정보를 이용한 정상 판독/기록 동작을 도시한다.
[0024]도 7은 비휘발성 저장소의 예비 섹터들과 함께 구성되는 복수의 메모리 셀 어레이들을 포함하는 반도체 메모리 디바이스의 일 예를 도시하는 블록도이다.
[0025]도 8은 메모리 셀 어레이들에 대한 구성 정보를 저장하기 위한 비휘발성 저장소의 예비 섹터들을 포함하는 복수의 메모리 셀 어레이들을 포함하는 메모리 디바이스를 제조하기 위한 방법을 도시한다.
[0026]도 9는 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법을 도시한다.
[0027]도 10은 메모리 디바이스를 포함할 수 있는 다양한 전자 디바이스들을 도시한다.
[0028]다음 설명에서, 본 개시물의 다양한 양상들의 완전한 이해를 제공하기 위해서 특정한 상세들이 주어진다. 그러나, 당업자는, 이러한 세부적인 상세들 없이 양상들이 실시될 수 있다는 것을 이해할 것이다. 예를 들어, 불필요한 상세에서 양상들을 모호하게 하는 것을 방지하기 위해서 회로들이 블록도들로 도시될 수 있다. 다른 예시들에서, 잘 알려진 회로들, 구조들 및 기술들은 본 개시물의 양상들을 모호하게 하지 않기 위해서 상세하게 도시되지 않을 수 있다.
개관
[0029]적어도 하나의 피쳐는, 셀 어레이에 대한 구성 정보를 저장하기 위해 사용되는 하나 또는 그보다 많은 워드 라인들의 예비 섹터들을 갖는 메모리 셀 어레이들을 포함하는 비휘발성 메모리 디바이스에 관한 것이다. 일 실시예에서, 구성 정보는, 비휘발성 메모리 디바이스의 제조 스테이지 및/또는 제조 후 테스트 스테이지 동안 셀 어레이의 예비 섹터에 저장될 수 있다. 예를 들어, 셀 어레이 및/또는 비휘발성 메모리 디바이스의 제조 시, 셀 어레이의 데이터 섹터는 임의의 결함 워드 라인들의 존재를 식별하기 위해 테스트될 수 있다. 임의의 결함 워드 라인들이 식별되는 경우, 페일드 워드 라인(들)을 위한 어드레스(들)가 예비 섹터에 저장된다. 또한, 셀 어레이는 페일드 워드 라인들을 리페어/대체하기 위해서 사용될 수 있는 하나 또는 그보다 많은 리던던트 워드 라인들을 포함할 수 있다. 결과적으로, 대응하는 리페어/대체 워드 라인 어드레스들이 또한 예비 섹터에 저장될 수 있다. 또한, 셀 어레이에 대응하는 하나 또는 그보다 많은 칩 식별자들이 또한 예비 섹터에 저장될 수 있다. 타이밍 트리밍 및/또는 전압 트리밍과 같은 다른 셀 어레이 특정 구성 정보가 또한 이 예비 섹터에 저장될 수 있다. 일부 구현들에서, 예비 섹터 내 워드 라인들은 OTP(one-time programmable)일 수 있고 그리고/또는 비휘발성 메모리 디바이스의 정상 동작 동안에는 기록되지 않을 수 있다.
[0030]예비 섹터 내 하나 또는 그보다 많은 워드 라인들이 메모리 디바이스의 파워-업 또는 초기화 시에 판독되고, 내부에 사전 저장된 구성 정보는, 메모리 디바이스 및/또는 셀 어레이를 구성하기 위해 사용될 수 있는 장소로부터 외부 휘발성 저장소(예를 들어, 플립-플롭 디바이스들)로 복사된다.
통합 예비 저장소를 지닌 예시적인 메모리 셀 어레이
[0031]도 3은 하나 또는 그보다 많은 예비 및/또는 특정 목적 워드 라인들을 지닌 예비 섹터를 포함하는 하나 또는 그보다 많은 셀 어레이들(302)을 갖는 메모리 디바이스(300)를 도시한다. 셀 어레이(302)는, 하나의 디코더(314) 또는 별개의 디코더들로부터 액세스가능한 제 1 셀 어레이(301a) 및/또는 제 2 셀 어레이(301b)를 포함할 수 있다. 셀 어레이(302)는 하나 또는 그보다 많은 워드 라인들(WL)(304) 및 워드 라인들(304)과 크로싱/교차하는 하나 또는 그보다 많은 비트 라인들(305), 및 워드 라인들(304)과 비트 라인들(305) 사이의 크로싱들/교차지점에 배치되고 복수의 비트들(예를 들어, 비트 셀당 1 비트)을 저장할 수 있는 전기적으로 재기록가능하고 비휘발성인 메모리 셀들(307)을 포함할 수 있다. 디코더(314)는 입력 어드레스를 디코딩하고 대응하는 적절한 워드 라인 및 비트 라인(예를 들어, 컬럼 및 로우)을 선택하는 역할을 할 수 있다. 즉, 워드 라인 및 비트 라인 조합의 선택은 특정 어드레스에서 비트의 저장을 허용한다. 셀 어레이(302)는 또한, 워드 라인 리던던시 모듈/회로(318)를 통해 액세스된 하나 또는 그보다 많은 리던던트 워드 라인들(RWL)(308)을 이용함으로써 페일드 워드 라인들을 "리페어"하기 위한 리던던시 시스템을 포함할 수 있다. 페일드 워드 라인(309)의 검출 시, 그 페일드 워드 라인(309)에 대응하는 어드레스(들)가 리던던트 워드 라인(308)으로 맵핑, 할당, 그리고/또는 재지향될 수 있다.
[0032]하나 또는 그보다 많은 예비 섹터들(311)이 셀 어레이(302)에 부가되며, 여기서, 각각의 예비 섹터(311)가 하나 또는 그보다 많은 예비/특정 목적 워드 라인들(306)을 포함할 수 있다. 셀 어레이(302)는 하나 또는 그보다 많은 예비 섹터들(311)의 예비 워드 라인(들)(RSVWL)(306)에 액세스하는 역할을 하는 워드 라인 예비 모듈/회로(316)를 포함할 수 있다. 예비/특정 목적 워드 라인(들)(306)은, 그렇지 않다면 퓨즈 블록들에 저장되었을 정보(예를 들어, 페일드/리페어 어드레스 정보, 칩 ID, 타이밍/전압/전류 트리밍 비트들/정보)를 저장하는 역할을 할 수 있다. 종래 기술의 접근법들에서 사용된 퓨즈 블록들은, 반도체 다이, 기판, 또는 패키지 상에서 더 적은 면적을 차지하는 휘발성 저장 디바이스들(310 및 312)(예를 들어, 플립 플롭들)로 대체되었다. 셀 어레이(302) 및 휘발성 저장 디바이스들(310 및 312)이 셀 어레이(302)와 동일한 반도체 다이, 반도체 디바이스 또는 칩에 통합될 수 있다.
[0033]일 실시예에서, 메모리 디바이스(300)는 비휘발성 메모리 디바이스일 수 있다. 셀 어레이(302)에 특정한 구성 정보가, 메모리 디바이스의 제조 스테이지 및/또는 제조 후 테스트 스테이지 동안 셀 어레이(302)의 예비 섹터(311)에 저장될 수 있다. 예를 들어, 하나 또는 그보다 많은 셀 어레이들(302) 및/또는 메모리 디바이스(300)의 제조 시, 셀 어레이(302)의 데이터 섹터(317)가 테스트되어 임의의 결함 워드 라인들(309)의 존재가 식별될 수 있다. 임의의 결함 워드 라인들이 식별되는 경우, 페일드 워드 라인(들)(309)의 어드레스(들)가 예비 섹터(311)에 저장된다. 또한, 셀 어레이(302)는 페일드 워드 라인들(309)을 리페어/대체하기 위해 사용되는 하나 또는 그보다 많은 리던던트 워드 라인들(308)을 포함할 수 있다. 결과적으로, 대응하는 리페어/대체 워드 라인 어드레스들이 또한 예비 섹터(311) 내 예비 워드 라인(들)(306)에 의해 저장될 수 있다. 추가적으로, 셀 어레이에 대응하는 하나 또는 그보다 많은 칩 식별자들이 또한 예비 섹터 내에 저장될 수 있다. 타이밍 트리밍 및/또는 전압 트리밍과 같은 다른 셀 어레이 특정 구성 정보가 또한 이 예비 섹터(311)에 저장될 수 있다. 일부 구현들에서, 예비 섹터(311) 내 예비 워드 라인들(306)은 OTP(one-time programmable)일 수 있고 그리고/또는 비휘발성 메모리 디바이스의 정상 동작 동안에는 기록되지 않을 수 있다.
[0034]예비 섹터(311) 액세스(예를 들어, 이송/판독/기록 모드) 동안, 메모리 디바이스(300)의 파워 업 이후, 예비/특정 목적 워드 라인(들)(RSVWL)(306)에 저장된 정보 중 일부 또는 모두가 휘발성 저장 디바이스들(310 및 312)로 이송/복사될 수 있다. 휘발성 저장 디바이스들(310 및/또는 312)이, 내부의 정보를 판독하기 위해 (예를 들어, 메모리 제어기 또는 제어 블록(322) 등에 의해) 액세스될 수 있고 하나 또는 그보다 많은 셀 어레이들(302)을 구성하기 위해 사용될 수 있다. 이러한 "정상 동작"은, 메모리 디바이스(300)가 일단 제조 및/또는 테스팅 스테이지(들) 이후 회로 보드 상에 위치, 설치, 또는 부착되고 그리고/또는 프로세싱 회로에 전기적으로 결합되면 발생할 수 있다.
[0035]일례로, 대응하는 워드 라인에 액세스할 목적으로 (예를 들어, 판독 또는 기록 동작을 수행하기 위해서) 입력 어드레스(324)를 수신할 때, 배타적 OR(EXOR) 모듈/회로(326)가 (예를 들어, 휘발성 저장 디바이스(310)의) 하나 또는 그보다 많은 페일드 어드레스에 대하여 입력 어드레스(324)를 체크하여 입력 어드레스가 (예를 들어, 리던던트 워드 라인 상의) 상이한 어드레스로 맵핑 또는 재지향되었는지를 결정할 수 있다. 상이한 어드레스로 맵핑 또는 재지향되었다면, 워드 라인 리던던시 모듈/회로(318)가 인에이블되고 동작(예를 들어, 판독/기록)은 페일드 워드라인(예를 들어, 페일드 워드 라인(309))을 대체하기 위해 맵핑되거나 또는 할당되었던 리던던시 워드 라인(308)으로 지향된다.
[0036]도 4 내지 도 6은 셀 어레이의 동작들에 대해 외부 휘발성 저장소와 함께 셀 어레이 내 예비 섹터를 이용하는 프로세스를 도시한다.
[0037]도 4는 예비 섹터(311)로 정보를 저장하는 것을 도시한다. 먼저, 셀 어레이(302)에 대한 구성 정보(예를 들어, 페일드/리페어 어드레스, 칩 ID, 타이밍/전압 트리밍 등)가 획득된다. 예를 들어, 이것은, 데이터 섹터 내 워드 라인들(317)을 테스팅함으로써 획득되고 그리고/또는 (예를 들어, 인쇄 회로 보드 상에 메모리 디바이스(300)를 인스톨하기 전) 제조/테스팅 스테이지 동안 지정될 수 있다. 예비 섹터(311)의 예비 워드 라인(306)으로의 액세스는 이후, 워드 라인 예비 모듈/회로(316)를 경유하여 인에이블될 수 있다. 이후, 정상 기록 사이클을 통해 데이터 입력 경로(들)(328 및/또는 330)를 경유하여 예비/목적 특정 워드 라인(306)으로 정보가 기록될 수 있다.
[0038]도 5는 셀 어레이 내 특정 목적 섹터로부터 휘발성 저장소 디바이스로 정보를 이송하는 프로세스를 도시한다. 외부 커맨드의 수신 시(메모리 디바이스의 파워 사이클링 이후), 워드 라인 리페어/예비 모듈(316)은 리페어/예비/특정 목적 워드 라인(309)을 작동시키고 내부에 저장된 정보가 (예를 들어, 로컬 데이터 경로를 경유하여) 휘발성 저장 디바이스(들)(310 및 312)로 이송된다. 이 사이클은, 예를 들어, 이송 커맨드의 실행 또는 새로운 파워-업 시퀀스가 발생할 때마다 수행될 수 있다. 이러한 이송 커맨드는, 예를 들어, 제어 블록(322)을 통해 전송되어 워드 라인 예비 모듈/회로(316)가 인에이블되게 할 수 있고, 그 다음, 예비 워드 라인(들)(306) 내의 정보는 휘발성 저장 디바이스(들)(310 및/또는 312)로 복사/이송된다.
[0039]도 6은 휘발성 저장 디바이스로 복사된 정보를 이용한 정상 판독/기록 동작을 도시한다. 일례로, 휘발성 저장 디바이스(들)(310 및 312)는 페일드/리페어 어드레스 정보를 (310에), 칩 ID 정보, 셀 어레이에 대한 타이밍 트리밍 비트들을 (312에), 그리고 셀 어레이에 대한 전압 트리밍 비트들을 (312에) 저장하는데 사용되고 있다. 예를 들어, 휘발성 저장 디바이스 A(310) 내 리페어/대체 어드레스(들)가 입력 어드레스(들)(324)와 비교되어 (데이터 섹터(317) 내 워드 라인(309)으로부터의) 이러한 어드레스가 리던던트 워드 라인(308)으로 맵핑/할당되었는지 여부에 대한 결정이 이루어질 수 있다. 일치가 발견되는 경우, 워드 라인 리던던시 모듈/회로(318)가 인에이블되고 대응하는 데이터 판독/기록 동작을 위해 대응하는 리던던트 워드 라인(308)이 액세스된다.
[0040]유사하게, 휘발성 저장 디바이스 B(312)로 복사될 수 있는 셀 어레이(302)를 위한 타이밍 트리밍 비트들은 이후, 셀 어레이(302)로의 액세스를 구성하기 위해 사용될 수 있다. 유사하게, 휘발성 저장 디바이스 B(312)로 복사될 수 있는 셀 어레이(302)를 위한 전압 트리밍 비트들은 이후, 셀 어레이(302)를 위한 하나 또는 그보다 많은 전압 레귤레이터들(602)을 구성하기 위해 사용될 수 있다.
[0041]일부 구현들에서, 셀 어레이(302)에 의해 구현된 메모리 타입은 비휘발성(예를 들어, 플래시 메모리, 강유전성 RAM, 1회 프로그래머블(one-time programmable) 저장소, 판독 전용 메모리)일 수 있다. 일 실시예에서, 데이터 섹터(317)의 워드라인들(304)(및 리던던트 워드 라인들(308))이 휘발성 메모리 저장소를 구현할 수 있는 반면, 예비 섹터(311)(예비 워드 라인들(306))는 비휘발성 메모리 저장소를 구현할 수 있다. 다른 실시예에서, 데이터 섹터(317)의 워드라인들(304)(및 리던던트 워드 라인들(308)) 및 예비 섹터(311)(예를 들어, 예비 워드 라인들(306))는 모두 비휘발성 메모리 저장소를 구현할 수 있다.
[0042]메모리 디바이스(300)가 플래시 메모리 디바이스인 경우, 예를 들어, 정상 동작 동안 셀 어레이(302)의 워드 라인(304)(및/또는 리던던트 워드 라인들(306))으로부터/으로 데이터가 판독/기록될 수 있다. 그러나, 예비 섹터(311)(워드 라인들(306)) 내 구성 정보가 판독 전용일 수 있으므로 이것이 중복기재될 수 없다. 워드 라인 예비 모듈/회로(316)가 예비 섹터(311)로의 액세스를 제한하는 역할을 할 수 있어, 이것이 예비 워드 라인(들)(306)으로의 기록 동작들이 제한 또는 방지될 수 있다.
[0043]메모리 디바이스(300)가 1회 프로그래머블 저장 디바이스 및/또는 판독 전용 메모리 디바이스인 경우, 데이터가 제조 프로세스 또는 사전-분산 프로세스 동안 워드 라인들(304)로 기록될 수 있고 셀 어레이(302)로의 추가 기록 동작들이 디스에이블될 수 있다. 이러한 상황에서, 제조 프로세스 또는 사전-분산 프로세스 동안 워드 라인(304)의 고장(failure)이 검출될 수 있고, 이러한 페일드 워드 라인을 대체하기 위해서 리던던트 워드 라인(308)이 사용된다. 다른 구현에서, 전체 워드 라인(304)을 리던던트 워드 라인(306)으로 대체하기보다는, 워드 라인(304) 내의 특정 페일드 어드레스(예를 들어, 컬럼 및 로우)가 식별될 수 있고 메모리 어드레스 및 대응하는 리던던트 어드레스가 리던던트 워드 라인(306) 내에서 사용된다. 이러한 페일드 어드레스 및/또는 리페어 어드레스 맵핑 정보가 이후 예비 섹터(311) 내에 저장될 수 있다.
[0044]일 실시예에서, 메모리 디바이스(300)는, 제조 동안 테스트될 수 있는 하나 또는 그보다 많은 셀 어레이들(302)을 포함하고 페일드/결함 워드 라인들(또는 어드레스)이 식별될 수 있다. 그 포인트에서, 페일드 워드 라인(309)(또는 페일드 어드레스)과 리던던트 워드 라인(308)(리페어 어드레스) 사이의 맵핑 및 이러한 정보가 (하나 또는 그보다 많은 리페어 워드 라인들(309) 내의) 특정 목적 섹터(308)에 저장된다.
[0045]도 7은 비휘발성 저장의 예비 섹터들로 구성되는 복수의 메모리 셀 어레이들(704a-d)을 포함하는 반도체 메모리 디바이스(702)의 일례를 도시하는 블록도이다. 메모리 디바이스(702)는 복수의 메모리 셀 어레이들(704a-d)로의/로부터의 통신들을 관리하는 제어 블록(706)을 포함할 수 있다. 디코더(708)는 이러한 어드레스에 데이터를 기록하고 그리고/또는 이러한 어드레스로부터 데이터를 판독하기 위해 셀 어레이들(704a-d) 내의 어드레스를 식별하는 역할을 한다. 각각의 셀 어레이(704a-d)는 도 3 내지 도 6에 도시된 바와 같이 동작하도록 구성될 수 있고, 셀 어레이에 대한 구성 정보를 저장하기 위해 예비 섹터 (비휘발성 또는 1회 기록가능 메모리)를 포함할 수 있다. 이 구성 정보는 메모리 디바이스(702)의 파워-업 시에 또는 이송 커맨드의 수신 시에 휘발성 저장소 디바이스(들)(710)로 복사된다. 휘발성 저장 디바이스(들)(710)로부터, 셀 어레이 내 페일드 어드레스들을 대체하기 위해서 구성 정보가, 칩 식별자, 및/또는 셀 어레이들(704a-d)에 대한 전압/타이밍 트리밍으로서 사용될 수 있다.
[0046]도 8은 메모리 셀 어레이들에 대한 구성 정보를 저장하기 위한 비휘발성 저장소의 예비 섹터들을 포함하는 복수의 메모리 셀 어레이들을 포함하는 메모리 디바이스를 제조하기 위한 방법을 도시한다. 복수의 워드 라인들, 복수의 비트 라인들(워드 라인과 비트 라인의 선택은 메모리 셀 어드레스를 정의함), 및 비휘발성 예비 워드 라인을 포함하는 셀 어레이가 형성된다(802). 리던던트 워드 라인은 또한, 셀 어레이의 부분으로서 형성될 수 있으며, 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해서 리던던트 워드 라인이 맵핑된다(804). 셀 어레이에 대한 구성 정보, 이를 테면, 칩 식별자, 페일드 어드레스(들), 리페어 어드레스(들), 타이밍/전압 트리밍이 획득된다(806). 예를 들어, 복수의 워드 라인들이 제조 스테이지 동안 테스트되어 워드 라인들 내의 하나 또는 그보다 많은 페일드 어드레스들을 확인할 수 있다. 이후, 셀 어레이에 대한 구성 정보(예를 들어, 페일드 어드레스들 등)가 비휘발성 예비 워드 라인에 저장될 수 있다(808). 셀 어레이에 결합된 휘발성 저장 디바이스가 또한 형성될 수 있다(810). 파워-업 이벤트 또는 이송 커맨드 시에 구성 정보가 예비 워드 라인으로부터 휘발성 저장소로 복사 또는 이송될 수 있다(812).
[0047]도 9는 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법을 도시한다. 파워-업 이벤트 또는 이송 커맨드 시에 구성 정보가 메모리 셀 어레이 내의 비휘발성 예비 워드 라인으로부터 판독된다(902). 이후, 구성 정보가 휘발성 저장 디바이스에 저장된다(904). 여기서, 구성 정보는 이후에 메모리 셀 어레이로의 액세스를 구성하기 위해 사용될 수 있다(906).
[0048]일례로, 메모리 셀 어레이로의 액세스를 구성하기 위한 구성 정보를 이용하는 것은: (a)셀 어레이 상의 판독 또는 기록 동작을 위한 입력 어드레스를 수신하는 것, (b)입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는지 여부를 결정하는 것, 및/또는 (c)입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는 경우, 판독 또는 기록 동작을 메모리 셀 어레이 내의 리던던트 워드 라인으로 재지향시키는 것을 포함한다.
[0049]도 10은 메모리 디바이스(1000)를 포함할 수 있는 다양한 전자 디바이스들을 도시한다. 메모리 디바이스(1000)는 도 3, 4, 5, 6, 7, 8 및/또는 9에 대하여 상술된 메모리 디바이스들(300, 702) 중 어느 하나일 수 있다. 예를 들어, 모바일 전화기(1002), 랩탑 컴퓨터(1004), 및 고정 위치 단말(1006)이 메모리 디바이스(1000)를 포함한다. 도 10에 예시된 디바이스들(1002, 1004, 1006)은 단지 예일 뿐이다. 다른 전자 디바이스들은 또한, 핸드 헬드 PCS(personal communication systms) 유닛들, 휴대용 데이터 유닛들, 이를 테면, 개인 휴대 보조 단말기, GPS 인에이블드 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 이를 테면 검침 장비, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함한(이것으로 제한되지 않음) 메모리 디바이스(1000)를 피쳐링할 수 있다.
[0050]도 3, 4, 5, 6, 7, 8, 9 및/또는 10에 도시된 컴포넌트들, 단계들, 피쳐들, 및/또는 기능들 중 하나 또는 그보다 많은 것이 재배열되고 그리고/또는 하나의 컴포넌트, 단계, 피쳐 또는 기능으로 결합되거나 또는 몇 개의 컴포넌트들, 단계들, 또는 기능들에서 구현될 수 있다. 추가 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 또한 본 발명으로부터 벗어나지 않고 추가될 수 있다.
[0051]도면들에 도시된 컴포넌트들, 단계들, 피쳐들, 및/또는 기능들 중 하나 또는 그보다 많은 것이 재배열되고 그리고/또는 하나의 컴포넌트, 단계, 피쳐 또는 기능으로 결합되거나 또는 몇 개의 컴포넌트들, 단계들, 또는 기능들에서 구현될 수 있다. 추가 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 또한 본원에 개시된 신규한 특징들로부터 벗어나지 않고 추가될 수 있다. 도면들에 도시된 장치, 디바이스들, 및/또는 컴포넌트들이 도면들에 기술된 방법들, 피쳐들, 또는 단계들 중 하나 또는 그보다 많은 것을 수행하도록 구성될 수 있다. 본원에 설명된 신규한 알고리즘들이 또한 효율적으로, 소프트웨어로 구현되고 그리고/또는 하드웨어에 수록될 수 있다.
[0052]본원에 사용된 단어 "예시적인"은 "예, 예시 또는 예증으로서 기능하는"을 의미한다. "예시적인"으로서 본원에 설명된 임의의 구현 또는 양상은 반드시 본 개시물의 다른 양상들보다 바람직하거나 또는 유익한 것으로 해석되어서는 안 된다. 유사하게, 용어 "양상들"은 언급된 피쳐, 이점 또는 동작 모드를 포함하는 개시물의 모든 양상들을 필요로 하지 않는다. 용어 "결합된"은 2개의 오브젝트들 사이의 직접 또는 간접 결합을 지칭하기 위해 본원에서 사용된다. 예를 들어, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고, 오브젝트 B가 오브젝트 C를 터치하는 경우, 오브젝트 A 및 C는 (이들이 서로 직접적으로 물리적으로 터치하지 않더라도) 여전히 서로 결합되어 있는 것으로 간주될 수 있다.
[0053]또한, 실시형태들이 흐름도, 흐름 다이어그램, 구조 다이어그램, 또는 블록 다이어그램으로 도시되는 프로세스로 설명될 수 있다는 것을 주목한다. 흐름도가 순차적인 프로세스로서 동작들을 설명할 수 있지만, 동작들 중 많은 것이 병렬로 또는 동시에 수행될 수 있다. 이외에도, 동작들의 순서가 재배열될 수 있다. 프로세스의 동작들이 완료되는 경우 프로세스는 종료된다. 프로세스는 방법, 기능, 프로시저, 서브루틴, 서브프로그램 등에 대응할 수 있다. 프로세스가 기능에 대응하는 경우, 그의 종료는 호출 기능 또는 메인 기능으로의 기능의 복귀에 대응한다.
[0054]더욱이, 저장 매체는, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들 및/또는 정보를 저장하기 위한 다른 기계 판독가능 매체를 비롯하여, 데이터를 저장하기 위한 하나 또는 그보다 많은 디바이스들을 나타낼 수 있다. 용어 "머신 판독가능 매체" 또는 "머신 판독가능 저장 매체"는, 휴대용 또는 고정식 저장 디바이스들, 광학 저장 디바이스들, 무선 채널들 및 명령(들) 및/또는 데이터를 저장, 포함, 또는 반송할 수 있는 다양한 다른 매체들을 포함하지만, 이것으로 제한되지 않는다.
[0055]또한, 실시형태들은, 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 또는 이들의 임의의 조합에 의해 구현될 수 있다. 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드로 구현되는 경우, 필수 작업들을 수행할 프로그램 코드 또는 코드 세그먼트들이 저장 매체 또는 다른 저장소(들)와 같은 머신 판독가능 매체에 저장될 수 있다. 프로세서는 필수 작업들을 수행할 수 있다. 코드 세그먼트는 프로시저, 함수, 서브프로그램, 프로그램, 루틴, 서브루틴, 모듈, 소프트웨어 패키지, 클래스를 표시하거나, 또는 명령들, 데이터 구조들, 또는 프로그램 스테이트먼트들의 임의의 조합을 표시할 수 있다. 코드 세그먼트는, 정보, 데이터, 아규먼트(argument)들, 파라미터들 또는 메모리 콘텐츠들을 전달하고 그리고/또는 수신함으로써 다른 코드 세그먼트 또는 하드웨어 회로에 결합될 수 있다. 정보, 아규먼트들, 파라미터들, 데이터 등은 메모리 공유, 메시징 전달, 토큰 전달, 네트워크 송신 등을 비롯한 임의의 적절한 수단을 통해 전달, 포워딩, 또는 전송될 수 있다.
[0056]본원에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직, 로지컬 블록, 모듈, 회로들(예를 들어, 프로세싱 회로), 엘리먼트들, 및/또는 컴포넌트들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 컴포넌트, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 다르게는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 컴포넌트들의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합한 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.
[0057]본원에 개시된 실시예들과 관련하여 설명된 방법들 또는 알고리즘들은, 프로세싱 유닛, 프로그래밍 명령들, 또는 다른 디렉션들의 형태로, 하드웨어로 직접, 프로세서에 의해 실행가능한 소프트웨어 모듈로, 또는 그들의 조합으로 구현될 수 있고, 단일 디바이스에 포함되거나 또는 다수의 디바이스들에 걸쳐 분산될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드디스크, 착탈형 디스크, CD-ROM, 또는 본 기술에 공지된 임의의 다른 형태의 컴퓨터 판독가능 저장 매체에 상주할 수 있다. 저장 매체는 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있도록 프로세서에 연결된다. 다르게는, 저장 매체는 프로세서에 통합될 수 있다.
[0058]또한 당업자는, 본원에 개시된 실시형태들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어 또는 이 둘의 조합들로서 구현될 수 있다는 것을 인식할 수 있다. 하드웨어와 소프트웨어의 이러한 상호교환성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능의 견지에서 일반적으로 기술된다. 이러한 기능이 하드웨어 또는 소프트웨어로서 구현될지 여부는 전체 시스템에 부과되는 특정한 애플리케이션 및 설계 제약들에 의존한다.
[0059]본원에 설명된 본 발명의 다양한 피쳐들이 본 발명을 벗어나지 않고 상이한 시스템들에서 구현될 수 있다. 개시물의 앞의 양상들은 단시 예시들일 뿐이고 본 발명을 제한하는 것으로 해석되어서는 안 된다는 것을 주목해야 한다. 본 개시물의 양상들의 설명은 예시적인 것이고, 청구범위를 제한하려는 의도는 아니다. 이와 같이, 본 교시들은 다양한 타입들의 장치들에 용이하게 적용될 수 있고 많은 대안들, 수정들 및 변형들이 당업자에게 명백할 것이다.

Claims (37)

  1. 메모리 디바이스로서,
    셀 어레이; 및
    상기 셀어레이에 결합된 휘발성 저장 디바이스를 포함하고,
    상기 셀 어레이는,
    복수의 워드 라인들,
    복수의 비트 라인들 ― 워드 라인 및 비트 라인의 선택은 메모리 셀 어드레스를 정의함 ―, 및
    상기 셀 어레이에 대한 구성 정보를 저장하기 위한 비휘발성 예비 워드 라인을 포함하고,
    상기 비휘발성 예비 워드 라인으로부터의 상기 구성 정보는 상기 메모리 디바이스의 파워-업 또는 초기화 시에 상기 휘발성 저장 디바이스에 복사되는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 셀 어레이는,
    상기 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해 맵핑된 리던던트 워드 라인을 더 포함하는, 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 비휘발성 예비 워드 라인은,
    상기 복수의 워드 라인들로부터의 페일드 워드 라인 어드레스,
    상기 복수의 워드라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는
    상기 복수의 워드 라인들로부터의 페일드 워드 라인과 상기 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향
    중 적어도 하나와 관련된 정보를 저장하는, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 셀 어레이에 대한 상기 구성 정보는
    상기 셀 어레이에 대한 칩 식별자;
    상기 셀 어레이에 대한 타이밍 트리밍 정보, 및
    상기 셀 어레이에 대한 전압 트리밍 정보
    중 적어도 하나를 포함하는, 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 비휘발성 예비 워드 라인은 판독 전용 비휘발성 저장소를 제공하는, 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 비휘발성 예비 워드 라인은 1회 프로그래머블(one-time programmable) 저장소를 제공하는, 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 셀 어레이는 비휘발성 저장 디바이스인, 메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 복수의 워드 라인들은 비휘발성 저장소인, 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 비휘발성 예비 워드 라인은 상기 복수의 워드 라인들로부터 개별적으로 액세스가능한 상기 셀 어레이 내의 예비 섹터의 부분인, 메모리 디바이스.
  10. 제 1 항에 있어서,
    상기 휘발성 저장 디바이스는 하나 또는 그보다 많은 휘발성 플립 플롭들을 포함하는, 메모리 디바이스.
  11. 제 1 항에 있어서,
    상기 휘발성 저장 디바이스는 상기 셀 어레이의 부분으로서 통합되는, 메모리 디바이스.
  12. 제 1 항에 있어서,
    상기 셀 어레이 및 휘발성 저장 디바이스는 동일한 반도체 다이 또는 패키지 상에 있는, 메모리 디바이스.
  13. 제 1 항에 있어서,
    상기 셀 어레이에 결합된 제어 회로를 더 포함하고,
    상기 제어 회로는,
    파워-업 이벤트 또는 이송 커맨드 시에 상기 비휘발성 예비 워드 라인으로부터 상기 구성 정보를 판독하고,
    상기 구성 정보를 상기 휘발성 저장 디바이스에 저장하고, 그리고
    상기 셀 어레이로의 액세스를 구성하기 위해 상기 구성 정보를 이용하도록
    적응되는, 메모리 디바이스.
  14. 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법으로서,
    셀 어레이를 형성하는 단계;
    비휘발성 예비 워드 라인에 상기 셀 어레이에 대한 구성 정보를 저장하는 단계; 및
    상기 셀 어레이에 결합된 휘발성 저장 디바이스를 형성하는 단계를 포함하고,
    상기 셀 어레이는,
    복수의 워드 라인들;
    복수의 비트 라인들 ―워드 라인 및 비트 라인의 선택은 메모리 셀 어드레스를 정의함―, 및
    상기 비휘발성 예비 워드 라인을 포함하는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 워드 라인들 내에 하나 또는 그보다 많은 페일드 어드레스들을 확인하기 위해서 제조 스테이지 동안 상기 복수의 워드 라인들을 테스트하는 단계; 및
    상기 비휘발성 예비 워드 라인에 상기 구성 정보의 일부로서 페일드 어드레스들을 저장하는 단계를 더 포함하는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  16. 제 14 항에 있어서,
    상기 비휘발성 예비 워드 라인으로부터의 상기 구성 정보가 상기 메모리 디바이스의 상기 파워-업 또는 초기화 시에 상기 휘발성 저장 디바이스에 복사되는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  17. 제 14 항에 있어서,
    상기 셀 어레이의 부분으로서 리던던트 워드 라인을 형성하는 단계를 더 포함하고,
    상기 리던던트 워드 라인은 상기 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해 맵핑되는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  18. 제 14 항에 있어서,
    상기 비휘발성 예비 워드 라인은,
    상기 복수의 워드 라인들로부터의 페일드 워드 라인 어드레스,
    상기 복수의 워드 라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는
    상기 복수의 워드 라인들로부터의 페일드 워드 라인과 상기 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향
    중 적어도 하나와 관련된 정보를 저장하는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  19. 제 14 항에 있어서,
    상기 셀 어레이에 대한 상기 구성 정보는
    상기 셀 어레이에 대한 칩 식별자,
    상기 셀 어레이에 대한 타이밍 트리밍 정보, 및
    상기 셀 어레이에 대한 전압 트리밍 정보
    중 적어도 하나를 포함하는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  20. 제 14 항에 있어서,
    상기 비휘발성 예비 워드 라인은 판독 전용 비휘발성 저장소 또는 1회 프로그래머블 저장소를 제공하는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  21. 제 14 항에 있어서,
    상기 복수의 워드 라인들은 비휘발성 저장소인, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  22. 제 14 항에 있어서,
    상기 비휘발성 예비 워드 라인은 상기 복수의 워드 라인들로부터 개별적으로 액세스 가능한 상기 셀 어레이 내의 예비 섹터의 부분인, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  23. 제 14 항에 있어서,
    상기 휘발성 저장 디바이스는 하나 또는 그보다 많은 휘발성 플립 플롭들을 포함하는, 메모리 셀 어레이의 예비 섹터 내에 메모리 셀 어레이에 대한 구성 정보를 저장하기 위한 방법.
  24. 메모리 디바이스로서,
    셀 어레이;
    상기 셀 어레이에 결합된 휘발성 저장 디바이스; 및
    상기 셀 어레이에 결합된 제어 회로를 포함하고,
    상기 셀 어레이는,
    복수의 워드 라인들,
    복수의 비트 라인들 ―워드 라인 및 비트 라인의 선택이 메모리 셀 어드레스를 정의함―, 및
    상기 셀 어레이에 대한 구성 정보를 포함하는 비휘발성 예비 워드 라인을 포함하고,
    상기 제어 회로는,
    파워 업 이벤트 또는 이송 커맨드 시에 상기 비휘발성 예비 워드 라인으로부터 상기 구성 정보를 판독하고,
    상기 구성 정보를 상기 휘발성 저장 디바이스에 저장하고,
    상기 셀 어레이에 대한 액세스를 구성하기 위해서 상기 구성 정보를 이용하도록 적응되는, 메모리 디바이스.
  25. 제 24 항에 있어서,
    상기 셀 어레이는 상기 복수의 워드 라인들로부터 페일드 워드 라인을 대체하기 위해서 맵핑되는 리던던트 워드 라인을 더 포함하는, 메모리 디바이스.
  26. 제 24 항에 있어서,
    상기 비휘발성 예비 워드 라인은,
    상기 복수의 워드 라인들로부터의 페일드 워드 라인 어드레스,
    상기 복수의 워드 라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는
    상기 복수의 워드 라인들로부터의 페일드 워드 라인과 상기 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향
    중 적어도 하나와 관련된 정보를 저장하는, 메모리 디바이스.
  27. 제 24 항에 있어서,
    상기 비휘발성 예비 워드 라인은 판독 전용 비휘발성 저장소 또는 1회 프로그래머블 저장소를 제공하는, 메모리 디바이스.
  28. 제 24 항에 있어서,
    상기 셀 어레이는 비휘발성 저장 디바이스인, 메모리 디바이스.
  29. 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법으로서,
    파워-업 이벤트 또는 이송 커맨드 시에 상기 메모리 셀 어레이 내의 비휘발성 예비 워드 라인으로부터 구성 정보를 판독하는 단계;
    상기 구성 정보를 휘발성 저장 디바이스에 저장하는 단계; 및
    상기 메모리 셀 어레이로의 액세스를 구성하기 위해서 상기 구성 정보를 이용하는 단계를 포함하는, 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법.
  30. 제 29 항에 있어서,
    상기 비휘발성 예비 워드 라인은
    상기 복수의 워드 라인들로부터의 페일드 워드 라인 어드레스,
    상기 복수의 워드 라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는
    상기 복수의 워드 라인들로부터의 페일드 워드 라인과 상기 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향
    중 적어도 하나와 관련된 정보를 저장하는, 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법.
  31. 제 29 항에 있어서,
    상기 메모리 셀 어레이로의 액세스를 구성하기 위해서 상기 구성 정보를 이용하는 단계는
    상기 셀 어레이 상의 판독 또는 기록 동작을 위한 입력 어드레스를 수신하는 단계;
    상기 입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는지 여부를 결정하는 단계; 및
    상기 입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는 경우, 상기 판독 또는 기록 동작을 상기 메모리 셀 어레이 내의 리던던트 워드 라인으로 재지향시키는 단계를 포함하는, 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법.
  32. 제 29 항에 있어서,
    상기 셀 어레이에 대한 상기 구성 정보는,
    상기 셀 어레이에 대한 칩 식별자,
    상기 셀 어레이에 대한 타이밍 트리밍 정보, 및
    상기 셀 어레이에 대한 전압 트리밍 정보
    중 적어도 하나를 포함하는, 메모리 셀 어레이의 예비 섹터 내의 메모리 셀 어레이에 대한 구성 정보를 이용하기 위한 방법.
  33. 메모리 디바이스로서,
    파워-업 이벤트 또는 이송 커맨드 시에 메모리 셀 어레이 내의 비휘발성 예비 워드 라인으로부터 구성 정보를 판독하기 위한 수단;
    상기 구성 정보를 휘발성 저장 디바이스에 저장하기 위한 수단; 및
    상기 메모리 셀 어레이로의 액세스를 구성하기 위해 상기 구성 정보를 이용하기 위한 수단을 포함하는, 메모리 디바이스.
  34. 제 33 항에 있어서,
    상기 비휘발성 예비 워드 라인은,
    복수의 워드 라인들로부터의 페일드 워드 라인 어드레스,
    상기 복수의 워드 라인들 및 비트 라인들로부터의 페일드 메모리 셀 어드레스, 및/또는
    상기 복수의 워드 라인들로부터의 페일드 워드 라인과 상기 셀 어레이 내의 리던던트 워드 라인 사이의 맵핑 또는 재지향
    중 적어도 하나와 관련된 정보를 저장하는, 메모리 디바이스.
  35. 제 33 항에 있어서,
    상기 메모리 셀 어레이로의 액세스를 구성하기 위해 상기 구성 정보를 이용하기 위한 수단은
    상기 셀 어레이 상의 판독 또는 기록 동작을 위한 입력 어드레스를 수신하기 위한 수단;
    상기 입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는지 여부를 결정하기 위한 수단; 및
    상기 입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는 경우, 상기 판독 또는 기록 동작을 상기 메모리 셀 어레이 내의 리던던트 워드 라인으로 재지향시키기 위한 수단을 포함하는, 메모리 디바이스.
  36. 메모리 디바이스를 동작시키기 위한 명령들을 포함하는 머신 판독가능 저장 매체로서,
    상기 메모리 디바이스를 동작시키기 위한 명령들은,
    하나 또는 그보다 많은 프로세서들에 의해 실행되는 경우, 상기 하나 또는 그보다 많은 프로세서들로 하여금,
    파워-업 이벤트 또는 이송 커맨드 시에 상기 메모리 셀 어레이 내의 비휘발성 예비 워드 라인으로부터 상기 구성 정보를 판독하게 하고;
    상기 구성 정보를 상기 휘발성 저장 디바이스에 저장하게 하고; 그리고
    상기 메모리 셀 어레이로의 액세스를 구성하기 위해 상기 구성 정보를 이용하게 하는, 메모리 디바이스를 동작시키기 위한 명령들을 포함하는 머신 판독가능 저장 매체.
  37. 제 36 항에 있어서,
    하나 또는 그보다 많은 프로세서들에 의해 실행되는 경우, 상기 하나 또는 그보다 많은 프로세서들로 하여금,
    상기 셀 어레이 상의 판독 또는 기록 동작을 위한 입력 어드레스를 수신하게 하고;
    상기 입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는지 여부를 결정하게 하고; 그리고
    상기 입력 어드레스가 페일드 워드 라인 또는 페일드 메모리 셀에 대응하는 경우, 상기 판독 또는 기록 동작을 상기 메모리 셀 어레이 내의 리던던트 워드 라인으로 재지향시키게 하는
    메모리 디바이스를 동작시키기 위한 명령들을 더 포함하는, 메모리 디바이스를 동작시키기 위한 명령들을 포함하는 머신 판독가능 저장 매체.

KR1020157015991A 2012-11-19 2013-11-19 구성 정보를 저장하기 위해 예비 섹터를 지닌 메모리 셀 어레이 KR20150087315A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/680,361 US8913450B2 (en) 2012-11-19 2012-11-19 Memory cell array with reserved sector for storing configuration information
US13/680,361 2012-11-19

Publications (1)

Publication Number Publication Date
KR20150087315A true KR20150087315A (ko) 2015-07-29

Family

ID=49759554

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157015991A KR20150087315A (ko) 2012-11-19 2013-11-19 구성 정보를 저장하기 위해 예비 섹터를 지닌 메모리 셀 어레이

Country Status (6)

Country Link
US (1) US8913450B2 (ko)
EP (1) EP2920788A2 (ko)
JP (1) JP2016512646A (ko)
KR (1) KR20150087315A (ko)
CN (1) CN104798136A (ko)
WO (1) WO2014078864A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9262259B2 (en) * 2013-01-14 2016-02-16 Qualcomm Incorporated One-time programmable integrated circuit security
US9799412B2 (en) * 2014-09-30 2017-10-24 Sony Semiconductor Solutions Corporation Memory having a plurality of memory cells and a plurality of word lines
US9401226B1 (en) * 2015-09-14 2016-07-26 Qualcomm Incorporated MRAM initialization devices and methods
US9911510B1 (en) * 2016-10-07 2018-03-06 Arm Limited Redundancy schemes for memory cell repair
CN107506253B (zh) * 2017-08-11 2021-05-18 北京东土科技股份有限公司 一种操作系统异常信息保存方法及装置
US10643672B2 (en) * 2018-03-23 2020-05-05 Micron Technology, Inc. Memory with non-volatile configurations for efficient power management and operation of the same
US11327860B2 (en) * 2020-02-11 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and methods for programming and reading memory device
KR20220094990A (ko) * 2020-12-29 2022-07-06 삼성전자주식회사 불량 워드라인의 리페어를 위한 메모리 장치, 메모리 컨트롤러 및 이를 포함하는 스토리지 장치
CN115295053B (zh) * 2022-09-30 2023-01-10 芯天下技术股份有限公司 配置信息存储电路、易失性配置方法、装置及闪速存储器

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3828222B2 (ja) * 1996-02-08 2006-10-04 株式会社日立製作所 半導体記憶装置
US6462985B2 (en) * 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
JP2001176290A (ja) * 1999-12-10 2001-06-29 Toshiba Corp 不揮発性半導体記憶装置
US6614703B2 (en) 2000-01-13 2003-09-02 Texas Instruments Incorporated Method and system for configuring integrated systems on a chip
JP2002150789A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
KR100786603B1 (ko) 2002-11-28 2007-12-21 가부시끼가이샤 르네사스 테크놀로지 메모리 모듈, 메모리시스템 및 정보기기
JP4136646B2 (ja) * 2002-12-20 2008-08-20 スパンション エルエルシー 半導体記憶装置及びその制御方法
US7181650B2 (en) * 2003-06-02 2007-02-20 Atmel Corporation Fault tolerant data storage circuit
US7177977B2 (en) * 2004-03-19 2007-02-13 Sandisk Corporation Operating non-volatile memory without read disturb limitations
JP2005327337A (ja) * 2004-05-12 2005-11-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
DE102004047813A1 (de) 2004-09-29 2006-03-30 Infineon Technologies Ag Halbleiterbaustein mit einer Umlenkschaltung
GB2433815B (en) * 2004-10-26 2009-02-25 Spansion Llc Non-volatile memory device
JP5016841B2 (ja) 2006-04-26 2012-09-05 株式会社東芝 不揮発性半導体記憶装置
KR100898673B1 (ko) * 2007-08-08 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 동작 방법
US7694196B2 (en) 2007-11-20 2010-04-06 Qimonda North America Corp. Self-diagnostic scheme for detecting errors
US8015438B2 (en) 2007-11-29 2011-09-06 Qimonda Ag Memory circuit
US20090235040A1 (en) 2008-03-14 2009-09-17 Chilumula Ajaya K Programmble memory appratus, systems, and methods
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
JP2010171210A (ja) * 2009-01-23 2010-08-05 Seiko Epson Corp 不揮発性記憶装置、集積回路装置及び電子機器
JP2010176746A (ja) * 2009-01-29 2010-08-12 Seiko Epson Corp 不揮発性記憶装置、集積回路装置及び電子機器
JP2010182389A (ja) * 2009-02-09 2010-08-19 Seiko Epson Corp 不揮発性記憶装置、集積回路装置及び電子機器
JP5337121B2 (ja) 2009-09-17 2013-11-06 株式会社東芝 不揮発性半導体記憶装置
KR101083681B1 (ko) 2010-07-02 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치
US20120173921A1 (en) 2011-01-05 2012-07-05 Advanced Micro Devices, Inc. Redundancy memory storage system and a method for controlling a redundancy memory storage system

Also Published As

Publication number Publication date
EP2920788A2 (en) 2015-09-23
WO2014078864A2 (en) 2014-05-22
CN104798136A (zh) 2015-07-22
JP2016512646A (ja) 2016-04-28
US20140140162A1 (en) 2014-05-22
WO2014078864A3 (en) 2014-10-16
US8913450B2 (en) 2014-12-16

Similar Documents

Publication Publication Date Title
KR20150087315A (ko) 구성 정보를 저장하기 위해 예비 섹터를 지닌 메모리 셀 어레이
KR102461038B1 (ko) 메모리 디바이스들의 소프트 포스트 패키지 리페어
CN102237146B (zh) 半导体存储装置的修复电路和修复方法
US20130212207A1 (en) Architecture and method for remote memory system diagnostic and optimization
US8913451B2 (en) Memory device and test method thereof
US10403383B2 (en) Repair device and semiconductor device including the repair device
US9336905B2 (en) Repair circuit and semiconductor apparatus using the same
US10020074B1 (en) Nonvolatile storage circuit and semiconductor memory device including the same
US8867288B2 (en) Memory device and test method thereof
US10599442B2 (en) Selectable boot CPU
US20130182517A1 (en) Fail address storage circuit, redundancy control circuit, method for storing fail address and method for controlling redundancy
US8918685B2 (en) Test circuit, memory system, and test method of memory system
US9728235B2 (en) Semiconductor device and semiconductor memory device
CN117457056A (zh) 存储器系统、其操作方法和存储器装置的控制器
CN109841260B (zh) 半导体存储装置
US9064605B2 (en) Semiconductor system and method for reparing the same
US9015463B2 (en) Memory device, memory system including a non-volatile memory configured to output a repair data in response to an initialization signal
KR100666170B1 (ko) 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
CN110968455B (zh) 一种非易失性存储器的修复方法及装置
KR20120013538A (ko) 반도체 메모리 장치 및 그 동작 방법
US9330793B2 (en) Memory device
US11531606B2 (en) Memory apparatus capable of autonomously detecting and repairing fail word line and memory system including the same
KR100924579B1 (ko) 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법
CN106910530B (zh) 集成电路和存储器件
US10553303B2 (en) Semiconductor device and operating method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination