JP2005327337A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 処理温度が異なる組立工程の場合にもそれぞれ適応でき、さらに、ユーザーによって書き換え不可能とする場合にも適応し、異なる半導体記憶装置をそれぞれ開発する必要が無く、開発コストを抑えることができる半導体記憶装置を提供する。
【解決手段】 不良領域を示す不良アドレス情報と半導体記憶装置の動作モード設定情報とを記憶する領域として、電気的に書き換え可能な不揮発性メモリーからなる第１の設定機能記憶領域１０３と、１回のみ書き換え可能な不揮発性メモリーからなる第２の設定機能記憶領域１０２とを有し、不良アドレスレジスタ１１１と動作モードレジスタ１１０とに対し、選択的に動作モード設定情報の転送及び不良アドレス情報の転送を行う。
【選択図】 図１

Description

本発明は不揮発性メモリーを含む半導体記憶装置に関するものであり、特に、不良領域のアドレス情報、メモリー動作設定情報、半導体記憶装置の動作設定情報などを記憶させる不揮発性メモリーを含む半導体記憶装置に関するものである。
近年、電源オフ時でもデータを維持する機能を持つ不揮発性メモリーとしては、フラッシュメモリー、電気的書き換え可能な不揮発性半導体メモリー（ＥＥＰＲＯＭ等）、強誘電体メモリー（ＦｅＲＡＭ）等がある。
このような不揮発性メモリーは、それを搭載した半導体記憶装置の動作モードを記憶させて最適化を行うことができ、また、メモリーセルに欠陥があった場合に、不良領域のアドレスを記憶させ、その情報を利用することにより不良領域のメモリーセルの置換を実現できるものもある。
この動作モードの最適化や不良領域のメモリーセルの置換の実現は、あらかじめ動作モードや、不良アドレスを不揮発性メモリーに記憶させ、電源投入後にある特定のアドレス領域から読み出し、所望の設定を行うことで、メモリーデータや動作モードの初期化、不良領域のメモリーセルの置換等を実現している。（特許文献１参照）
特開２００２−１１７６９２号公報（第１４頁、図１）
従来の半導体記憶装置では、組立工程の熱処理の温度が、メモリーセルがデータを保持できる保証温度範外であれば、不良領域のメモリーセルの置換ができなくなる。このため、例えば冗長メモリーセルを物理ヒューズに置き換えるなどしていた。
しかしながら、低温の組立工程（メモリーセルがデータを保持できる保証温度範内）により製造される半導体記憶装置の場合は、不良アドレスは、電気的に書き換え可能な不揮発性メモリー（ＥＥＰＲＯＭ等）に記憶し、組立後も不良領域のメモリーセルの置換を行い、歩留まりのさらなる向上を図ることが望ましい。
また、動作モードや不良アドレスはユーザーによって書き換え不可能なメモリー（マスクＲＯＭ等）に記憶することが望まれる場合がある。このようなマスクＲＯＭ等においては、組立工程の熱処理の温度に影響されないが、組立後のデータの書き換えは不可能である。
従来の半導体記憶装置では、以上の複数の相反する要望の実現は不可能であり、それぞれの要望に応じて、異なる半導体記憶装置をそれぞれ開発しなければならず、開発コストが高くなってしまうという課題があった。
本発明は、かかる課題を鑑みてなされたものであり、処理温度が異なる組立工程の場合にもそれぞれ適応でき、さらに、ユーザーによって書き換え不可能とする場合にも適応し、異なる半導体記憶装置をそれぞれ開発する必要が無く、開発コストを抑えることができる半導体記憶装置を提供することを目的とする。
上記課題を解決するため、本発明の請求項１に係る半導体記憶装置は、不揮発性メモリーが配列されたメモリーセルアレイ部と、該メモリーセルアレイ部のデータの入出力およびメモリー制御を行う周辺回路部と、を備える半導体記憶装置であって、前記メモリーセルアレイ部は、主記憶領域と、前記主記憶領域の不良領域の代わりに情報を記憶する冗長記憶領域と、前記不良領域を示す不良アドレス情報と、半導体記憶装置の動作モード設定情報と、を記憶する第１の設定機能記憶領域および第２の設定機能記憶領域と、を有し、第１の設定機能記憶領域が電気的に書き換え可能な不揮発性メモリーからなり、かつ、第２の設定機能記憶領域が、１回のみ書き換え可能な不揮発性メモリーからなり、前記周辺回路部は、メモリー制御回路と、前記動作モード設定情報を一次記憶する動作モードレジスタと、前記不良アドレス情報を一次記憶する不良アドレスレジスタと、を有し、前記第１の設定機能記憶領域と第２の設定機能記憶領域とから選択的に、前記動作モードレジスタへの前記動作モード設定情報の転送と、前記不良アドレスレジスタへの前記不良アドレス情報の転送と、を行う選択転送手段を備えることを特徴とする。
また、本発明の請求項２に係る半導体記憶装置は、前記選択転送手段は、外部から入力された転送選択信号の組み合わせに応じて、前記第１の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、第２の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、を選択可能に構成されたことを特徴とする。
また、本発明の請求項３に係る半導体記憶装置は、前記選択転送手段は、転送規定情報記憶領域に記憶させた転送規定情報に応じて、前記第１の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、第２の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、を選択可能に構成されたことを特徴とする。
また、本発明の請求項４に係る半導体記憶装置は、転送規定情報記憶領域は、１回のみ書き換え可能な不揮発性メモリーからなることを特徴とする。
また、本発明の請求項５に係る半導体記憶装置は、転送規定情報記憶領域は、電気的に書き換え可能な不揮発性メモリーからなることを特徴とする。
また、本発明の請求項６に係る半導体記憶装置は、前記転送規定情報が複数ビットで構成され、該複数ビットの一致判定を行う一致判定回路を備え、前記一致判定回路は、一致判定結果の不一致ビットまたは一致ビットを計数可能に構成され、前記不一致ビットの計数結果により、前記選択転送手段が制御されることを特徴とする。
また、本発明の請求項７に係る半導体記憶装置は、前記選択転送手段が、前記電源電圧検知回路から出力される電源電圧情報により制御されることを特徴とする。
また、本発明の請求項８に係る半導体記憶装置は前記選択転送手段が、前記温度検知回路から出力される温度情報により制御されることを特徴とする。
また、本発明の請求項９に係る半導体記憶装置は、転送停止信号を入力する端子と、転送開始信号を入力する端子とを備え、前記転送停止信号と前記転送開始信号とを“Ｌ”として電源投入後、前記転送開始信号を“Ｈ”にすると、転送停止信号判定手段にて前記転送停止信号が“Ｌ”と判定され、かつ、転送開始信号判定手段にて前記転送開始信号が“Ｈ”と判定されることにより、前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送が開始されることを特徴とする。
また、本発明の請求項１０に係る半導体記憶装置は、第１の設定機能記憶領域が強誘電体メモリからなり、第２の設定機能記憶領域が物理ヒューズメモリーからなり、動作モードレジスタと不良アドレスレジスタとがＳＲＡＭからなることを特徴とする。
本発明を適用することにより、例えば、ＣＳＰなどの高温の熱処理を伴う組立工程の半導体記憶装置において、熱処理の温度が電気的に書き換え可能な不揮発メモリー（強誘電体メモリー等）のデータ保証温度範囲を超える場合は、不良アドレス情報を１回のみ書き換え可能な不揮発性メモリー（物理ヒューズ等）に格納し、モード設定データを電気的に書き換え可能な不揮発メモリーに格納し、１回のみ書き換え可能な不揮発性メモリーから不良アドレスレジスタへの転送設定と、不揮発メモリーから動作モードが転送される設定を行うことができる。
また、組立工程の熱処理が不揮発メモリーのデータ保証温度範囲であれば、さらなる歩留向上のため、組立後に不良領域のメモリーセルの置換を行うことが望ましいので、不良アドレス情報とモード設定データとを不揮発メモリーに格納し、電気的に書き換え可能な不揮発メモリーから、不良アドレス情報及び動作モード設定情報が転送される設定を行うことができる。
また、ユーザーにデータを書き換えられたくない場合は、不良アドレス情報及び動作モード設定データを電気的に書き換え可能な不揮発メモリーに格納し、１回のみ書き換え可能な不揮発性メモリーから不良アドレス情報及び動作モードが転送される設定を行うことができる。
すなわち、本発明によれば、同一の半導体記憶装置において、下記（１）〜（４）の半導体記憶装置を実現でき、開発期間、開発コストの削減が可能になる。
（１）不良アドレスデータ，動作モードデータの両方を１回のみ書き換え可能な不揮発性メモリーに記憶することにより、動作モードデータおよび不良アドレスデータをユーザーに書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置を実現できる。
（２）不良アドレスデータは１回のみ書き換え可能な不揮発性メモリーに記憶し、動作モードデータは電気的に書き換え可能な不揮発メモリーに記憶することにより、不良領域のメモリーセルの置換を高い信頼性で実施でき、動作モードの柔軟な設定が可能な半導体記憶装置を実現できる。
（３）不良アドレスデータ，動作モードデータ両方を電気的に書き換え可能な不揮発メモリーに記憶することにより、組立後の不良領域のメモリーセルの置換の自由度が高く、柔軟な動作モード設定が可能な自由度の高い半導体記憶装置を実現できる。
（４）不良アドレスデータは電気的に書き換え可能な不揮発メモリーに記憶し、動作モードデータは１回のみ書き換え可能な不揮発性メモリーに記憶することにより、組立後の不良領域のメモリーセルの置換の自由度が高く、動作モードデータをユーザーに書き換えられない書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置を実現できる。
以下、本発明の各実施形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体記憶装置１０の構成を示すブロック図であり、不揮発性メモリーとして物理ヒューズと強誘電体メモリー（ＦｅＲＡＭ）を使用した構成を示したものである。
図１に示すように、半導体記憶装置１０は、不揮発性メモリーからなるメモリーセルアレイ部１１と、このメモリーセルアレイ部１１のデータの入出力やメモリー制御を行う周辺回路部１２から構成される。
メモリーセルアレイ部１１は、物理ヒューズと強誘電体メモリーによって構成されており、以下その構成の各部分を説明する。
１０１は通常のデータを記憶する主記憶領域であり、図２に示す２Ｔ２Ｃ型強誘電体メモリーセルからなる。１０８は、主記憶領域１０１の不良領域（欠陥のあるメモリーセル）の代わりに情報を記憶する冗長記憶領域であり、主記憶領域１０１と同様に２Ｔ２Ｃ型の強誘電体メモリーからなる。
１０３は、半導体記憶装置１０の動作モードや機能設定等の情報を記憶する第１の設定機能記憶領域であり、図２に示す２Ｔ２Ｃ型の強誘電体メモリーセルからなる。図２において、２０１は強誘電体容量、ＢＬ、ＸＢＬはビット線、ＷＬはワード線、ＣＰはセルプレート線である。
１０２は、半導体記憶装置１０の動作モードや機能設定等の情報を記憶する第２の設定機能記憶領域であり、図３に示す物理ヒューズで構成される。この物理ヒューズは、図３に示す回路で構成され、レーザートリマーによる物理配線の切断により、１回のみのデータの書き換えが可能である。図３において、３０１はレーザートリマーで切断可能な物理配線、３０２は抵抗素子、３０３はＣＭ０Ｓインバーターである。
１０４は、センスアンプであり、一般的なＤＲＡＭなどで用いられるセンスアンプと同様の構成であり、図４に示す回路で構成される。このセンスアンプ１０４は、メモリーセルの出力であるビット線対ＢＬ、ＸＢＬの電圧増幅を行う。図４において、ＳＡＮ、ＳＡＰはセンス起動信号、ＤＬ、ＸＤＬはデータバスである。
１０２、１０３は、それぞれ複数の領域に分割されており、例えば図１に示す例では、領域１０２Ａ，１０３Ａと領域１０２Ｂ，１０３Ｂとの２つの領域に分割される。この領域１０２Ａ，１０３Ａは不良アドレス情報を格納し、領域１０２Ｂ，１０３Ｂは動作モードを格納する領域である。
以上の各部により構成されたメモリーセルアレイ部１１は、図５に示すように、前記２種類のメモリーを２次元マトリックス状に配置され、１×ｊの物理ヒューズからなる第２の設定機能記憶領域１０２、１×ｊの強誘電体メモリーからなる第１の設定機能記憶領域１０３、ｉ×ｊの強誘電体メモリーからなる通常データを記憶する主記憶領域１０１、ｋ×ｊの強誘電体メモリーからなる冗長記憶領域１０８、１×ｊのセンスアンプ１０４で構成される。
上述の不揮発性メモリーのメモリーセルアレイ部１１へのデータの入出力やメモリー制御を行う周辺回路部１２は、図１に示す各部分により構成されている。
１１０は、動作モード設定を一次記憶する動作モードレジスタであり、１１１は不良アドレス情報を一次記憶する不良アドレスレジスタである。
１１２は、メモリー制御回路であり、メモリーセルアレイ部１１へのデータの読み出し・書き込みの制御や、領域１０２Ａまたは領域１０３Ａのデータを不良アドレスレジスタ１１１へ転送（転送Ａ）するための制御や、領域１０２Ｂまたは領域１０３Ｂのデータを動作モードレジスタ１１０へ転送（転送Ｂ）するための制御を行う。
１１３は、外部制御信号を認識して内部制御信号を発生するコマンドデコーダである。
１１４は、外部アドレスのアドレスデコードを行うアドレスデコーダであり、１１５は外部データの取り込みとデータ出力を行うデータ入出力回路であり、１１６は転送Ａ、Ｂの転送元を選択する選択信号を出力するデコーダである。
次に、本実施形態の半導体記憶装置１０における電源投入後の不良アドレスデータのデータ転送、動作モードが設定されるフローについて、図６のフローチャートを用いて説明する。
領域１０２Ａ，１０２Ｂ，１０３Ａ，１０３Ｂには、あらかじめ所望データを書き込んでおく。
転送停止信号と転送開始信号とを“Ｌ”として電源投入後、転送開始信号を“Ｈ”にすると、転送停止信号判定（Ｓ１０１）にて転送停止信号が“Ｌ”と判定され、転送開始信号判定（Ｓ１０２）にて転送開始信号が“Ｈ”と判定され、前記所望データの転送が開始される。
次に、転送制御信号判定（Ｓ１０３）にて、転送選択信号が判定される。
この転送選択信号は、不良アドレスデータの転送選択信号（“Ｌ”または“Ｈ”）と動作モードの転送選択信号（“Ｌ”または“Ｈ”）との組み合わせからなり、（１）“ＬＬ”，（２）“ＬＨ”，（３）“ＨＨ”，（４）“ＨＬ”の４通りがある（“不良アドレスデータ，動作モード”の順）。
この転送選択信号を（１）“ＬＬ”または（２）“ＬＨ”とした場合は、不良アドレスデータの転送選択信号が“Ｌ”であるため、領域１０２Ａのデータが不良アドレスレジスタ１１１に転送される（Ｓ１０４Ａ、Ｓ１０４Ｂ）。
（１）“ＬＬ”の場合は、動作モードの転送選択信号が“Ｌ”であるため、領域１０２Ｂのデータが動作モードレジスタ１１０に転送される（Ｓ１０５Ａ）。
一方、（２）“ＬＨ”の場合は、動作モードの転送選択信号が“Ｈ”であるため、領域１０３Ｂのデータが動作モードレジスタ１１０に転送される（Ｓ１０５Ｂ）。
また、転送選択信号を（３）“ＨＨ”または（４）“ＨＬ”とした場合は、不良アドレスデータの転送選択信号が“Ｈ”であるため、領域１０３Ａのデータが不良アドレスレジスタ１１１に転送される（Ｓ１０４Ｃ、Ｓ１０４Ｄ）。
（３）“ＨＨ”の場合は、動作モードの転送選択信号が“Ｈ”であるため、領域１０３Ｂのデータが動作モードレジスタ１１０に転送される（Ｓ１０５Ｃ）。
一方、（４）“ＨＬ”の場合は、動作モードの転送選択信号が“Ｌ”であるため、領域１０２Ｂのデータが動作モードレジスタ１１０に転送される（Ｓ１０５Ｄ）。
上述の各転送選択信号の組み合わせに応じて、領域１０２Ａ，１０２Ｂ，１０３Ａ，１０３Ｂから動作モードレジスタ１１０及び不良アドレスレジスタ１１１にデータ転送が行われ、これによって、所望の動作モード設定及び不良領域の置換が行われ、ユーザーコマンドを受け付けることが可能なスタンバイ状態に移行する（Ｓ１０６）。
上述の（１）“ＬＬ”の場合は、不良アドレスデータ，動作モードデータの両方を物理ヒューズに記憶する場合であり、例えば、動作モードデータおよび不良アドレスデータをユーザーに書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
また、（２）“ＬＨ”の場合は、不良アドレスデータは物理ヒューズに記憶し、動作モードデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、不良領域のメモリーセルの置換を高い信頼性で実施でき、動作モードの柔軟な設定が可能な半導体記憶装置に適用できる。
また、（３）“ＨＨ”の場合は、不良アドレスデータ，動作モードデータ両方を電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、組立後の不良領域のメモリーセルの置換の自由度が高く、柔軟な動作モード設定が可能な自由度の高い半導体記憶装置に適用できる。
また、（４）“ＨＬ”の場合は、不良アドレスデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶し、動作モードデータは物理ヒューズに記憶する場合であり、組立後の不良領域のメモリーセルの置換の自由度が高く、動作モードデータをユーザーに書き換えられない書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
次に検査フローの一例を図７に示し、説明する。
ウェハー検査時は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ１１０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ１１０へ書き込む（Ｓ１１１）。
次に、主記憶領域１０１と冗長記憶領域１０８とに対し、メモリー検査（Ｓ１１２）と不良アドレス解析（Ｓ１１３）を行い、動作モードレジスタ１１０の動作モードのデータを領域１０３Ｂへ書き込み、不良アドレスを１０３Ａに書き込む（Ｓ１１４）。
次に、レーザートリマーによるヒューズカット工程を実施し（Ｓ１１５）、領域１０２Ｂへの不良アドレス設定を行い、領域１０２Ａへの動作モード設定を行う。
ファイナル検査などで再度不良領域のメモリーセルの置換を行う場合は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ１２０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ１１０へ書き込む（Ｓ１２１）。
次に、主記憶領域１０１、冗長記憶領域１０８にメモリー検査（Ｓ１２２）と不良アドレス解析（Ｓ１２３）を行い、動作モードを１０３Ｂへ書き込み、不良アドレスを１０３Ａに書き込む（Ｓ１２４）。
また、ユーザーで動作モードを再度設定する場合は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ１３０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ１１０へ書き込む（Ｓ１３１）。
次に所望の動作モードを１０３Ｂへ書き込む（Ｓ１３２）。
本実施形態では、メモリーセルアレイ部の構成の一例として、物理ヒューズと強誘電体メモリーの組み合わせの例を示したが、絶縁膜を破壊するタイプのヒューズメモリーとＥＥＰＲＯＭの組み合わせなどに適用できることは容易である。
また、領域１０２Ｂ、１０３Ｂに相当する領域をそれぞれ複数備えて、動作モード選択の自由度を増やすことは容易に可能である。
（第２の実施形態）
図８は、本発明の第２の実施形態の半導体記憶装置１０の構成を示すブロック図であり、不揮発性メモリーとして物理ヒューズと強誘電体メモリー（ＦｅＲＡＭ）を使用した構成を示したものである。
図８に示すように、半導体記憶装置２０は、不揮発性メモリーのメモリーセルアレイ部２１と、このメモリーセルアレイ部２１のデータの入出力やメモリー制御を行う周辺回路部２２から構成される。
メモリーセルアレイ部２１は、物理ヒューズと強誘電体メモリーによって構成されており、以下その構成の各部分を説明する。
７０１は通常のデータを記憶する主記憶領域であり、第１の実施形態と同様に２Ｔ２Ｃ型強誘電体メモリーセルからなる（図２参照）。７０８は、主記憶領域７０１の不良領域（欠陥のあるメモリーセル）の代わりに情報を記憶する冗長記憶領域であり、主記憶領域７０１と同様に２Ｔ２Ｃ型の強誘電体メモリーからなる。
７０３は、半導体記憶装置２０の動作モードや機能設定等の情報を記憶する第１の設定機能記憶領域であり、第１の実施形態と同様に２Ｔ２Ｃ型の強誘電体メモリーセルからなる。
７０２は、半導体記憶装置２０の動作モードや機能設定等の情報を記憶する第２の設定機能記憶領域であり、第１の実施形態と同様に物理ヒューズで構成される（図３参照）。
７０４は、センスアンプである（図４参照）。
７０２、７０３は、それぞれ複数の領域に分割されており、例えば図８に示す例では、領域７０２Ａ，７０３Ａと領域７０２Ｂ，７０３Ｂとの２つの領域に分割される。この領域７０２Ａ，７０３Ａは不良アドレス情報を格納し、領域７０２Ｂ，７０３Ｂは動作モードを格納する領域である。
７０５は領域７０２Ａ、７０２Ｂ、７０３Ａ、７０３Ｂの転送元を規定する情報を記憶させた転送規定情報記憶領域であり、物理ヒューズで構成される。
以上の各部により構成されたメモリーセルアレイ部２１は、図９に示すように、前記２種類のメモリーを２次元マトリックス状に配置され、２×ｊの物理ヒューズからなる第２の設定機能記憶領域７０２及び転送規定情報記憶領域７０５、１×ｊの強誘電体メモリーからなる第１の設定機能記憶領域７０３、ｉ×ｊの強誘電体メモリーからなる通常データを記憶する主記憶領域７０１、ｋ×ｊの強誘電体メモリーからなる冗長記憶領域７０８、１×ｊのセンスアンプ７０４で構成される。
上述の不揮発性メモリーのメモリーセルアレイ部２１へのデータの入出力やメモリー制御を行う周辺回路部２２は、図８に示す各部分により構成されている。
７１０は、動作モード設定を一次記憶する動作モードレジスタであり、７１１は不良アドレス情報を一次記憶する不良アドレスレジスタである。
７１２は、メモリー制御回路であり、メモリーセルアレイ部１１へのデータの読み出し・書き込みの制御や、領域７０２Ａまたは領域７０３Ａのデータを不良アドレスレジスタ７１１へ転送（転送Ａ）するための制御や、領域７０２Ｂまたは領域７０３Ｂのデータを動作モードレジスタ７１０へ転送（転送Ｂ）するための制御を行う。
７１３は、外部制御信号を認識して内部制御信号を発生するコマンドデコーダである。
７１４は、外部アドレスのアドレスデコードを行うアドレスデコーダであり、７１５は外部データの取り込みとデータ出力を行うデータ入出力回路である。
次に、本実施形態の半導体記憶装置２０における電源投入後の不良アドレスデータのデータ転送、動作モードが設定されるフローについて、図１０のフローチャートを用いて説明する。
領域７０２Ａ、７０２Ｂ、７０３Ａ、７０３Ｂ、７０５にはあらかじめ所望データを書き込んでおく。
転送停止信号と転送開始信号とを“Ｌ”として電源投入後、転送開始信号を“Ｈ”にすると、転送停止信号判定（Ｓ２０１）にて転送停止信号が“Ｌ”と判定され、転送開始信号判定（Ｓ２０２）にて転送開始信号が“Ｈ”と判定され、転送規定情報記憶領域７０５より転送規定情報が読み出される（Ｓ２０３）。
次に、読み出した転送規定情報は、転送規定情報判定（Ｓ２０４）にて、転送規定情報が判定される。
この転送規定情報は、不良アドレスデータの転送規定情報（“Ｌ”または“Ｈ”）と動作モードの転送規定情報（“Ｌ”または“Ｈ”）との組み合わせからなり、（１）“ＬＬ”，（２）“ＬＨ”，（３）“ＨＨ”，（４）“ＨＬ”の４通りの転送規定情報がある（“不良アドレスデータ，動作モード”の順）。
この転送規定情報を（１）“ＬＬ”または（２）“ＬＨ”とした場合は、不良アドレスデータの転送規定情報が“Ｌ”であるため、領域７０２Ａのデータが不良アドレスレジスタ７１１に転送される（Ｓ２０５Ａ、Ｓ２０５Ｂ）。
（１）“ＬＬ”の場合は、動作モードの転送規定情報が“Ｌ”であるため、領域７０２Ｂのデータが動作モードレジスタ７１０に転送される（Ｓ２０６Ａ）。
一方、（２）“ＬＨ”の場合は、動作モードの転送規定情報が“Ｈ”であるため、領域７０３Ｂのデータが動作モードレジスタ７１０に転送される（Ｓ２０６Ｂ）。
また、転送規定情報を（３）“ＨＨ”または（４）“ＨＬ”とした場合は、不良アドレスデータの転送規定情報が“Ｈ”であるため、領域７０３Ａのデータが不良アドレスレジスタ７１１に転送される（Ｓ２０５Ｃ、Ｓ２０５Ｄ）。
（３）“ＨＨ”の場合は、動作モードの転送規定情報が“Ｈ”であるため、領域７０３Ｂのデータが動作モードレジスタ７１０に転送される（Ｓ２０６Ｃ）。
一方、（４）“ＨＬ”の場合は、動作モードの転送規定情報が“Ｌ”であるため、領域７０２Ｂのデータが動作モードレジスタ７１０に転送される（Ｓ２０６Ｄ）。
上述の各転送規定情報の組み合わせに応じて、領域７０２Ａ，７０２Ｂ，７０３Ａ，７０３Ｂから動作モードレジスタ７１０及び不良アドレスレジスタ７１１にデータ転送が行われ、これによって、所望の動作モード設定及び不良領域のメモリーセルの置換が行われ、ユーザーコマンドを受け付けることが可能なスタンバイ状態に移行する（Ｓ２０６）。
上述の（１）“ＬＬ”の場合は、不良アドレスデータ，動作モードデータの両方を物理ヒューズに記憶する場合であり、例えば、動作モードデータおよび不良アドレスデータをユーザーに書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
また、（２）“ＬＨ”の場合は、不良アドレスデータは物理ヒューズに記憶し、動作モードデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、不良領域のメモリーセルの置換を高い信頼性で実施でき、動作モードの柔軟な設定が可能な半導体記憶装置に適用できる。
また、（３）“ＨＨ”の場合は、不良アドレスデータ，動作モードデータ両方を電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、組立後の不良領域のメモリーセルの置換の自由度が高く、柔軟な動作モード設定が可能な自由度の高い半導体記憶装置に適用できる。
また、（４）“ＨＬ”の場合は、不良アドレスデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶し、動作モードデータは物理ヒューズに記憶する場合であり、組立後の不良領域のメモリーセルの置換の自由度が高く、動作モードデータをユーザーに書き換えられない書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
次に検査フローの一例を図１１に示す。
ウェハー検査時は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ２１０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ７１０へ書き込む（Ｓ２１１）。
次に、主記憶領域７０１と冗長記憶領域７０８とに対し、メモリー検査（Ｓ２１２）と不良アドレス解析（Ｓ２１３）を行い、動作モードレジスタ７１０の動作モードのデータを領域７０３Ｂへ書き込み、不良アドレスを７０３Ａに書き込む（Ｓ２１４）。
次に、レーザートリマーによるヒューズカット工程を実施し、領域７０２Ｂへの不良アドレス設定を行い、領域７０２Ａへの動作モード設定を行い、転送規定情報記憶領域７０５へ転送規定情報を設定する（Ｓ２１５）。
本実施形態では、メモリーセルアレイ部の構成の一例として、物理ヒューズと強誘電体メモリーの組み合わせの例を示したが、絶縁膜を破壊するタイプのヒューズメモリーとＥＥＰＲＯＭの組み合わせなどに適用できることは容易である。
また、領域７０２Ｂ、７０３Ｂに相当する領域をそれぞれ複数備えて、動作モード選択の自由度を増やすことは容易に可能である。
（第３の実施形態）
図１２は、本発明の第３の実施形態の半導体記憶装置３０の構成を示すブロック図であり、不揮発性メモリーとして物理ヒューズと強誘電体メモリー（ＦｅＲＡＭ）を使用した構成を示したものである。
図１２に示すように、半導体記憶装置３０は、不揮発性メモリーのメモリーセルアレイ部３１と、このメモリーセルアレイ部３１のデータの入出力やメモリー制御を行う周辺回路部３２から構成される。
メモリーセルアレイ部３１は、物理ヒューズと強誘電体メモリーによって構成されており、以下その構成の各部分を説明する。
９０１は通常のデータを記憶する主記憶領域であり、第１の実施形態と同様に２Ｔ２Ｃ型強誘電体メモリーセルからなる（図２参照）。９０８は、主記憶領域９０１の不良領域（欠陥のあるメモリーセル））の代わりに情報を記憶する冗長記憶領域であり、主記憶領域９０１と同様に２Ｔ２Ｃ型の強誘電体メモリーからなる。
９０３は、半導体記憶装置３０の動作モードや機能設定等の情報を記憶する第１の設定機能記憶領域であり、第１の実施形態と同様に２Ｔ２Ｃ型の強誘電体メモリーセルからなる。
９０２は、半導体記憶装置３０の動作モードや機能設定等の情報を記憶する第２の設定機能記憶領域であり、第１の実施形態と同様に物理ヒューズで構成される（図３参照）。
９０４は、センスアンプである（図４参照）。
９０２、９０３は、それぞれ複数の領域に分割されており、例えば図１２に示す例では、領域９０２Ａ，９０３Ａと領域９０２Ｂ，９０３Ｂとの２つの領域に分割される。この領域９０２Ａ，９０３Ａは不良アドレス情報を格納し、領域９０２Ｂ，９０３Ｂは動作モードを格納する領域である。
９０５は領域９０２Ａ、９０２Ｂ、９０３Ａ、９０３Ｂの転送元を規定する情報を記憶させた転送規定情報記憶領域であり、２Ｔ２Ｃ型の強誘電体メモリーセルからなる。
以上の各部により構成されたメモリーセルアレイ部３１は、図９に示すように、前記２種類のメモリーを２次元マトリックス状に配置され、１×ｊの物理ヒューズからなる第２の設定機能記憶領域９０２、２×ｊの強誘電体メモリーからなる第１の設定機能記憶領域９０３及び転送規定情報記憶領域９０５、ｉ×ｊの強誘電体メモリーからなる通常データを記憶する主記憶領域９０１、ｋ×ｊの強誘電体メモリーからなる冗長記憶領域９０８、１×ｊのセンスアンプ９０４で構成される。
上述の不揮発性メモリーのメモリーセルアレイ部３１へのデータの入出力やメモリー制御を行う周辺回路部３２は、図１２に示す各部分により構成されている。
９１０は、動作モード設定を一次記憶する動作モードレジスタであり、９１１は不良アドレス情報を一次記憶する不良アドレスレジスタである。
９１２は、メモリー制御回路であり、メモリーセルアレイ部３１へのデータの読み出し・書き込みの制御や、領域９０２Ａまたは領域９０３Ａのデータを不良アドレスレジスタ９１１へ転送（転送Ａ）するための制御や、領域９０２Ｂまたは領域９０３Ｂのデータを動作モードレジスタ９１０へ転送（転送Ｂ）するための制御を行う。
９１３は、外部制御信号を認識して内部制御信号を発生するコマンドデコーダである。
９１４は、外部アドレスのアドレスデコードを行うアドレスデコーダであり、９１５は外部データの取り込みとデータ出力を行うデータ入出力回路である。
次に、本実施形態の半導体記憶装置３０における電源投入後の不良アドレスデータのデータ転送、動作モードが設定されるフローについて、図１４のフローチャートを用いて説明する。
領域９０２Ａ、９０２Ｂ、９０３Ａ、９０３Ｂ、９０５にはあらかじめ所望データを書き込んでおく。
転送停止信号と転送開始信号とを“Ｌ”として電源投入後、転送開始信号を“Ｈ”にすると、転送停止信号判定（Ｓ３０１）にて転送停止信号が“Ｌ”と判定され、転送開始信号判定（Ｓ３０２）にて転送開始信号が“Ｈ”と判定され、転送規定情報記憶領域９０５より転送規定情報が読み出される（Ｓ３０３）。
次に、読み出した転送規定情報は、転送規定情報判定（Ｓ３０４）にて、転送規定情報が判定される。
上記転送規定情報判定（Ｓ３０４）は、メモリーセルアレイ部３１から読み出されたデータを、図１６に示すデータ判定回路によって、データの判定を行っている。
１６０１は８ビットのレジスタであり、このレジスタ１６０１は、データ線ＤＬからデータを取り込み一時記憶を行う。
上記転送規定情報判定は、４ビットづつ行っており、下位４ビットＤＬ［３：０］で不良アドレスデータの転送規定情報の判定を行い、上位４ビットＤＬ［７：４］で動作モードの転送規定情報の判定を行う。
前記データ判定回路により、下位４ビット中３ビット一致していれば、ＥＮＲＥＤＭＤが“Ｈ”（（３），（４）の場合）となり、９０３Ａのデータが９１１に転送される。
前記以外の場合ではＥＮＲＥＤＭＬが“Ｈ”（（１），（２）の場合）となり、９０２Ａのデータが９１１に転送される。
また、上位４ビット中３ビット一致していれば、ＥＮＭＯＤＭＤが“Ｈ”（（２），（３）の場合）となり、９０３Ｂのデータは９１０に転送される。
前記以外の場合ではＥＮＭＯＤＭＬが“Ｈ”（（１），（４）の場合）となり、９０２Ｂデータは９１１に転送される。
上述の各転送規定情報の組み合わせに応じて、領域９０２Ａ，９０２Ｂ，９０３Ａ，９０３Ｂから動作モードレジスタ９１０及び不良アドレスレジスタ９１１にデータ転送が行われ、これによって、所望の動作モード設定及び不良領域のメモリーセルの置換が行われ、ユーザーコマンドを受け付けることが可能なスタンバイ状態に移行する（Ｓ３０７）。
上述の（１）“ＬＬ”の場合は、不良アドレスデータ，動作モードデータの両方を物理ヒューズに記憶する場合であり、例えば、動作モードデータおよび不良アドレスデータをユーザーに書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
また、（２）“ＬＨ”の場合は、不良アドレスデータは物理ヒューズに記憶し、動作モードデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、不良領域のメモリーセルの置換を高い信頼性で実施でき、動作モードの柔軟な設定が可能な半導体記憶装置に適用できる。
また、（３）“ＨＨ”の場合は、不良アドレスデータ，動作モードデータ両方を電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、組立後の不良領域のメモリーセルの置換の自由度が高く、柔軟な動作モード設定が可能な自由度の高い半導体記憶装置に適用できる。
また、（４）“ＨＬ”の場合は、不良アドレスデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶し、動作モードデータは物理ヒューズに記憶する場合であり、組立後の不良領域のメモリーセルの置換の自由度が高く、動作モードデータをユーザーに書き換えられない書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
次に、検査フローの一例を図１５に示す。
ウェハー検査時は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ３１０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ９１０へ書き込む（Ｓ３１１）。
次に、主記憶領域９０１と冗長記憶領域９０８とに対し、メモリー検査（Ｓ３１２）と不良アドレス解析（Ｓ３１３）を行い、動作モードレジスタ９１０の動作モードのデータを領域９０３Ｂへ書き込み、不良アドレスを領域９０３Ａに書き込み、転送規定情報記憶領域９０５へ転送規定情報を書き込む（Ｓ３１４）。
次に、レーザートリマーによるヒューズカット工程を実施し、領域９０２Ｂへの不良アドレス設定を行い、領域９０２Ａへの動作モード設定を行う（Ｓ３１５）。
ファイナル検査などで再度不良領域のメモリーセルの置換を行う場合は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ３２０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ９１０へ書き込む（Ｓ３２１）。
次に、主記憶領域９０１、冗長記憶領域９０８にメモリー検査（Ｓ３２２）と不良アドレス解析（Ｓ３２３）を行う。そして、動作モードを９０３Ｂへ書き込み、不良アドレスを９０３Ａに書き込み、９０３Ｂもしくは９０２Ｂから９１０への転送設定と、９０３Ａから９１１への転送設定となるように転送規定情報を９０５へ書き込む（Ｓ３２４）。
ユーザーで動作モードを再度設定する場合は、転送停止信号を“Ｈ”、転送開始信号を”Ｌ”とし（転送停止；Ｓ３３０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ９１０へ書き込む（Ｓ３３１）。
そして、９０３Ｂもしくは９０２Ｂから９１０への転送設定と、９０３Ａから９１１への転送設定となるように転送規定情報を９０５へ書き込む（Ｓ３３２）。
（第４の実施形態）
図１７は、本発明の第４の実施形態の半導体記憶装置４０の構成を示すブロック図であり、不揮発性メモリーとして物理ヒューズと強誘電体メモリー（ＦｅＲＡＭ）を使用した構成を示したものである。
図１７に示すように、半導体記憶装置４０は、不揮発性メモリーのメモリーセルアレイ部４１と、このメモリーセルアレイ部４１のデータの入出力やメモリー制御を行う周辺回路部４２から構成される。
メモリーセルアレイ部４１は、物理ヒューズと強誘電体メモリーによって構成されており、以下その構成の各部分を説明する。
１４０１は通常のデータを記憶する主記憶領域であり、第１の実施形態と同様に２Ｔ２Ｃ型強誘電体メモリーセルからなる（図２参照）。１４０８は、主記憶領域１４０１の不良領域（欠陥のあるメモリーセル）の代わりに情報を記憶する冗長記憶領域であり、主記憶領域１４０１と同様に２Ｔ２Ｃ型の強誘電体メモリーからなる。
１４０３及び１４０７は、半導体記憶装置４０の動作モードや機能設定等の情報を記憶する第１の設定機能記憶領域であり、第１の実施形態と同様に２Ｔ２Ｃ型の強誘電体メモリーセルからなる。
１４０２は、半導体記憶装置４０の動作モードや機能設定等の情報を記憶する第２の設定機能記憶領域であり、第１の実施形態と同様に物理ヒューズで構成される（図３参照）。
１４０４は、センスアンプである（図４参照）。
１４０２、１４０３は、それぞれ複数の領域に分割されており、例えば図８に示す例では、領域１４０２Ａ，１４０３Ａと領域１４０２Ｂ，１４０３Ｂとの２つの領域に分割される。この領域１４０２Ａ，１４０３Ａは不良アドレス情報を格納し、領域１４０２Ｂ，１４０３Ｂは動作モードを格納する領域である。
以上の各部により構成されたメモリーセルアレイ部４１は、図１８に示すように、前記２種類のメモリーを２次元マトリックス状に配置され、１×ｊの物理ヒューズからなる第２の設定機能記憶領域１４０２、２×ｊの強誘電体メモリーからなる第１の設定機能記憶領域１４０３及び１４０７、ｉ×ｊの強誘電体メモリーからなる通常データを記憶する主記憶領域１４０１、ｋ×ｊの強誘電体メモリーからなる冗長記憶領域１４０８、１×ｊのセンスアンプ１４０４で構成される。
上述の不揮発性メモリーのメモリーセルアレイ部４１へのデータの入出力やメモリー制御を行う周辺回路部４２は、図１８に示す各部分により構成されている。
１４１０は、動作モード設定を一次記憶するレジスタであり、１４１１は不良アドレス情報を一次記憶するレジスタである。
１４１２は、メモリー制御回路であり、メモリーセルアレイ部４１へのデータの読み出し・書き込みの制御や、領域１４０２Ａまたは領域１４０３Ａのデータを不良アドレスレジスタ１４１１へ転送（転送Ａ）するための制御や、領域１４０２Ｂまたは１４０３Ｂまたは１４０７のデータを動作モードレジスタ１４１０へ転送（転送Ｂ）するための制御を行う。
１４１３は、外部制御信号を認識して内部制御信号を発生するコマンドデコーダである。
１４１４は、外部アドレスのアドレスデコードを行うアドレスデコーダであり、１４１５は外部データの取り込みとデータ出力を行うデータ入出力回路である。
１４１６は前記転送Ａ、Ｂの転送元を選択する選択信号を出力するデコーダである。
１４１７は前記転送Ｂの転送元を選択する選択信号を電源電圧検知結果に基づいて出力する電源電圧検知回路である。
次に、本実施形態の半導体記憶装置４０における電源投入後の不良アドレスデータのデータ転送、動作モードが設定されるフローについて、図１９のフローチャートを用いて説明する。
領域１４０２Ａ、１４０２Ｂ、１４０３Ａ、１４０３Ｂ、１４０７にはあらかじめ所望データを書き込んでおく。
転送停止信号と転送開始信号とを“Ｌ”として電源投入後、転送開始信号を“Ｈ”にすると、転送停止信号判定（Ｓ４０１）にて転送停止信号が“Ｌ”と判定され、転送制御開始信号判定（Ｓ４０２）にて転送開始信号が“Ｈ”と判定され、前記所望データの転送が開始される。
次に、転送制御信号１判定（Ｓ４０３）にて、転送選択信号１が判定される。
この転送制御信号１は、不良アドレスデータの転送制御信号１（“Ｌ”または“Ｈ”）と動作モードの転送制御信号１（“Ｌ”または“Ｈ”）との組み合わせからなり、（１）“ＬＬ”，（２）“ＬＨ”，（３）“ＨＨ”，（４）“ＨＬ”の４通りがある（“不良アドレスデータ，動作モード”の順）。
この転送制御信号１を（１）“ＬＬ”または（２）“ＬＨ”とした場合は、領域１４０２Ａのデータが不良アドレスレジスタ１４１１に転送される（Ｓ４０４Ａ、Ｓ４０４Ｂ）。
（１）“ＬＬ”の場合は、領域１４０２Ｂのデータが動作モードレジスタ１４１０に転送される（Ｓ４０５Ａ）。
一方、（２）“ＬＨ”の場合は、転送制御信号２判定（Ｓ４０５Ｂ）にて、電源電圧検知回路１４１７より出力される転送選択信号２が判定される。この判定により、転送制御信号２が“Ｌ”の場合は、領域１４０３Ｂのデータが動作モードレジスタ１４１０に転送される（Ｓ４０６Ａ）。また、転送制御信号２が“Ｈ”の場合は、領域１４０７のデータが動作モードレジスタ１４１０に転送される（Ｓ４０６Ｂ）。
また、転送制御信号１を（３）“ＨＨ”または（４）“ＨＬ”とした場合は、不良アドレスデータの転送選択信号が“Ｈ”であるため、領域１４０３Ａのデータが不良アドレスレジスタ１４１１に転送される（Ｓ４０４Ｃ、Ｓ４０４Ｄ）。
（３）“ＨＨ”の場合は、転送制御信号２判定（Ｓ４０５Ｃ）にて、電源電圧検知回路１４１７より出力される転送制御信号２が判定される。この判定により、転送制御信号２が“Ｌ”の場合は、領域１４０３Ｂのデータが動作モードレジスタ１４１０に転送される（Ｓ４０６Ｄ）。また、転送制御信号２が“Ｈ”の場合は、領域１４０７のデータが動作モードレジスタ１４１０に転送される（Ｓ４０６Ｃ）。
一方、（４）“ＨＬ”の場合は、領域１４０２Ｂのデータが動作モードレジスタ１４１０に転送される（Ｓ４０５Ｄ）。
上述の転送制御信号１及び転送制御信号２の組み合わせに応じて、領域１４０２Ａ，１４０２Ｂ，１４０３Ａ，１４０３Ｂ，１４０７から動作モードレジスタ１４１０及び不良アドレスレジスタ１４１１にデータ転送が行われ、これによって、所望の動作モード設定及び不良領域のメモリーセルの置換が行われ、ユーザーコマンドを受け付けることが可能なスタンバイ状態に移行する（Ｓ４０７）。
本実施形態では、予め電源電圧の所定の閾値を設定し、電源電圧検知回路１４１７によって検知された電圧値に応じて、領域１４０３Ｂ，１４０７のうちどちらのデータを転送するかの選択が可能であり、よって半導体記憶装置４０に印可される電源電圧に応じた動作モードの設定ができる。
上述の（１）“ＬＬ”の場合は、不良アドレスデータ，動作モードデータの両方を物理ヒューズに記憶する場合であり、例えば、動作モードデータおよび不良アドレスデータをユーザーに書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
また、（２）“ＬＨ”の場合は、不良アドレスデータは物理ヒューズに記憶し、動作モードデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、不良領域のメモリーセルの置換を高い信頼性で実施でき、動作モードの柔軟な設定が可能な半導体記憶装置に適用できる。
また、（３）“ＨＨ”の場合は、不良アドレスデータ，動作モードデータ両方を電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶する場合であり、例えば、組立後の不良領域のメモリーセルの置換の自由度が高く、柔軟な動作モード設定が可能な自由度の高い半導体記憶装置に適用できる。
また、（４）“ＨＬ”の場合は、不良アドレスデータは電気的に書き換え可能な不揮発メモリー（強誘電体メモリー）に記憶し、動作モードデータは物理ヒューズに記憶する場合であり、組立後の不良領域のメモリーセルの置換の自由度が高く、動作モードデータをユーザーに書き換えられない書き換えられてしまうことを防止したセキュリティの高い半導体記憶装置に適用できる。
次に、検査フローの一例を図２０に示す。
ウェハー検査時は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ４１０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ１４１０へ書き込む（Ｓ４１１）。
次に、主記憶領域１４０１と冗長記憶領域１４０８とに対し、メモリー検査（Ｓ４１２）と不良アドレス解析（Ｓ４１３）を行い、動作モードレジスタ１４１０の動作モードのデータを領域１４０３Ｂまたは領域１４０７へ書き込み、不良アドレスを領域１４０３Ａに書き込む（Ｓ４１４）。
次に、レーザートリマーによるヒューズカット工程を実施し、領域１４０２Ａへの不良アドレス設定を行い、領域１４０２Ｂへの動作モード設定を行う（Ｓ４１５）。
ファイナル検査などで再度不良領域のメモリーセルの置換を行う場合は、転送停止信号を“Ｈ”、転送開始信号を“Ｌ”とし（転送停止；Ｓ４２０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ１４１０へ書き込む（Ｓ４２１）。
次に、主記憶領域１４０１、冗長記憶領域１４０８にメモリー検査（Ｓ４２２）と不良アドレス解析（Ｓ４２３）を行う。そして、動作モードを１４０３Ｂまたは１４０７へ書き込み、不良アドレスを１４０３Ａに書き込む（Ｓ４２４）。
ユーザーで動作モードを再度設定する場合は、転送停止信号を“Ｈ”、転送開始信号を”Ｌ”とし（転送停止；Ｓ４３０）、電源を投入後、初期化を行い、所望の動作モードのデータを動作モードレジスタ１４１０へ書き込む（Ｓ４３１）。
そして、動作モードを１４０３Ｂまたは１４０７へ書き込む（Ｓ４３２）。
本実施形態では、メモリーセルアレイ部の構成の一例として、物理ヒューズと強誘電体メモリーの組み合わせの例を示したが、絶縁膜を破壊するタイプのヒューズメモリーとＥＥＰＲＯＭの組み合わせなどに適用できることは容易である。
また、領域１４０２Ｂ、１４０３Ｂに相当する領域をそれぞれ複数備えて、動作モード選択の自由度を増やすことは容易に可能である。
なお、上記実施形態では、電源電圧検知により転送する動作モードデータを変更可能な例を示したが、この電源電圧検知回路を温度検知回路に置き換えることで、温度変化に応じた動作設定が可能である。
また、電源電圧検知、温度検知回路の双方を備えることにより、きめ細かい動作環境への対応が可能になる。
本発明にかかる半導体記憶装置は、半導体記憶装置に複数の種類の不揮発性メモリーを搭載し、不良アドレス情報やチップIＤ等は１度のみ書き換え可能なメモリーに記憶させ、動作モード等は書き換え可能な不揮発性メモリーに記憶させる構成とする。
これにより、高い信頼性の動作の実現と動作モード設定自由度の高いフレキシブルな半導体記憶装置を提供可能になる。
本発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。 ２Ｔ２Ｃ型の強誘電体メモリーセルの回路図である。 物理ヒューズのメモリーセルの回路図である。 センスアンプの回路図である。 図１におけるメモリセルアレイ部の構成を示す図である。 本発明の第１の実施形態の半導体記憶装置における不良アドレスデータのデータ転送、動作モードの設定動作を説明するフロー図である。 本発明の第１の実施形態の半導体記憶装置における検査フローを説明する図である。 本発明の第２の実施形態の半導体記憶装置の構成を示すブロック図である。 図８におけるメモリセルアレイ部の構成を示す図である。 本発明の第２の実施形態の半導体記憶装置における不良アドレスデータのデータ転送、動作モードの設定動作を説明するフロー図である。 本発明の第２の実施形態の半導体記憶装置における検査フローを説明する図である。 本発明の第３の実施形態の半導体記憶装置の構成を示すブロック図である。 図１２におけるメモリセルアレイ部の構成を示す図である。 本発明の第３の実施形態の半導体記憶装置における不良アドレスデータのデータ転送、動作モードの設定動作を説明するフロー図である。 本発明の第３の実施形態の半導体記憶装置における検査フローを説明する図である。 本発明の第３の実施形態の半導体記憶装置における転送規定データ判定回路の回路図である。 本発明の第４の実施形態の半導体記憶装置の構成を示すブロック図である。 図１７におけるメモリセルアレイ部の構成を示す図である。 本発明の第３の実施形態の半導体記憶装置における不良アドレスデータのデータ転送、動作モードの設定動作を説明するフロー図である。 本発明の第４の実施形態の半導体記憶装置における検査フローを説明する図である。
符号の説明
１０，２０，３０，４０ 半導体記憶装置
１１，２１，３１，４１ メモリーセルアレイ部
１２，２２，３２，４２ 周辺回路部
１０１，７０１，９０１，１４０１ 主記憶領域
１０２，７０２，９０２，１４０２ 第１の設定機能記憶領域
１０３，７０３，９０３，１４０３ 第２の設定機能記憶領域
１０４，７０４，９０４，１４０４ センスアンプ
１０８，７０８，９０８，１４０８ 冗長記憶領域
１１０，７１０，９１０，１４１０ 動作モードレジスタ
１１１，７１０，９１０，１４１０ 不良アドレスレジスタ
１１２，７１２，９１２，１４１２ メモリー制御回路
１１３，７１３，９１３，１４１３ コマンドデコーダ
１１４，７１４，９１４，１４１４ アドレスデコーダ
１１５，７１５，９１５，１４１５ データ入出力回路
１１６，１４１６ 転送制御デコーダ
１４１７ 電源電圧検知回路

Claims (10)

  1. 不揮発性メモリーが配列されたメモリーセルアレイ部と、該メモリーセルアレイ部のデータの入出力およびメモリー制御を行う周辺回路部と、を備える半導体記憶装置であって、
    前記メモリーセルアレイ部は、
    主記憶領域と、
    前記主記憶領域の不良領域の代わりに情報を記憶する冗長記憶領域と、
    前記不良領域を示す不良アドレス情報と、半導体記憶装置の動作モード設定情報と、を記憶する第１の設定機能記憶領域および第２の設定機能記憶領域と、を有し、
    第１の設定機能記憶領域が電気的に書き換え可能な不揮発性メモリーからなり、かつ、第２の設定機能記憶領域が、１回のみ書き換え可能な不揮発性メモリーからなり、
    前記周辺回路部は、
    メモリー制御回路と、
    前記動作モード設定情報を一次記憶する動作モードレジスタと、
    前記不良アドレス情報を一次記憶する不良アドレスレジスタと、を有し、
    前記第１の設定機能記憶領域と第２の設定機能記憶領域とから選択的に、前記動作モードレジスタへの前記動作モード設定情報の転送と、前記不良アドレスレジスタへの前記不良アドレス情報の転送と、を行う選択転送手段を備えることを特徴とする半導体記憶装置。
  2. 前記選択転送手段は、
    外部から入力された転送選択信号の組み合わせに応じて、
    前記第１の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、
    第２の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、
    を選択可能に構成されたことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記選択転送手段は、
    転送規定情報記憶領域に記憶させた転送規定情報に応じて、
    前記第１の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、
    第２の設定機能記憶領域から前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送と、
    を選択可能に構成されたことを特徴とする請求項１に記載の半導体記憶装置。
  4. 転送規定情報記憶領域は、１回のみ書き換え可能な不揮発性メモリーからなることを特徴とする請求項３に記載の半導体記憶装置。
  5. 転送規定情報記憶領域は、電気的に書き換え可能な不揮発性メモリーからなることを特徴とする請求項３に記載の半導体記憶装置。
  6. 前記転送規定情報が複数ビットで構成され、該複数ビットの一致判定を行う一致判定回路を備え、
    前記一致判定回路は、一致判定結果の不一致ビットまたは一致ビットを計数可能に構成され、前記不一致ビットの計数結果により、前記選択転送手段が制御されることを特徴とする請求項３〜５のいずれか１項に記載の半導体記憶装置。
  7. 電源電圧検知回路を備え、
    前記選択転送手段が、前記電源電圧検知回路から出力される電源電圧情報により制御されることを特徴とする請求項１に記載の半導体記憶装置。
  8. 温度検知回路を備え、
    前記選択転送手段が、前記温度検知回路から出力される温度情報により制御されることを特徴とする請求項１に記載の半導体記憶装置。
  9. 転送停止信号を入力する端子と、転送開始信号を入力する端子とを備え、
    前記転送停止信号と前記転送開始信号とを“Ｌ”として電源投入後、
    前記転送開始信号を“Ｈ”にすると、転送停止信号判定手段にて前記転送停止信号が“Ｌ”と判定され、かつ、転送開始信号判定手段にて前記転送開始信号が“Ｈ”と判定されることにより、前記動作モード設定情報の転送及び／又は前記不良アドレス情報の転送が開始されることを特徴とする請求項１〜９のいずれか１項に記載の半導体記憶装置。
  10. 第１の設定機能記憶領域が強誘電体メモリからなり、
    第２の設定機能記憶領域が物理ヒューズメモリーからなり、
    動作モードレジスタと不良アドレスレジスタとがＳＲＡＭからなることを特徴とする請求項１〜９のいずれか１項に記載の半導体記憶装置。
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