CN108091360B - Dram电路、冗余重写电路及重写方法 - Google Patents

Dram电路、冗余重写电路及重写方法 Download PDF

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Abstract

一种DRAM电路，包括一具有一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线之阵列。若该正常字元线是经，该DRAM电路外部之一存储器控制器，指派成要被启动，则该第二冗余字元线被启动。一冗余重写电路是用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写，以及一列解码器是用以，根据该冗余重写电路之该判定，来重写该第一冗余字元线。

Description

DRAM电路、冗余重写电路及重写方法
技术领域
本公开关于一种动态随机存取存储器(dynamic random access memory，DRAM)电路、冗余重写电路及重写方法，且更具体地关于动态随机存取存储器的列锤击(rowhammer)重写操作。
背景技术
背景技术的讨论。
动态随机存取存储器(DRAM)是一种将数据的各位元储存在分开的电容器中的随机存取存储器。最简单的DRAM单元包含单一N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管及单一电容器。若电荷被储存在电容器中，则取决于所使用的约定，称该单元储存逻辑高。接着，若没有电荷存在，则称该单元储存逻辑低。由于电容器中的电荷随时间耗散，DRAM系统需要额外的重写电路以周期性地重写储存在电容器中的电荷。由于电容器只能储存非常有限量的电荷，为了快速区分逻辑`1`与逻辑`0`之间的差异，典型是将两条位元线(bit-line，BL)用于各位元，其中该对位元线中的第一条被称作真位元线(bit line true，BLT)，而另一条是互补位元线(bit line complement，BLC)。该单一NMOS晶体管的栅极受字元线(word line，WL)控制。
此“背景技术的讨论”章节仅为提供背景技术信息。于此“背景技术的讨论”中的陈述并非承认于此“背景技术”章节中公开的标的构成本公开的现有技术，且此“背景技术”章节没有任何部分可用于作为承认本申请案的任何部分，包括此“背景技术”章节，构成本公开的现有技术。
发明内容
本公开的一个实施方式提供一种DRAM电路，包含一阵列，该阵列包括一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线，其中若该正常字元线经，该DRAM电路外部的一存储器控制器，指派成要被启动，则该第二冗余字元线被启动；一冗余重写电路，用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写；以及一列解码器，用以，根据该冗余重写电路的该判定，来重写该第一冗余字元线。
在一些实施例中，该正常字元线是一第二正常字元线，该阵列进一步包括一第一正常字元线直接相邻于该第二正常字元线。该DRAM电路进一步包含一目标列计数器，用以响应于该第二正常字元线经指派成要被启动来判定该第一正常字元线需要被重写，其中该列解码器忽略来自该目标列计数器的该判定，且根据来自该冗余重写电路的该判定来重写该第一冗余字元线。
在一些实施例中，该DRAM电路进一步包含一冗余匹配电路，用以判定该第二冗余字元线在一下列条件下要被启动：该冗余匹配电路接收包括该第二正常字元线的一位址的信息的一信号。
在一些实施例中，该DRAM电路进一步包含一主要多工器，用以接收包括该第二正常字元线的该位址的该信息的该信号以及包括来自该目标列计数器的该判定的一信号，并将该包括该信息的该信号以及包括该判定的该信号中的一者传递给该冗余匹配电路。
在一些实施例中，该冗余重写电路保留该判定直到该冗余重写电路接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，且在该冗余重写电路接收该信号后，该冗余重写电路提供该判定给该列解码器。
在一些实施例中，该冗余重写电路包括一闩锁器，用以保留指示该第二冗余字元线要被启动的该判定；以及一移相电路，用以根据来自来该闩锁器的该判定来判定该阵列的该第一冗余字元线需要被重写。
在一些实施例中，该冗余重写电路包括一重写多工器，用以保留来自该移相电路的该判定直到接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号。
在一些实施例中，该重写多工器用以在该重写多工器接收包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号后，提供来自该移相电路的该判定给该列解码器。
在一些实施例中，该DRAM电路进一步包含一或OR门，用以接收具有一第一逻辑电平的一第一信号以及具有一第二逻辑电平的一第二信号，并输出具有该第一逻辑电平的一第三信号。该第一信号的该第一逻辑电平指示该第一冗余字元线要被停用，该第二信号的该第二逻辑电平指示该第二冗余字元线要被启动，且该第三信号的该第一逻辑电平指示该第一冗余字元线以及该第二冗余字元线中的一者要被启动。
在一些实施例中，该DRAM电路进一步包含一及(AND)闸，用以接收该第三信号以及包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号，并输出包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号。
本公开的另一实施方式提供一种冗余重写电路，在一DRAM电路中。该冗余重写电路包含一闩锁器，用以接收指示一阵列的一第二冗余字元线要被启动的一判定，并保留该判定，其中若该阵列的一正常字元线经该DRAM电路外部的一指令指派成要被启动，则该第二冗余字元线被启动；以及一移相电路，用以根据来自来该闩锁器的该判定而判定该阵列的一第一冗余字元线需要被重写，其中该第一冗余字元线的直接相邻于该第二冗余字元线。
在一些实施例中，该冗余重写电路包括一重写多工器，用以接收来自该移相电路的该判定直到接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，并在该重写多工器接收该信号后，提供来自该移相电路的该判定给该冗余重写电路外部的一列解码器。
在一些实施例中，一重写多工器用以接收该判定，并提供该接收的判定以及来自该移相电路的该判定中的一者给一列解码器。
在一些实施例中，该重写多工器进一步用以，基于包括是否要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，提供该接收的判定以及来自该移相电路的该判定中的一者给该列解码器。
在一些实施例中，若该信号包括要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令，则重写多工器提供来自该移相电路的该判定给该列解码器。
在一些实施例中，该冗余重写电路进一步包含一OR门，用以接收具有一第一逻辑电平的一第一信号以及具有一第二逻辑电平的一第二信号，并输出具有该第一逻辑电平的一第三信号。该第一信号的该第一逻辑电平指示该第一冗余字元线要被停用，该第二信号的该第二逻辑电平指示该第二冗余字元线要被启动，且该第三信号的该第一逻辑电平指示该第一冗余字元线以及该第二冗余字元线中的一者要被启动。
在一些实施例中，该冗余重写电路进一步包含一AND门，用以接收该第三信号以及包括是否要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号。
本公开的另一实施方式提供一种方法，包含若一阵列的一第二正常字元线经，该DRAM电路外部的一存储器控制器，指派成要被启动，则启动该阵列的一第二冗余字元线；响应于该第二冗余字元线被启动，判定该阵列的一第一冗余字元线需要被重写，其中该第一冗余字元线是直接相邻于该第二冗余字元线；响应于该第二正常字元线经指派成要被启动，判定该阵列的一第一正常字元线需要被重写，其中该第一正常字元线是直接相邻于该第二正常字元线；以及根据该第一冗余字元线需要被重写的该判定来重写该第一冗余字元线、或根据该第一正常字元线需要被重写的该判定来重写该第一正常字元线。
在一些实施例中，当接收包括指示要重写直接相邻于被启动的一冗余字元线的一冗余字元线的一指令的一信号时，实施重写该第一冗余字元线。
在一些实施例中，当接收包括指示不要重写直接相邻于被启动的一冗余字元线的一冗余字元线的一指令的一信号时，实施重写该第一正常字元线。
因为有了本公开的一冗余重写电路，直接相邻于被启动的一第二冗余字元线的一第一冗余字元线及直接相邻于该被启动的第二冗余字元线的一第三冗余字元线可被重写。一列锤击议题相应地缓减，或甚至消除。结果，该第一冗余字元线可用以取代一字元线来被启动。该第三冗余字元线也可用以取代另一字元线来被启动。一冗余字元线的利用相对有效率。结果一面积成本相对低。
相比之下，在一些现有电路中，这些现有电路无法判定出直接相邻于要被启动的一第二冗余字元线的一第一冗余字元线。在该例子中，该第一冗余字元线不能被重写，并因此受苦于该列锤击议题，该列锤击议题意指受该第一冗余字元线控制而储存在一DRAM单元中的一数据可能被翻转。有鉴于此，该第一冗余字线不可用。所述现有电路的冗余字元线的利用相对无效率。结果一面积成本相对高。
上文已相当广泛地概述本公开的技术特征及技术优点，俾使下文的本公开详细描述得以获得优选了解。形成本公开的权利要求标的的本公开的额外技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用所公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。
附图说明
对于本公开的更完整理解可通过参考详细说明及权利要求而结合附图考虑时衍生，其中在整个附图中，类似参考编号指代类似的元件，且：
图1是根据本公开的一些实施例的耦合至中央处理器(central processingunit，CPU)的DRAM电路的方框图。
图2是根据本公开的一些实施例的图1所显示存储器阵列的示意图。
图3是根据本公开的一些实施例的图1所显示重写电路的方框图。
图4是根据本公开的一些实施例的图3所显示冗余重写电路的电路图。
图5是根据本公开的一些实施例的图4所显示移相电路的电路图。
图6是根据本公开的一些实施例的示出的重写方法的流程图。
附图标记说明：
10 CPU
12 DRAM电路
20 第一区域
22 第二区域
102 存储器控制器
122 DRAM控制器
124 重写电路
126 存储器阵列
202 DRAM单元
306 目标列计数器
308 主要多工器
310 冗余匹配电路
312 冗余重写电路
314 列解码器
400 重写多工器
402 闩锁器
404 移相电路
406 OR门
408 AND门
502 总线
504 多工器
506 多工器
508 多工器
510 总线
600 方法
602 操作
604 操作
606 操作
608 操作
610 操作
WL0 第一正常字元线
WL1 第二正常字元线
WL2 第三正常字元线
RWL0 第一冗余字元线
RWL1 第二冗余字元线
RWL2 第三冗余字元线
RWL00 线
RWL11 线
RWL22 线
AC10 启动指令
ACT1 启动指令
RH_REF 列锤击重写指令
ADDR0 位址
ADDR00 信号
Select_1 选择信号
Select_0 信号
RA 信号
RML<0> 第一信号
RML<1> 第二信号
RML<2> 第三信号
RML<0：2> 信号
RM0<0：2> 判定
RM1 判定
RML1<0：2> 判定
具体实施方式
现在使用特定语言描述附图中所示出的的本公开的实施例、或实例。然而应当理解的是，不意图藉此限制本公开的实施方式。将在所述实施例中的任何变更及修改，以及描述在此文件中原理的任何进一步应用视为本公开相关的所属技术领域技术人员正常会想到者。可能遍及实施例重复参考编号，但这并不是说一定需要将一个实施例的该(等)特征施用到另一个实施例，即使它们共享相同的参考编号。将理解，当一元件被称作“连接至”另一元件或“与另一元件耦合”时，其可以是直接连接至或耦合至另一元件、或者可出现中介元件。
在以下描述中，当装置高态启动时，信号被断言具有高逻辑值以启动对应装置。相比之下，信号被断言具有低逻辑值以停用对应装置。然而，当装置低态启动，信号被断言具有低逻辑值以启动该装置，且被断言具有高逻辑值以停用该装置。
图1是根据本公开的一些实施例的耦合至CPU(中央处理器)10的DRAM(动态随机存取存储器)电路12的方框图。参考图1，DRAM电路12包括一DRAM控制器122、一重写电路124及一存储器阵列126。
DRAM控制器122用以，响应于来自DRAM电路12外部的CPU 10的存储器控制器102的启动指令ACT0，提供启动指令ACT1，进而启动存储器阵列126中的字元线或冗余字元线。
重写电路124接收来自存储器控制器102的经指派成要被启动的正常字元线的位址ADDR0。位址ADDR0是伴随着要被提供的来自存储器控制器102的启动指令ACT0。该正常字元线经DRAM电路12外部的存储器控制器102指派成要被启动。再者，重写电路124用以，响应于列锤击重写指令RH_REF，实施列锤击重写，其将在下面详细描述。又者，为了重写正常字元线及冗余字元线，重写电路124提供包括哪个字元线或哪个冗余字元线被要求要重写的信息的信号RA。
图2是根据本公开的一些实施例的图1所显示存储器阵列126的示意图。参考图2，存储器阵列126包括一第一区域20及一第二区域22。第一区域20包括一第一正常字元线WL0、一第二正常字元线WL1及一第三正常字元线WL2。第一正常字元线WL0、第二正常字元线WL1及第三正常字元线WL2的各者用以控制耦合至其等的DRAM单元202。第二正常字元线WL1直接相邻于第一正常字元线WL0。第二正常字元线WL1也直接相邻于第三正常字元线WL2。
本公开中所使用的词汇“直接相邻于”表示没有另一线在两线之间。例如，当第一正常字元线WL0直接相邻于第二正常字元线WL1时，没有其它正常字元线在第一正常字元线WL0与第二正常字元线WL1之间。类似地，当第一冗余字元线RWL0直接相邻于第二冗余字元线RWL1时，没有其它冗余字元线在第一冗余字元线RWL0与第二冗余字元线RWL1之间。
第二区域22包括第一冗余字元线RWL0、第二冗余字元线RWL1及第三冗余字元线RWL2。第一冗余字元线RWL0、第二冗余字元线RWL1及第三冗余字元线RWL2的各者用以控制耦合至其等的DRAM单元202。第二冗余字元线RWL1直接相邻于第一冗余字元线RWL0。第二冗余字元线RWL1也直接相邻于第三冗余字元线RWL2。
在半导体制造制程期间，字元线可能受损并因此不可用。为了解决此议题，设计了冗余字元线以用来取代此受损字元线来被启动。例如，在本实施例中，若损坏的第二正常字元线WL1经，该DRAM电路122外部的存储器控制器102，指派成要被启动，则第二冗余字元线RWL1被启动。在另一实例中，损坏的第二正常字元线WL1可被第一冗余字元线RWL0取代。
当字元线(正常字元线或冗余字元线)已被启动大于例如300k次，可能引致列锤击议题。假设第二正常字元线WL1未被损害，且未被第二冗余字元线RWL1取代来被启动。由于第一正常字元线WL0及第三正常字元线WL2直接相邻于第二正常字元线WL1，若第二正常字元线WL1被启动大于例如300k次，则储存在第一正常字元线WL0及第三正常字元线WL2二者的DRAM单元202中的数据可能在没有启动第一正常字元线WL0及第三正常字元线WL2的情况下被翻转。例如，数据从逻辑电平“高”被翻转成逻辑电平“低”，且反之亦然。
在本实施例中，第二正常字元线WL1被损害，且被第二冗余字元线RWL1取代来被启动(亦即，第二冗余字元线RWL1被启动，而不是第二正常字元线WL1被启动)。由于第一冗余字元线RWL0及第三冗余字元线RWL2是直接相邻于第二冗余字元线RWL1，若第二冗余字元线RWL1被启动大于例如300k次，则储存在受第一冗余字元线RWL0及第三冗余字元线RWL2二者控制的DRAM单元202中的数据可能在没有启动第一冗余字元线RWL0及第三冗余字元线RWL2的情况下被翻转。有鉴于此，本公开的重写电路124被提出。
图3是根据本公开的一些实施例的图1所显示重写电路124的方框图。参考图3，重写电路124包括一目标列计数器306、一主要多工器(multiplexer，MUX)308、一冗余匹配电路310、一冗余重写电路312及一列解码器314。
目标列计数器306用以接收经，存储器控制器102，指派成要被启动的字元线的位址ADDR0，并，响应于启动指令ACT1，暂存位址ADDR0。在本实施例中，第二正常字元线WL1经指派成要被启动。因此，位址ADDR0包括第二正常字元线WL1的位址。又，目标列计数器306用以响应于第二正常字元线WL1经指派成要被启动来判定第一正常字元线WL0及第三正常字元线WL2需要被重写。例如，假设第一正常字元线WL0的二进位制码位址是[00]。目标列计数器306根据位址[00]来判定位址[01]，其中位址[01]是第二正常字元线WL1的位址。再者，目标列计数器306根据位址[00]来判定位址[10]，其中位址[10]是第三正常字元线WL2的位址。
主要多工器308用以在其的“0”端接收经指派成要被启动的正常字元线的位址ADDR0，且在其的“1”端接收包括来自目标列计数器306的该判定的信号ADDR00。再者，主要多工器308用以，响应于选择信号Select_1，将位址ADDR0以及包括该判定的信号ADDR00中的一者传递给冗余匹配电路310。具体地，若选择信号Select_1包括关于一启动操作被执行的信息，则主要多工器308输出位址ADDR0。在本实施例中，主要多工器308输出第二正常字元线WL1的位址[01]。替代地，若选择信号Select_1包括关于一列锤击重写操作被执行的信息，则主要多工器308输出包括该判定的信号ADDR00给冗余匹配电路310。在本实施例中，该判定包括位址[00]以及位址[10]中的一者。
冗余匹配电路310用以储存受损正常字元线与冗余字元线之间关系之信息、判定经指派要被启动的常字元线是否受损并因此被冗余字元线取代、且提供判定RM0<0：2>。在本实施例中，由于有三个冗余字元线，该判定被命名为RM0<0：2>。在另一实施例中，当有四个冗余字元线时，该判定被命名为RM0<0：3>。在本实施例中，受损正常字元线是第二正常字元线WL1，且第二冗余字元线RWL1取代第二正常字元线WL1来被启动。在该例子中，冗余匹配电路310储存第二正常字元线WL1的位址[01]以及第二正常字元线WL1与第二冗余字元线RWL1之间的关系。
当冗余匹配电路310接收未受损第一正常字元线WL0的位址[00]时，由于冗余匹配电路310只储存位址[01]，匹配失败。据此，冗余匹配电路310提供[000]的判定RM0<0：2>。当括号中的所有数字为零时，代表匹配失败，此意指未受损第一正常字元线WL0没有要被第一冗余字元线RWL0、及第二冗余字元线RWL1及第三冗余字元线RWL2中的任一者取代来被启动。
替代地，冗余匹配电路310用以在下列条件下判定第二冗余字元线RWL1用以取代第二正常字元线WL1来被启动：冗余匹配电路310接收第二正常字元线WL1的位址[01]。具体地，当冗余匹配电路310接收与冗余匹配电路310储存者相同的位址[01]时，匹配成功。冗余匹配电路310提供[010]的判定RM0<0：2>。[010]中的第二数字“1”表示第二冗余字元线RWL1将取代受损正常字元线来被启动。在本实施例中，[010]中的第二数字“1”表示第二冗余字元线RWL1将取代第二正常字元线WL1来被启动。另一方面，当判定RM0<0：2>是[100]时，匹配成功，此表示第一冗余字元线RWL0将取代受损正常字元线来被启动。又者，当判定RM0<0：2>是[001]时，匹配成功，此表示第三冗余字元线RWL2将取代受损正常字元线来被启动。
冗余重写电路312用以，响应于启动指令ACT1，储存判定RM0<0：2>。再者，冗余重写电路312用以，响应于启动指令ACT1，根据判定RM0<0：2>而判定一冗余字元线需要被重写。该冗余字元线直接相邻于另一冗余字元线。该另一冗余字元线将取代受损正常字元线来被启动。
在本实施例中，冗余重写电路312响应于第二冗余字元线RWL1取代第二正常字元线WL1来被启动，判定第一冗余字元线RWL0需要被重写。在该例子中，例如，冗余重写电路312提供包括一列数字[100]的判定作为判定RM1给列解码器314。解释列数[100]的方法与判定RM0<0：2>所用者相同。类似地，冗余重写电路312也响应于第二冗余字元线RWL1取代第二正常字元线WL1来被启动，判定第三冗余字元线RWL2需要被重写。在该例子中，冗余重写电路312提供包括一列数字[001]的判定作为判定RM1给列解码器314。在本实例中，第一冗余字元线RWL0先被判定。然而，用于判定哪个冗余字元线要被重写的顺序是可互换的。例如，在另一实例中，第三冗余字元线RWL2可先被判定。为了简化描述，在下面文中，将仅讨论第一冗余字元线RWL0的判定。关于另一直接相邻第三冗余字元线RWL2的描述与之类似。
再者，冗余重写电路312保留指示第一冗余字元线RWL0需要被重写的判定直到冗余重写电路312接收包括列锤击指令RH_REF的信号。列锤击指令RH_REF指示要重写直接相邻于另一冗余字元线的冗余字元线，其中该另一冗余字元线取代受损正常字元线来被启动。又，冗余重写电路312在下列条件下提供该判定作为判定RM1给列解码器314：冗余重写电路312接收列锤击指令RH_REF。否则，冗余重写电路312提供判定RM0<0：2>作为判定RM1给列解码器314。
列解码器314用以接收判定RM1以及信号ADDR00以及位址ADDR0中的一者。当判定RM1的数字中的一者不是零，列解码器314忽略信号ADDR00以及位址ADDR0中的一者，并重写判定RM1所指示的冗余字元线。例如，当判定RM1是<100>，列解码器314忽略来自目标列计数器306的ADDR00以及位址ADDR0中的一者，并重写<100>的判定RM1所指示的第一冗余字元线RWL0。替代地，当判定RM1是<001>，列解码器314忽略来自目标列计数器306的ADDR00以及位址ADDR0中的一者，并重写<001>的判定RM1所指示的第三冗余字元线RWL2。相反地，当判定RM1中的所有数字都是零，列解码器314忽略判定RM1，并重写信号ADDR00以及位址ADDR0中的一者所指示的正常字元线。
假设第二字元线WL1经指派成要被启动；且第二字元线WL1受损且被第二冗余字元线RWL1取代。在启动操作中，主要MUX 308接收位址[01]以及包括位址[00]及[10]中的一者的信号ADDR00。由于现在启动操作被执行，主要MUX 308，响应于指示启动操作被执行的选择信号Select_1，输出位址[01]。冗余匹配电路310提供[010]的判定RM0<0：2>给冗余重写电路312。冗余重写电路312根据[010]的RM0<0：2>而判定[001]及[100]。由于现在是启动操作而不是列锤击重写操作被执行，冗余重写电路312提供[010]的判定RM0<0：2>作为判定RM1给列解码器314。列解码器314接收来自主要MUX 308的位址[01]，以及来自冗余重写电路312的[010]的判定RM0<0：2>。列解码器314忽略位址[01]，且根据[010]的判定RM0<0：2>，启动第二冗余字元线RWL1。
在启动操作被执行后，列锤击重写操作被执行。由于现在列锤击重写操作被执行，主要MUX 308，响应于指示列锤击重写操作被执行的选择信号Select_1，输出位址[00]。冗余匹配电路310根据位址[00]提供[000]的判定RM0<0：2>给冗余重写电路312。由于现在列锤击重写操作被执行，冗余重写电路312提供启动操作中获得的[100]而非[000]的判定RM0<0：2>作为判定RM1给列解码器314。列解码器314忽略位址[00]，并重写[100]的判定RM1所指示的第一冗余字元线RWL0。
因为具有冗余重写电路312，则直接相邻于第二冗余字元线RWL1的第一冗余字元线RWL0以及直接相邻于第二冗余字元线RWL1的第三冗余字元线RWL2可被重写，其中第二冗余字元线RWL1取代受损第二正常字元线WL1来被启动。列锤击议题相应地缓减，或甚至消除。结果，第一冗余字元线RWL0可用以取代一字元线来被启动。第三冗余字元线RWL2也可用以取代另一字元线来被启动。冗余字元线的利用相对有效率。结果面积成本相对低。
相比之下，在一些现有电路中，这些现有电路无法判定出直接相邻于第二冗余字元线的第一冗余字元线。第二冗余字元线用以取代受损正常字元线来被启动。在该例子中，该第一冗余字元线不能被重写，并因此受苦于列锤击议题，该列锤击议题意指受第一冗余字元线控制而储存在DRAM单元中的数据可能被翻转。有鉴于此，第一冗余字线不可用。所述现有电路的冗余字元线的利用相对无效率。结果面积成本相对高。
图4是根据本公开的一些实施例的图3所显示冗余重写电路312的电路图。参考图4，冗余重写电路312包括一重写多工器400、一闩锁器402、一移相电路404、一OR门406及一AND门408。
闩锁器402用以，响应于启动指令ACT1，接收判定RM0<0：2>，并保留判定RM0<0：2>。在接收当前启动指令ACT1后且在接收下一启动指令ACT1前，不论判定RM0<0：2>中的信息如何改变，闩锁器402继续提供在接收启动指令ACT1时的信号RML<0：2>中的相同信息作为判定RM0<0：2>中的信息。例如，当闩锁器402接收启动指令ACT1时，判定RM0<0：2>中的信息是[010]。闩锁器402继续提供信号RML<0：2>中的相同信息[010]直到下一启动指令ACT1。
移相电路404用以根据来自来闩锁器402的信号RML<0：2>中的信息[010]来判定第一冗余字元线RWL0需要被重写。移相电路404所执行的判定操作将在参考图5下详细描述并说明。移相电路404提供[100]的判定RML1<0：2>给重写多工器400的“1”端。判定RML1<0：2>的值<100>中的第一数字“1”表示第一冗余字元线RWL0需要被重写。移相电路404也用以根据来自来闩锁器402的信号RML<0：2>中的信息[010]来判定第三冗余字元线RWL2需要被重写。移相电路404提供[001]的判定RML1<0：2>给重写多工器400。判定RML1<0：2>的值[001]中的第三数字“1”表示第三冗余字元线RWL2需要被重写。另一方面，当自来闩锁器402的判定RML<0：2>是<000>，移相电路404判定没有任何冗余字元线需要被重写。
OR门406用以接收第一信号RML<0>、第二信号RML<1>及第三信号RML<2>。第一信号RML<0>的逻辑电平与记录在信号RML<0：2>中的值的第一数字相同。例如，信号RML<0：2>的值是<010>，则第一信号RML<0>的逻辑电平是0。第一信号RML<0>的逻辑电平“0”指示第一冗余字元线RWL0被停用、或不用以取代受损正常字元线来被启动。类似地，第二信号RML<1>的逻辑电平与记录在信号RML<0：2>中的值的第二数字相同。根据前一实例，第二信号RML<1>的逻辑电平是1，依此类推。第二信号RML<1>的逻辑电平“1”指示第二冗余字元线RWL1被启动、或是用以取代受损正常字元线来被启动。
AND门408用以接收来自OR门406的信号及包括是否要重写直接相邻于另一冗余字元线的冗余字元线的信息的信号(亦即，列锤击重写指令RH_REF)，其中该另一冗余字元线取代受损正常字元线来被启动。例如，该信号的逻辑电平"1"表示重写直接相邻于另一冗余字元线的冗余字元线；且该信号的逻辑电平"0"表示不重写直接相邻于另一冗余字元线的冗余字元线。
在此实施例中，具有第一信号RML<0>的逻辑电平“0”、第二信号RML<1>的逻辑电平“1”、第三信号RML<2>的逻辑电平“0”以及该信号的逻辑电平“1”，AND门408提供逻辑电平“1”给重写多工器400。也就是说，AND门408输出包括重写直接相邻于另一冗余字元线的冗余字元线的信息的信号。
重写多工器400用以接收判定RM0<0：2>，并提供所接收的判定RM0<0：2>以及判定RML1<0：2>中的一者作为判定RM1给列解码器314。具体地，重写多工器400用以基于包括指示是否要重写直接相邻于另一冗余字元线的冗余字元线的指令的信号而提供所接收的判定RM0<0：2>以及判定RML1<0：2>中的一者作为判定RM1给列解码器314。该另一冗余字元线取代受损正常字元线来被启动(亦即，基于列锤击重写指令)。
例如，若该信号包括指示要重写直接相邻于另一冗余字元线的冗余字元线的指令，则重写多工器400提供来自该移相电路404的判定RML1<0：2>作为判定RM1给列解码器314。换言之，重写多工器400保留判定RML1<0：2>直到接收包括指示要重写直接相邻于另一要被启动的冗余字元线的冗余字元线的指令的信号，并在重写多工器400接收此信号后，提供判定RML1<0：2>作为判定RM1给列解码器314。替代地，若该信号包括指示不要重写直接相邻于另一冗余字元线的冗余字元线的指令，则重写多工器400提供所接收的判定RML0<0：2>作为判定RM1给列解码器314。
图5是根据本公开的一些实施例的图4所显示移相电路404的电路图。考图5，移相电路404包括一总线502、一多工器504、一多工器506、一多工器508及一总线510。总线502用以指派信号RML<0：2>的信息的第一值作为给第一线RWL00的逻辑电平、信号RML<0：2>的信息的第二值作为给第二线RWL11的逻辑电平、以及信号RML<0：2>的信息的第三值作为给第三线RWL22的逻辑电平。
线RWL00是连接至多工器506的“1”端以及多工器508的“0”端。线RWL11连接至多工器504的“0”端以及多工器508的“1”端。线RWL22连接至多工器504的“1”端以及多工器506的“0”端。又者，多工器504的输出连接至线RWmux1；多工器506的输出连接至线RWmux2；且多工器508的输出连接至线RWmux3。
响应于信号select_0的第一逻辑电平，多工器504将连接至其的“0”端的线RWL00连接至线RWmux1；多工器506将连接至其的“0”端的线RWL22连接至线RWmux2；且多工器508将连接至其的“0”端的线RWL22连接至线RWmux3；依此类推。
在本实施例中，信号RML<0：2>包括信息<010>。线RWL00的逻辑电平是“0”，线RWL11的逻辑电平是“1”，且线RWL22的逻辑电平是“0”。响应于信号select_0的第一逻辑电平，线RWmux1的逻辑电平是“1”，线RWmux2的逻辑电平是“0”，且线RWmux3的逻辑电平是“0”。总线510合并线RWmux1至RWmux3的逻辑电平，并提供判定RML1<0：2>＝<100>，其指示第一冗余字元线RWL0需要被重写。对于类似的操作，响应于信号select_0的第二逻辑电平，总线510提供判定RML1<0：2>＝<001>，其指示第三冗余字元线RWL2需要被重写。
图6是根据本公开的一些实施例的示出的重写方法600的流程图。参考图6，在操作602中，若阵列的第二正常字元线经，DRAM电路外部的存储器控制器，指派成要被启动，则阵列的第二冗余字元线被启动。
在操作604中，响应于第二冗余字元线被启动，判定阵列的第一冗余字元线需要被重写，其中第一冗余字元线直接相邻于第二冗余字元线。
在操作606中，响应于第二正常字元线经指派成要被启动，判定阵列的第一正常字元线需要被重写，其中第一正常字元线直接相邻于第二正常字元线。
在操作608中，当接收包括指示要重写直接相邻于被启动的冗余字元线的冗余字元线的指令(亦即，列锤击重写指令)的信号时，第一冗余字元线被重写。
在操作610中，当接收包括不要重写直接相邻于被启动的冗余字元线的冗余字元线的指令的信号时，第一正常字元线被重写。
在一些实施例中，本公开提供一种DRAM电路。该DRAM电路包括一阵列、一冗余重写电路及一列解码器。该阵列包括一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线。若该正常字元线经，该DRAM电路外部的一存储器控制器，指派成要被启动，则该第二冗余字元线被启动。该冗余重写电路用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写。该列解码器用以，根据该冗余重写电路的该判定，来重写该第一冗余字元线。
在一些实施例中，本公开提供一种冗余重写电路，在一DRAM电路中。该冗余重写电路包括一闩锁器以及一移相电路。该闩锁器用以接收一指示一阵列的一第二冗余字元线要被启动的判定，并保留该判定。若该阵列的一字元线经，该冗余重写电路外部的一指令，指派成要被启动，则该第二冗余字元线被启动。该移相电路用以根据来自来该闩锁器的该判定而判定该阵列的一第一冗余字元线需要被重写。该第一冗余字元线直接相邻于该第二冗余字元线。
在一些实施例中，本公开提供一种重写方法。该重写方法包括若一阵列的一第二正常字元线经，该DRAM电路外部的一存储器控制器，指派成要被启动，则启动该阵列的一第二冗余字元线；响应于该第二冗余字元线被启动，判定该阵列的一第一冗余字元线需要被重写，其中该第一冗余字元线直接相邻于该第二冗余字元线；响应于该第二正常字元线经指派成要被启动，判定该阵列的一第一正常字元线需要被重写，其中该第一正常字元线直接相邻于该第二正常字元线；以及根据该第一冗余字元线需要被重写的该判定来重写该第一冗余字元线需要被重写、或根据该第一正常字元线需要被重写的该判定来重写该第一正常字元线需要被重写。
因为有了本公开的一冗余重写电路，直接相邻于被启动的一第二冗余字元线的一第一冗余字元线及直接相邻于被启动的该第二冗余字元线的一第三冗余字元线可被重写。一列锤击议题相应地缓减，或甚至消除。结果，该第一冗余字元线可用以取代字元线来被启动。该第三冗余字元线也可用以取代另一字元线来被启动。一冗余字元线的利用相对有效率。结果一面积成本相对低。
相比之下，在一些现有电路中，这些现有电路无法判定出直接相邻于要被启动的一第二冗余字元线的一第一冗余字元线。在该例子中，该第一冗余字元线不能被重写，并因此受苦于该列锤击议题，该列锤击议题意指受该第一冗余字元线控制而储存在一DRAM单元中的一数据可能被翻转。有鉴于此，该第一冗余字线不可用。所述现有电路的冗余字元线的利用相对无效率。结果一面积成本相对高。
在本公开之前面内容中，当一列锤击重写指令被接收，就需要去重写一正常字元线，其中该正常字元线直接相邻于另一正常字元线。该另一正常字元线未被损害，且未被一冗余字元线取代来被启动。替代地，当一列锤击重写指令被接收，就需要去重写一冗余字元线，其中该冗余字元线直接相邻于另一冗余字元线。该另一冗余字元线取代一受损正常字元线来被启动。
虽然已详细描述本公开及其的优点，应理解可在不悖离如所附权利要求中界定的本公开的构思及实施方式下，作出各种改变、取代、及替代。例如，上面所讨论制程的多者可以不同方法学实施并可被其他制程取代、或其组合。
再者，不意图将本申请案的实施方式限制于说明书中所描述的制程、机器、制造、及物质的组成物、手段、方法、及步骤的具体实施例。从本公开的公开内容，本技术领域中技术人员将轻易地了解到，可根据本公开利用目前存在或待于日后开发出的实施如本文中所述的对应实施例实质上相同功能或实现如本文中所述的对应实施例实质上相同结果的制程、机器、制造、物质的组成物、手段、方法、或步骤。据此，随附的权利要求是意图于它们的实施方式中包括这些制程、机器、制造、物质的组成物、手段、方法、或步骤。

Claims (13)

1.一种动态随机存取存储器DRAM电路，包含：
一阵列，包括一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线，其中若该正常字元线经该DRAM电路外部的一存储器控制器，指派成要被启动，则该第二冗余字元线被启动；
一冗余重写电路，用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写；以及
一列解码器，用以根据该冗余重写电路的该判定，来重写该第一冗余字元线；
其中该正常字元线是一第二正常字元线，该阵列进一步包括一第一正常字元线直接相邻于该第二正常字元线，且该DRAM电路进一步包含：一目标列计数器，用以响应于该第二正常字元线经指派成要被启动来判定该第一正常字元线需要被重写，其中该列解码器忽略来自该目标列计数器的该判定，且根据来自该冗余重写电路的该判定，来重写该第一冗余字元线，
其中所述DRAM电路进一步包含：一冗余匹配电路，用以判定该第二冗余字元线在一下列条件下要被启动：该冗余匹配电路接收包括该第二正常字元线的一位址的信息的一信号，而且
其中该冗余重写电路包括：一闩锁器，用以保留指示该第二冗余字元线要被启动的该判定；以及一移相电路，用以根据来自来该闩锁器的该判定来判定该阵列的该第一冗余字元线需要被重写。
2.如权利要求1所述的DRAM电路，进一步包含：
一主要多工器，用以接收包括该第二正常字元线的该位址的该信息的该信号以及包括来自该目标列计数器的该判定的一信号，并将包括该信息的该信号以及包括该判定的该信号中的一者传递给该冗余匹配电路。
3.如权利要求1所述的DRAM电路，其中该冗余重写电路保留该判定直到该冗余重写电路接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，且在该冗余重写电路接收该信号后，该冗余重写电路提供该判定给该列解码器。
4.如权利要求1所述的DRAM电路，其中该冗余重写电路包括：
一重写多工器，用以保留来自该移相电路的该判定直到接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号。
5.如权利要求4所述的DRAM电路，其中该重写多工器用以在该重写多工器接收包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号后，提供来自该移相电路的该判定给该列解码器。
6.如权利要求5所述的DRAM电路，进一步包含：
一或OR门，用以接收具有一第一逻辑电平的一第一信号以及具有一第二逻辑电平的一第二信号，并输出具有该第一逻辑电平的一第三信号，
其中该第一信号的该第一逻辑电平指示该第一冗余字元线要被停用，该第二信号的该第二逻辑电平指示该第二冗余字元线要被启动，且该第三信号的该第一逻辑电平指示该第一冗余字元线以及该第二冗余字元线中的一者要被启动。
7.如权利要求6所述的DRAM电路，进一步包含：
一与AND门，用以接收该第三信号以及包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号，并输出包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号。
8.一种冗余重写电路，在一DRAM电路中该冗余重写电路包含：
一闩锁器，用以接收指示一阵列的一第二冗余字元线要被启动的一判定，并保留该判定，其中若该阵列的一字元线经该冗余重写电路外部的一指令，指派成要被启动，则该第二冗余字元线被启动；
一移相电路，用以根据来自来该闩锁器的该判定而判定该阵列的一第一冗余字元线需要被重写，其中该第一冗余字元线直接相邻于该第二冗余字元线；以及
一重写多工器，用以接收来自该移相电路的该判定直到接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，并在该重写多工器接收该信号后，提供来自该移相电路的该判定给该冗余重写电路外部的一列解码器。
9.如权利要求8所述的冗余重写电路，其中该重写多工器进一步提供所接收的该判定以及来自该移相电路的该判定中的一者给一列解码器。
10.如权利要求9所述的冗余重写电路，其中该重写多工器进一步用以基于包括是否要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，提供该接收的判定以及来自该移相电路的该判定中的一者给该列解码器。
11.如权利要求10所述的冗余重写电路，其中若该信号包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令，则该重写多工器提供来自该移相电路的该判定给该列解码器。
12.如权利要求11所述的冗余重写电路，进一步包含：
一或OR门，用以接收具有一第一逻辑电平的一第一信号以及具有一第二逻辑电平的一第二信号，并输出具有该第一逻辑电平的一第三信号，
其中该第一信号的该第一逻辑电平指示该第一冗余字元线要被停用，该第二信号的该第二逻辑电平指示该第二冗余字元线要被启动，且该第三信号的该第一逻辑电平指示该第一冗余字元线以及该第二冗余字元线中的一者要被启动。
13.如权利要求12所述的冗余重写电路，进一步包含：
一与AND门，用以接收该第三信号以及包括是否要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号。
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