CN105304118A - 地址发生电路和具有该地址发生电路的存储器件 - Google Patents

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Abstract

本发明公开一种地址发生电路，其可以包括：第一锁存单元，适于锁存通过反相输入地址的一部分所获得的地址；第二锁存单元，适于锁存该第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；第三锁存单元，适于在该目标刷新周期之外的周期期间锁存该第一锁存单元的部分反相的输入地址；以及加法/减法单元，适于通过向/从该第二锁存单元中被锁存的地址加/减预定值来产生该加/减地址。

Description

地址发生电路和具有该地址发生电路的存储器件
相关申请的交叉引用
本申请要求在2014年7月21日提出的申请号为10-2014-0091900的韩国专利申请的优先权，通过引用在此并入其全部内容。
技术领域
本专利文件涉及地址发生电路以及具有该地址发生电路的存储器件。
背景技术
存储器件的存储器单元包括作为开关的晶体管以及用于储存电荷的电容器。根据储存在该存储器单元的电容器中的电荷(即该电容器的终端电压)，数据可以被确定成高(对应于逻辑1)或低(对应于逻辑2)。
由于数据以电荷累积在该电容器中的方式来保持，原则上没有功耗。然而，由于储存在电容器中的初始电荷会因为由MOS晶体管的PN结或类似者造成的泄漏电流而遗失，所以可能使得数据遗失。为防止这样的数据遗失，在该数据遗失之前，储存在该存储器单元中的数据必须被读取，以及电容器必须根据该读取信息电容器被再充电。此种操作必须周期性地重复以保持所述数据。如此的再充电操作被称为刷新操作。
图1为在存储器件中的单元阵列的一部分的电路图。图1示例性地示出，该单元阵列包括位线BL和相邻设置的三个字线WLK-1,WLK和WLK+1。
在图1中的单元阵列中，与HIGH_ACT一起的WLK代表激活次数或激活频率为高的字线，以及WLK-1与WLK+1代表与该字线WLK相邻设置的字线。此外，CELL_K-1,CELL_K和CELL_K+1代表分别与所述字线WLK-1,WLK和WLK+1相耦接的存储器单元。所述存储器单元CELL_K-1,CELL_K和CELL_K+1分别地包括单元晶体管TR_K-1,TR_K和TR_K+1与单元电容器CAP_K-1,CAP_K和CAP_K+1。
在图1中，当字线WLK被激活或被预充电(去激活)时，由于字线WLK与所述字线WLK-1和WLK+1之间的耦接，使得所述字线WLK-1和WLK+1的电压增大或减小，从而影响储存在所述单元电容器CAP_K-1,CAP_K和CAP_K+1中的电荷。因此，当字线WLK频繁地被激活-预充电或频繁地在激活状态与预充电状态之间切换时，由于储存在所述单元电容器CAP_K-1和CAP_K+1中的电荷的改变，储存在所述存储器单元CELL_K-1和CELL_K+1中的数据可能会损坏。
此外，因为字线在激活状态与预充电状态之间切换所产生的电磁波，可能使电子流入至或逃离被包括在与相邻的字线相互耦接的存储器单元中的单元电容器中，从而损坏所述存储器单元的数据。
发明内容
各种实施例涉及能通过锁存地址而产生用于目标刷新操作的地址的地址发生电路以及具有该地址发生电路的存储器件。
此外，各种实施例涉及通过根据是否执行冗余操作来维持或更新被锁存的地址的值而具有数量减少的锁存器的地址发生电路和具有该地址发生电路的存储器件，所述锁存器用于产生用于目标刷新操作的地址。
在一实施例中，地址发生电路可以包括：第一锁存单元，适于锁存通过反相输入地址的一部分所获得的地址；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；第三锁存单元，适于在目标刷新周期之外的周期期间锁存第一锁存单元的部分反相的输入地址；以及加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值来产生加/减地址。
在一实施例中，存储器件可以包括：单元阵列，包括多个字线以及多个冗余字线；第一锁存单元，适于锁存通过反相输入地址的一部分所获得的地址；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；第三锁存单元，适于在目标刷新周期之外的周期期间锁存第一锁存单元的部分反相的输入地址；加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值来产生加/减地址；以及控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新与第二锁存单元中被锁存的地址和第三锁存单元中被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
在一实施例中，存储器件可以包括：多个存储体，各自包括多个字线以及多个冗余字线；多个第一锁存单元，各自适于锁存通过反相对应于存储体的输入地址的一部分所获得的地址；多个第二锁存单元，各自适于锁存对应的第一锁存单元的部分反相的输入地址，并且适于在目标刷新操作期间的第一刷新操作之后来锁存加/减地址；多个第三锁存单元，各自适于在目标刷新周期之外的周期期间锁存对应的第一锁存单元的部分反相的输入地址；加法/减法单元，适于通过在目标刷新周期的目标刷新操作期间依序选择所述多个第二锁存单元并且向或从被选中的第二锁存单元的被锁存的地址加上或减去预定值，以产生加/减地址；以及控制单元，适于刷新所述多个存储体中对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新所述多个存储体中与对应的第二锁存单元的被锁存的地址和对应的第三锁存单元的被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
在一实施例中，地址发生电路可以包括：第一锁存单元，适于锁存通过反相输入地址的一部分而获得的地址和对应于输入地址的冗余控制信号；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址和冗余控制信号，适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；以及加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值来产生加/减地址。
在一实施例中，存储器件可以包括：单元阵列，包括多个字线以及多个冗余字线；第一锁存单元，适于锁存通过反相输入地址的一部分而获得的地址和对应于输入地址的冗余控制信号；第二锁存单元，适于锁存第一锁存单元的部分反相的输入地址和冗余控制信号，适于当锁存冗余控制信号被禁止时在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号使能时维持部分反相的输入地址；加法/减法单元，适于通过向/从第二锁存单元中被锁存的地址加上/减去预定值而产生加/减地址；以及控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新与第二锁存单元中被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
在一实施例中，存储器件可以包括：多个存储体，各自包括多个字线以及多个冗余字线；多个第一锁存单元，各自适于锁存通过反相对应于存储体的输入地址的一部分而获得的地址和冗余控制信号，其中当对应于输入地址的字线被替代时，冗余控制信号被使能；多个第二锁存单元，各自适于锁存对应的第一锁存单元的部分反相的输入地址和冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新操作期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；加法/减法单元，适于通过向或从第二锁存单元中被锁存的地址加上或减去预定值而产生加/减地址；以及控制单元，适于刷新在所述多个存储体中对应于计数地址的字线或冗余字线，并且适于在目标刷新周期期间刷新与所述多个存储体中对应的第二锁存单元的被锁存的地址相对应的字线或冗余字线，其中当单元阵列被刷新时，计数地址会改变。
附图说明
图1为在存储器件中的单元阵列的一部分的电路图。
图2为根据本发明一实施例的地址发生电路的框图。
图3为图1中所示的第一锁存单元的电路图。
图4为图1中所示的第二锁存单元的电路图。
图5为图1中所示的第三锁存单元的电路图。
图6为根据本发明一实施例的存储器件的框图。
图7为图6中所示的控制单元的框图。
图8为图6中所示的存储器件的操作的时序图。
图9为根据本发明一实施例的地址发生电路的框图。
图10为根据本发明一实施例的存储器件的框图。
图11为图10中所示的控制单元的框图。
图12为根据本发明一实施例的地址发生电路的框图。
图13为图12中所示的第一锁存单元的电路图。
图14为图12中所示的第二锁存单元的电路图。
图15为图12中所示的锁存控制单元的框图。
图16为根据本发明一实施例的存储器件的框图。
图17为图16中所示的控制单元的框图。
图18为根据本发明一实施例的地址发生电路的框图。
图19为图18中所示的锁存控制单元的框图。
图20为根据本发明一实施例的存储器件的框图。
图21为图20中所示的控制单元的框图。
具体实施方式
本发明的各种实施例将通过参考附图来在下文中更详细的说明。然而，本发明的实施例可以以用不同的形式来实现，并不应被解释为以此所述的实施例为限。而是提供所述实施例使得公开更为完整，并向本发明所属技术领域中本领域技术人员充分传达本发明的范围。在此公开文件中，同样的附图标记在本发明的各附图和实施例中代表相同的部分。
图2为根据本发明一实施例的地址发生电路的框图。
参考图2，地址发生电路可以包括锁存控制单元210、第一锁存单元220、第二锁存单元230、第三锁存单元240与加法/减法单元250。
锁存控制单元210可以产生信号LAT1至LAT3以及UP，用以控制第一锁存单元220至第三锁存单元240。当锁存信号LAT被使能时，锁存控制单元210可以使能第一控制信号LAT1。锁存控制单元210可以维持第二控制信号LAT2与第三控制信号LAT3的使能，以及在目标刷新信号TR被使能的周期中，锁存控制单元210可以禁止第二控制信号LAT2与第三控制信号LAT3。在目标刷新信号TR使能时的周期中，锁存控制单元210可以在第二刷新信号REF2第一次被使能之后使能更新信号UP。
当第一控制信号LAT1被使能时，第一锁存单元220可以将输入地址IA<0:N>的一部分(例如，输入地址IA<0:N>的最低有效位(leastsignificantbit,LSB))反相，将部分反相的输入地址IA<0:N>锁存，以及输出被锁存的地址作为第一输出地址OUT1<0:N>。例如，当输入地址IA<0:N>为“00000000000”，第一锁存单元220可以锁存并输出“00000000001”。
在第二控制信号LAT2被使能的周期中，第二锁存单元230可以接收第一输出地址OUT1<0:N>、锁存被接收的地址以及输出被锁存的地址作为第二输出地址OUT2<0:N>。在第二控制信号LAT2被禁止的周期中，第二锁存单元230可以维持其中的锁存值而不接收第一输出地址OUT1<0:N>。当更新信号UP被使能时，第二锁存单元230可以接收并锁存自加法/减法单元250所输出的加/减地址ASA<0:N>。
在第三控制信号LAT3被使能时的周期中，第三锁存单元240可以接收第一输出地址OUT1<0:N>、锁存被接收的地址以及输出被锁存的地址作为第三输出地址OUT3<0:N>。在第三控制信号LAT3被禁止时的周期中，第三锁存单元240可以维持锁存值而不接收第一输出地址OUT1<0:N>。
加法/减法单元250可以接收第二输出地址OUT2<0:N>，并且向或从第二输出地址OUT2<0:N>加上或减去预定值，以产生加/减地址ASA<0:N>。当第二输出地址OUT2<0:N>的一部分(例如，LSBOUT2<N>)具有第一值(例如，0)时，加法/减法单元250可以将预定值(例如，2)加至第二输出地址OUT2<0:N>。当第二输出地址OUT2<0:N>的部分具有第二值(例如，1)时，加法/减法单元250可以自第二输出地址OUT2<0:N>中减去该预定值。
在存储器件中的目标刷新操作期间，第二输出地址OUT2<0:N>可以为用于字线的目标地址。在存储器件中第三输出地址OUT3<0:N>可以被用于控制的冗余操作。在目标刷新周期的第一刷新操作期间，第二输出地址OUT2<0:N>可以为自第一锁存单元220所输出的部分反相的输入地址IA<0:N>，并且在目标刷新周期的第二刷新操作期间，第二输出地址OUT2<0:N>可以为加/减地址ASA<0:N>。
图3为图1中所示的第一锁存单元的电路图。
参考图3，第一锁存单元220可以包括多个输入单元310_0至310_N与多个锁存器320_0至320_N。
例如当第一控制信号LAT1被使能至高电平时，各输入单元310_0至310_N可以使所述输入地址位IA<0>至IA<N>中的对应位通过，以及例如当第一控制信号LAT1被禁止至低电平时，各输入单元310_0至310_N可以阻止对应位。所述输入单元310_0至310_N可以分别地包括反相器IV1_0至IV1_N，所述反相器响应于第一控制信号LAT1而开启/关闭。
在第一控制信号LAT1被禁止的周期中，所述锁存器320_0至320_N可以接收并锁存经由对应的输入单元310_0至310_N而通过的位IA<0>至IA<N>，并且维持所述锁存值。所述锁存器320_0至320_N可以包括反相器IV2_0至IV2_N以及反相器IV3_0至IV3_N，所述反相器在第一控制信号LAT1被禁止的周期中开启。
接收LSBIA<N>的锁存器320_N可以包括附加反相器IV_A，用以反相且锁存被接收的值。锁存器320_N可以接收对应位IA<N>，以及反相且锁存被接收的值。
图4为图1中所示的第二锁存单元的电路图。
参考图4，第二锁存单元230可以包括多个第一输入单元410_0至410_N、多个第二输入单元420_0至420_N与多个锁存器430_0至430_N。
例如当第二控制信号LAT2被使能至高电平时，各第一输入单元410_0至410_N可以使第一输出地址的位OUT1<0>至OUT1<N>中的对应位通过，以及例如当第二控制信号LAT2被禁止至低电平时，各第一输入单元410_0至410_N可以阻止对应位。第一输入单元410_0至410_N可以包括反相器IV1_0至IV1_N，所述反相器响应于第二控制信号LAT2而开启/关闭。
例如当更新信号UP被使能至高电平时，各第二输入单元420_0至420_N可以使加/减地址的位ASA<0>至ASA<N>中的对应位通过，以及例如当更新信号UP被禁止至低电平时，各第二输入单元420_0至420_N可以阻止对应位。所述第二输入单元420_0至420_N可以包括反相器IV2_0至IV2_N，所述反相器响应于更新信号UP而开启/关闭。
所述锁存器430_0至430_N可以接收和锁存经由对应的第一输入单元410_0至410_N而通过的位OUT1<0>至OUT1<N>或经由对应的第二输入单元420_0至420_N而通过的位ASA<0>至ASA<N>，并且在第二控制信号LAT2被禁止的周期中，维持所述锁存值。所述锁存器430_0至430_N可以包括反相器IV3_0至IV3_N与反相器IV4_0至IV4_N，所述反相器在第二控制信号LAT2被禁止的周期中会开启。
图5为图1中所示的第三锁存单元的电路图。
参考图5，第三锁存单元240可以包括多个输入单元510_0至510_N与多个锁存器520_0至520_N。
例如当第三控制信号LAT3被使能至高电平时，各输入单元510_0至510_N可以使第一输出地址的位OUT1<0>至OUT1<N>中的对应位通过，以及例如当第三控制信号LAT3被禁止至低电平时，各第三输入单元510_0至510_N可以阻止对应位。所述输入单元510_0至510_N可以包括反相器IV1_0至IV1_N，所述反相器响应于第三控制信号LAT3而开启/关闭。
所述锁存器520_0至520_N可以接收和锁存经由对应的输入单元510_0至510_N而通过的位OUT1<0>至OUT1<N>，并且在第三控制信号LAT3被禁止时的周期中维持所述锁存值。所述锁存器520_0至520_N可以包括反相器IV2_0至IV2_N与反相器IV3_0至IV3_N，所述反相器在第三控制信号LAT3被禁止的周期中会开启。
图6为根据本发明一实施例的存储器件的框图。
参考图6，存储器件可以包括命令输入单元610、地址输入单元620、命令解码单元630、地址计数单元640、地址发生单元650以及单元阵列670。
参考图2至图6，单元阵列670可以包括各自耦接至多个存储器单元MC的多个正常字线WL0至WLM，以及各自耦接至多个冗余存储器单元RMC的多个冗余字线RWL0至RWL7。所述冗余字线RWL0至RWL7用以替代所述正常字线WL0至WLM。所述正常字线WL0至WLM可以被相邻于所述冗余字线RWL0至RWL7而布置。图6示例性示出单元阵列670包括八个冗余字线，但冗余字线的数量可以因设计需求有所不同。
所述冗余字线RWL0至RWL7可以划分成四个冗余字线群组RWG0至RWG3，每个群组包括二个冗余字线。亦即，二个正常字线可以以一个冗余字线群组来替代。在此时，一起被替代的二个正常字线的地址可以除了LSBIA<N>之外相同于输入地址IA<0:N>。
命令输入单元610可以接收命令CMDs，以及地址输入单元620可以接收地址ADDs。所述命令CMDs与所述地址ADDs可以包括多位信号。
命令解码单元630可以解码经由命令输入单元610输入的命令信号CMDs，并且产生激活命令ACT、预充电命令PRE、刷新命令REF以及类似者。当所述输入命令信号的组合指激活命令ACT时，命令解码单元630可以使能激活命令ACT；当所述输入命令信号的组合指预充电命令PRE时，命令解码单元630可以使能预充电命令PRE；或当所述输入命令信号的组合指刷新命令REF时，命令解码单元630可以使能刷新命令REF。
地址计数单元640可以产生计数地址CTA<0:N>，其值在每当单元阵列670刷新时会被改变。地址计数单元640可以在每当第一刷新信号REF1被使能时将计数地址CTA<0:N>增大1。地址计数单元640可以改变计数地址CTA<0:N>，使得在第K字线WLK预先选定之后第K+1字线WLK+1被选择。
地址发生单元650可以将输入地址IA<0:N>(输入地址IA<0:N>经由地址输入单元620来输入)的部分或LSBIA<N>反相，并且响应于锁存信号LAT而锁存部分反相的输入地址IA<0:N>，以及在目标刷新信号TR被使能的周期中产生目标地址OUT2<0:N>。地址发生单元650可以相同于参考图2所述的地址发生电路。
在目标刷新周期中的第一刷新操作期间，目标地址OUT2<0:N>可以为自第一锁存单元220所输出的部分反相的输入地址IA<0:N>，并且在目标刷新周期中的第二刷新操作期间，目标地址OUT2<0:N>可以为加/减地址ASA<0:N>。目标地址OUT2<0:N>对应至与输入地址IA<0:N>的字线相邻的字线。
例如，当输入地址IA<0:N>对应至第K字线以及输入地址IA<0:N>的LSB为“0”时，响应于锁存信号LAT或部分反相的输入地址IA<0:N>而锁存的地址可以具有为“1”的LSB，并且对应第K+1正常字线WLK+1。在此情况，加/减地址ASA<0:N>可以对应第K-1正常字线WLK-1。另一方面，当输入地址IA<0:N>对应至第K正常字线WLK以及输入地址IA<0:N>的LSB为“1”时，响应于锁存信号LAT或部分反相的输入地址IA<0:N>而锁存的地址可以具有为“0”的LSB，并且对应第K-1正常字线WLK-1。在此情况，加/减地址ASA<0:N>可以对应至第K+1正常字线WLK+1。
控制单元660可以响应于激活命令ACT而激活对应于输入地址IA<0:N>的正常字线或替代该正常字线的冗余字线，并且响应于预充电命令PRE而预充电被激活的正常字线。在正常刷新操作期间，控制单元660可以刷新对应于计数地址CTA<0:N>的正常字线或替代该正常字线的冗余字线。在目标刷新操作期间，控制单元660可以刷新对应于目标地址OUT2<0:N>与第三输出地址OUT3<0:N>的正常字线或冗余字线。
控制单元660可以响应于刷新命令REF的单一施加而刷新各存储体中的单一正常字线或单一冗余字线。在正常刷新操作期间，控制单元660可以使能第一刷新信号REF1，并且在目标刷新操作期间，控制单元660可以使能第二刷新信号REF2，这将在下文参考图7来说明。当输入地址IA<0:N>需要被锁存时，控制单元660可以使能锁存信号LAT，并且在目标刷新周期期间使能目标刷新信号TR。参照图2所描述的第二刷新信号REF2可以对应于图6中所示的第二刷新信号REF2。
图7为图6中所示的控制单元的框图。
参考图7，控制单元660可以包括刷新控制器710、目标刷新控制器720、激活信号发生器730、冗余控制部740、字线控制部750、第一选择器760与第二选择器770。
刷新控制器710可以响应于刷新命令REF而使能第一刷新信号REF1。当目标刷新信号TR被使能时，刷新控制器710可以响应于刷新命令REF而使能第二刷新信号REF2。
目标刷新控制器720可以产生锁存信号LAT与目标刷新信号TR。当高激活字线被检测到时，目标刷新控制器720可以使能锁存信号LAT。或者，目标刷新控制器720可以周期性地或随机地使能锁存信号LAT。在第一锁存单元220的锁存操作时，被输入至第一锁存单元220的输入地址IA<0:N>可以对应于被激活的正常字线。
在预设周期(或时间)期间，高激活字线可以被激活等于或大于参考次数，或在预设周期(或时间)期间，高激活字线可以以激活频率等于或高于参考频率的激活频率被激活。在预定次数的激活操作期间，激活频率可以指特定字线的激活次数。目标刷新控制器720可以储存激活历史，该激活历史指各个字线的激活次数，或指在预定周期期间哪个字线已经被激活多少次，并且目标刷新控制器720通过参考激活历史来检测高激活字线。为了储存激活历史或各个字线的激活次数，目标刷新控制器720可以直接自单元阵列670接收激活信息ACT_INF，或接收激活命令ACT与输入地址IA<0:N>。图7中将二种状况皆示出。
当高激活字线被检测到时，目标刷新控制器720可以使能目标刷新信号TR。可替选地，当刷新命令REF被输入预定次数(例如四次或八次)时，目标刷新控制器720可以使能目标刷新信号TR。当目标刷新信号TR被使能之后完成二个刷新操作时，目标刷新控制器720可以禁止该目标刷新信号TR。
第一选择器760可以选择输入地址IA<0:N>、计数地址CTA<0:N>与第三输出地址OUT3<0:N>中之一，并且输出被选中的地址作为地址SA1<0:N>。当第一刷新信号REF1被使能时第一选择器760可以选择输入地址IA<0:N>，选择计数地址CTA<0:N>，或当第二刷新信号REF2使能时选择第三输出地址OUT3<0:N>。
第二选择器770可以选择输入地址IA<0:N>、计数地址CTA<0:N>以及目标输出地址OUT2<0:N>中之一，并且输出被选中的地址作为地址SA2<0:N>。当第一刷新信号REF1被使能时第二选择器770可以选择输入地址IA<0:N>，选择计数地址CTA<0:N>，或当第二刷新信号REF2被使能时选择目标输出地址OUT2<0:N>。
激活信号发生器730可以响应于激活命令ACT与预充电命令PRE而产生激活信号ACTP。更具体地来说，激活信号发生器730可以响应于激活命令ACT而使能激活信号ACTP，并且响应于预充电命令PRE而禁止激活信号ACTP。可替选地，激活信号发生器730可以响应于所述刷新信号REF1和REF2而在预定周期期间使能激活信号ACTP。该预定周期可以对应至用以刷新被选中的字线(正常或冗余字线)所需的时间，或对应至用以激活被选中的字线、放大数据以及预充电被激活的字线所需的时间。
当激活信号ACTP被使能时，冗余控制部740可以接收经由第一选择器760所选择的地址SA1<0:N>，并且控制存储器件的冗余操作。存储器件的冗余操作可以指以冗余字线替代正常字线的操作。亦即，冗余操作可以指存取(激活与刷新)替代正常字线的冗余字线的操作。
冗余控制部740可以包括多个储存部741至744与控制信号发生部745。多个储存部741至744可以产生用以控制对应的冗余字线群组RWG0至RWG3的冗余信号RED0至RED3。控制信号发生部745可以产生冗余控制信号REDC，其当执行冗余操作时被使能。
各储存部741至744可以将储存在其中的地址与地址SA1<0:N>比较，并且当地址SA1<0:N>相同于储存在其中的地址时，使能所述冗余信号RED0至RED3中对应的一个。当所述冗余信号RED0至RED3中的一个或多个被使能时，控制信号发生部735可以使能冗余控制信号REDC。
字线控制部750可以响应于经由第二选择器770所选择的地址SA2<0:N>、所述冗余信号RED0至RED3、和冗余控制信号REDC而选择并存取多个正常字线WL0至WLM与多个冗余字线RWL0至RWL7中之一。当激活信号ACTP使能时，字线控制部750可以激活被选中的字线，并且当激活信号ACTP被禁止时预充电被选中的字线。
当冗余控制信号REDC被禁止时，字线控制部750可以选择对应于地址SA2<0:N>的正常字线。当冗余控制信号REDC被使能时，字线控制部750可以响应于所述冗余信号RED0至RED3中被使能的一个和自第二选择器770输出的地址SA2<0:N>的LSBSA2<N>而选择冗余字线。例如，当冗余信号RED2被使能且LSBSA2<N>为“0”时，字线控制部750可以选择冗余字线群组RWG2中的第一冗余字线RWL4。
在目标刷新周期的第一刷新操作期间中，当冗余控制信号REDC被使能时，字线控制部750可以刷新与被使能的冗余信号和LSBSA2<N>相对应的冗余字线。此外，在目标刷新周期的第二刷新操作期间，字线控制部750可以刷新与被使能的冗余信号的下一个冗余信号和LSBSA2<N>(此时LSBSA2<N>为0)相对应的冗余字线。在目标刷新周期的第二刷新操作期间，字线控制部750可以刷新与被使能的冗余信号的前一个冗余信号和LSBSA2<N>(此时LSBSA2<N>为1时)相对应的冗余字线。
在目标刷新周期期间的冗余操作中，由于输入地址IA<0:N>与部分反相的输入地址IA<0:N>除了单个位或LSBIA<N>之外彼此相同且因此输入地址IA<0:N>的字线与部分反相的输入地址IA<0:N>对应至相同的冗余字线，所以被使能的冗余信号(其对应于自第一锁存单元220所输出的部分反相的输入地址IA<0:N>)可以代表对应至输入地址IA<0:N>的高激活冗余字线。此外，在目标刷新周期期间的冗余操作中，被使能的冗余信号与地址SA2<0:N>的LSBSA2<N>(其对应第二输出地址或目标地址OUT2<0:N>)的组合可以代表高激活冗余字线的相邻冗余字线对中之一。如上所述，在目标刷新周期中的第一刷新操作期间，第二输出地址或目标地址OUT2<0:N>可以为自第一锁存单元220所输出的部分反相的输入地址IA<0:N>。下一个或前一个冗余信号可以对应至高激活冗余字线的所述相邻冗余字线对中的另一个。
例如，在目标刷新周期的第一刷新操作期间，当冗余信号RED1被使能以及LSBSA2<N>为0时，字线控制部750可以刷新冗余字线群组RWG1的冗余字线RWL2。接着，当在目标刷新周期的第二刷新操作期间，当冗余信号RED1被使能以及LSBSA2<N>为0时，字线控制部750可以刷新冗余字线群组RWG2的冗余字线RWL4。在此示例性地情况，具有LSBSA2<N>为0的冗余信号RED1可以对应至高激活冗余字线的相邻冗余字线对中之一，亦即，冗余字线群组RWG1的冗余字线RWL2。冗余字线群组RWG2的冗余字线RWL4可以为该高激活冗余字线的所述相邻冗余字线对中的另一个。
另一例，当在目标刷新周期的第一刷新操作期间冗余信号RED1被使能以及LSBSA2<N>为1时，字线控制部750可以刷新冗余字线群组RWG1的冗余字线RWL3。当在目标刷新周期的第二刷新操作期间冗余信号RED1被使能以及LSBSA2<N>为1时，字线控制部750可以刷新冗余字线群组RWG0的冗余字线RWL1。在此情况，具有LSBSA2<N>为1的冗余信号RED1可以对应至高激活冗余字线的相邻冗余字线对中之一，亦即，冗余字线群组RWG1的冗余字线RWL3。冗余字线群组RWG0的冗余字线RWL1可以为该高激活冗余字线的所述相邻冗余字线对中的另一个。
图8为图6中所示的存储器件的操作的时序图。图8示出输入至存储器件的命令的波形、以及存储器件的目标刷新操作。
参考图8，当目标刷新信号TR被使能时，存储器件可以进入目标刷新周期，并且在该目标刷新周期期间，当刷新命令REF被输入时，刷新经由目标地址OUT2<0:N>所选择的字线。在目标刷新周期期间，二个字线可以被刷新。例如，当锁存信号LAT被使能且第K正常字线WLK的地址被锁存时，第K-1字线与第K+1字线在目标刷新周期期间可以被刷新。作为参考，根据第K正常字线的地址的LSB，所述字线可以依照WLK-1和WLK+1或者WLK+1和WLK-1的顺序依序刷新。
第一刷新操作T_REF1与第二刷新操作T_REF2之间，激活命令ACT与锁存信号LAT可以被使能。在第二锁存器230可以维持在目标刷新周期中锁存的值的同时，不管目标刷新操作，地址发生单元650的第一锁存器220可以锁存输入地址IA<0:N>，从而在当前的目标刷新周期期间锁存用于下一个目标刷新操作的地址。
图9为根据本发明一实施例的地址发生电路的框图。
参考图9，地址发生电路可以包括锁存控制单元910、多个第一锁存单元920_0至920_L、多个第二锁存单元930_0至930_L、多个第三锁存单元940_0至940_L、选择单元950与加法/减法单元960。
锁存控制单元910可以产生用以控制多个第一锁存单元920_0至920_L、多个第二锁存单元930_0至930_L以及多个第三锁存单元940_0至940_L的信号LAT1<0:L>、LAT2<0:L>、LAT3<0:L>以及UP<0:L>。当锁存信号LAT被使能时，锁存控制单元910可以使能第一控制信号，第一控制信号对应于所述第一控制信号LAT1<0:L>之中的被使能的选择信号。锁存控制单元910可以维持所述第二控制信号LAT2<0:L>与所述第三控制信号LAT3<0:L>的使能，并且在目标刷新信号TR被使能的周期中禁止所述第二控制信号LAT2<0:L>与所述第三控制信号LAT3<0:L>。在目标刷新信号TR被使能的周期中，第二刷新信号REF2<L>被第一次使能之后，锁存控制单元910可以响应于选择信号REF2<0:L>而依序地使能所述更新信号UP<0:L>。
当对应的第一控制信号LAT1<0:N>被使能时，所述第一锁存器920_0至920_L可以将输入地址IA<0:N>的一部分(例如，输入地址IA<0:N>的最低有效位(LSB)IA<N>)反相，锁存部分反相的输入地址IA<0:N>，并且分别地输出被锁存的地址作为第一输出地址OUT1_0<0:N>至OUT1_L<0:N>。
在对应的第二控制信号LAT2<0:L>被使能的周期中，所述第二锁存器930_0至930_L可以接收对应的第一输出地址OUT1_0<0:N>至OUT1_L<0:N>，并且锁存与输出被接收的地址。在对应的第二控制信号LAT2<0:L>被禁止的周期中，所述第二锁存器930_0至930_L可以不接收所述第一输出地址OUT1_0<0:N>至OUT1_L<0:N>以维持所述锁存值。当对应的更新信号UP<0:L>被使能时，所述第二锁存单元930_0至930_L可以接收并锁存自加法/减法单元960所输出的加/减地址ASA<0:N>。
在对应的第三控制信号LAT3<0:L>使能的周期中，所述第三锁存器940_0至940_N可以接收对应的第一输出地址OUT1_0<0:N>至OUT1_L<0:N>，并且锁存与输出被接收的地址。在对应的第三控制信号LAT3<0:L>禁止的周期中，所述第三锁存器940_0至940_L可以不接收所述第一输出地址OUT1_0<0:N>至OUT1_L<0:N>以维持所述锁存值。
图9中的各第一锁存器920_0至920_L可以相同于上述参考图3的第一锁存单元220，各第二锁存器930_0至930_L可以相同于上述参考图4的第二锁存单元230，以及各第三锁存器940_0至940_L可以相同于上述参考图5的第三锁存单元240。
选择单元950可以响应于多个选择信号REF2<0:L>而选择并输出所述第二输出地址OUT2_0<0:N>至OUT2_L<0:N>中之一作为选中的第二输出地址SO<0:N>。选择单元950可以依序地选择对应于所述选择信号REF2<0:L>的第二输出地址OUT2_0<0:N>至OUT2_L<0:N>，并且输出该选中的第二输出地址SO<0:N>。
加法/减法单元960可以接收选中的第二输出地址OS<0:N>，并且向或从第二输出地址OUT2_0<0:N>加上/减去预定值，以产生加/减地址ASA<0:N>。当选中的第二输出地址OS<0:N>的一部分(例如，LSBOS<N>)具有第一值(例如，0)，加法/减法单元960可以向选中的第二输出地址OS<0:N>加上预定值(例如，2)。当选中的第二输出地址OS<0:N>的一部分具有第二值(例如，1)，加法/减法单元250可以自选中的第二输出地址OS<0:N>减去预定值。
在存储器件中，于目标刷新操作期间，各第二输出地址OUT2_0<0:N>至OUT2_L<0:N>可以为用以选择对应的存储体的字线的目标地址。各第三输出地址OUT3_0<0:N>至OUT3_L<0:N>可以用来控制在存储器件中对应的存储体的冗余操作。在目标刷新周期的第一刷新操作期间，各第二输出地址OUT2_0<0:N>至OUT2_L<0:N>可以为对应的存储体的部分反相的输入地址IA<0:N>，并且在目标刷新周期的第二刷新操作期间，各第二输出地址OUT2_0<0:N>至OUT2_L<0:N>可以为加/减地址ASA<0:N>。
图10为根据本发明一实施例的存储器件的框图。
参考图10，存储器件可以包括命令输入单元1010、地址输入单元1020、命令解码器1030、地址计数单元1040、地址发生单元1050、控制单元1060、存储体地址解码单元1070以及多个存储体BK0至BKL。各存储体BK0至BKL可以对应至图6的单元阵列670。
参考图9和图10，命令输入单元1010、地址输入单元1020、命令解码器1030与地址计数单元1040可以相同于参考图6所述的命令输入单元610、地址输入单元620、命令解码器630与地址计数单元640。
地址输入单元1020更可以传递存储体地址BA<0:P>至控制单元1060与存储体地址解码单元1070，其中存储体地址BA<0:P>用以选择多个存储体BK0至BKL中的一个或多个存储体。此外，每当第一刷新信号REF1<L>(为所述第一刷新信号REF1<0:L>中最后被使能者)被使能时，地址计数单元1040可以将计数地址CTA<0:N>的值增大1。
图9的第一锁存器920_0至920_L、第二锁存器930_0至930_L与第三锁存器940_0至940_L可以分别地对应多个存储体BK0至BKL，并且锁存和产生对应的存储体的操作所需的地址。
存储体地址解码单元1070可以解码存储体地址BA<0:P>并且产生选择信号SEL<0:L>。所述选择信号SEL<0:L>可以对应至前文参考图9所述的选择信号SEL<0:L>。
在目标刷新信号TR被使能的周期中，地址发生单元1050可以反相输入地址IA<0:N>的部分或输入地址IA<0:N>的LSBIA<N>，并且响应于锁存信号LAT而经由所述第一锁存器920_0至920_L中所被选择的一个者来锁存部分反相的输入地址IA<0:N>。地址发生单元1050可以相同于图9中所述的地址发生单元。
地址发生单元1050可以响应于依序地被使能的多个第二刷新信号REF2<0:L>而依序地输出对应于相应的存储体BK0至BKL的目标地址OUT2_0<0:N>至OUT2_L<0:N>。例如，当第二刷新信号REF2<1>被使能时所输出的目标地址OUT2_1<0:N>，可以为用于存储体BK1的目标地址。当被输入至各存储体的第一锁存单元的输入地址IA<0:N>对应于高激活字线(例如，第K正常字线WLK)时，各目标地址OUT2_0<0:N>至OUT2_L<0:N>可以对应至相邻正常字线对(例如，第K-1正常字线以及第K+1正常字线WLK+1)中之一。
控制单元1060可以响应于激活命令ACT而激活与经由存储体地址BA<0:P>所选择的存储体的输入地址IA<0:N>相对应的正常字线、或替代正常字线的冗余字线，并且响应于预充电命令PRE而预充电被激活的正常字线。正常刷新操作期间，控制单元1060可以刷新各存储体中的对应于计数地址CTA<0:N>的正常字线或替代该正常字线的冗余字线。在目标刷新操作期间，控制单元1060可以依序地刷新经于相应的存储体中对应的目标地址OUT2_0<0:N>至OUT2_L<0:N>与对应的第三输出地址OUT3_0<0:N>至OUT3_L<0:N>来选中的正常字线或冗余字线。
对所述字线的依序刷新操作可以指在预定时间期间各存储体中的字线被激活与预充电，并且激活与预充电以单一存储体为单位被依序地执行。
控制单元1060可以响应于刷新命令REF的单一施加而刷新各存储体中的单一正常字线或单一冗余字线。控制单元1060可以在正常刷新操作期间依序地使能所述第一刷新信号REF1<0:L>，并且在目标刷新操作期间依序地使能所述第二刷新信号REF2<0:L>，其将参考图11而在下文中说明。
当输入地址IA<0:N>需要被锁存时，控制单元1060可以使能锁存信号LAT，并且在目标刷新周期期间使能目标刷新信号TR。分别地，参考图9所述的第二刷新信号REF2<L>可以对应于图10所述的第二刷新信号REF2<L>，并且参考图9所述的第二刷新信号REF2<0:L>可以对应于图10所述的第二刷新信号REF2<0:L>。
图11为图10中所示的控制单元1060的框图。
参考图11，控制单元1060可以包括刷新控制器1110、目标刷新控制器1120、存储体选择器1130、多个冗余控制部1140_0至1140_L、多个字线控制部1150_0至1150_L、多个第一选择器1160_0至1160_L以及多个第二选择器1170_0至1170_L。
刷新控制器1110可以响应于刷新命令REF而依序地使能多个第一刷新信号REF1_0至REF1_L。当目标刷新信号TR被使能时，刷新控制器1110可以响应于刷新命令REF而依序地使能多个第二刷新信号REF2_0至REF2_L。
目标刷新控制器1120可以相同于参考图7所述的目标刷新控制器720。
所述多个第一选择器1160_0至1160_L中每一个与所述多个第二选择器1170_0至1170_L中每一个可以分别地相同于第一选择器760与第二选择器770。
多个第一选择器1160_0至1160_L可以选择输入地址IA<0:N>、计数地址CTA<0:N>与所述第三输出地址OUT3_0<0:N>至OUT3_L<0:N>中之一作为被选中的地址SA1_0<0:N>至SA1_L<0:N>。多个第一选择器1160_0至1160_L可以当对应的第一刷新信号REF1<0:L>被使能时选择输入地址IA<0:N>，选择计数地址CTA<0:N>，或当对应的第二刷新信号REF2<0:L>被使能时选择对应的第三输出地址OUT3_0<0:N>至OUT3_L<0:N>。
多个第二选择器1170_0至1170_L可以选择输入地址IA<0:N>、计数地址CTA<0:N>与目标地址TA_0<0:N>至TA_L<0:N>中之一作为被选中的地址SA2_0<0:N>至SA2_L<0:N>。多个第二选择器1170_0至1170_L可以当对应的第一刷新信号REF1<0:L>被使能时选择输入地址IA<0:N>，选择计数地址CTA<0:N>，或当对应的第二刷新信号REF2<0:L>被使能时选择对应的目标地址OUT2_0<0:N>至OUT2_L<0:N>。
存储体选择器1130可以响应于激活命令ACT、预充电命令PRE与所述选择信号SEL<0:L>而产生多个存储体激活信号BACT<0:L>。更具体地，存储体选择器1130可以响应于激活命令ACT而使能经由所述选择信号SEL<0:L>所选择的存储体激活信号BACT<0:L>，并且响应于预充电命令PRE而禁止被使能的存储体激活信号BACT<0:L>。此外，响应于所述刷新信号REF1<0:L>与REF2<0:L>，存储体选择器1130可以在预定周期期间使能所述存储体激活信号BACT<0:L>。各存储体激活信号BACT<0:L>可以对应于多个存储体BK0至BKL中之一。
所述多个冗余控制部1140_0至1140_L中每一个可以相同于参考图7所述的冗余控制部740。
多个冗余控制部1140_0至1140_L可以分别地对应至所述存储体BK0至BKL。当对应的存储体激活信号BACT<0:L>被使能时，多个冗余控制部1140_0至1140_L可以接收经由对应的第一选择器1160_0至1160_L所选择的地址SA1_0<0:N>至SA1_L<0:N>，并且控制用于被选中的存储体的冗余操作。
所述冗余控制部1140_0至1140_L可以分别地包括多个储存部1141_0至1144_L与控制信号发生部1145_0至1145_L。所述多个储存部1141_0至1144_L可以产生冗余信号RED0<0:L>至RED3<0:L>，用以控制对应的存储体的冗余字线群组RWG0至RWG3。控制信号发生部1145_0至1145_L可以产生当冗余操作在对应的存储体中被执行时而被使能的冗余控制信号REDC<0:L>。当对应的存储体激活信号BACT<0:L>被使能时，所述储存部1141_0至1144_L可以将对应的第一选择器的输出SA1_0<0:N>至SA1_L<0:N>与储存在其中的地址相比较，并且当所述输出SA1_0<0:N>至SA1_L<0:N>相等于储存在其中的地址时，所述储存部1141_0至1144_L使能对应的冗余信号。当对应的冗余信号RED0<0:L>至RED3<0:L>中的一个或多个冗余信号被使能时，所述控制信号发生部1145_0至1145_L可以使能对应的冗余控制信号REDC<0:L>。
多个字线控制部1150_0至1150_L中每一个可以相同于参考图7所述的字线控制部750。
多个字线控制部1150_0至1150_L可以响应于经由对应的第二选择器而选中的地址SA2_0<0:N>至SA2_L<0:N>、对应的冗余信号RED0<0:L>至RED3<0:L>与对应的冗余字线REDC<0:L>而选择并存取多个正常字线WL0至WLM与多个冗余字线RWL0至RWL7中之一。所述字线控制部1150_0至1150_L可以当对应的存储体激活信号BACT<0:L>被使能时激活被选中的字线，并且当对应的存储体激活信号BACT<0:L>被禁止时预充电被激活的字线。
当对应冗余控制信号REDC<0:L>被禁止时，所述字线控制部1150_0至1150_L可以选择与经由对应的第二选择器所选择的地址SA2_0<0:N>至SA2_L<0:N>相对应的正常字线。当对应的冗余控制信号REDC<0:L>被使能时，所述字线控制部1150_0至1150_L可以响应于被使能的冗余信号与所述地址SA2_0<0:N>至SA2_L<0:N>的对应的LSBSA2_0<N>至SA2_L<N>而选择冗余字线。例如，当存储体激活信号BACT<0>被使能、冗余信号RED2<0>被使能以及LSBSA2_0<N>为0时，字线控制部1150_0可以选择存储体BL0中冗余字线群组RWG2的冗余字线RWL4。
在目标刷新周期的第一刷新操作期间中，当对应的冗余信号RED0<0:L>至RED3<0:L>中对应的一个被使能时，所述字线控制部1150_0至1150_L可以刷新与对应的冗余信号中被使能的冗余信号和对应的LSBSA2_0<N>至SA2_L<N>相对应的冗余字线。此外，在目标刷新周期中第二刷新操作期间，当对应的LSBSA2_0<N>至SA2_L<N>为0时，所述字线控制部1150_0至1150_L可以刷新与被使能的冗余信号的下一个冗余信号和LSBSA2<N>相对应的冗余字线。此外，在目标刷新周期中第二刷新操作期间，当对应的LSBSA2_0<N>至SA2_L<N>为1时，所述字线控制部1150_0至1150_L可以刷新与被使能的冗余信号的前一个冗余信号和LSBSA2<N>相对应的冗余字线。
图12为根据本发明一实施例的地址发生电路的框图。
参考图12，地址发生电路可以包括锁存控制单元1210、第一锁存单元1220、第二锁存单元1230与加法/减法单元1240。
图12的地址发生电路可以附加地锁存冗余控制信号REDC，不像参照图2所述的地址发生电路。冗余控制信号REDC可以当对应于输入地址IA<0:N>的字线被冗余字线所替代时被使能，并且可以当对应于输入地址IA<0:N>的字线未被冗余字线所替代时被禁止。在目标刷新周期的第二刷新操作期间使用被锁存的冗余控制信号REDC，地址发生电路可以将目标地址OUT2<0:N>的值更新至加/减地址ASA<0:N>，或维持该目标地址OUT2<0:N>至部分反相的输入地址IA<0:N>，其除了LSBIA<N>之外相同于输入地址IA<0:N>。
图12的地址发生电路中，第一锁存单元1220与第二锁存单元1230可以附加地锁存冗余控制信号REDC，并且基于被锁存的冗余控制信号REDC来确定是否将第二锁存单元1230的目标地址OUT2<0:N>更新至加/减地址ASA<0:N>。因此，地址发生电路不需要第三锁存单元240，不像参照图2所述的地址发生电路。因此，该地址发生电路可以减小电路面积，同时支持与参照图2所描述的地址发生电路相同的操作。
锁存控制单元1210可以产生用于控制第一锁存单元1210和第二锁存单元1220的信号LAT1、LAT2与UP。当锁存信号LAT被使能时，锁存控制单元1210可以使能第一控制信号LAT1。锁存控制单元1210可以维持第二控制信号LAT2的使能，并且在目标刷新信号TR被使能的周期中禁止第二控制信号LAT2。
在目标刷新信号TR被使能的周期中，当第二刷新信号REF2第一次被使能之后的冗余控制信号REDC2禁止时，锁存控制单元1210可以使能更新信号UP，并且当冗余控制信号REDC2被使能时，禁止更新信号UP。
当第一控制信号LAT1被使能时，第一锁存单元1220可以反相输入地址IA<0:N>的一部分(例如，输入地址IA<0:N>的最低有效位(LSB)IA<N>)，锁存部分反相的输入地址IA<0:N>与对应于该输入地址IA<0:N>的冗余控制信号REDC，并且输出被锁存的地址与冗余控制信号作为第一输出地址OUT1<0:N>与冗余控制信号REDC1。
在第二控制信号LAT2被使能的周期中，第二锁存单元1230可以接收第一输出地址OUT1<0:N>与冗余控制信号REDC1，锁存被接收的地址与冗余控制信号REDC1，以及输出被锁存的地址与冗余控制信号REDC1作为第二输出地址OUT2<0:N>与冗余控制信号REDC2。在第二控制信号LAT2被禁止的周期中，第二锁存单元1230可以维持其中的锁存值而不接收上述信号OUT1<0:N>与REDC1。当更新信号UP被使能时，第二锁存单元1230可以接收并锁存自加法/减法单元1240所输出的加/减地址ASA<0:N>。
加法/减法单元1240可以相同于参考图2所述的加法/减法单元250。
在存储器件中，于目标刷新操作期间，第二输出地址OUT2<0:N>可以为用于字线的目标地址，并且可以为用于控制存储器件的冗余操作的地址。在目标刷新周期的第一刷新操作期间，第二输出地址OUT2<0:N>可以为部分反相的输入地址IA<0:N>。此外，在目标刷新周期的第二刷新操作期间，当存储器件未执行冗余操作时，第二输出地址OUT2<0:N>可以为加/减地址ASA<0:N>，并且当存储器件执行冗余操作时，第二输出地址OUT2<0:N>可以为部分反相的输入地址IA<0:N>。
换句话说，在目标刷新周期的第一刷新操作期间，第二输出地址或目标地址OUT2<0:N>可以为部分反相的输入地址IA<0:N>。此外，在目标刷新周期中的第二刷新操作期间，当锁存冗余控制信号REDC2被禁止时，目标地址OUT2<0:N>可以为加/减地址ASA<0:N>，并且当锁存冗余控制信号REDC2被使能时，目标地址OUT2<0:N>可以为部分反相的输入地址IA<0:N>。
图13为图12中所示的第一锁存单元1220的电路图。
参考图13，除了包括图3的第一锁存单元220的配置外，第一锁存单元1220可以还包括输入单元1310和对应于冗余控制信号REDC的锁存器1320。
除去第一输入单元1310与锁存器1320接收冗余控制信号REDC、并锁存和输出被接收的信号之外，第一输入单元1310与锁存器1320可以具有与已经参照图3所述的输入单元310_0至310_N与锁存器320_0至320_N相同的配置。
图14为图12所示的第二锁存单元1230的电路图。
参考图14，除了包括图4中的第一锁存单元230的配置外，第二锁存单元1230可以还包括输入单元1410和对应于冗余控制信号REDC1的锁存器1420。
除去输入单元1410与锁存器1420接收冗余控制信号REDC1、以及锁存并输出被接收的信号之外，输入单元1410与锁存器1420可以具有与已经参照图3所述的第一输入单元410_0至410_N与锁存器430_0至430_N相同的配置。
图15为图12中所示的锁存控制单元1210的框图。
参考图15，锁存控制单元1210可以包括第一控制信号发生器1510、第二控制信号发生器1520、预更新信号发生器1530与更新信号发生器1540。
当锁存信号LAT被使能时，在预定周期期间第一控制信号发生器1510可以使能第一控制信号LAT1。该预定周期可以对应于用以稳定地锁存输入地址IA<0:N>与冗余控制信号REDC所需的时间。
第二控制信号发生器1520可以产生使能的第二控制信号LAT2，并在目标刷新信号TR使能的周期中禁止该第二控制信号LAT2。
当目标刷新信号TR被使能之后第二刷新信号REF2第一次被使能时，预更新信号发生器1530可以使能预更新信号PRE_PU。更具体地，当第二刷新信号REF2第一次被使能然后被禁止时，预定时间之后预更新信号发生器1530可以使能预更新信号PRE_PU。
当冗余控制信号REDC2被禁止时，更新信号发生器1540可以传输预更新信号PRE_PU作为更新信号UP，或当冗余控制信号REDC2被使能时，阻止预更新信号PRE_PU并且禁止该更新信号UP。
图16为根据本发明一实施例的存储器件的框图。
参考图16，存储器件可以包括命令输入单元1610、地址输入单元1620、命令解码器1630、地址计数单元1640、地址发生单元1650、控制单元1660以及单元阵列1670。
参考图12至图16，命令输入单元1610、地址输入单元1620、命令解码器1630、地址计数单元1640与单元阵列1670可以相同于参考图6所述的命令输入单元610、地址输入单元620、命令解码器630、地址计数单元640与单元阵列670。
地址发生单元1650可以反相输入地址IA<0:N>的部分或LSBIA<N>，并且响应于锁存信号LAT而锁存部分反相的输入地址IA<0:N>和对应于该输入地址IA<0:N>的冗余控制信号REDC，并且在目标刷新信号TR被使能的周期中产生目标地址OUT2<0:N>。地址发生单元1650可以相同于参考图12所述的地址发生单元。
除去控制单元1660使用第二输出地址OUT2<0:N>来执行冗余操作之外，控制单元1660可以相同于参考图6所述的存储器件的控制单元660。
当锁存信号LAT被使能时，当第K正常字线WLK为高激活字线或对应至输入地址IA<0:N>时，第K-1正常字线WLK-1与第K+1正常字线WLK+1需要被刷新。此时，第K-1正常字线WLK-1与第K+1正常字线WLK+1可以经由部分反相的输入地址IA<0:N>与所述加/减地址ASA<0:N>而被选择。
然而，当锁存信号LAT被使能时，当替代第K正常字线WLK的冗余字线为高激活冗余字线或对应于输入地址IA<0:N>时，替代第K正常字线的高激活的冗余字线WLK的前一个冗余字线或下一个冗余字线中之一可以经由部分反相的输入地址IA<0:N>来被选择，同时前一个冗余字线或下一个冗余字线中的另一个，不能经由加/减地址ASA<0:N>而被选择。
例如，假设输入地址IA<0:N>对应于第K正常字线WLK，LSBIA<N>为0，并且第K正常字线WLK与第K+1正常字线WLK+1被冗余字线群组RWG2中的冗余字线RWL4与冗余字线RWL5来替代。在此情况下，由于对应于冗余字线群组RWG2的冗余信号RED2响应于部分反相的输入地址IA<0:N>而被使能、并且目标地址的LSBOUT2<N>为1(通过将位IA<N>反相而获得)，所以冗余字线RWL5可以经由冗余信号RED2与目标地址的LSBOUT2<N>来被选择。然而，由于对应于加/减地址ASA<0:N>的第K-1正常字线WLK-1属于与第K正常字线WLK不同的字线群组，所以确定第K-1正常字线WLK-1是否已被替代是不可能的。虽然第K-1正常字线WLK-1已被替代，不可能保证第K-1正常字线WLK-1已被冗余字线RWL3所替代。
因此，在目标刷新周期的目标刷新操作期间，图6中所述的存储器件可以分别地将部分反相的输入地址IA<0:N>储存在第三锁存单元240中，并且使用被储存的地址用于目标刷新周期中的冗余操作以便使能用于选择冗余字线RWL3的冗余信号RED2。然而，当对应于输入地址IA<0:N>的正常字线在目标刷新周期中被替代时，图16中的存储器件可以维持部分反相的地址IA<0:N>锁存在第二锁存单元1230中作为目标地址OUT2<0:N>，并且在目标刷新周期的目标刷新操作期间，在冗余操作中使用部分反相的地址IA<0:N>。因此，图16的存储器件不需要第三锁存单元。
图17为图16中所示的控制单元1660的框图。
参考图17，控制单元1660可以包括刷新控制器1710、目标刷新控制器1720、激活信号发生器1730、冗余控制部1740、字线控制部1750与选择器1760。
由于图17的控制单元1660不接收第三输出地址OUT3<0:N>(不像参考图7所述的控制单元660)，控制单元1660包括仅仅一个选择器1760，并且经由选择器1760所选择的地址SA<0:N>被输入至冗余控制部1740与字线控制部1750。冗余控制部1740与字线控制部1750可以接收相同的地址SA<0:N>并且执行参考图7所述的操作。
图17的刷新控制器1710、目标刷新控制器1720与激活信号发生器1730可以相同于参考图7所述的刷新控制器710、目标刷新控制器720与激活信号发生器730。
图18为根据本发明一实施例的地址发生电路的框图。
参考图18，地址发生电路可以包括锁存控制单元1810、多个第一锁存单元1820_0至1820_L、多个锁存单元1830_0至1830_L、选择单元1840与加法/减法单元1850。
图18的地址发生电路可以附加地锁存冗余控制信号REDC<0:L>，不像图9中所述的地址发生电路。冗余控信号REDC<0:L>可以当对应于输入地址IA<0:N>的字线被冗余字线所替代时被使能，并且当对应于输入地址IA<0:N>的字线未被冗余字线所替代时被禁止。在目标刷新周期的第二刷新操作期间使用冗余控制信号REDC<0:L>，地址发生电路可以将所述目标地址OUT_0<0:N>至OUT_L<0:N>的值更新至加/减地址ASA<0:N>，或保持所述目标地址OUT_0<0:N>至OUT_L<0:N>至部分反相输入的地址IA<0:N>，其除了LSBIA<N>之外相同于输入地址IA<0:N>。
在图18的地址发生电路中，所述第一锁存单元1820_0至1820_L与所述第二锁存单元1830_0至1830_L可以附加地锁存冗余控制信号REDC<0:L>，并且基于锁存的冗余控制信号REDC<0:L>来确定是否将第二锁存单元1830_0至1830_L的目标地址OUT2_0<0:N>至OUT2_L<0:N>更新至加/减地址ASA<0:N>。因此，地址发生电路不需要所述第三锁存器940_0至940_L，不像图9所述的地址发生电路。因此，地址发生电路可以减小电路面积、同时支持与参照图9所描述的地址发生电路相同的操作。
锁存控制单元1810可以产生用以控制多个第一锁存单元1820_0至1820_L与多个第二锁存单元1830_0至1830_L的信号LAT1<0:L>、LAT2<0:L>与UP<0:L>。当锁存信号LAT被使能时，锁存控制单元1810可以使能第一控制信号LAT1<0:L>之中的对应于被使能的选择信号SEL<0:L>的第一控制信号LATA1<0:L>中。锁存控制单元1810可以维持第二控制信号LAT2<0:L>的使能，并且在目标新信号TR使能的周期中禁止第二控制信号LAT2<0:L>。
在目标刷新信号TR使能的周期中，当第二刷新信号REF2<L>第一次被使能之后而对应的冗余控制信号REDC2<0:L>禁止时，锁存控制单元1810可以使能所述更新信号UP<0:L>。此外，当对应的冗余控制信号REDC2<0:L>被使能时，锁存控制单元1810可以禁止所述更新信号UP<0:L>。
所述第一锁存单元1820_0至1820_L可以反相输入地址IA<0:N>的一部分(例如，输入地址IA<0:N>的最低有效位(LSB)IA<N>)，锁存部分反相的输入地址IA<0:N>与对应于该输入地址IA<0:N>的冗余控制信号REDC<0:L>，并且当对应的第一控制信号LAT1<0:L>被使能时，输出被锁存的地址与冗余控制信号REDC<0:L>作为第一输出地址OUT1_0<0:N>至OUT1_L<0:N>与冗余控制信号REDC1<0:L>。
第二锁存单元1830_0至1830_L可以接收对应于第一锁存单元1820_0至1820_L的所述输出OUT1_0<0:N>至OUT1_L<0:N>与REDC1<0:L>，锁存被接收的地址与所述冗余控制信号REDC<0:L>，并且在对应的第二控制信号LAT2<0:L>被使能的周期中输出被锁存的地址与冗余控制信号REDC<0:L>作为第二输出地址OUT2_0<0:N>至OUT2_L<0:N>与冗余控制信号REDC2<0:L>。对应的第二控制信号LAT2<0:L>被禁止的周期中，第二锁存单元1830_0至1830_N可以维持锁存值，其未接收所述输出OUT1_0<0:N>至OUT1_L<0:N>与对应第一锁存单元1820_0至1820_L的REDC1<0:L>。当对应的更新信号UP<0:L>被使能时，所述第二锁存单元1830_0至1830_L可以接收与锁存自加法/减法单元186所输出的加/减地址ASA<0:N>。
图18中的各第一锁存单元1820_0至1820_L可以相同于参照图12与图13所述的第一锁存单元1220，并且各第二锁存单元1830_0至1830_L可以相同于参照图12和图14所述的第二锁存单元1230。
选择单元1840与加法/减法单元1850可以相同于参照图9中所述的选择单元950与加法/减法单元960。
在存储器件中，于目标刷新操作期间，各第二输出地址OUT2_0<0:N>至OUT2_L<0:N>可以为用以选择对应的存储体的字线的目标地址，或可以为用以控制对应的存储体的冗余操作的地址。在目标刷新周期的第一刷新操作期间，各第二输出地址OUT2_0<0:N>至OUT2_L<0:N>可以为对应的存储体的部分反相的输入地址IA<0:N>。此外，在目标刷新周期的第二刷新操作期间，当对应的存储体未执行冗余操作时，各第二输出地址OUT2_0<0:N>至OUT2_L<0:N>可以为加/减地址ASA<0:N>，并且当对应的存储体执行冗余操作时，可以为部分反相的输入地址IA<0:N>。
换句话说，在目标刷新周期的第一刷新操作期间，第二输出地址或目标地址OUT2_0<0:N>至OUT2_L<0:N>可以为输入至对应的锁存单元1820_0至1820_L的部分反相的输入地址IA<0:N>。此外，在目标刷新周期的第二刷新操作期间，当被锁存的冗余操作信号REDC2<0:N>中对应的一个被禁止时，所述目标地址OUT2_0<0:N>至OUT2_L<0:N>可以为加/减地址ASA<0:N>，并且当被锁存的冗余操作信号REDC2<0:N>中对应的一个被使能时，可以为输入至对应的第一锁存单元1820_0至1820_L的部分反相的输入地址IA<0:N>。
图19为图18中所示的锁存控制单元1810的框图。
参考图19，锁存控制单元1810可以包括第一控制信号发生器1910、第二控制信号发生器1920、预更新信号发生器1930与更新信号发生器1940。
当锁存信号LAT被使能时，在预设周期期间，第一控制信号发生器1910可以使能第一控制信号，该第一控制信号对应于所述选择信号SEL<0:L>中的被使能的选择信号。该预定周期可以对应至用于稳定地锁存输入地址IA<0:N>与冗余控制信号REDC<0:L>所需的时间。
第二控制信号发生器1920可以产生被使能的第二控制号LAT2<0:L>，并且在目标刷新信号TR被使能的周期中禁止所述第二控制号LAT2<0:L>。
当目标刷新信号TR被使能之后而第二刷新信号REF2<L>第一次被使能时，预更新信号发生器1930可以响应于所述选择信号REF2<0:L>而依序地使能多个预更新信号PRE_UP<0:L>。更具体地，当第二刷新信号REF2<L>第一次被使能而然后被禁止时，预更新信号发生器1930可以响应于预定时间之后被依序地使能的选择信号REF2<0:L>而依序地使能所述预更新信号PRE_UP<0:L>。
当对应的冗余控制信号REDC2<0:L>被禁止时，更新信号发生器1940可以传输所述预更新信号PRE_UP<0:L>作为对应的更新信号UP<0:L>，或当对应的冗余控制信号REDC2<0:L>被使能时，阻止所述预更新信号PRE_UP<0:L>并禁止对应的更新信号UP<0:L>。
图20为根据本发明一实施例的存储器件的框图。
参考图20，存储器件可以包括命令输入单元2010、地址输入单元2020、命令解码器2030、地址计数单元2040、地址发生单元2050、控制单元2060、存储体地址解码单元2070与多个存储体BK0至BKL。各存储体BK0至BKL可以对应于图16的单元阵列1670。
参考图18至图20，命令输入单元2010、地址输入单元2020、命令解码器2030与地址计数单元2040可以相同于参考图16所述的命令输入单元1610、地址输入单元1620、命令解码器1630与地址计数单元1640。
地址输入单元2020还可以将用于选择多个存储体BK0至BKL中的一个或更多个的存储体地址BA<0:P>传输至控制单元2060与存储体地址解码单元2070。此外，地址计数单元2040可以每当第一刷新信号REF1<L>被使能(第一刷新信号REF1<L>是所述第一刷新信号REF1<0:L>中最后被使能的)时将计数地址CTA<0:N>的值增大1。
图18中的第一锁存单元1820_0至1820_L与第二锁存单元1830_0至1830_L可以分别对应于多个存储体BK0至BKN，以及锁存并产生用于对应的存储体操作所需的地址与冗余控制信号。
存储体地址解码单元2070可以解码存储体地址BA<0:P>并且产生选择信号SEL<0:L>。所述选择信号SEL<0:L>可以对应于参考图18所述的选择信号SEL<0:L>。
当锁存信号LAT被使能时，地址发生单元2050可以反相输入地址IA<0:N>的部分或输入地址IA<0:N>的LSBIA<N>，并且响应于锁存信号LAT而经由所述第一锁存单元1820_0至1820_L之中被选中一个来锁存部分反相的输入地址IA<0:N>和对应于该输入地址IA<0:N>的冗余控制信号REDC<0:L>，并且在目标刷新信号TR被使能的周期中产生目标地址OUT2<0:N>。地址发生单元2050可以相同于参考图18所述的地址发生电路。
除去控制电路2060执行用于所述第二输出地址OUT2_0<0:N>至OUT2_L<0:N>的冗余操作之外，控制单元2060可以相同于参考图10所述的存储器件的控制电路1060。
图21为图20中所示的控制单元2060的框图。
参考图21，控制单元2060可以包括刷新控制器2110、目标刷新控制器2120、存储体选择器2130、多个冗余控制部2140_0至2140_L、多个字线控制部2150_0至2150_L与多个选择器2160_0至2160_L。
由于图21的控制单元2060不接收第三输出地址OUT3_0<0:N>至OUT3_L<0:N>(不像参考图11所述的控制单元1060)，控制单元2060可以包括选择器2160_0至2160_L中的仅仅一种，并且经由所述选择器2160_0至2160_L所选择的地址SA_0<0:N>至SA_L<0:N>可以被分别地输入至所述冗余控制部2140_0至2140_L与所述字线控制部2150_0至2150_L。所述多个字线控制部2150_0至2150_L与所述多个选择器2160_0至2160_L可以分别地接收相同的地址SA_0<0:N>至SA_L<0:N>，并且执行参考图11所述的操作。
图21的控制单元2060的刷新控制器2110、目标刷新控制器2120与存储体选择器2130可以相同于参考图11所述的刷新控制器1110、目标刷新控制器1120与存储体选择器1130。
根据本发明的一实施例，地址发生电路与存储器件可以锁存激活地址并产生目标刷新操作被执行时所使用的地址，以防止存储器单元数据的损坏。
此外，根据是否执行冗余操作，地址发生电路与存储器件可以维持锁存地址或更新锁存地址为加/减值，由此减小电路面积和用以产生目标刷新操作时所使用的地址所需的锁存器的数量。
虽然出于说明的目的在此已叙述多种实施例，对本领域技术人员而言显然的是可以在不脱离本发明的精神与下述的权利要求范围的情况下进行各种变化与修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种地址发生电路，包括：
第一锁存单元，适于锁存通过将输入地址的一部分反相所获得的地址；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；
第三锁存单元，适于在所述目标刷新周期之外的周期期间锁存所述第一锁存单元的部分反相的输入地址；以及
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址。
技术方案2.如技术方案1所述的地址发生电路，其中，所述输入地址的部分包括所述输入地址的最低有效位。
技术方案3.如技术方案2所述的地址发生电路，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位向或从所述第二锁存单元中被锁存的地址加上或减去所述预定值以产生所述加/减地址。
技术方案4.如技术方案1所述的地址发生电路，其中，所述第二锁存单元的地址为用于目标刷新操作的目标地址。
技术方案5.一种存储器件，包括：
单元阵列，包括多个字线以及多个冗余字线；
第一锁存单元，适于锁存通过将输入地址的一部分反相所获得的地址；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；
第三锁存单元，适于在所述目标刷新周期之外的周期期间锁存所述第一锁存单元的部分反相的输入地址；
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址；以及
控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新与所述第二锁存单元中被锁存的地址和所述第三锁存单元中被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
技术方案6.如技术方案5所述的存储器件，其中，所述输入地址的部分包括所述输入地址的最低有效位。
技术方案7.如技术方案6所述的存储器件，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位而向或从所述第二锁存单元中被锁存的地址加上或减去所述预定值以产生所述加/减地址。
技术方案8.如技术方案5所述的存储器件，其中，所述输入地址在激活操作期间被输入。
技术方案9.如技术方案8所述的存储器件，
其中，所述控制单元响应于刷新命令而刷新单一字线或单一冗余字线，以及
其中，在所述目标刷新周期期间，所述控制单元响应于所述刷新命令的第一施加而执行所述第一刷新操作，并且响应于所述刷新命令的第二施加而执行第二刷新操作。
技术方案10.如技术方案9所述的存储器件，其中，所述控制单元在所述第一刷新操作与所述第二刷新操作之间执行所述激活操作。
技术方案11.如技术方案5所述的存储器件，其中，所述控制单元包括：
冗余控制部，适于：当对应于所述计数地址或所述第三锁存单元的部分反相的输入地址的字线被冗余字线替代时，激活多个冗余信号之中的与替代所述字线的所述冗余字线相对应的一个冗余信号；以及
字线控制部，适于响应于所述计数地址、所述第二锁存单元中被锁存的地址、以及所述多个冗余信号而选择所述字线或所述冗余字线。
技术方案12.一种存储器件，包括：
多个存储体，每个存储体包括多个字线以及多个冗余字线；
多个第一锁存单元，每个第一锁存单元适于锁存通过将对应的存储体的输入地址的一部分反相所获得的地址；
多个第二锁存单元，每个第二锁存单元适于锁存对应的第一锁存单元的部分反相的输入地址，并且适于在目标刷新操作期间的第一刷新操作之后锁存加/减地址；
多个第三锁存单元，每个第三锁存单元适于在所述目标刷新周期之外的周期期间锁存对应的第一锁存单元的部分反相的输入地址；
加法/减法单元，适于：通过在所述目标刷新周期的目标刷新操作期间依序选择所述多个第二锁存单元并且向或从被选中的第二锁存单元的被锁存的地址加上或减去预定值，以产生所述加/减地址；以及
控制单元，适于刷新所述多个存储体中对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新所述多个存储体中与对应的第二锁存单元中被锁存的地址和对应的第三锁存单元中被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
技术方案13.如技术方案12所述的存储器件，其中，每个所述第一锁存单元的部分反相的输入地址对应于与对应于对应的存储体的输入地址的字线相邻的字线。
技术方案14.如技术方案13所述的存储器件，其中，所述加法/减法单元通过根据被选中的第二锁存单元的被锁存的地址的所述最低有效位向或从被选中的第二锁存单元的被锁存的地址加上或减去所述预定值以产生所述加/减地址。
技术方案15.如技术方案12所述的存储器件，
其中，所述控制单元响应于刷新命令而刷新所述多个存储体中的单一字线或单一冗余字线，以及
其中，在所述目标刷新周期期间，所述控制单元响应于所述刷新命令的第一施加而执行所述第一刷新操作，并且响应于所述刷新命令的第二施加而执行第二刷新操作。
技术方案16.一种地址发生电路，包括：
第一锁存单元，适于锁存通过将输入地址的一部分反相而获得的地址和对应于所述输入地址的冗余控制信号；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址和所述冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；以及
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址。
技术方案17.如技术方案16所述的地址发生电路，其中，所述输入地址的部分包括所述输入地址的最低有效位。
技术方案18.如技术方案17所述的地址发生电路，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位向或从所述第二锁存单元中被锁存的地址加上或减去所述预定值以产生所述加/减地址。
技术方案19.如技术方案16所述的地址发生电路，其中，所述第二锁存单元的地址为用于目标刷新操作的目标地址。
技术方案20.一种存储器件，包括：
单元阵列，包括多个字线以及多个冗余字线；
第一锁存单元，适于锁存通过将输入地址的一部分反相而获得的地址和对应于所述输入地址的冗余控制信号；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址和所述冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号使能时维持部分反相的输入地址；
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值而产生所述加/减地址；以及
控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新与所述第二锁存单元中被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
技术方案21.如技术方案20所述的存储器件，其中，所述输入地址的部分包括所述输入地址的最低有效位。
技术方案22.如技术方案21所述的存储器件，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位向或从所述第二锁存单元的被锁存的地址加上或减去所述预定值以产生所述加/减地址。
技术方案23.如技术方案20所述的存储器件，其中，所述输入地址在激活操作期间被输入。
技术方案24.如技术方案23所述的存储器件，
其中，所述控制单元刷新单一字线或单一冗余字线，以响应刷新命令，以及
其中，在所述目标刷新周期期间，所述控制单元执行所述第一刷新操作，以响应所述刷新命令的第一施加，并且执行第二刷新操作，以响应所述刷新命令的第二施加。
技术方案25.如技术方案24所述的存储器件，其中，所述控制单元在所述第一刷新操作与所述第二刷新操作之间执行所述激活操作。
技术方案26.如技术方案20所述的存储器件，其中，所述控制单元包括：
冗余控制部，适于：当对应于所述计数地址或所述第二锁存单元的部分反相的输入地址的字线被冗余字线替代时，激活多个冗余信号之中的与替代所述字线的所述冗余字线相对应的一个冗余信号；以及
字线控制部，适于响应于所述计数地址、所述第二锁存单元中被锁存的地址以及所述多个冗余信号而选择所述字线或所述冗余字线。
技术方案27.一种存储器件，包括：
多个存储体，每个存储体包括多个字线以及多个冗余字线；
多个第一锁存单元，每个第一锁存单元适于：锁存通过将对应的存储体的输入地址的一部分反相而获得的地址和冗余控制信号，其中，当对应于所述输入地址的字线被替代时，所述冗余控制信号被使能；
多个第二锁存单元，每个第二锁存单元适于锁存对应的第一锁存单元的部分反相的输入地址和所述冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新操作期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；
加法/减法单元，适于通过向或从被选中的第二锁存单元中被锁存的地址加上或减去预定值而产生所述加/减地址；以及
控制单元，适于刷新所述多个存储体中对应于计数地址的字线或冗余字线，并且适于：在所述目标刷新周期期间，刷新与所述多个存储体中对应的第二锁存单元的被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
技术方案28.如技术方案27所述的存储器件，其中，每个所述第一锁存单元的部分反相的输入地址对应于与对应于对应的存储体的输入地址的字线相邻的字线。
技术方案29.如技术方案28所述的存储器件，其中，所述加法/减法单元通过根据被选中的第二锁存单元的被锁存的地址的所述最低有效位向或从被选中的第二锁存单元的被锁存的地址加上或减去所述预定值以产生所述加/减地址。
技术方案30.如技术方案27所述的存储器件，
其中，所述控制单元响应于刷新命令而刷新所述多个存储体中的单一字线或单一冗余字线，以及
其中，在所述目标刷新周期期间，所述控制单元响应于所述刷新命令的第一施加而执行所述第一刷新操作，并且响应于所述刷新命令的第二施加而执行第二刷新操作。

Claims (10)

1.一种地址发生电路，包括：
第一锁存单元，适于锁存通过将输入地址的一部分反相所获得的地址；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；
第三锁存单元，适于在所述目标刷新周期之外的周期期间锁存所述第一锁存单元的部分反相的输入地址；以及
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址。
2.如权利要求1所述的地址发生电路，其中，所述输入地址的部分包括所述输入地址的最低有效位。
3.如权利要求2所述的地址发生电路，其中，所述加法/减法单元通过根据所述第二锁存单元中被锁存的地址的最低有效位向或从所述第二锁存单元中被锁存的地址加上或减去所述预定值以产生所述加/减地址。
4.如权利要求1所述的地址发生电路，其中，所述第二锁存单元的地址为用于目标刷新操作的目标地址。
5.一种存储器件，包括：
单元阵列，包括多个字线以及多个冗余字线；
第一锁存单元，适于锁存通过将输入地址的一部分反相所获得的地址；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址，并且适于在目标刷新周期期间的第一刷新操作之后来锁存加/减地址；
第三锁存单元，适于在所述目标刷新周期之外的周期期间锁存所述第一锁存单元的部分反相的输入地址；
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址；以及
控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新与所述第二锁存单元中被锁存的地址和所述第三锁存单元中被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
6.如权利要求5所述的存储器件，其中，所述输入地址的部分包括所述输入地址的最低有效位。
7.一种存储器件，包括：
多个存储体，每个存储体包括多个字线以及多个冗余字线；
多个第一锁存单元，每个第一锁存单元适于锁存通过将对应的存储体的输入地址的一部分反相所获得的地址；
多个第二锁存单元，每个第二锁存单元适于锁存对应的第一锁存单元的部分反相的输入地址，并且适于在目标刷新操作期间的第一刷新操作之后锁存加/减地址；
多个第三锁存单元，每个第三锁存单元适于在所述目标刷新周期之外的周期期间锁存对应的第一锁存单元的部分反相的输入地址；
加法/减法单元，适于：通过在所述目标刷新周期的目标刷新操作期间依序选择所述多个第二锁存单元并且向或从被选中的第二锁存单元的被锁存的地址加上或减去预定值，以产生所述加/减地址；以及
控制单元，适于刷新所述多个存储体中对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新所述多个存储体中与对应的第二锁存单元中被锁存的地址和对应的第三锁存单元中被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
8.一种地址发生电路，包括：
第一锁存单元，适于锁存通过将输入地址的一部分反相而获得的地址和对应于所述输入地址的冗余控制信号；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址和所述冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；以及
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值来产生所述加/减地址。
9.一种存储器件，包括：
单元阵列，包括多个字线以及多个冗余字线；
第一锁存单元，适于锁存通过将输入地址的一部分反相而获得的地址和对应于所述输入地址的冗余控制信号；
第二锁存单元，适于锁存所述第一锁存单元的部分反相的输入地址和所述冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新周期期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号使能时维持部分反相的输入地址；
加法/减法单元，适于通过向/从所述第二锁存单元中被锁存的地址加上/减去预定值而产生所述加/减地址；以及
控制单元，适于刷新对应于计数地址的字线或冗余字线，并且适于在所述目标刷新周期期间刷新与所述第二锁存单元中被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
10.一种存储器件，包括：
多个存储体，每个存储体包括多个字线以及多个冗余字线；
多个第一锁存单元，每个第一锁存单元适于：锁存通过将对应的存储体的输入地址的一部分反相而获得的地址和冗余控制信号，其中，当对应于所述输入地址的字线被替代时，所述冗余控制信号被使能；
多个第二锁存单元，每个第二锁存单元适于锁存对应的第一锁存单元的部分反相的输入地址和所述冗余控制信号，适于当被锁存的冗余控制信号被禁止时在目标刷新操作期间的第一刷新操作之后来锁存加/减地址，以及适于当被锁存的冗余控制信号被使能时维持部分反相的输入地址；
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控制单元，适于刷新所述多个存储体中对应于计数地址的字线或冗余字线，并且适于：在所述目标刷新周期期间，刷新与所述多个存储体中对应的第二锁存单元的被锁存的地址相对应的字线或冗余字线，
其中，当所述单元阵列被刷新时，所述计数地址会改变。
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