JPS58205276A - 図形処理装置 - Google Patents
図形処理装置Info
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- JPS58205276A JPS58205276A JP57087946A JP8794682A JPS58205276A JP S58205276 A JPS58205276 A JP S58205276A JP 57087946 A JP57087946 A JP 57087946A JP 8794682 A JP8794682 A JP 8794682A JP S58205276 A JPS58205276 A JP S58205276A
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- register
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- microprogram
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- 239000013598 vector Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 241001233242 Lontra Species 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/20—Function-generator circuits, e.g. circle generators line or curve smoothing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、図形処理装置におけるベクトル発生回路に関
する。
する。
図形処理装置におけるベクトル発生方式として、Ｂ ｒ
ｅｓｅｎｈａｍの方式がよく知ら扛ている。これについ
ては文献Ｂｒｅｓｅｎｈａｍ、 Ｊ、 Ｅ、 ： ”、
Ａｌｇｏｒｉｔｈｎｌｆｏｒ Ｃｏｍｐｕｔｅｒ
Ｃｏｎｔｒｏｌ ｏｆ ａ ＤｉｇｉｔａｌＰｌ
ｏｔｔｅｒ、 ’Ｉ８Ｍ ５ｙｓｔ、Ｊ４（１）：
２５−３０゜１９６５ に詳細に書かれてお９、簡単な
股間をするに留めることにする。
ｅｓｅｎｈａｍの方式がよく知ら扛ている。これについ
ては文献Ｂｒｅｓｅｎｈａｍ、 Ｊ、 Ｅ、 ： ”、
Ａｌｇｏｒｉｔｈｎｌｆｏｒ Ｃｏｍｐｕｔｅｒ
Ｃｏｎｔｒｏｌ ｏｆ ａ ＤｉｇｉｔａｌＰｌ
ｏｔｔｅｒ、 ’Ｉ８Ｍ ５ｙｓｔ、Ｊ４（１）：
２５−３０゜１９６５ に詳細に書かれてお９、簡単な
股間をするに留めることにする。
今、第２図に示すように、ベクトルの始点ＰＢ％終点Ｐ
Ｅが与えられた時、Ｐｓの次に表示すべき点Ｐ、、ｐｊ
の選択基準として、ｑ＝Ｉ、Ｑお全比較し、直線に近い
方を選べばよい。第２図のベクトルの例では、Ｘ方向の
成分をΔＸ、Ｙ方向の成分をΔＹとすると であるから、 ΔＸ４１ （ｑ、−Ｑ、）＝２畳ΔＹ−ΔＸ ・・・・
・・・・・（４）となり、これを判別式の初期値Ｒ６と
する。即ちＲｏ≧０のときＰＪをＲ８〈０のときＰｌを
選択する。Ｐ（ｌち、アドレス’ｔＸ、Ｙ両方向に＋１
すればＰｔか選択される。次にＰ Ｉｌｌ ｌ ｐ
ｊや、を選ぶ場合、前回Ｐ、を選んた場合は ΔＸ畳（ｑｍ＊Ｉ Ｑ ｍａｒ ） ＝ Ｒ」＋ ２
畳（ΔＹ＋ΔＸ）・・・・・・・・・・・・・・・（
５）前回ｐｔを選んだ場合は ΔＸ４Ｉ（（］□ｔ Ｑａ＋＋ｌ ＝Ｒ＋ ＋２肴
ΔＹ・・・・・・・・・・・・・・・・・・（６）とな
る。即ち、前回どちらを運んだか、つまり前の判別式の
符号により判別式に対する正の増分値２４Ｉ（ΔＸ−Δ
Ｙ）、負の増分値２督ΔＹ’（ｒ加算していけばよい。
Ｅが与えられた時、Ｐｓの次に表示すべき点Ｐ、、ｐｊ
の選択基準として、ｑ＝Ｉ、Ｑお全比較し、直線に近い
方を選べばよい。第２図のベクトルの例では、Ｘ方向の
成分をΔＸ、Ｙ方向の成分をΔＹとすると であるから、 ΔＸ４１ （ｑ、−Ｑ、）＝２畳ΔＹ−ΔＸ ・・・・
・・・・・（４）となり、これを判別式の初期値Ｒ６と
する。即ちＲｏ≧０のときＰＪをＲ８〈０のときＰｌを
選択する。Ｐ（ｌち、アドレス’ｔＸ、Ｙ両方向に＋１
すればＰｔか選択される。次にＰ Ｉｌｌ ｌ ｐ
ｊや、を選ぶ場合、前回Ｐ、を選んた場合は ΔＸ畳（ｑｍ＊Ｉ Ｑ ｍａｒ ） ＝ Ｒ」＋ ２
畳（ΔＹ＋ΔＸ）・・・・・・・・・・・・・・・（
５）前回ｐｔを選んだ場合は ΔＸ４Ｉ（（］□ｔ Ｑａ＋＋ｌ ＝Ｒ＋ ＋２肴
ΔＹ・・・・・・・・・・・・・・・・・・（６）とな
る。即ち、前回どちらを運んだか、つまり前の判別式の
符号により判別式に対する正の増分値２４Ｉ（ΔＸ−Δ
Ｙ）、負の増分値２督ΔＹ’（ｒ加算していけばよい。
この例では、ΔＸ、ΔＹ、ΔＸ−ΔＹが全て正または零
の場合を示したが、ΔＸ。
の場合を示したが、ΔＸ。
ΔＹ、ΔＸ−ΔＹの符号の組合せにより判別式Ｒの値は
上述したものとは異なり、アドレスの決め方も＋１のみ
でなく−１の操作も必要となる。従来の図形処理装置に
おいて、このＢｒｅｓｅｎｈａｍ方式金用いてベクトル
を発生しているものｌｄｈ多く見られるか、これらは各
れもマイクロプログラムにより冥際のドラ）Ｑ発生させ
ているため、ベクトルを発生するために多くの時間を費
すという欠点があった。
上述したものとは異なり、アドレスの決め方も＋１のみ
でなく−１の操作も必要となる。従来の図形処理装置に
おいて、このＢｒｅｓｅｎｈａｍ方式金用いてベクトル
を発生しているものｌｄｈ多く見られるか、これらは各
れもマイクロプログラムにより冥際のドラ）Ｑ発生させ
ているため、ベクトルを発生するために多くの時間を費
すという欠点があった。
以下、従来のベクトル発生方法を図を用いて、簡単に駁
明することにする。第１図に示した装置は従来の図形処
理装置を示したものであり、図中１０１〜１０３はそれ
ぞれ初期値Ｒ１正の増分値Ｒ１負の増分値Ｎを記憶する
レジスタ、１０８は算術論理演算回路（ＡＬＵ）、１０
９はマイクロ命令のアドレス全作成する回路、１１０は
マイクロ命令を貯蔵する制御記憶装置、１１１はマイク
ロ命令デコード回路、１１２はベクトルのＸ軸方向の終
点アドレスχΣを保持するレジスタ、１１３はＸ軸方向
の終点アドレスＹＥを保持するレジスタ、１１４はＸ軸
方向の１き込みアドレスＸｓｋ保持するカウンタ、１１
５はＹＮ方向の書き込みアドレスＹＢ全保持するカウン
タ、１１６．！：１１７はコンベア回路＃ １１８はア
ンド・ゲート、１１９は表示装置（図示せず）の各表示
絵素に対する情報を各絵素位置に対応した記憶位置に記
憶するり７ レツ’／ ユ・メモリ、１２０１’ｉリフ
レツシユメモリへの書き込みタイミング信号発生回路、
１２１にアンド・ゲート、１２２Ｕリフレツシユ・メモ
リへの書き込みデータ作成回路である。このような従来
の図形処理装置におけるベクトル発生方法を簡単のため
第２図に示したような点（Ｘｏ。
明することにする。第１図に示した装置は従来の図形処
理装置を示したものであり、図中１０１〜１０３はそれ
ぞれ初期値Ｒ１正の増分値Ｒ１負の増分値Ｎを記憶する
レジスタ、１０８は算術論理演算回路（ＡＬＵ）、１０
９はマイクロ命令のアドレス全作成する回路、１１０は
マイクロ命令を貯蔵する制御記憶装置、１１１はマイク
ロ命令デコード回路、１１２はベクトルのＸ軸方向の終
点アドレスχΣを保持するレジスタ、１１３はＸ軸方向
の終点アドレスＹＥを保持するレジスタ、１１４はＸ軸
方向の１き込みアドレスＸｓｋ保持するカウンタ、１１
５はＹＮ方向の書き込みアドレスＹＢ全保持するカウン
タ、１１６．！：１１７はコンベア回路＃ １１８はア
ンド・ゲート、１１９は表示装置（図示せず）の各表示
絵素に対する情報を各絵素位置に対応した記憶位置に記
憶するり７ レツ’／ ユ・メモリ、１２０１’ｉリフ
レツシユメモリへの書き込みタイミング信号発生回路、
１２１にアンド・ゲート、１２２Ｕリフレツシユ・メモ
リへの書き込みデータ作成回路である。このような従来
の図形処理装置におけるベクトル発生方法を簡単のため
第２図に示したような点（Ｘｏ。
Ｙｏ）から点（Ｘｓ 、Ｙｔ ）に到る１でのベクト
ルを発生爆ぜることを例にとり説明することにする。Ｂ
ｒｅｓｅｎｈａｍのアルゴリズムに基づき、判別値の初
期値Ｒ１正の増分Ｒ１負の増分Ｎは次式のように計算苫
れる。
ルを発生爆ぜることを例にとり説明することにする。Ｂ
ｒｅｓｅｎｈａｍのアルゴリズムに基づき、判別値の初
期値Ｒ１正の増分Ｒ１負の増分Ｎは次式のように計算苫
れる。
Ｒ＝２畳ΔＹ−ΔＸ ・・曲中 （１）Ｐ＝２＋（
ΔＹ−ΔＸ） ・・・・・・・・・ ＜２）Ｎ＝２憂
ΔＹ ・田川・・ （３）ここで、ΔＹは
ベクトルのＹ方向の成分（Ｙｚ−Ｙｓ）でありΔＸｕＸ
方向の成分（Ｘｚ Ｘｓ）である。従って第２図に示
した例ではΔＹ＝２゜ΔＸＸｓでありＲ，、Ｐ、Ｎは各
々１．−２．４の値となる。以下、第１図のレジスタ１
０１ 〜１０３にＲ，Ｐ、Ｎがカウンタ１１４，１１５
には始点Ｘｏ 、Ｙｏが、レジスタ１１２，１１３には
終点Ｘ８．Ｙ、が設定ｉｆｔているものとして説明を行
なう、、−１！た、第３図は第１図中の制御記憶装置１
１０に格納されているマイクロプログラムノウチベクト
ルを発生する部分たけを抜き出したものであり第３１の
マイクロプログラムに従って詐明する。先ず、マイクロ
命令３０１が制御記憶装置１１０がら読み出されるとデ
コーダ１１１にヨリ、リフレッシュメモリ１１９への書
き込みを指定する制御線１４４が有効となる。制御線１
４４は、タイミング信号発生回路１２０の出力タイミン
グ信号１３５とアンドゲート１２１でゲートされリフレ
ッシュメモリ１１９へのライトパルス１３３を生する。
ΔＹ−ΔＸ） ・・・・・・・・・ ＜２）Ｎ＝２憂
ΔＹ ・田川・・ （３）ここで、ΔＹは
ベクトルのＹ方向の成分（Ｙｚ−Ｙｓ）でありΔＸｕＸ
方向の成分（Ｘｚ Ｘｓ）である。従って第２図に示
した例ではΔＹ＝２゜ΔＸＸｓでありＲ，、Ｐ、Ｎは各
々１．−２．４の値となる。以下、第１図のレジスタ１
０１ 〜１０３にＲ，Ｐ、Ｎがカウンタ１１４，１１５
には始点Ｘｏ 、Ｙｏが、レジスタ１１２，１１３には
終点Ｘ８．Ｙ、が設定ｉｆｔているものとして説明を行
なう、、−１！た、第３図は第１図中の制御記憶装置１
１０に格納されているマイクロプログラムノウチベクト
ルを発生する部分たけを抜き出したものであり第３１の
マイクロプログラムに従って詐明する。先ず、マイクロ
命令３０１が制御記憶装置１１０がら読み出されるとデ
コーダ１１１にヨリ、リフレッシュメモリ１１９への書
き込みを指定する制御線１４４が有効となる。制御線１
４４は、タイミング信号発生回路１２０の出力タイミン
グ信号１３５とアンドゲート１２１でゲートされリフレ
ッシュメモリ１１９へのライトパルス１３３を生する。
この時、リフレッシュ−メモリ】１９にはカウンタ１１
４と１１５の出力がアドレスとして供給されており、今
の場合第２図で示しｆｒ−（Ｘｏ 、Ｙｏ ）の位置
ドツトが発生することニする。リフレッシュ・メモリ１
１９へ書くべきデータは、データ発生回路１２２・の出
力信号１３６で決定される。このデータは、リフレッシ
ュ・メモリ１１９が各色に対応した複数ブレーンからな
る時は各色に対応したビットからなる複数ビットのデー
タとなり得るか、本例では簡単化のために色は無視して
リフレッシュメモＩＪ １１９ｆｌ輝１ｉのみを記憶す
る１ブレーンからなると考える。このときデータ？Ｒ１
３６は常に論理” １ ” を示しているものとする。
４と１１５の出力がアドレスとして供給されており、今
の場合第２図で示しｆｒ−（Ｘｏ 、Ｙｏ ）の位置
ドツトが発生することニする。リフレッシュ・メモリ１
１９へ書くべきデータは、データ発生回路１２２・の出
力信号１３６で決定される。このデータは、リフレッシ
ュ・メモリ１１９が各色に対応した複数ブレーンからな
る時は各色に対応したビットからなる複数ビットのデー
タとなり得るか、本例では簡単化のために色は無視して
リフレッシュメモＩＪ １１９ｆｌ輝１ｉのみを記憶す
る１ブレーンからなると考える。このときデータ？Ｒ１
３６は常に論理” １ ” を示しているものとする。
次にマイクロ命令３０２が制御記憶装置１］０から歴み
出されると、マイクロ命令アドレス生成回路１０９は条
件信号１３４が有効の場合はマイクロ命令３０３のアド
レスを発生し、信号１３４が無効の場合はマイクロ命令
３０８のアドレスを発生する。条件信号１３４は信号線
１３７と１３８のアンド信号であり比較回路１１６はレ
ジスタ１１２と１１４の内容が一致したときに信号１．
３４を有効とし、比較回路１１７はレジスタ１１３と１
１５の内容が一致したときに信号１３８を有効とする。
出されると、マイクロ命令アドレス生成回路１０９は条
件信号１３４が有効の場合はマイクロ命令３０３のアド
レスを発生し、信号１３４が無効の場合はマイクロ命令
３０８のアドレスを発生する。条件信号１３４は信号線
１３７と１３８のアンド信号であり比較回路１１６はレ
ジスタ１１２と１１４の内容が一致したときに信号１．
３４を有効とし、比較回路１１７はレジスタ１１３と１
１５の内容が一致したときに信号１３８を有効とする。
即ち本例で条件信号１３４が有効となるの１グアトレス
が（Ｘ８．Ｙ２ ）に遅したときである。したがって点
（Ｘｏ 、 Ｙｏ ）を発生する時点ではマイクロ命
令アドレス生成回路１０９ｉ’ｊ？Ｘのマイクロ命令の
アドレスとしてマイクロ命令３０３のアドレスを出力す
る。マイクロ命令ゝ３０３が読み出づｎるとデコーダ１
１１により制ａＭ！１４０ ’（ｉｌ”有効とする。制
御ａ１４０ｉｄカウンタ１１４をカウントアンプする。
が（Ｘ８．Ｙ２ ）に遅したときである。したがって点
（Ｘｏ 、 Ｙｏ ）を発生する時点ではマイクロ命
令アドレス生成回路１０９ｉ’ｊ？Ｘのマイクロ命令の
アドレスとしてマイクロ命令３０３のアドレスを出力す
る。マイクロ命令ゝ３０３が読み出づｎるとデコーダ１
１１により制ａＭ！１４０ ’（ｉｌ”有効とする。制
御ａ１４０ｉｄカウンタ１１４をカウントアンプする。
次にマイクロ命令３０４が読み出され、マイクロ命令ア
ドレス生成回路１０９は条件信号１３９が有効の場合は
次に読み出すべきマイクロ命令のアドレスとしてマイク
ロ命令３０５のアドレスを無効の場合マイクロ命令３０
７のアドレスを出力する。条件信号１３９はレジスタ１
０１の値が正の場合ＡＬＵ１０８により有効となる信号
であり、今の場合凡の値は１であるために次にマイクロ
命令３０５を読み出す。マイクロ命令３０５はカウンタ
１１５をカウントアツプする制御線１４２を有効にする
。
ドレス生成回路１０９は条件信号１３９が有効の場合は
次に読み出すべきマイクロ命令のアドレスとしてマイク
ロ命令３０５のアドレスを無効の場合マイクロ命令３０
７のアドレスを出力する。条件信号１３９はレジスタ１
０１の値が正の場合ＡＬＵ１０８により有効となる信号
であり、今の場合凡の値は１であるために次にマイクロ
命令３０５を読み出す。マイクロ命令３０５はカウンタ
１１５をカウントアツプする制御線１４２を有効にする
。
次にマイクロ命令３０６が読み出でれると、レジスタ１
０１とレジスタ１０２の値をＡＬＵＩ ０８にて加篇し
、結果をバス１３０を介してレジスタ１０１に格納する
ような制御信号を発生する。これらの制御信号は通常の
マイクロブロクラム制御方式による制御信号と同様であ
り第１図から省略しである。マイクロ命令３０７は条件
信号１３９が無効であったときに実行されるマイクロ命
令でレジスタ１０１とレジスタ１０２の値全加算してレ
ジスタ１０１に格納するマイクロ命令である。
０１とレジスタ１０２の値をＡＬＵＩ ０８にて加篇し
、結果をバス１３０を介してレジスタ１０１に格納する
ような制御信号を発生する。これらの制御信号は通常の
マイクロブロクラム制御方式による制御信号と同様であ
り第１図から省略しである。マイクロ命令３０７は条件
信号１３９が無効であったときに実行されるマイクロ命
令でレジスタ１０１とレジスタ１０２の値全加算してレ
ジスタ１０１に格納するマイクロ命令である。
マイクロ命令３０６または３０７．の実行後、アドレス
生成回路１０９は３０１のマイクロ命令を読み出すよう
に制御きれる。以上のマイクロ命令を条件信号１３４が
有効となるまで実行することにより第２図で示した（Ｘ
ｏ 、Ｙｏ ）、（Ｘ＋ −Ｙ＋ ） 、 （Ｘ２
、Ｙ＋ ン、（Ｘｓ 、Ｙ２ ）にト°ット
が発生され、ペルトルが発生することになる。
生成回路１０９は３０１のマイクロ命令を読み出すよう
に制御きれる。以上のマイクロ命令を条件信号１３４が
有効となるまで実行することにより第２図で示した（Ｘ
ｏ 、Ｙｏ ）、（Ｘ＋ −Ｙ＋ ） 、 （Ｘ２
、Ｙ＋ ン、（Ｘｓ 、Ｙ２ ）にト°ット
が発生され、ペルトルが発生することになる。
以上、説明してきたような従来の図形処理装置を用いた
ベクトル発生では、１ドッＨ，発生させるのに５〜６マ
イクロ命令を要するため、高速にベクトルを発生できな
いという欠点があった。
ベクトル発生では、１ドッＨ，発生させるのに５〜６マ
イクロ命令を要するため、高速にベクトルを発生できな
いという欠点があった。
本発明の目的は、以上述べたような欠点を解決し高速に
ベクトルを発生可能な図形処理装置を提供することにあ
る。
ベクトルを発生可能な図形処理装置を提供することにあ
る。
上記目的のため、本発明では判別式の値Ｒ１正の増分Ｐ
１負の増分Ｎｋ記憶するレジスタとΔＸ。
１負の増分Ｎｋ記憶するレジスタとΔＸ。
ΔＹ、ΔＸとΔＹの大小関係を記憶するフリップフロッ
プを設け、これらフリップ・７０ツブの値によりリフレ
ッシュ・メモリのアドレスカウンタをカウント・アップ
或いはダウンし、更に判別式の値Ｒ，ヲ更新するための
制御回路をもたせることにより高速にベクトルを発生す
ることを可能とした。更に、上記各レジスタ、フリップ
フロップ類を２段構成とすることにより、ベクトルを発
生している間にも、次のベクトル発生のためのデータを
罰もって準備することを可能とした。
プを設け、これらフリップ・７０ツブの値によりリフレ
ッシュ・メモリのアドレスカウンタをカウント・アップ
或いはダウンし、更に判別式の値Ｒ，ヲ更新するための
制御回路をもたせることにより高速にベクトルを発生す
ることを可能とした。更に、上記各レジスタ、フリップ
フロップ類を２段構成とすることにより、ベクトルを発
生している間にも、次のベクトル発生のためのデータを
罰もって準備することを可能とした。
以下、本発明の実施例を、第４図、第５図、第６図、第
７図を用いて睦明する。第４図に、本発明による図形処
理装置を示したもので、第４図に２いて、第１図と同じ
番号のものは同じものを示す。５００が本発明によるベ
クトル発生回路である。また、４１４，４１５は発生１
“べきベクトルの始点座標Ｘｓ、Ｙｓがそれぞれセット
されるカウンタで、４１２，４１３はこのベクトルの終
点座標ＸＥ、ＹＥがそれぞれセットされるレジスタであ
る。第５図に、ベクトル発生回路５００の詳細を示した
。５０１，５３１は正の増分Ｐを記憶するレジスタ、５
０２，５３２に負の増分Ｎ−ｅ記憶するレジスタ、５０
３（ｒ′ｓ、マルチプレクサ、５０４は加算器、５０５
はマルチプレクサ、５０６゜５３６（１″！：判別式Ｒ
，の値を保持するレジスタ、５０７はインバータ、５０
８はΔＸの符号を言？憧するフリップ・フロップ、５０
９ｉｄΔＹの符号を記憶するフリップ・フロップ、５１
０はΔＸ−ΔＹの符１−記憶するフリップ拳フロップ、
５１．１ 〜５１３に各々５０８〜５１０の内容を保持
するフリップフロップ、５１４．５１５１−ｆｆオア・
ゲート、５１６〜５１９はナンドｅゲート、５２０はベ
クトル発生回路の実行中を示すフリップ・フロップであ
る。本発明による実施例を詐明するために、第２図を再
度用いて（Ｘｏ 、 Ｙｏ ）から（Ｘ、。
７図を用いて睦明する。第４図に、本発明による図形処
理装置を示したもので、第４図に２いて、第１図と同じ
番号のものは同じものを示す。５００が本発明によるベ
クトル発生回路である。また、４１４，４１５は発生１
“べきベクトルの始点座標Ｘｓ、Ｙｓがそれぞれセット
されるカウンタで、４１２，４１３はこのベクトルの終
点座標ＸＥ、ＹＥがそれぞれセットされるレジスタであ
る。第５図に、ベクトル発生回路５００の詳細を示した
。５０１，５３１は正の増分Ｐを記憶するレジスタ、５
０２，５３２に負の増分Ｎ−ｅ記憶するレジスタ、５０
３（ｒ′ｓ、マルチプレクサ、５０４は加算器、５０５
はマルチプレクサ、５０６゜５３６（１″！：判別式Ｒ
，の値を保持するレジスタ、５０７はインバータ、５０
８はΔＸの符号を言？憧するフリップ・フロップ、５０
９ｉｄΔＹの符号を記憶するフリップ・フロップ、５１
０はΔＸ−ΔＹの符１−記憶するフリップ拳フロップ、
５１．１ 〜５１３に各々５０８〜５１０の内容を保持
するフリップフロップ、５１４．５１５１−ｆｆオア・
ゲート、５１６〜５１９はナンドｅゲート、５２０はベ
クトル発生回路の実行中を示すフリップ・フロップであ
る。本発明による実施例を詐明するために、第２図を再
度用いて（Ｘｏ 、 Ｙｏ ）から（Ｘ、。
Ｙｔ）に到る捷でのベクトルを発生する場合について説
明する。レジスタ１０１〜１０３内の判別式の値Ｒ１正
の増分′Ｐ１負の増分Ｎはそれぞれレジスタ５０６，５
０１，５０２にあらかじめ設定されているものとする。
明する。レジスタ１０１〜１０３内の判別式の値Ｒ１正
の増分′Ｐ１負の増分Ｎはそれぞれレジスタ５０６，５
０１，５０２にあらかじめ設定されているものとする。
またカウンタ４１４゜４１５には始点ｘ、、ＹＯが、レ
ジスタ４１２゜４１３には終点Ｘ３．Ｙ、が設定さｆて
いる。また、フリップ・フロップ５０８にはΔＸの符号
、フリップ・フロップ５０９ににΔＹの符号、フリップ
・フロップ５１０にはΔＸ−ΔＹの符号が設足さｎてい
る。０が正符号、１が負符号であり、今の場合、ΔＸ、
ΔＹ、ΔＸ−ΔＹはそれぞｆ１３゜２．１である。した
がって、今の場合フリップ・フロップ５０８，５０９，
５１０は全て論理６０”に設定されている。また、第６
図は第４図中の記憶装置１１０に格納場れるマイクロプ
ログラムのうち、ベクトル全発生する部分だけを抜き出
したものであり、この図に従って説明する。先ず、第６
凶中、マイクロ命令６０１が制御記憶１１０から読み出
されると、テコーダ１１１により制御約４０１全有効と
する。制御線４０１の信号に応答して第７図にも示した
ようにフリップ−フロップ５２０はセット状態になると
ともにフリップ−フロップ５１１〜５１３はそｎぞれフ
リップ・フロップ５０８〜５１０の値をセットする。さ
らに、レジスタ５３１，５３２は信号４０１に応答して
、レジスタ５０１，５０２の出力をそれぞれ記憶する。
ジスタ４１２゜４１３には終点Ｘ３．Ｙ、が設定さｆて
いる。また、フリップ・フロップ５０８にはΔＸの符号
、フリップ・フロップ５０９ににΔＹの符号、フリップ
・フロップ５１０にはΔＸ−ΔＹの符号が設足さｎてい
る。０が正符号、１が負符号であり、今の場合、ΔＸ、
ΔＹ、ΔＸ−ΔＹはそれぞｆ１３゜２．１である。した
がって、今の場合フリップ・フロップ５０８，５０９，
５１０は全て論理６０”に設定されている。また、第６
図は第４図中の記憶装置１１０に格納場れるマイクロプ
ログラムのうち、ベクトル全発生する部分だけを抜き出
したものであり、この図に従って説明する。先ず、第６
凶中、マイクロ命令６０１が制御記憶１１０から読み出
されると、テコーダ１１１により制御約４０１全有効と
する。制御線４０１の信号に応答して第７図にも示した
ようにフリップ−フロップ５２０はセット状態になると
ともにフリップ−フロップ５１１〜５１３はそｎぞれフ
リップ・フロップ５０８〜５１０の値をセットする。さ
らに、レジスタ５３１，５３２は信号４０１に応答して
、レジスタ５０１，５０２の出力をそれぞれ記憶する。
さらにレジスタ５３６は信号４０１に応答してマルチプ
レクサ５０５の出力をセットする。マルチプレクサ５０
５は信号４０２が０か１かによりレジスタ５０６又は紳
５２４を選択するように構成されている。信号４０１の
立上カリ時には信号４０２にまたＯであるので、このと
きにはマルチプレクサ５０５はレジスタ５０６を選択し
ている。したがって、レジスタ５３６は信号４０１に応
答してレジスタ５０６内の値Ｒ’にセットすることに々
る。即ち、今の場合フリップ・フロップ５１１〜５１３
の値は論理ｕＯ”となｐｌ レジスタ１１２，１１３，
１１４，１１５にはＸｏ。
レクサ５０５の出力をセットする。マルチプレクサ５０
５は信号４０２が０か１かによりレジスタ５０６又は紳
５２４を選択するように構成されている。信号４０１の
立上カリ時には信号４０２にまたＯであるので、このと
きにはマルチプレクサ５０５はレジスタ５０６を選択し
ている。したがって、レジスタ５３６は信号４０１に応
答してレジスタ５０６内の値Ｒ’にセットすることに々
る。即ち、今の場合フリップ・フロップ５１１〜５１３
の値は論理ｕＯ”となｐｌ レジスタ１１２，１１３，
１１４，１１５にはＸｏ。
Ｙｏ 、Ｘ−、Ｙ２の値がセットされ、レジスタ５３１
．５３２，５３６には−２，４の値がセットされる。フ
リップ・フロップ５２０がセットされると信号線４０２
が有効となる。信号＠４０２は、タイミング信号発生回
路１２０の出力タイミンク信号１３５とアンド・ゲート
１２１でゲートてれリフレッシュメモリ１１９へのライ
ト信号１３３に印加源れるタイミングパルスＴｉｔ生ず
る。この時、リフレッシュメモリ１１９にはカウンタ１
１４と１１５の出力がアドレスとして供給さｎており、
今の場合、このアドレスはＸ。。
．５３２，５３６には−２，４の値がセットされる。フ
リップ・フロップ５２０がセットされると信号線４０２
が有効となる。信号＠４０２は、タイミング信号発生回
路１２０の出力タイミンク信号１３５とアンド・ゲート
１２１でゲートてれリフレッシュメモリ１１９へのライ
ト信号１３３に印加源れるタイミングパルスＴｉｔ生ず
る。この時、リフレッシュメモリ１１９にはカウンタ１
１４と１１５の出力がアドレスとして供給さｎており、
今の場合、このアドレスはＸ。。
Ｙｏであり、第７図中Ｔ１のタイミングでリフレッシュ
メモリ１１９のこのアドレス位置に６１”が薔き込まｎ
る。マルチプレクサ５０３は、制御ｉ ５２７７５；論
理″０”の場合には、ａ５２１を選択し、論理パ１”の
場合には線５２２を選択して線５２３に接続するもので
ある。制御線５２７はレジスタ５３６の符号ピット部に
接続されており、レジスタ５３６の頭が零又は正の場合
には論理“０″、負の場合には論理°“１″となる。前
述の書込み信号１３３はレジスタ５３６にも供給されて
おり、このパルスＴ１の立上がり時には信号４０２ ｉ
ｉすでに１となっている、ので、マルチプレクサ５０５
は＠５２１−選択している。一方この時には、レジスタ
５３６には＋１がセントされているので信号５２７はパ
０”である。したがってマルチプレクサ５０３はａ５２
１ｗ＝択している状態にあり、その出力は−２に等しい
。したがって加算器５０４はこの出力−２とレジスタ５
３６の出力１により−１を出力している。したかつて、
書込みパルスＴ１の立上がシ時には、マルチプレクサ５
０５ｉｄｌ’に出力している。
メモリ１１９のこのアドレス位置に６１”が薔き込まｎ
る。マルチプレクサ５０３は、制御ｉ ５２７７５；論
理″０”の場合には、ａ５２１を選択し、論理パ１”の
場合には線５２２を選択して線５２３に接続するもので
ある。制御線５２７はレジスタ５３６の符号ピット部に
接続されており、レジスタ５３６の頭が零又は正の場合
には論理“０″、負の場合には論理°“１″となる。前
述の書込み信号１３３はレジスタ５３６にも供給されて
おり、このパルスＴ１の立上がり時には信号４０２ ｉ
ｉすでに１となっている、ので、マルチプレクサ５０５
は＠５２１−選択している。一方この時には、レジスタ
５３６には＋１がセントされているので信号５２７はパ
０”である。したがってマルチプレクサ５０３はａ５２
１ｗ＝択している状態にあり、その出力は−２に等しい
。したがって加算器５０４はこの出力−２とレジスタ５
３６の出力１により−１を出力している。したかつて、
書込みパルスＴ１の立上がシ時には、マルチプレクサ５
０５ｉｄｌ’に出力している。
結局、第７図にも示したようにライト・パルスＴ１によ
り新しくレジスタ５０６にこの値−１が設定されること
になる。
り新しくレジスタ５０６にこの値−１が設定されること
になる。
一方書込み信号１３３はナントゲート５１６〜５１９に
も供給烙れている。これらの・ゲートはオ７ゲ−）５１
４，５１５’ｒ介してフリップ・フロップ５１１〜５１
３に接続されている。すなわちオアゲート５１４は、フ
リップ・フロップ５１３の反転出力とレジスタ５３６内
の値Ｒの符号ビットの、インバータ５０７による反転信
号が入力さ１１ れている。したがって、オアゲート５１４はΔＸ１１ 一ΔＹ′２０又ｉＲ≧０のときに１を出力する。オーア
ゲート５１５は、インバータ５０７の出力とフリップ・
フロップ５１３の非反転出力とが入力されている。した
がって、オアゲート５１５はΔＸ−ΔＹ〈０又１．−ｆ
ｆＲ≧Ｏのときに１を出力する。ナントゲート５１６は
オアゲート５１４の出力と、フリップフロップ５１１の
反転出力と書き込みパルス１３３が入力されている。し
たかつて、アンドゲート５１６の出力４０６が書込みパ
ルス１３３に応答して０となるのは、ΔＸ≧０かつ、Δ
Ｘ−ΔＹ≧０又１ｌ−１Ｒ≧０のときである。ナントゲ
ート５１７は、ナントゲート５１６と異なり、フリップ
・フロップ５１１の非反転出力が入力される。
も供給烙れている。これらの・ゲートはオ７ゲ−）５１
４，５１５’ｒ介してフリップ・フロップ５１１〜５１
３に接続されている。すなわちオアゲート５１４は、フ
リップ・フロップ５１３の反転出力とレジスタ５３６内
の値Ｒの符号ビットの、インバータ５０７による反転信
号が入力さ１１ れている。したがって、オアゲート５１４はΔＸ１１ 一ΔＹ′２０又ｉＲ≧０のときに１を出力する。オーア
ゲート５１５は、インバータ５０７の出力とフリップ・
フロップ５１３の非反転出力とが入力されている。した
がって、オアゲート５１５はΔＸ−ΔＹ〈０又１．−ｆ
ｆＲ≧Ｏのときに１を出力する。ナントゲート５１６は
オアゲート５１４の出力と、フリップフロップ５１１の
反転出力と書き込みパルス１３３が入力されている。し
たかつて、アンドゲート５１６の出力４０６が書込みパ
ルス１３３に応答して０となるのは、ΔＸ≧０かつ、Δ
Ｘ−ΔＹ≧０又１ｌ−１Ｒ≧０のときである。ナントゲ
ート５１７は、ナントゲート５１６と異なり、フリップ
・フロップ５１１の非反転出力が入力される。
したがって、書込みパルス１３３に応答してナントゲー
ト５１７の出力４０７が０となるのは、ＪＸく０かつΔ
Ｘ−ΔＹ＞又はＲ〉０ときである。
ト５１７の出力４０７が０となるのは、ＪＸく０かつΔ
Ｘ−ΔＹ＞又はＲ〉０ときである。
ナンドゲー）５１８ｕフリツプ５１２の反転出力とオア
ゲート５１５の出力とが入力される。したがって、その
出力４０８が書込みパルス１３３に応答して０となるの
は、ΔＹ＜０かつ、ΔＸ−ΔＹ＜Ｏ又ｆｌＲ，） Ｏの
ときである。ナントゲート５１９は、フリップフロップ
５１２の非反転出力が入力されている点で、ナントゲー
ト５１８と異なる。したがって、書込みパルス１３３が
入力されだとき、その出力４０９がＯとなるのに、ΔＹ
〈０かつ、ＪＸ−、Δｙ＜ｏｘｌｑ、ｌ’ｌ、）（１）
ときである。アントゲート５１７，５１１１．アドレス
をカウントダウンする（例えば第２図でＰｇからＰｓに
ベクトルを発生する場合）に有効と々るゲートであり、
今の例では常に論理″″０”となる。
ゲート５１５の出力とが入力される。したがって、その
出力４０８が書込みパルス１３３に応答して０となるの
は、ΔＹ＜０かつ、ΔＸ−ΔＹ＜Ｏ又ｆｌＲ，） Ｏの
ときである。ナントゲート５１９は、フリップフロップ
５１２の非反転出力が入力されている点で、ナントゲー
ト５１８と異なる。したがって、書込みパルス１３３が
入力されだとき、その出力４０９がＯとなるのに、ΔＹ
〈０かつ、ＪＸ−、Δｙ＜ｏｘｌｑ、ｌ’ｌ、）（１）
ときである。アントゲート５１７，５１１１．アドレス
をカウントダウンする（例えば第２図でＰｇからＰｓに
ベクトルを発生する場合）に有効と々るゲートであり、
今の例では常に論理″″０”となる。
すでに述べたように今の例ではΔＸ、ΔＹ、ΔＸ−ΔＹ
はいずれも正であり、一方、１３３に与えられた誉込み
パルスがＴ１が前述のように発生された時点ではレジス
タ５３６には、１が書込まれていた。したがって、ゲー
ト５１６とゲート５１８が有効になり、信号４０６と４
０８が０になる。
はいずれも正であり、一方、１３３に与えられた誉込み
パルスがＴ１が前述のように発生された時点ではレジス
タ５３６には、１が書込まれていた。したがって、ゲー
ト５１６とゲート５１８が有効になり、信号４０６と４
０８が０になる。
信号４０６と４０７はアドレスカウンタ１１４に、信号
４０８と４０９はアドレスカウンタ１１５に入力されて
おり、信号４０６と４０８はそれらが論理″′０”から
１”に変ったときにカウントア１１４．１１５にそれぞ
れカウントアツプを実行゛させ、信号４０７と４０９は
それらが″０”から１１”に変ったときにそれぞれのカ
ウンタにカウント・ダウンヲ実行芒せる。今の場合リフ
レッシユ・メモリ１１９に曹き込み全終了した時点、即
ち信号１３３が”１”から’Ｏ”Ｋ変ったときに信号４
０６と４０８が０から１に変わるので、アドレスカウン
タ１１４と１１５の内容はＸｌ 。
４０８と４０９はアドレスカウンタ１１５に入力されて
おり、信号４０６と４０８はそれらが論理″′０”から
１”に変ったときにカウントア１１４．１１５にそれぞ
れカウントアツプを実行゛させ、信号４０７と４０９は
それらが″０”から１１”に変ったときにそれぞれのカ
ウンタにカウント・ダウンヲ実行芒せる。今の場合リフ
レッシユ・メモリ１１９に曹き込み全終了した時点、即
ち信号１３３が”１”から’Ｏ”Ｋ変ったときに信号４
０６と４０８が０から１に変わるので、アドレスカウン
タ１１４と１１５の内容はＸｌ 。
Ｙ、を示すことになる。甘だ、この時点でに比較回路１
１６，１１７の出力はいずれも０なので、アンドゲート
１１８７）・ら出力される信号１３４は有効となってお
らずフリップ番フロップ５２０は以前としてセット状態
に力っているため、次の出力タイミング信号１３５が発
生すると、第７ｆｆｉ中に示したＴ２の書き込みパルス
によりリフレッシュメモリ１１９のアドレス（Ｘ、、Ｙ
ｌ ）に１が書込着れる。この曹き込み信号１３３が
１１Ｈになったとき、レジスタ５３６の値は−１を示し
ており、ゲート４０６のみが有効と々す、アドレスカウ
ンタ１１４，１１５の内容（’ＬＸ２．Ｙ、 を示すこ
とＫなる。また、これと同晧にマルチプレクサ５０３に
レジスタ５３６の情が負で罎）るため５２２の鞄を通釈
しており５３６には新しい値３がセットてれる。更に次
の書き込みパルスＴ３が信号！ｊｉ１１３５に印加され
ると、リフレッシュメモリ１１９のアドレス（Ｘ２ 、
Ｙ＋ ）に１が書き込１れ、この省き込みが終了した
時にレジスタ５３６は１になり、信号侍４０６，４０８
か１０″から′１″に変ったときにアドレスカウンタ１
１４゜１１５がカウントアツプ場ｆてｘ、、ｙ２を示す
ことになる。（Ｘ、、Ｙ２ ）にドツトを発生し終ると
、フリップ・フロップ５２０ば、信号線５３１によシリ
セット状態とされる。この状態は信号線４０２を通して
マイクロ命令アドレス作成回路１０９に通知てれる。こ
こで、以上散開してきたドツト発生を行なっている間に
も、制御記憶１１０からは第６図６０２〜６１２で示て
れたマイクロプログラムの処理はドツト発生と時間的に
並行して実行されている。即ち６０２で示したマイクロ
命令は次に発生すべきベクトルのΔＸの符号を７リツブ
ーフロツブ５０８にセットするために、レジスタ１０６
からレジスタ１０４を減算するようにＡＩ、ｔＪ １０
８に制御信号４２０を発生し、また符号５４２をフリッ
プ・フロップ５０８にセットするための制御信号４２１
を発生する。またマイクロ命令６０３はΔＹの符号を、
マイクロ命令６０４はΔＸ−ΔＹの符号を各７リツブ・
フロップ５０９，５１０にセットするために、ＡＬＵ１
０８にジ１ｊ御信号群４２０を発生し、各々の符号５４
２をフリップ・フロップ５０９，５１０にセットするた
めの制御信号４２２，４２３を発生する。同様に６０５
〜６１１のマイクロ命令は各々、Ｐ、Ｎ、ＩＲ，Ｘｓ
、Ｙｓ 、 Ｘｔ 、Ｙｚの値をレジスタ５０１，５０
２，５０６，４１４，４１５゜４１２．４１３にセット
するために、レジスタ１０１．１０２，１０３，１０４
，１０５゜１０６．１０７の値を母線１３０にスルーさ
せるよう力信号線群４２０を発生し、′−！たセットの
ための制御信号４２４，４２５，４２６，４２７゜４２
８．４２９を発生する。また、マイクロ命令６１２は条
件信号４０２が有効のとき・′クマイクロ命令６１３’
（ｉ？、無効のときはマイクロ命令６１２゛を次に読み
出すようマイクロ命令アドレス生成回路１０９を制御す
る。即ち、ドツト発生が終了した場合に条件信号４０２
が有効となり６１３で示さ詐るマイクロ命令（Ｃ制ａが
移り仄の処理を実行可能となる。
１６，１１７の出力はいずれも０なので、アンドゲート
１１８７）・ら出力される信号１３４は有効となってお
らずフリップ番フロップ５２０は以前としてセット状態
に力っているため、次の出力タイミング信号１３５が発
生すると、第７ｆｆｉ中に示したＴ２の書き込みパルス
によりリフレッシュメモリ１１９のアドレス（Ｘ、、Ｙ
ｌ ）に１が書込着れる。この曹き込み信号１３３が
１１Ｈになったとき、レジスタ５３６の値は−１を示し
ており、ゲート４０６のみが有効と々す、アドレスカウ
ンタ１１４，１１５の内容（’ＬＸ２．Ｙ、 を示すこ
とＫなる。また、これと同晧にマルチプレクサ５０３に
レジスタ５３６の情が負で罎）るため５２２の鞄を通釈
しており５３６には新しい値３がセットてれる。更に次
の書き込みパルスＴ３が信号！ｊｉ１１３５に印加され
ると、リフレッシュメモリ１１９のアドレス（Ｘ２ 、
Ｙ＋ ）に１が書き込１れ、この省き込みが終了した
時にレジスタ５３６は１になり、信号侍４０６，４０８
か１０″から′１″に変ったときにアドレスカウンタ１
１４゜１１５がカウントアツプ場ｆてｘ、、ｙ２を示す
ことになる。（Ｘ、、Ｙ２ ）にドツトを発生し終ると
、フリップ・フロップ５２０ば、信号線５３１によシリ
セット状態とされる。この状態は信号線４０２を通して
マイクロ命令アドレス作成回路１０９に通知てれる。こ
こで、以上散開してきたドツト発生を行なっている間に
も、制御記憶１１０からは第６図６０２〜６１２で示て
れたマイクロプログラムの処理はドツト発生と時間的に
並行して実行されている。即ち６０２で示したマイクロ
命令は次に発生すべきベクトルのΔＸの符号を７リツブ
ーフロツブ５０８にセットするために、レジスタ１０６
からレジスタ１０４を減算するようにＡＩ、ｔＪ １０
８に制御信号４２０を発生し、また符号５４２をフリッ
プ・フロップ５０８にセットするための制御信号４２１
を発生する。またマイクロ命令６０３はΔＹの符号を、
マイクロ命令６０４はΔＸ−ΔＹの符号を各７リツブ・
フロップ５０９，５１０にセットするために、ＡＬＵ１
０８にジ１ｊ御信号群４２０を発生し、各々の符号５４
２をフリップ・フロップ５０９，５１０にセットするた
めの制御信号４２２，４２３を発生する。同様に６０５
〜６１１のマイクロ命令は各々、Ｐ、Ｎ、ＩＲ，Ｘｓ
、Ｙｓ 、 Ｘｔ 、Ｙｚの値をレジスタ５０１，５０
２，５０６，４１４，４１５゜４１２．４１３にセット
するために、レジスタ１０１．１０２，１０３，１０４
，１０５゜１０６．１０７の値を母線１３０にスルーさ
せるよう力信号線群４２０を発生し、′−！たセットの
ための制御信号４２４，４２５，４２６，４２７゜４２
８．４２９を発生する。また、マイクロ命令６１２は条
件信号４０２が有効のとき・′クマイクロ命令６１３’
（ｉ？、無効のときはマイクロ命令６１２゛を次に読み
出すようマイクロ命令アドレス生成回路１０９を制御す
る。即ち、ドツト発生が終了した場合に条件信号４０２
が有効となり６１３で示さ詐るマイクロ命令（Ｃ制ａが
移り仄の処理を実行可能となる。
以上のようにしてベクトル発生中でも次のベクトルのた
めの漁４７Ｎを実行できる。本実施例でにレジスタ構成
が２段の場合について説明したが、レジスタ４１２，４
１３，４１４，４１５，５０１゜５０２．５０６ｉ持た
ず、フリップ・フロップ５０８．５０９，５１０に持−
ｆｃない場合でも従来の図形処理装置に比べ高速にベク
トルを発生することは可能であり、本発明の目的は連成
され得る。
めの漁４７Ｎを実行できる。本実施例でにレジスタ構成
が２段の場合について説明したが、レジスタ４１２，４
１３，４１４，４１５，５０１゜５０２．５０６ｉ持た
ず、フリップ・フロップ５０８．５０９，５１０に持−
ｆｃない場合でも従来の図形処理装置に比べ高速にベク
トルを発生することは可能であり、本発明の目的は連成
され得る。
以上、説明してきたように、本発明によれば１マイクロ
命令実行時間と同じ速度でドツトを発生することが可能
となり、従来の装置と比較して５〜６倍高速にベクトル
を発生することができる。
命令実行時間と同じ速度でドツトを発生することが可能
となり、従来の装置と比較して５〜６倍高速にベクトル
を発生することができる。
更に、ベクトルを発生している間にも、マイクロプログ
ラム制御装置が自由に処理を行なえるため、次のベクト
ルを発生濱せる時に必要となる初期値の設定を行なえる
ことから更に島速化が可能となるという効果がある。
ラム制御装置が自由に処理を行なえるため、次のベクト
ルを発生濱せる時に必要となる初期値の設定を行なえる
ことから更に島速化が可能となるという効果がある。
【図面の簡単な説明】
第１図はイ疋来の図形処理装置を示した図、第２図に発
生芒せるベクトルの例？示した図、第３図は従来のドツ
ト発生のためのマイクロ７０グラムフローヲ示した図、
第４図は本発明によるベクトル発生回路を含んだ図形処
理装置全示した図、第５図は本発明によるベクトル発生
回路を示した図、第６図は本発明によるベクトル発生回
路を起動するためのマイクロプログラムの例を示した図
、第７図はベクトル発生のタイミング・チャートを示し
た図である。 ５０１・・・正の増分全保持するレジスタ、５０２・・
・負の増分を保持するレジスタ、５０４・・・加算器、
５０６・・・判別式の値を保持するレジスタ、５１１・
・ΔＸの符号を保持するフリップ・フロップ、５１２・
・・ΔＹの符号を保持するフリップ・フロップ、５１３
・・・ΔＸ−ΔＹの符号を保持するフリップ・フロップ
、５２０・・・ベクトル発生回路の実行状Ｂｙ示すフリ
ップ・フロップ。 代理人 弁理士 薄田利幸７Ｔ ｖｌ ｌ（’］ 第 ２ 図 ￥１３ ｌ χ ４ 目 ％５［７１ ！３０ 笥 ６ 口 第１頁の続き ０発 明 者 米山貢 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 青島利久 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 梅沢清 尾張旭市晴丘町池上１番地株式 ％式％
生芒せるベクトルの例？示した図、第３図は従来のドツ
ト発生のためのマイクロ７０グラムフローヲ示した図、
第４図は本発明によるベクトル発生回路を含んだ図形処
理装置全示した図、第５図は本発明によるベクトル発生
回路を示した図、第６図は本発明によるベクトル発生回
路を起動するためのマイクロプログラムの例を示した図
、第７図はベクトル発生のタイミング・チャートを示し
た図である。 ５０１・・・正の増分全保持するレジスタ、５０２・・
・負の増分を保持するレジスタ、５０４・・・加算器、
５０６・・・判別式の値を保持するレジスタ、５１１・
・ΔＸの符号を保持するフリップ・フロップ、５１２・
・・ΔＹの符号を保持するフリップ・フロップ、５１３
・・・ΔＸ−ΔＹの符号を保持するフリップ・フロップ
、５２０・・・ベクトル発生回路の実行状Ｂｙ示すフリ
ップ・フロップ。 代理人 弁理士 薄田利幸７Ｔ ｖｌ ｌ（’］ 第 ２ 図 ￥１３ ｌ χ ４ 目 ％５［７１ ！３０ 笥 ６ 口 第１頁の続き ０発 明 者 米山貢 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 青島利久 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 梅沢清 尾張旭市晴丘町池上１番地株式 ％式％
Claims (1)
- 【特許請求の範囲】 １゜ベクトルを記憶する記憶装置と、該記憶装置の記憶
場所を示すアドレス・カウンタと該記憶装置に情報を格
納するための制御信号を発生させるためのマイクロプロ
グラム制御回路と、該マイクロプログラムを貯蔵するた
めの制御記憶装置とを待ちベクトルを発生宴せる図形処
理装置において、マイクロプログラムの制御によシセッ
トされ得るベクトルの方向を保持する第１のフリップ・
７０ツブと、ベクトルの増分を保持する第１のレジスタ
と、ベクトルの判別式を保持する第１のレジスタと、判
別式の符号とベクトルの方向を保持するクリップ・７０
ツブの値によりアドレス・カウンタのカウントアツプ・
ダウンを制御する回路と、該制御回路の実行中？表示す
るフリップ・フロップを設けたこと′（ｉ−特徴とする
図形処理装置。 ２、上記１項で示した図形処理装置において、ベクトル
の方向を示す第１のフリップ・フロップの入力がマイク
ロプログラムの制御によりセットされ得る第２の７リツ
プ・フロップの出力と接続されており、ベクトルの増分
を保持する第１のレジスタの入力が、マイクロプログラ
ムの制御によりセットさｔ得る第２のレジスタの出力と
接続てれてお９、ベクトルの判別式を保持する第１のレ
ジスタの入力が、マイクロプログラムの制御によりセッ
トされ得る第２のレジスタの出力と接続されており、ア
ドレスカウンタの入力がマイクロプログラムによりセッ
トされ得る第２のアドレスカウンタの出力に接続爆れて
いることを特徴とする図形処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087946A JPS58205276A (ja) | 1982-05-26 | 1982-05-26 | 図形処理装置 |
| US06/497,575 US4580236A (en) | 1982-05-26 | 1983-05-24 | Graphic display apparatus with a vector generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087946A JPS58205276A (ja) | 1982-05-26 | 1982-05-26 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205276A true JPS58205276A (ja) | 1983-11-30 |
| JPH0570187B2 JPH0570187B2 (ja) | 1993-10-04 |
Family
ID=13929051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57087946A Granted JPS58205276A (ja) | 1982-05-26 | 1982-05-26 | 図形処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4580236A (ja) |
| JP (1) | JPS58205276A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4730261A (en) * | 1983-10-25 | 1988-03-08 | Ramtek Corporation | Solids modelling generator |
| US4692880A (en) * | 1985-11-15 | 1987-09-08 | General Electric Company | Memory efficient cell texturing for advanced video object generator |
| US4791595A (en) * | 1986-07-11 | 1988-12-13 | Tektronix, Inc. | Digital vector generation with velocity correction by tabulation of counter control signals |
| JPS6394623A (ja) * | 1986-10-09 | 1988-04-25 | Hitachi Ltd | 描画装置 |
| US4816814A (en) * | 1987-02-12 | 1989-03-28 | International Business Machines Corporation | Vector generator with direction independent drawing speed for all-point-addressable raster displays |
| US4808986A (en) * | 1987-02-12 | 1989-02-28 | International Business Machines Corporation | Graphics display system with memory array access |
| US4837563A (en) * | 1987-02-12 | 1989-06-06 | International Business Machine Corporation | Graphics display system function circuit |
| EP0305034B1 (en) * | 1987-07-30 | 1995-11-22 | Tektronix, Inc. | Method and apparatus for incremental computation of a linear function |
| US4951230A (en) * | 1987-10-26 | 1990-08-21 | Tektronix, Inc. | Method and apparatus for tiling an image |
| US5070466A (en) * | 1988-11-01 | 1991-12-03 | Honeywell Inc. | Digital vector generator apparatus for providing mathematically precise vectors and symmetrical patterns |
| US5422991A (en) * | 1992-09-22 | 1995-06-06 | International Business Machines Corporation | Parallel vector generator and triangle generator incorporating same |
| US5627956A (en) * | 1995-01-31 | 1997-05-06 | Compaq Computer Corporation | Run slice line draw engine with stretching capabilities |
| KR20160011015A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 어드레스 생성회로 및 이를 포함하는 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528139A (en) * | 1978-08-15 | 1980-02-28 | Nec Corp | Vector production circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906480A (en) * | 1973-02-23 | 1975-09-16 | Ibm | Digital television display system employing coded vector graphics |
| US3883728A (en) * | 1973-02-23 | 1975-05-13 | Ibm | Digital vector generator |
| US4163286A (en) * | 1977-11-14 | 1979-07-31 | The United States Of America As Represented By The Secretary Of The Navy | Digital plotting system for displaying straight line information |
| US4272808A (en) * | 1979-05-21 | 1981-06-09 | Sperry Corporation | Digital graphics generation system |
| US4491836A (en) * | 1980-02-29 | 1985-01-01 | Calma Company | Graphics display system and method including two-dimensional cache |
| SE423758B (sv) * | 1980-09-29 | 1982-05-24 | Asea Ab | Styrenhet for ett presentationsorgan |
-
1982
- 1982-05-26 JP JP57087946A patent/JPS58205276A/ja active Granted
-
1983
- 1983-05-24 US US06/497,575 patent/US4580236A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528139A (en) * | 1978-08-15 | 1980-02-28 | Nec Corp | Vector production circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4580236A (en) | 1986-04-01 |
| JPH0570187B2 (ja) | 1993-10-04 |
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