TW201604891A - 位址產生電路及具有該位址產生電路之記憶體裝置 - Google Patents

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Abstract

本發明係揭露一種位址產生電路包括一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份所獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址；一第三閂鎖單元，係適用於在該目標刷新週期之外的一週期期間中來閂鎖該第一閂鎖單元的部份反向之輸入位址；以及一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，以產生該加/減位址。

Description

位址產生電路及具有該位址產生電路之記憶體裝置
本專利文件係關於一位址產生電路以及具有該位址產生電路之一記憶體裝置。
本申請案主張的優先權為在2014年7月21日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0091900，在此併入其全部參考內容。
一記憶體裝置之一記憶胞，包括作為一開關的一電晶體以及用於儲存一電荷的一電容。根據儲存於該記憶體胞之電容中的電荷(即該電容之終端電壓)，資料可被決定成高(對應邏輯1)或是低(對應邏輯2)。
由於資料以電荷儲蓄於該電容中的方式來保存，以此原理下將不會有電力消耗。然而，由於儲存於該電容中之初始電荷，會因為一MOS電晶體的一PN接面或是類似者所產生的漏電流而遺失，進而可能使得資料遺失。為防止這樣的資料遺失，在該資料遺失之前，儲存於該記憶胞中的資料必須被讀取，以及根據該讀取資訊使該電容器必須被再充電。此種操作必須週期性地重複以保持該資料。如此的一再充電操作被稱為一刷新操作。
第1圖係為在一記憶體裝置中的一胞陣列之一部份的電路圖。 第1圖係為一示例性地示出，該胞陣列包括位元線BL與相鄰地設置的三字元線WLK-1,WLK及WLK+1。
於第1圖中之胞陣列中，與HIGH_ACT一起的WLK代表啟動數字或是啟動頻率為高的一字元線，以及WLK-1與WLK+1代表與該字元線WLK相鄰地配置的字元線。此外，CELL_K-1,CELL_K及CELL_K+1分別地代表與該等字元線WLK-1,WLK及WLK+1相耦合的記憶胞。該等記憶胞CELL_K-1,CELL_K及CELL_K+1分別地包括胞電晶體TR_K-1,TR_K及TR_K+1與胞電容CAP_K-1,CAP_K及CAP_K+1。
於第1圖中，當該字元線WLK被啟動或是被預充電(失能)時，由於該字元線WLK與該等字元線WLK-1及WLK+1之間的耦合，使得該等字元線WLK-1及WLK+1的電壓增加或是減少，從而影響儲存於該等胞電容CAP_K-1,CAP_K及CAP_K+1中的電荷。因此，當該字元線WLK頻繁地啟動-預充電或是頻繁地在該啟動狀態與該預充電狀態之間切換時，由於儲存於該等胞電容CAP_K-1及CAP_K+1的電荷之一改變，儲存於該等記憶胞CELL_K-1及CELL_K+1中的資料可能會損壞。
此外，因為該字元線在該啟動狀態與該預充電狀態之間切換所產生的電磁波，可能使電子流入至與相鄰之字元線相互耦合之記憶胞中胞電容中或是自與相鄰之字元線相互耦合之記憶胞的胞電容中離開，從而損壞該等記憶胞的資料。
各種實施例係關於能產生一位址的一位址產生電路，用以藉由閂鎖一位址而執行一目標刷新作業，以及具有該位址產生電路的一記憶體裝 置。
此外，各種實施例係關於具有減少用以產生一位址的閂鎖器數量之一位址產生電路，根據是否執行一冗餘操作，用以藉由維持或是更新一閂鎖位址的值來實行一目標刷新操作，以及具有該位址產生電路的一記憶體裝置。
於一實施例中，一位址產生電路可包括：一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份所獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址；一第三閂鎖單元，係適用於在該目標刷新週期之外的一週期期間中來閂鎖該第一閂鎖單元的部份反向之輸入位址；以及一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，以產生該加/減位址。
於一實施例中，一記憶體裝置可包括：一胞陣列，係包括複數字元線以及複數冗餘字元線；一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份所獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址；一第三閂鎖單元，係適用於在該目標刷新週期之外的一週期期間中，閂鎖該第一閂鎖單元的部份反向之輸入位址；一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，以產生該加/減位址；以及一控制單元，係適用於刷新對應一計算位址的一字元線或是一冗餘字元線，並且在該目標刷新週期期間中，適用於刷新對應該第二閂鎖單元中被閂鎖之位址與該第三閂鎖單元中被閂鎖之位址的一字元線或是 冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
於一實施例中，一記憶體裝置可包括：複數記憶庫，係各別包括複數字元線以及複數冗餘字元線；複數第一閂鎖單元，係各別適用於閂鎖一位址，該位址係藉由反向一對應記憶庫之一輸入位址的一部份所獲得；複數第二閂鎖單元，係各別適用於閂鎖對應之第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新操作期間的一第一刷新操作之後來閂鎖一加/減位址；複數第三閂鎖單元，係各別適用於在該目標刷新週期之外的一週期期間中，閂鎖對應之第一閂鎖單元的部份反向之輸入位址；一加法/減法單元，係適用於藉由在該目標刷新週期之一目標刷新操作期間，依序選擇該等第二閂鎖單元並且至或自被選擇之第二閂鎖單元的被閂鎖之位址加上或是減去一預定值，以產生該加/減位址；以及一控制單元，係適用於刷新於該等記憶庫中對應一計算位址的一字元線或是一冗餘字元線，並且適用於在該目標刷新週期期間，刷新於該等記憶庫中對應第二閂鎖單元的對應被閂鎖之位址與對應第三閂鎖單元的對應被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
於一實施例中，一位址產生電路可包括：一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份與對應該輸入位址的一冗餘控制訊號而獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址與該冗餘控制訊號，適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址，以及適用於當被閂鎖之冗餘控制訊號被致能時，維持部份反向之輸入位址；以及一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，以產生該加/減位址。
於一實施例中，一記憶體裝置可包括：一胞陣列，係包括複數字元線以及複數冗餘字元線；一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份與對應該輸入位址的一冗餘控制訊號而獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址與該冗餘控制訊號，適用於當該閂鎖冗餘控制訊號被失能時，在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址，以及適用於當被閂鎖之冗餘控制訊號致能時，維持部份反向之輸入位址；一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，而產生該加/減位址；以及一控制單元，係適用於刷新對應一計算位址的一字元線或是一冗餘字元線，並且適用於在該目標刷新週期期間中，刷新對應該第二閂鎖單元中被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
於一實施例中，一記憶體裝置可包括：複數記憶庫，係各別包括複數字元線以及複數冗餘字元線；複數第一閂鎖單元，係各別適用於閂鎖一位址，該位址係藉由反向一對應記憶庫之一輸入位址的一部份與一冗餘控制訊號而獲得，其中當對應該輸入位址的一字元線被取代時，致能該冗餘控制訊號；複數第二閂鎖單元，係各別適用於閂鎖對應之第一閂鎖單元的部份反向之輸入位址與該冗餘控制訊號，適用於當該冗餘控制訊號被失能時，在一目標刷新操作期間的一第一刷新操作之後來閂鎖一加/減位址，以及適用於當被閂鎖之冗餘控制訊號被致能時，維持部份反向之輸入位址；一加法/減法單元，係適用於藉由至或自該第二閂鎖單元中被閂鎖之位址加上或減去一預定值，而產生該加/減位址；以及一控制單元，係適用於刷新於該等記憶庫中對應一計算位址的一字元線或是一冗餘字元線，並且適用於在該目標刷新週期期間，刷新對應於該等 記憶庫中對應之第二閂鎖單元的被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
210‧‧‧閂鎖控制單元
220‧‧‧第一閂鎖單元
230‧‧‧第二閂鎖單元
240‧‧‧第三閂鎖單元
250‧‧‧加法/減法單元
310_0~310_N‧‧‧輸入單元
320_0~320_N‧‧‧閂鎖器
410_0~410_N‧‧‧第一輸入單元
420_0~420_N‧‧‧第二輸入單元
430_0~430_N‧‧‧閂鎖器
510_0~510_N‧‧‧輸入單元
520_0~520_N‧‧‧閂鎖器
610‧‧‧指令輸入單元
620‧‧‧位址輸入單元
630‧‧‧指令解碼器
640‧‧‧位址計算單元
650‧‧‧位址產生單元
660‧‧‧控制單元
670‧‧‧胞陣列
710‧‧‧刷新控制器
720‧‧‧目標刷新控制器
730‧‧‧啟動訊號產生器
740‧‧‧冗餘控制區段
741~744‧‧‧儲存區段
745‧‧‧控制訊號產生區段
750‧‧‧字元線控制區段
760‧‧‧第一選擇器
770‧‧‧第二選擇器
910‧‧‧閂鎖控制單元
920_0~920_L‧‧‧第一閂鎖單元
930_0~930_L‧‧‧第二閂鎖單元
940_0~940_L‧‧‧第三閂鎖單元
950‧‧‧選擇單元
960‧‧‧加法/減法單元
1010‧‧‧指令輸入單元
1020‧‧‧位址輸入單元
1030‧‧‧指令解碼器
1040‧‧‧位址計算單元
1050‧‧‧位址產生單元
1060‧‧‧控制單元
1070‧‧‧記憶庫位址解碼單元
1110‧‧‧刷新控制器
1120‧‧‧目標刷新控制器
1130‧‧‧記憶庫選擇器
1140_0~1140_L‧‧‧冗餘控制區段
1145_0~1145_L‧‧‧控制訊號產生區段
1150_0~1150_L‧‧‧字元線控制區段
1160_0~1160_L‧‧‧第一選擇器
1170_0~1170_L‧‧‧第二選擇器
1210‧‧‧閂鎖控制單元
1220‧‧‧第一閂鎖單元
1230‧‧‧第二閂鎖單元
1240‧‧‧加法/減法單元
1310,1410‧‧‧輸入單元
1320,1420‧‧‧閂鎖器
1510‧‧‧第一控制訊號產生器
1520‧‧‧第二控制訊號產生器
1530‧‧‧預更新訊號產生器
1540‧‧‧更新訊號產生器
1610‧‧‧指令輸入單元
1620‧‧‧位址輸入單元
1630‧‧‧指令解碼器
1640‧‧‧位址計算單元
1650‧‧‧位址產生單元
1660‧‧‧控制單元
1670‧‧‧胞陣列
1710‧‧‧刷新控制器
1720‧‧‧目標刷新控制器
1730‧‧‧啟動訊號產生器
1740‧‧‧冗餘控制區段
1750‧‧‧字元線控制區段
1760‧‧‧選擇器
1810‧‧‧閂鎖控制單元
1820_0~1820_L‧‧‧第一閂鎖單元
1830_0~1830_L‧‧‧閂鎖單元
1840‧‧‧選擇單元
1850‧‧‧加法/減法單元
1910‧‧‧第一控制訊號產生器
1920‧‧‧第二控制訊號產生器
1930‧‧‧預更新訊號產生器
1940‧‧‧更新訊號產生器
2010‧‧‧指令輸入單元
2020‧‧‧位址輸入單元
2030‧‧‧指令解碼器
2040‧‧‧位址計算單元
2050‧‧‧位址產生單元
2060‧‧‧控制單元
2070‧‧‧記憶庫位址解碼單元
2110‧‧‧刷新控制器
2120‧‧‧目標刷新控制器
2130‧‧‧記憶庫選擇器
2140_0~2140_L‧‧‧冗餘控制區段
2150_0~2150_L‧‧‧字元線控制區段
2160_0~2160_L‧‧‧選擇器
ACT‧‧‧啟動指令
ACT_INF‧‧‧啟動資訊
ADDs‧‧‧位址
ASA<0>~ASA<N>‧‧‧加/減位址
BA<0：P>‧‧‧記憶庫位址
BACT<0：L>‧‧‧記憶庫啟動訊號
BK0~BKL‧‧‧記憶庫
BL‧‧‧位元線
CAP_K-1,CAP_K,CAP_K+1‧‧‧胞電容
CELL_K-1,CELL_K,CELL_K+1‧‧‧記憶胞
CMDs‧‧‧指令
CTA<0：N>‧‧‧計算位址
IA<0：N>‧‧‧輸入位址
IA<0>~IA<N>‧‧‧輸入位址位元
IV1_0~IV1_N‧‧‧反向器
IV2_0~IV2_N‧‧‧反向器
IV3_0~IV3_N‧‧‧反向器
IV4_0~IV4_N‧‧‧反向器
LAT‧‧‧閂鎖訊號
LAT1<0：L>‧‧‧第一控制訊號
LAT2<0：L>‧‧‧第二控制訊號
LAT3<0：L>‧‧‧第三控制訊號
MC‧‧‧記憶胞
OUT1<0：N>‧‧‧第一輸出位址
OUT1_0<0：N>~OUT1_L<0：N>‧‧‧第一輸出位址
OUT2<0：N>‧‧‧第二輸出位址
OUT2_0<0：N>~OUT2_L<0：N>‧‧‧第二輸出位址
OUT3<0：N>‧‧‧第三輸出位址
OUT3_0<0：N>~OUT3_L<0：N>‧‧‧第三輸出位址
PRE‧‧‧預充電指令
RED0~RED3‧‧‧冗餘訊號
REDC,REDC1,REDC2‧‧‧冗餘控制訊號
REDC<0：L>‧‧‧冗餘控制訊號
REF‧‧‧刷新指令
REF1<0：L>‧‧‧第一刷新訊號
REF2<0：L>‧‧‧第二刷新訊號
RMC‧‧‧冗餘記憶胞
RWG0~RWG3‧‧‧冗餘字元線群組
RWL0~RWL7‧‧‧冗餘字元線
SA1<0：N>,SA2<0：N>‧‧‧位址
SEL<0：L>‧‧‧選擇訊號
SO<0：N>‧‧‧選擇第二輸出位址
TR‧‧‧目標刷新訊號
TR_K-1,TR_K,TR_K+1‧‧‧胞電晶體
UP<0：L>‧‧‧更新訊號
WLK-1,WLK,WLK+1‧‧‧字元線
WL0~WLM‧‧‧正常字元線
第1圖係為在一記憶體裝置中的一胞陣列之一部份的電路圖。
第2圖係為根據本發明一實施例之一位址產生電路的方塊圖。
第3圖係為第1圖中所示之一第一閂鎖單元的電路圖。
第4圖係為第1圖中所示之一第二閂鎖單元的電路圖。
第5圖係為第1圖中所示之一第三閂鎖單元的電路圖。
第6圖係為根據本發明一實施例之一記憶體裝置的方塊圖。
第7圖係為第6圖中所示之一控制單元的方塊圖。
第8圖係為第6圖中所示之一記憶體裝置之一操作的時序圖。
第9圖係為根據本發明一實施例之一位址產生電路的方塊圖。
第10圖係為根據本發明一實施例之一記憶體裝置的方塊圖。
第11圖係為第10圖中所示之一控制單元的方塊圖。
第12圖係為根據本發明一實施例之一位址產生電路的方塊圖。
第13圖係為第12圖中所示之一第一閂鎖單元的電路圖。
第14圖係為第12圖中所示之一第二閂鎖單元的電路圖。
第15圖係為第12圖中所示之一閂鎖控制單元的方塊圖。
第16圖係為根據本發明一實施例之一記憶體裝置的方塊圖。
第17圖係為第16圖中所示之一控制單元的方塊圖。
第18圖係為根據本發明一實施例之一位址產生電路的方塊圖。
第19圖係為第18圖中所示之一閂鎖控制單元的方塊圖。
第20圖係為根據本發明一實施例之一記憶體裝置的方塊圖。
第21圖係為第20圖中所示之一控制單元的方塊圖。
本發明之各種實施例將藉由參考圖式來於下文中更詳細的說明。然而，本發明之實施例可以用不同之形式來實現，並不應該被解釋為以此所述之實施例為限。而是提供該等實施例使得揭露更為完整，並向本發明所屬技術領域中具有通常知識者充分傳達本發明之範圍。在此揭露文件中，同樣的元件符號於本發明之各圖式及實施例中代表相同之部分。
第2圖係為根據本發明一實施例之一位址產生電路的一方塊圖。
參考第2圖，該位址產生電路可包括一閂鎖控制單元210、一第一閂鎖單元220、一第二閂鎖單元230、一第三閂鎖單元240與一加法/減法單元250。
該閂鎖控制單元210可產生訊號LAT1至LAT3以及UP，用以控制該第一閂鎖單元220至該第三閂鎖單元240。當一閂鎖訊號LAT被致能時，該閂鎖控制單元210可致能該第一控制訊號LAT1。該閂鎖控制單元210可維持該第二控制訊號LAT2與該第三控制訊號LAT3的致能，以及於一目標刷新訊號TR被致能的一週期中，該閂鎖控制單元210可失能該第二控制訊號LAT2與該第三控制訊號LAT3。於該目標刷新訊號TR致能時的週期中，該閂鎖控制單元210可在一第二刷新訊號REF2第一次被致能之後致能該更新訊號UP。
當該第一控制訊號LAT1被致能時，該第一閂鎖單元220可反向 一輸入位址IA<0：N>的一部份(例如，該輸入位址IA<0：N>的一最低有效位元(least significant bit,LSB))，閂鎖部份反向之輸入位址IA<0：N>，以及輸出被閂鎖之位址以作為一第一輸出位址OUT1<0：N>。例如，當該輸入位址IA<0：N>為「00000000000」，該第一閂鎖單元220可閂鎖並輸出「00000000001」。
在該第二控制訊號LAT2被致能的一週期中，該第二閂鎖單元230可接收該第一輸出位址OUT1<0：N>、閂鎖被接收之位址以及輸出被閂鎖之位址，以作為一第二輸出位址OUT2<0：N>。在該第二控制訊號LAT2被失能的一週期中，該第二閂鎖單元230可維持該閂鎖值而不接收該第一輸出位址OUT1<0：N>。當該更新訊號UP被致能時，該第二閂鎖單元230可接收並閂鎖自該加法/減法單元250所輸出的一加/減位址ASA<0：N>。
於該第三控制訊號LAT3被致能時的一週期中，該第三閂鎖單元240可接收該第一輸出位址OUT1<0：N>、閂鎖被接收之位址以及輸出被閂鎖之位址，以作為一第三輸出位址OUT3<0：N>。在該第三控制訊號LAT3被失能時的一週期中，該第三閂鎖單元240可維持該閂鎖值而不接收該第一輸出位址OUT1<0：N>。
該加法/減法單元250可接收該第二輸出位址OUT2<0：N>，並且至或自該第二輸出位址OUT2<0：N>加上或是減去一預定值，以產生該加/減位址ASA<0：N>。當該第二輸出位址OUT2<0：N>的一部份(例如，該LSB OUT2<N>)具有一第一值(例如，0)，該加法/減法單元250可加上該預定值(例如，2)至該第二輸出位址OUT2<0：N>。當該第二輸出位址OUT2<0：N>的部份具有一第二值(例如，1)，該加法/減法單元250可自該第二輸出位址OUT2<0：N>中減去該預定值。
在該記憶體裝置中的一目標刷新操作期間，該第二輸出位址OUT2<0：N>可為用於一字元線的一目標位址。該第三輸出位址OUT3<0：N>於該記憶體裝置中可被用於控制的一冗餘操作。於一目標刷新週期的一第一刷新操作期間，該第二輸出位址OUT2<0：N>可為自該第一閂鎖單元220所輸出的部份反向之輸入位址IA<0：N>，並且於該目標刷新週期的一第二刷新操作期間，該第二輸出位址OUT2<0：N>可為該加/減位址ASA<0：N>。
第3圖係為第1圖中所示之一第一閂鎖單元的一電路圖。
參考第3圖，該第一閂鎖單元220可包括複數輸入單元310_0至310_N與複數閂鎖器320_0至320_N。
例如當該第一控制訊號LAT1被致能至一高位準時，各該輸入單元310_0至310_N可使該等輸入位址位元IA<0>至IA<N>中的對應位元通過，以及例如當該第一控制訊號LAT1被失能至一低位準時，各該輸入單元310_0至310_N可阻止對應之位元。該等輸入單元310_0至310_N可分別地包括反向器IV1_0至IV1_N，其開起/關閉以回應該第一控制訊號LAT1。
該第一控制訊號LAT1被失能的一週期中，該等閂鎖器320_0至320_N可接收並閂鎖透過對應之輸入單元310_0至310_N所通過的位元IA<0>至IA<N>，並且維持該等閂鎖值。該等閂鎖器320_0至320_N可包括反向器IV2_0至IV2_N以及反向器IV3_0至IV3_N，其在該第一控制訊號LAT1被失能的一週期中會開啟。
接收該LSB IA<N>的閂鎖器320_N可包括一附加反向器IV_A，用以反向且閂鎖被接收之值。該閂鎖器320_N可接收對應之位元IA<N>，以及反向且閂鎖被接收之值。
第4圖係為第1圖中所示之一第二閂鎖單元的一電路圖。
參考第4圖，該第二閂鎖單元230可包括複數第一輸入單元410_0至410_N、複數第二輸入單元420_0至420_N與複數閂鎖器430_0至430_N。
例如當該第二控制訊號LAT2被致能至一高位準時，各該第一輸入單元410_0至410_N可使該第一輸出位址之位元OUT1<0>至OUT1<N>中的對應位元通過，以及例如當該第二控制訊號LAT2被失能至一低位準時，各該第一輸入單元410_0至410_N可阻止對應之位元。該第一輸入單元410_0至410_N可包括反向器IV1_0至IV1_N，其會開啟/關閉以回應該第二控制訊號LAT2。
例如當該更新訊號UP被致能至該高位準時，各該第二輸入單元420_0至420_N可使該加/或位址之位元ASA<0>至ASA<N>中的對應位元通過，以及例如當該更新訊號UP被失能至該低位準時，各該第二輸入單元420_0至420_N可阻止對應之位元。該等第二輸入單元420_0至420_N可包括反向器IV2_0至IV2_N，其會開啟/關閉以回應該更新訊號UP。
該等閂鎖器430_0至430_N可接收及閂鎖透過對應之第一輸入單元410_0至410_N所通過的位元OUT1<0>至OUT1<N>或是透過對應之第二輸入單元420_0至420_N所通過的位元ASA<0>至ASA<N>，並且在該第二控制訊號LAT2被失能的一週期中，維持該等閂鎖值。該等閂鎖器430_0至430_N可包括反向器IV3_0至IV3_N與反向器IV4_0至IV4_N，其在該第二控制訊號LAT2被失能的一週期中會開啟。
第5圖係為第1圖中所示之一第三閂鎖單元的電路圖。
參考第5圖，該第三閂鎖單元240可包括複數輸入單元510_0 至510_N與複數閂鎖器520_0至520_N。
例如當該第三控制訊號LAT3被致能至一高位準時，各該輸入單元510_0至510_N可使該第一輸出位址之位元OUT1<0>至OUT1<N>中的對應位元通過，以及例如當該第三控制訊號LAT3被失能至一低位準時，各該第三輸入單元510_0至510_N可阻止對應之位元。該等輸入單元510_0至510_N可包括反向器IV1_0至IV1_N，其會開啟/關閉以回應該第三控制訊號LAT3。
該等閂鎖器520_0至520_N可接收及閂鎖透過對應之輸入單元510_0至510_N所通過的位元OUT1<0>至OUT1<N>，並且在該第三控制訊號LAT3被失能時的一週期中，維持該等閂鎖值。該等閂鎖器520_0至520_N可包括反向器IV2_0至IV2_N與反向器IV3_0至IV3_N，其在該第三控制訊號LAT3被失能的一週期中會開啟。
第6圖係為根據本發明一實施例之一記憶體裝置的一方塊圖。
參考第6圖，該記憶體裝置可包括一指令輸入單元610、一位址輸入單元620、一指令解碼器630、一位址計算單元640、一位址產生單元650以及一胞陣列670。
參考第2圖至第6圖，該胞陣列670可包括各別耦合至複數記憶胞MC的複數正常字元線WL0至WLM，以及各別耦合至複數冗餘記憶胞RMC的複數冗餘字元線RWL0至RWL7。該等冗餘字元線RWL0至RWL7係用以取代該等正常字元線WL0至WLM。該等正常字元線WL0至WLM可被相鄰配置於該等冗餘字元線RWL0至RWL7。第6圖示例性示出該胞陣列670包括八個冗餘字元線，但冗餘字元線的數量可因設計需求有所不同。
該等冗餘字元線RWL0至RWL7可分割成四個冗餘字元線群組 RWG0至RWG3，各別包括二個冗餘字元線。亦即，二個冗餘字元線可以一個冗餘字元線群組來取代。於此時，一起被取代的二個正常字元線之位址，可除了該LSB IA<N>之外相同於該輸入位址IA<0：N>。
該指令輸入單元610可接收指令CMDs，以及該位址輸入單元620可接收位址ADDs。該等指令CMDs與該等位址ADDs可包括多位元訊號。
該指令解碼器630可解碼透過該指令輸入單元610輸入的指令訊號CMDs，並且產生一啟動指令ACT、一預充電指令PRE、一刷新指令REF以及類似者。當該等輸入指令訊號的一組合指示為該啟動指令ACT時，該指令解碼器630可致能該啟動指令ACT；當該等輸入指令訊號的組合指示為該預充電指令PRE時，該指令解碼器630可致能該預充電指令PRE；或是當該等輸入指令訊號的組合指示為該刷新指令REF時，該指令解碼器630可致能該刷新指令REF。
該位址計算單元640可產生一計算位址CTA<0：N>，其之值在每當該胞陣列670刷新時會被改變。該位址計算單元640可於每當一第一刷新訊號REF1被致能時，以1來增加該計算位址CTA<0：N>。該位址計算單元640可改變該計算位址CTA<0：N>，使得在一第K字元線WLK預先選定之後一第K+1字元線WLK+1被選擇。
該位址產生單元650可反向該輸入位址IA<0：N>的部份或是該輸入位址IA<0：N>之LSB IA<N>(該輸入位址IA<0：N>係透過該位址輸入單元620來輸入)，並且閂鎖部份反向之輸入位址IA<0：N>以回應該閂鎖訊號LAT，以及於該目標刷新訊號TR被致能的一週期中，產生該目標位址OUT2<0：N>。該位址產生單元650可相同於參考第2圖所述之位址產生電路。
在該目標刷新週期中之第一刷新操作期間，該目標位址OUT2<0：N>可為自該第一閂鎖單元220所輸出的部份反向之輸入位址IA<0：N>，並且在該目標刷新週期中之第二刷新操作期間，該目標位址OUT2<0：N>可為該加/減位址ASA<0：N>。該目標位址OUT2<0：N>對應至一字元線，該字元線係相鄰於該輸入位址IA<0：N>的一字元線。
例如，當該輸入位址IA<0：N>對應至一第K字元以及該輸入位址IA<0：N>的LSB為「0」時，回應該閂鎖訊號LAT或是部份反向之輸入位址IA<0：N>而閂鎖的一位址，可具有為「1」的LSB，並且對應一第K+1正常字元線WLK+1。在此情況，該加/減位址ASA<0：N>可對應一第K-1正常字元線WLK-1。另一方面，當該輸入位址IA<0：N>對應至該第K正常字元線WLK以及該輸入位址IA<0：N>的LSB為「1」時，回應該閂鎖訊號LAT或是部份反向之輸入位址IA<0：N>而閂鎖的一位址，可具有為「0」的LSB，並且對應一第K-1正常字元線WLK-1。在此情況，該加/減位址ASA<0：N>可對應至一第K+1正常字元線WLK+1。
該控制單元660可啟動一正常字元線，以回應該啟動指令ACT，其中該正常字元線係對應該輸入位址IA<0：N>或是取代該正常字元線的一冗餘字元線，並且預充電被啟動之正常字元線，以回應該預充電指令PRE。於一正常刷新操作期間，該控制單元660可刷新一正常字元線，以其中該正常字元線係對應該計算位址CTA<0：N>或是取代該正常字元線的一冗餘字元線。於該目標刷新操作期間，該控制單元660可刷新對應該目標位址OUT2<0：N>與該第三輸出位址OUT3<0：N>的一正常字元線或是一冗餘字元線。
該控制單元660可刷新於各該記憶庫中的單一正常字元線或是 單一冗餘字元線，以回應該刷新指令REF的單一應用。在一正常刷新操作期間，該控制單元660可致能一第一刷新訊號REF1，並且在一目標刷新操作期間，該控制單元660可致能一第二刷新訊號REF2，其將於下文並參考第7圖來說明。當該輸入位址IA<0：N>需要被閂鎖時，該控制單元660可致能該閂鎖訊號LAT，並且於該目標刷新週期期間，致能該目標刷新訊號TR。於第2圖中所述的第二刷新訊號REF2可對應第6圖中所示的第二刷新訊號REF2。
第7圖係為第6圖中所示之一控制單元的一方塊圖。
參考第7圖，該控制單元660可包括一刷新控制器710、一目標刷新控制器720、一啟動訊號產生器730、一冗餘控制區段740、一字元線控制區段750、第一選擇器760與第二選擇器770。
該刷新控制器710可致能該第一刷新訊號REF1，以回應該刷新指令REF。當該目標刷新訊號TR被致能時，該刷新控制器710可致能該第二刷新訊號REF2，以回應該刷新指令REF。
該目標刷新控制器720可產生該閂鎖訊號LAT與該目標刷新訊號TR。當一高啟動字元線被偵測時，該目標刷新控制器720可致能該閂鎖訊號LAT。或者，該目標刷新控制器720可週期性地或是隨機地致能該閂鎖訊號LAT。在該第一閂鎖單元220之閂鎖操作的時間中，被輸入至該第一閂鎖單元220之輸入位址IA<0：N>可對應被啟動之一正常字元線。
在一預定週期(或是時間)期間，該高啟動字元線可被啟動等於或是大於一參考數字，或是在一預定週期(或是時間)期間，該高啟動字元線可以一啟動頻率而被啟動，該啟動頻率等於或是高於一參考頻率。在啟動操作的一預定數字期間，該啟動頻率可指示為一特定字元線的一啟動數字。該目標刷新控 制器720可儲存一啟動歷史，該啟動歷史係指示為各個字元線的啟動次數，或是指示為在一預定週期期間字元線已經被啟動多少次，並且該目標刷新控制器720藉由參考該啟動歷史來偵測該高啟動字元線。為了儲存該啟動歷史或是各個字元線的該啟動次數，該目標刷新控制器720可直接自該胞陣列670來接收啟動資訊ACT_INF，或是接收該啟動指令ACT與該輸入位址IA<0：N>。第7圖中將二種狀況皆示出。
當該高啟動字元線被偵測時，該目標刷新控制器720可致能該目標刷新訊號TR。或者，當該刷新指令REF被輸入一預定數字的次數(例如四次或是八次)時，該目標刷新控制器720可致能該目標刷新訊號TR。當該目標刷新訊號TR被致能之後二刷新操作完成時，該目標刷新控制器720可失能該目標刷新訊號TR。
該第一選擇器760可選擇該輸入位址IA<0：N>、該計算位址CTA<0：N>與該第三輸出位址OUT3<0：N>中之一者，並且輸出被選擇之位址作為一位址SA1<0：N>。該第一選擇器760可選擇該輸入位址IA<0：N>，當該第一刷新訊號REF1被致能時選擇該計算位址CTA<0：N>，或是當該第二刷新訊號REF2致能時選擇該第三輸出位址OUT3<0：N>。
該第二選擇器770可選擇該輸入位址IA<0：N>、該計算位址CTA<0：N>以及該目標輸出位址OUT2<0：N>中之一者，並且輸出被選擇之位址作為該位址SA2<0：N>。該第二選擇器770可選擇該輸入位址IA<0：N>，當該第一刷新訊號REF1被致能時選擇該計算位址CTA<0：N>，或是當該第二刷新訊號REF2被致能時選擇該目標輸出位址OUT2<0：N>。
該啟動訊號產生器730可產生一啟動訊號ACTP，以回應該啟動 指令ACT與該預充電指令PRE。更具體地來說，該啟動訊號產生器730可致能該啟動訊號ACTP以回應該啟動指令ACT，並且失能該啟動訊號ACTP以回應該預充電指令PRE。或者，在一預定週期期間，該啟動訊號產生器730可致能該啟動訊號ACTP，以回應該等刷新訊號REF1及REF2。該預定週期可對應至用以刷新被選擇之一字元線(一正常或是冗餘字元線)所需的一時間，或是對應至用以啟動被選擇之字元線、放大資料與預充電被啟動之字元線所需的一時間。
當該啟動訊號ACTP被致能時，該冗餘控制區段740可接收透過該第一選擇器760所選擇之位址SA1<0：N>，並且控制該記憶體裝置的冗餘操作。該記憶體裝置的冗餘操作可指示為以一冗餘字元線取代一正常字元線的一操作。亦即，該冗餘操作可指示為存取(啟動與刷新)取代一正常字元線的一冗餘字元線之一操作。
該冗餘控制區段740可包括複數儲存區段741至744與一控制訊號產生區段745。該等儲存區段741至744可產生冗餘訊號RED0至RED3，用以控制對應之冗餘字元線群組RWG0至RWG3。該控制訊號產生區段745可產生一冗餘控制訊號REDC，其係當執行該冗餘操作時被致能。
各該儲存區段741至744可將儲存於其中的位址與該位址SA1<0：N>比較，並且當位址SA1<0：N>相同於儲存於其中的位址時，致能該等冗餘訊號RED0至RED3中所對應之一者。當該等冗餘訊號RED0至RED3中之一或多者被致能時，該控制訊號產生區段735可致能該冗餘控制訊號REDC。
該字元線控制區段750可選擇並存取該等正常字元線WL0至WLM與該等冗餘字元線RWL0至RWL7中之一者，以回應透過該第二選擇器770所選擇之位址SA2<0：N>、該等冗餘訊號RED0至RED3、及該冗餘控制訊 號REDC。當該啟動訊號ACTP致能時，該字元線控制區段750可啟動被選擇之字元線，並且當該啟動訊號ACTP被失能時，預充電被選擇之字元線。
當該冗餘控制訊號REDC被失能時，該字元線控制區段750可選擇對應該位址SA2<0：N>的一正常字元線。該字元線控制區段750可選擇一冗餘字元線，以回應該等冗餘訊號RED0至RED3中被致能的一者，並且當該冗餘控制訊號REDC被致能時，該位址SA2<0：N>的LSB SA2<N>自該第二選擇器770輸出。例如，當該冗餘訊號RED2被致能且該LSB SA2<N>為「0」時，該字元線控制區段750可選擇該冗餘字元線群組RWG2的第一冗餘字元線RWL4。
於該目標刷新週期的第一刷新操作期間中，當該冗餘控制訊號REDC被致能時，該字元線控制區段750可刷新對應被致能之冗餘訊號與LSB SA2<N>的一冗餘字元線。此外，於該目標刷新週期的第二刷新操作期間，該字元線控制區段750可刷新一冗餘字元線，其係對應至被致能之冗餘訊號的下一個冗餘訊號與LSB SA2<N>(當LSB SA2<N>為0時)。於該目標刷新週期的第二刷新操作期間，該字元線控制區段750可刷新一冗餘字元線，其係對應至被致能之冗餘訊號的前一個冗餘訊號與LSB SA2<N>(當LSB SA2<N>為1時)。
該目標刷新週期期間的冗餘操作中，被致能之冗餘訊號(其對應自該第一閂鎖單元220所輸出的部份反向之輸入位址IA<0：N>)可代表對應至該輸入位址IA<0：N>的一高啟動冗餘字元線，由於該輸入位址IA<0：N>與部份反向的輸入位址IA<0：N>除了一單一位元或是該LSB IA<N>之外彼此相同，因此該輸入位址IA<0：N>的字元線與部份反向之輸入位址IA<0：N>對應至相同之冗餘字元線。此外，該目標刷新週期期間的冗餘操作中，被致能之冗餘訊號與該位 址SA2<0：N>的LSB SA2<N>(其對應該第二輸出位址或是該目標位址OUT2<0：N>)的組合可代表相鄰冗餘字元線對中之一者至該高啟動冗餘字元線。如上所述，該目標刷新週期中的第一刷新操作期間，該第二輸出位址或是該目標位址OUT2<0：N>可為自該第一閂鎖單元220所輸出的部份反向之輸入位址IA<0：N>。該下一個或是前一個冗餘訊號可對應至該等相鄰冗餘字元線對中之另一者至該高啟動冗餘字元線。
例如，該目標刷新週期的第一刷新操作期間，當該冗餘訊號RED1被致能以及該LSB SA2<N>為0時，該字元線控制區段750可刷新該冗餘字元線群組RWG1的冗餘字元線RWL2。接著，當該目標刷新週期的第二刷新操作期間，當該冗餘訊號RED1被致能以及該LSB SA2<N>為0時，該字元線控制區段750可刷新該冗餘字元線群組RWG2的冗餘字元線RWL4。於此示例性地情況，具有LSB SA2<N>為0的冗餘訊號RED1可對應至相鄰冗餘字元線對中之一者至該高啟動冗餘字元線，亦即，該冗餘字元線群組RWG1的冗餘字元線RWL2。該冗餘字元線群組RWG2的冗餘字元線RWL4可為該等相鄰冗餘字元線對中之另一者至該高啟動冗餘字元線。
另一例，當該目標刷新週期的第一刷新操作期間，當該冗餘訊號RED1被致能以及該LSB SA2<N>為1時，該字元線控制區段750可刷新該冗餘字元線群組RWG1的冗餘字元線RWL3。當該目標刷新週期的第二刷新操作期間，當該冗餘訊號RED1被致能以及該LSB SA2<N>為1時，該字元線控制區段750可刷新該冗餘字元線群組RWG0的冗餘字元線RWL1。在此情況，具有LSB SA2<N>為1的冗餘訊號RED1可對應至相鄰冗餘字元線對中之一者至該高啟動冗餘字元線，亦即，該冗餘字元線群組RWG1的冗餘字元線RWL3。 該冗餘字元線群組RWG0的冗餘字元線RWL1可為該等相鄰冗餘字元線對中之另一者至該高啟動冗餘字元線。
第8圖係為第6圖中所示之一記憶體裝置之一操作的一時序圖。第8圖示出輸入至該記憶體裝置的指令之波形，以及該記憶體裝置的目標刷新操作。
參考第8圖，當該目標刷新訊號TR被致能時，該記憶體裝置可進入該目標刷新週期，並且於該目標刷新週期期間，當該刷新指令REF被輸入時，刷新透過該目標位址OUT2<0：N>所選擇的一字元線。該目標刷新週期期間，二個字元線可被刷新。例如，當該閂鎖訊號LAT被致能且一第K正常字元線WLK的位址被閂鎖時，一第K-1字元線與一第K+1字元線於該目標刷新週期期間可被刷新。作為參考，根據該第K正常字元線的位址之LSB，該等字元線可依照WLK-1至WLK+1或者WLK+1至WLK-1的順序依序刷新。
第一刷新操作T_REF1與第二刷新操作T_REF2之間，該啟動指令ACT與該閂鎖訊號LAT可被致能。當該第二閂鎖器230可維持在該目標刷新週期中閂鎖的一值，無論該目標刷新操作，該位址產生單元650的第一閂鎖器220可閂鎖該輸入位址IA<0：N>，從而於現在的目標刷新週期期間，而閂鎖用於該下一個目標刷新操作之一位址。
第9圖係為根據本發明一實施例之一位址產生電路的一方塊圖。
參考第9圖，該位址產生電路可包括一閂鎖控制單元910、複數第一閂鎖單元920_0至920_L、複數第二閂鎖單元930_0至930_L、複數第三閂鎖單元940_0至940_L、一選擇單元950與一加法/減法單元960。
該閂鎖控制單元910可產生訊號LAT1<0：L>、LAT2<0：L>、LAT3<0：L>以及UP<0：L>，用以控制該等第一閂鎖單元920_0至920_L、該等第二閂鎖單元930_0至930_L以及該等第三閂鎖單元940_0至940_L。當一閂鎖訊號LAT被致能時，該閂鎖控制單元910可致能一第一控制訊號，該第一控制訊號係對應該等第一控制訊號LAT1<0：L>中被致能的一選擇訊號。該閂鎖控制單元910可維持該等第二控制訊號LAT2<0：L>與該等第三控制訊號LAT3<0：L>之致能，並且於一目標刷新訊號TR被致能的一週期中，失能該等第二控制訊號LAT2<0：L>與該等第三控制訊號LAT3<0：L>。於該目標刷新訊號TR被致能的週期中，於一第二刷新訊號REF2<L>被第一次致能之後，該閂鎖控制單元910可依序地致能該等更新訊號UP<0：L>，以回應選擇訊號REF2<0：L>。
當對應之第一控制訊號LAT1<0：N>被致能時，該等第一閂鎖器920_0至920_L可反向一輸入位址IA<0：N>的一部份(例如，該輸入位址IA<0：N>的一最低有效位元(LSB)IA<N>)，閂鎖部份反向之輸入位址IA<0：N>，並且分別地輸出被閂鎖之位址以作為第一輸出位址OUT1_0<0：N>至OUT1_L<0：N>。
對應之第二控制訊號LAT2<0：L>被致能的一週期中，該等第二閂鎖器930_0至930_L可接收對應之第一輸出位址OUT1_0<0：N>至OUT1_L<0：N>，並且閂鎖與輸出被接收之位址。對應之第二控制訊號LAT2<0：L>被失能的一週期中，該等第二閂鎖器930_0至930_L可不接收該等第一輸出位址OUT1_0<0：N>至OUT1_L<0：N>以維持該等閂鎖值。當對應之更新訊號UP<0：L>被致能時，該等第二閂鎖單元930_0至930_L可接收並閂鎖自該加法/減法單元960所輸出的一加/減位址ASA<0：N>。
對應之第三控制訊號LAT3<0：L>致能的一週期中，該等第三閂 鎖器940_0至940_L可接收對應之第一輸出位址OUT1_0<0：N>至OUT1_L<0：N>，並且閂鎖與輸出被接收之位址。對應之第三控制訊號LAT3<0：L>失能的一週期中，該等第三閂鎖器940_0至940_L可不接收該等第一輸出位址OUT1_0<0：N>至OUT1_L<0：N>以維持該等閂鎖值。
第9圖中的各該第一閂鎖器920_0至920_L可相同於上述參考第3圖的第一閂鎖單元220，各該第二閂鎖器930_0至930_L可相同於上述參考第4圖的第二閂鎖單元230，以及各該第三閂鎖器940_0至940_L可相同於上述參考第5圖的第三閂鎖單元240。
該選擇單元950可選擇並輸出該等第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>中之一者以作為一選擇第二輸出位址SO<0：N>，以回應該等選擇訊號REF2<0：L>。該選擇單元950可依序地選擇對應該等選擇訊號REF2<0：L>的第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>，並且輸出該選擇第二輸出位址SO<0：N>。
該加法/減法單元960可接收該選擇第二輸出位址SO<0：N>，並且至或自該第二輸出位址OUT2_0<0：N>加上/減去一預定值，以產生該加/減位址ASA<0：N>。當該選擇第二輸出位址SO<0：N>的一部份(例如，該LSB SO<N>)具有一第一值(例如，0)，該加法/減法單元960可加上該預定值(例如，2)至該選擇第二輸出位址SO<0：N>。當該選擇第二輸出位址SO<0：N>的一部份具有一第二值(例如，1)，該加法/減法單元250可自該選擇第二輸出位址SO<0：N>減去該預定值。
在該記憶體裝置中的一目標刷新操作期間，各該第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>可為一目標位址，用以選擇對應之記憶庫的一字 元線。各該第三輸出位址OUT3_0<0：N>至OUT3_L<0：N>可用來控制在該記憶體裝置中對應之記憶庫的一冗餘操作。在該目標刷新週期的第一刷新操作期間，各該第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>可為對應之記憶庫的部份反向之輸入位址IA<0：N>，並且在該目標刷新週期的第二刷新操作期間，各該第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>可為該加/減位址ASA<0：N>。
第10圖係為根據本發明一實施例之一記憶體裝置的一方塊圖。
參考第10圖，該記憶體裝置可包括一指令輸入單元1010、一位址輸入單元1020、一指令解碼器1030、一位址計算單元1040、一位址產生單元1050、一控制單元1060、一記憶庫位址解碼單元1070以及複數記憶庫BK0至BKL。各該記憶庫BK0至BKL可對應至第6圖的胞陣列670。
參考第9圖及第10圖，該指令輸入單元1010、該位址輸入單元1020、該指令解碼器1030與該位址計算單元1040可相同於參考第6圖所述之指令輸入單元610、位址輸入單元620、指令解碼器630與位址計算單元640。
該位址輸入單元1020更可轉換一記憶庫位址BA<0：P>至該控制單元1060與該記憶庫位址解碼單元1070，其中該記憶庫位址BA<0：P>係用以選擇該等記憶庫BK0至BKL中之一或多個記憶庫。此外，每當該第一刷新訊號REF1<L>致能時，該位址計算單元1040可以1來增加該計算位址CTA<0：N>的值，其中該第一刷新訊號REF1<L>係為該等第一刷新訊號REF1<0：L>中最後被致能者。
第9圖的第一閂鎖器920_0至920_L、第二閂鎖器930_0至930_L與第三閂鎖器940_0至940_L可分別地對應該等記憶庫BK0至BKL，並且閂鎖及產生對應記憶庫之操作所需的一位址。
該記憶庫位址解碼單元1070可解碼該記憶庫位址BA<0：P>並且產生選擇訊號SEL<0：L>。該等選擇訊號SEL<0：L>可對應至前文參考第9圖所述之選擇訊號SEL<0：L>。
於該目標刷新訊號TR被致能的一週期中，該位址產生單元1050可反向該輸入位址IA<0：N>的部份或是該輸入位址IA<0：N>的LSB IA<N>，並且透過該等第一閂鎖器920_0至920_L中所被選擇的一者來閂鎖部份反向之輸入位址IA<0：N>，以回應該閂鎖訊號LAT。該位址產生單元1050可相同於第9圖中所述之位址產生單元。
該位址產生單元1050可依序地輸出對應該等各別記憶庫BK0至BKL的目標位址OUT2_0<0：N>至OUT2_L<0：N>，以回應依序地被致能的複數第二刷新訊號REF2<0：L>。例如，當該第二刷新訊號REF2<1>致能被時所輸出的目標位址OUT2_1<0：N>，可為用於該記憶庫BK1的目標位址。當該輸入位址IA<0：N>被輸入至對應該高啟動字元線(例如，一第K正常字元線WLK)的各該記憶庫的第一閂鎖單元時，各該目標位址OUT2_0<0：N>至OUT2_L<0：N>可對應至相鄰正常字元線對中之一者(例如，一第K-1正常字元線以及一第K+1正常字元線WLK+1)。
該控制單元1060可啟動一正常字元線，並且預充電被啟動之正常字元線，以回應一預充電指令PRE，其中該正常字元線係對應透過該記憶庫位址BA<0：P>所選擇之記憶庫的輸入位址IA<0：N>或是回應該啟動指令ACT而取代該正常字元線的一冗餘字元線。一正常刷新操作期間，該控制單元1060可刷新一正常字元線，該正常字元線係對應該計算位址CTA<0：N>或是取代於各該記憶庫中之正常字元線的一冗餘字元線。在該目標刷新操作期間，該控制單元 1060可依序地刷新該等正常字元線或是冗餘字元線，其係透過於各別記憶庫中對應之目標位址OUT2_0<0：N>至OUT2_L<0：N>與對應之第三輸出位址OUT3_0<0：N>至OUT3_L<0：N>來選擇。
對該等字元線的依序刷新操作可指示為在一預定次數期間於各記憶庫中的字元線被啟動與預充電，並且藉由單一記憶庫的單元依序地執行啟動與預充電。
該控制單元1060可刷新各記憶庫中的單一正常字元線或是單一冗餘字元線，以回應該刷新指令REF的單一應用。在一正常刷新操作期間，該控制單元1060可依序地致能該等第一刷新訊號REF1<0：L>，並且在該目標刷新操作期間，依序地致能該等第二刷新訊號REF2<0：L>，其將參考第11圖並於下文中說明。
當該輸入位址IA<0：N>需要被閂鎖時，該控制單元1060可致能該閂鎖訊號LAT，並且在該目標刷新週期期間，致能該目標刷新訊號TR。各別的，參考第9圖中所述之第二刷新訊號REF2<L>可對應於第10圖中所述之第二刷新訊號REF2<L>，並且參考第9圖中所述之第二刷新訊號REF2<0：L>可對應於第10圖中所述之第二刷新訊號REF2<0：L>。
第11圖係為第10圖中所示之該控制單元1060的一方塊圖。
參考第11圖，該控制單元1060可包括一刷新控制器1110、一目標刷新控制器1120、一記憶庫選擇器1130、複數冗餘控制區段1140_0至1140_L、複數字元線控制區段1150_0至1150_L、複數第一選擇器1160_0至1160_L以及複數第二選擇器1170_0至1170_L。
該刷新控制器1110可依序地致能該等第一刷新訊號REF1_0至 REF1_L，以回應該刷新指令REF。當該目標刷新訊號TR被致能時，該刷新控制器1110可依序地致能該等第二刷新訊號REF2_0至REF2_L，以回應該刷新指令REF。
該目標刷新控制器1120可相同於參考第7圖中所述之目標刷新控制器720。
各該第一選擇器1160_0至1160_L與各該第二選擇器1170_0至1170_L可分別地相同於該第一選擇器760與該第二選擇器770。
該等第一選擇器1160_0至1160_L可選擇該輸入位址IA<0：N>、該計算位址CTA<0：N>與該等第三輸出位址OUT3_0<0：N>至OUT3_L<0：N>中之一者，以作為被選擇之位址SA1_0<0：N>至SA1_L<0：N>。該等第一選擇器1160_0至1160_L可選擇該輸入位址IA<0：N>，當對應之第一刷新訊號REF1<0：L>被致能時選擇該計算位址CTA<0：N>，或是當對應之第二刷新訊號REF2<0：L>被致能時選擇對應之第三輸出位址OUT3_0<0：N>至OUT3_L<0：N>。
該等第二選擇器1170_0至1170_L可選擇該輸入位址IA<0：N>、該計算位址CTA<0：N>與目標位址TA_0<0：N>至TA_L<0：N>中之一者，以作為被選擇之位址SA2_0<0：N>至SA2_L<0：N>。該等第二選擇器1170_0至1170_L可選擇該輸入位址IA<0：N>，當對應之第一刷新訊號REF1<0：L>被致能時選擇該計算位址CTA<0：N>，或是當對應之第二刷新訊號REF2<0：L>被致能時選擇對應之目標位址OUT2_0<0：N>至OUT2_L<0：N>。
該記憶庫選擇器1130可產生複數記憶庫啟動訊號BACT<0：L>，以回應該啟動指令ACT、該預充電指令PRE與該等選擇訊號SEL<0：L>。更具體地，該記憶庫選擇器1130可致能透過該等選擇訊號SEL<0：L>所選擇的記憶 庫啟動訊號BACT<0：L>，以回應該啟動指令ACT，並且失能被致能之記憶庫啟動訊號BACT<0：L>，以回應該預充電指令PRE。此外，在一預定週期期間，該記憶庫選擇器1130可致能該等記憶庫啟動訊號BACT<0：L>，以回應該等刷新訊號REF1<0：L>與REF2<0：L>。各該記憶庫啟動訊號BACT<0：L>可對應該等記憶庫BK0至BKL中之一者。
各該冗餘控制區段1140_0至1140_L可相同於參考第7圖中所述之冗餘控制區段740。
該等冗餘控制區段1140_0至1140_L可分別地對應至該等記憶庫BK0至BKL。當對應之記憶庫啟動訊號BACT<0：L>被致能時，該等冗餘控制區段1140_0至1140_L可接收透過對應之第一選擇器1160_0至1160_L所選擇的位址SA1_0<0：N>至SA1_L<0：N>，並且控制冗餘操作用以被選擇之記憶庫。
該等冗餘控制區段1140_0至1140_L可分別地包括複數儲存區段1141_0至1144_L與控制訊號產生區段1145_0至1145_L。該等儲存區段1141_0至1144_L可產生冗餘訊號RED0<0：L>至RED3<0：L>，用以控制該等對應記憶庫的冗餘字元線群組RWG0至RWG3。該控制訊號產生區段1145_0至1145_L可產生冗餘控制訊號REDC<0：L>，其中當一冗餘操作於對應之記憶庫中被執行時，該等冗餘控制訊號REDC<0：L>被致能。當對應之記憶庫啟動訊號BACT<0：L>被致能時，該等儲存區段1141_0至1144_L可將對應該等第一選擇器之輸出SA1_0<0：N>至SA1_L<0：N>與儲存於其中的位址相比較，並且當該等輸出SA1_0<0：N>至SA1_L<0：N>相等於儲存於其中的位址時，該等儲存區段1141_0至1144_L致能對應之冗餘訊號。當對應之冗餘訊號RED0<0：L>至 RED3<0：L>的一個或多個冗餘訊號被致能時，該等控制訊號產生區段1145_0至1145_L可致能對應之冗餘控制訊號REDC<0：L>。
各該字元線控制區段1150_0至1150_L可相同於參考第7圖中所述之該字元線控制區段750。
該等字元線控制區段1150_0至1150_L可選擇並存取複數正常字元線WL0至WLM與複數冗餘字元線RWL0至RWL7中之一者，以回應透過之對應第二選擇器、對應之冗餘訊號RED0<0：L>至RED3<0：L>與對應之冗餘控制訊號REDC<0：L>所選擇之位址SA2_0<0：N>至SA2_L<0：N>。當對應之記憶庫啟動訊號BACT<0：L>被致能時，該等字元線控制區段1150_0至1150_L可啟動被選擇之字元線，並且當對應之記憶庫啟動訊號BACT<0：L>被失能時，預充電被啟動之字元線。
當對應冗餘控制訊號REDC<0：L>被失能時，該等字元線控制區段1150_0至1150_L可選擇正常字元線，該等正常字元線係對應透過對應之第二選擇器所選擇之位址SA2_0<0：N>至SA2_L<0：N>。當對應之冗餘控制訊號REDC<0：L>被致能時，該等字元線控制區段1150_0至1150_L可選擇冗餘字元線，以回應被致能之冗餘訊號與該等位址SA2_0<0：N>至SA2_L<0：N>的對應之LSB SA2_0<N>至SA2_L<N>。例如，當該記憶庫啟動訊號BACT<0>被致能、該冗餘訊號RED2<0>被致能與該LSB SA2_0<N>為0時，該字元線控制區段1150_0可選擇該記憶庫BL0中冗餘字元線群組RWG2之冗餘字元線RWL4。
該目標刷新週期之第一刷新操作期間中，當對應之冗餘訊號RED0<0：L>至RED3<0：L>中之對應一者被致能時，該等字元線控制區段1150_0至1150_L可刷新一冗餘字元線，該冗餘字元線係對應於對應之冗餘訊號中被致 能之冗餘訊號與對應之LSB SA2_0<N>至SA2_L<N>。此外，該目標刷新週期中該第二刷新操作期間，當對應之LSB SA2_0<N>至SA2_L<N>為0時，該等字元線控制區段1150_0至1150_L可刷新一冗餘字元線，該冗餘字元線係對應被致能之冗餘訊號的下一個冗餘訊號與LSB SA2<N>。此外，該目標刷新週期中該第二刷新操作期間，當對應之LSB SA2_0<N>至SA2_L<N>為1時，該等字元線控制區段1150_0至1150_L可刷新一冗餘字元線，該冗餘字元線係對應被致能之冗餘訊號的前一個冗餘訊號與LSB SA2<N>。
第12圖係為根據本發明一實施例之一位址產生電路的一方塊圖。
參考第12圖，該位址產生電路可包括一閂鎖控制單元1210、一第一閂鎖單元1220、一第二閂鎖單元1230與一加法/減法單元1240。
第12圖之位址產生電路可附加地閂鎖一冗餘控制訊號REDC，不類似於第2圖所述之位址產生電路。當對應該輸入位址IA<0：N>的一字元線被一冗餘字元線所取代時，該冗餘控制訊號REDC可被致能，並且當對應該輸入位址IA<0：N>的字元線未被一冗餘字元線所取代時，該冗餘控制訊號REDC可被失能。該目標刷新週期之第二刷新操作期間而使用被閂鎖之冗餘控制訊號REDC，該位址產生電路可將該目標位址OUT2<0：N>的值更新至該加法/減法位址ASA<0：N>，或是維持該目標位址OUT2<0：N>至部份反向之輸入位址IA<0：N>，其除了該LSB IA<N>之外相同於該輸入位址IA<0：N>。
第12圖之位址產生電路中，該第一閂鎖單元1220與該第二閂鎖單元1230可附加地閂鎖該冗餘控制訊號REDC，並且基於被閂鎖之冗餘控制訊號REDC來決定是否將該第二閂鎖單元1230之目標位址OUT2<0：N>更新至 該加法/減法位址ASA<0：N>。因此，該位址產生電路不需要該第三閂鎖單元240，不類似於第2圖所述之位址產生電路。因此，當如同第2圖中之位址產生電路作相同操作時，該位址產生電路可減少該電路面積。
該閂鎖控制單元1210可產生訊號LAT1、LAT2與UP，以控制該第一閂鎖單元1220及第二閂鎖單元1230。當一閂鎖訊號LAT被致能時，該閂鎖控制單元1210可致能該第一控制訊號LAT1。該閂鎖控制單元1210可維持該第二控制訊號LAT2之致能，並且在一目標刷新訊號TR被致能的一週期中，失能該第二控制訊號LAT2。
於該目標刷新訊號TR被致能的一週期中，當一第二刷新訊號REF2第一次被致能之後的一冗餘控制訊號REDC2失能時，該閂鎖控制單元1210可致能該更新訊號UP，並且當該冗餘控制訊號REDC2被致能時，失能該更新訊號UP。
當該第一控制訊號LAT1被致能時，該第一閂鎖單元1220可反向該輸入位址IA<0：N>的一部份(例如，該輸入位址IA<0：N>的一最低有效位元(LSB)IA<N>)，閂鎖部份反向之輸入位址IA<0：N>與對應該輸入位址IA<0：N>的一冗餘控制訊號REDC，並且輸出被閂鎖之位址與該冗餘控制訊號，以作為一第一輸出位址OUT1<0：N>與一冗餘控制訊號REDC1。
於該第二控制訊號LAT2被致能的一週期中，該第二閂鎖單元1230可接收該第一輸出位址OUT1<0：N>與該冗餘控制訊號REDC1，閂鎖被接收之位址與該冗餘控制訊號REDC1，以及輸出被閂鎖之位址與該冗餘控制訊號REDC1，以作為一第二輸出位址OUT2<0：N>與該冗餘控制訊號REDC2。於該第二控制訊號LAT2被失能的一週期中，該第二閂鎖單元1230可不接收上述訊 號OUT1<0：N>與REDC1，以維持該閂鎖值。當該更新訊號UP被致能時，該第二閂鎖單元1230可接收並閂鎖自該加法/減法單元1240所輸出的一加/減位址ASA<0：N>。
該加法/減法單元1240可相同於參考第2圖中所述之加法/減法單元250。
於該記憶體裝置中的目標刷新操作期間，該第二輸出位址OUT2<0：N>可為用於一字元線的目標位址，並且可為用於控制該記憶體裝置的冗餘操作的一位址。於該目標刷新週期的第一刷新操作期間，該第二輸出位址OUT2<0：N>可為部份反向之輸入位址IA<0：N>。此外，於該目標刷新週期的第二刷新操作期間，當該記憶體裝置未執行該冗餘操作時，該第二輸出位址OUT2<0：N>可為該加/減位址ASA<0：N>，並且當該記憶體裝置執行該冗餘操作時，該第二輸出位址OUT2<0：N>可為部份反向之輸入位址IA<0：N>。
換句話說，在該目標刷新週期的第一刷新操作期間，該第二輸出位址或是該目標位址OUT2<0：N>可為部份反向之輸入位址IA<0：N>。此外，該目標刷新週期中的第二刷新操作期間，當該閂鎖冗餘控制訊號REDC2被失能時，該目標位址OUT2<0：N>可為該加/減位址ASA<0：N>，並且當該閂鎖冗餘控制訊號REDC2被致能時，該目標位址OUT2<0：N>可為部份反向之輸入位址IA<0：N>。
第13圖係為第12圖中所示之第一閂鎖單元1220的一電路圖。
參考第13圖，相較於第3圖之第一閂鎖單元220的配置，該第一閂鎖單元1220可更包括一輸入單元1310與對應該冗餘控制訊號REDC的一閂鎖器1320。
除了該第一輸入單元1310與該閂鎖器1320接收該冗餘控制訊號REDC，並閂鎖及輸出被接收的訊號之外，該第一輸入單元1310與該閂鎖器1320可具有於第3圖中所述之輸入單元310_0至310_N與閂鎖器320_0至320_N的相同配置。
第14圖係為第12圖中所示之第二閂鎖單元1230的一電路圖。
參考第14圖，相較於第4圖中該第一閂鎖單元230之配置，該第二閂鎖單元1230可更包括一輸入單元1410與對應該冗餘控制訊號REDC1之一閂鎖器1420。
除了該輸入單元1410與該閂鎖器1420接收該冗餘控制訊號REDC1，並且閂鎖與輸出被接收的訊號之外，該輸入單元1410與該閂鎖器1420可具有於第3圖中所述之第一輸入單元410_0至410_N與閂鎖器430_0至430_N的相同配置。
第15圖係為第12圖中所示之閂鎖控制單元1210的一方塊圖。
參考第15圖，該閂鎖控制單元1210可包括一第一控制訊號產生器1510、一第二控制訊號產生器1520、一預更新訊號產生器1530與一更新訊號產生器1540。
當該閂鎖訊號LAT致能時，一預定週期期間該第一控制訊號產生器1510可致能該第一控制訊號LAT1。該預定週期可對應用以穩定地閂鎖該輸入位址IA<0：N>與該冗餘控制訊號REDC所需的一時間。
該第二控制訊號產生器1520可產生該致能第二控制訊號LAT2，並在該目標刷新訊號TR致能的該週期中，失能該第二控制訊號LAT2。
當該目標刷新訊號TR被致能之後該第二刷新訊號REF2第一次 被致能時，該預更新訊號產生器1530可致能一預更新訊號PRE_PU。更具體地，當該第二刷新訊號REF2第一次被致能然後被失能，一預定時間之後該預更新訊號產生器1530可致能該預更新訊號PRE_PU。
當該冗餘控制訊號REDC2被失能時，該更新訊號產生器1540可傳輸該預更新訊號PRE_PU以作為該更新訊號UP，或是當該冗餘控制訊號REDC2被致能時，阻止該預更新訊號PRE_PU並且失能該更新訊號UP。
第16圖係為根據本發明一實施例之一記憶體裝置的一方塊圖。
參考第16圖，該記憶體裝置可包括一指令輸入單元1610、一位址輸入單元1620、一指令解碼器1630、一位址計算單元1640、一位址產生單元1650、一控制單元1660與一胞陣列1670。
參考第12圖至第16圖，該指令輸入單元1610、該位址輸入單元1620、該指令解碼器1630、該位址計算單元1640與該胞陣列1670可相同於參考第6圖中所述之指令輸入單元610、位址輸入單元620、指令解碼器630、位址計算單元640與胞陣列670。
該位址產生單元1650可反向該輸入位址IA<0：N>的部份或是LSB IA<N>，並且閂鎖部份反向之輸入位址IA<0：N>與對應該輸入位址IA<0：N>的冗餘控制訊號REDC，以回應該閂鎖訊號LAT，並且於該目標刷新訊號TR被致能的週期中，產生該目標位址OUT2<0：N>。該位址產生單元1650可相同於參考第12圖所述之位址產生單元。
除了該控制單元1660使用該第二輸出位址OUT2<0：N>來執行一冗餘操作之外，該控制單元1660可相同於參考第6圖中所述之記憶體裝置的控制單元660。
當該閂鎖訊號LAT被致能時，當一第K正常字元線WLK係為該高啟動字元線或是對應至該輸入位址IA<0：N>時，一第K-1正常字元線WLK-1與一第K+1正常字元線WLK+1需要被刷新。此時，該第K-1正常字元線WLK-1與該第K+1正常字元線WLK+1可透過部份反向之輸入位址IA<0：N>與該等加/減位址ASA<0：N>而被選擇。
然而，當該閂鎖訊號LAT被致能時，當取代該第K正常字元線WLK的一冗餘字元線係為該高啟動冗餘字元線或是對應該輸入位址IA<0：N>時，取代該第K正常字元線的高啟動之冗餘字元線WLK的前一個冗餘字元線或是下一個冗餘字元線中之一者，可透過部份反向之輸入位址IA<0：N>來選擇，同時前一個冗餘字元線或是下一個冗餘字元線中之另一者，不能透過該加/減位址ASA<0：N>而被選擇。
例如，假設該輸入位址IA<0：N>對應該第K正常字元線WLK，該LSB IA<N>係為0，並且該第K正常字元線WLK與該第K+1正常字元線WLK+1以該冗餘字元線群組RWG2中的冗餘字元線RWL4與冗餘字元線RWL5來取代。於此情況下，由於為了回應部份反向之輸入位址IA<0：N>與該目標位址為1(藉由反向該位元IA<N>所獲得)的LSB OUT<N>而對應該冗餘字元線群組RWG2的冗餘訊號RED2被致能，所以該冗餘字元線RWL5可透過該冗餘訊號RED2與該目標位址的LSB OUT2<N>來選擇。然而，由於對應該加/減位址ASA<0：N>的第K-1正常字元線WLK-1應屬於與該第K正常字元線WLK不同的字元線群組，其不可能確定該第K-1正常字元線WLK-1是否已被取代。雖然該第K-1正常字元線WLK-1已被取代，其不可能保證該第K-1正常字元線WLK-1已被該冗餘字元線RWL3所取代。
因此，在該目標刷新週期的目標刷新操作期間，為了致能用於選擇該冗餘字元線RWL3的冗餘訊號RED2，第6圖中所述之記憶體裝置可分開地將部份反向之輸入位址IA<0：N>儲存於該第三閂鎖單元240中，並且使用被儲存之位址於該目標刷新週期的冗餘操作。然而，當對應該輸入位址IA<0：N>的正常字元線在該目標刷新週期中被取代時，第16圖中的記憶體裝置可維持閂鎖於該第二閂鎖單元1230中的部份反向之位址IA<0：N>，以作為該目標位址OUT2<0：N>，並且在該目標刷新週期的目標刷新操作期間，在該冗於操作中使用部份反向之位址IA<0：N>。因此，第16圖的記憶體裝置不需要該第三閂鎖單元。
第17圖係為第16圖中所示之控制單元1660的一方塊圖。
參考第17圖，該控制單元1660可包括一刷新控制器1710、一目標刷新控制器1720、一啟動訊號產生器1730、一冗餘控制區段1740、一字元線控制區段1750與一選擇器1760。
由於第17圖之控制單元1660不接收該第三輸出位址OUT3<0：N>，不類似參考第7圖中所述之控制單元660，該控制單元1660僅包括一個選擇器1760，並且透過該選擇器1760所選擇的一位址SA<0：N>來被輸入至該冗餘控制區段1740與該字元線控制區段1750。該冗餘控制區段1740與該字元線控制區段1750可接收相同之位址SA<0：N>並且執行參考第7圖所述之操作。
第17圖之刷新控制器1710、目標刷新控制器1720與啟動訊號產生器1730可相同於參考第7圖中所述之刷新控制器710、目標刷新控制器720與啟動訊號產生器730。
第18圖係為根據本發明一實施例之一位址產生電路的一方塊圖。
參考第18圖，該位址產生電路可包括一閂鎖控制單元1810、複數第一閂鎖單元1820_0至1820_L、複數閂鎖單元1830_0至1830_L、一選擇單元1840與一加法/減法單元1850。
第18圖的位址產生電路可附加地閂鎖該冗餘控制訊號REDC<0：L>，不類似第9圖中所述之位址產生電路。當對應該輸入位址IA<0：N>的一字元線被一冗餘字元線所取代時，該冗於控訊號REDC<0：L>可被致能，並且當對應該輸入位址IA<0：N>的一字元線未被一冗餘字元線所取代時，該冗於控訊號REDC<0：L>可被失能。該目標刷新週期的第二刷新操作期間使用該冗餘控制訊號REDC<0：L>，該位址產生電路可更新該等目標位址OUT_0<0：N>至OUT_L<0：N>的值至該加法/減法位址ASA<0：N>，或是保持該等目標位址OUT_0<0：N>至OUT_L<0：N>至部份反向輸入之位址IA<0：N>，其係除了該LSB IA<N>之外相同於該輸入位址IA<0：N>。
第18圖的位址產生電路，該等第一閂鎖單元1820_0至1820_L與該等第二閂鎖單元1830_0至1830_L可附加地閂鎖該冗餘控制訊號REDC<0：L>，並且基於該閂鎖冗餘控制訊號REDC<0：L>來決定是否更新該第二閂鎖單元1830_0至1830_L的目標位址OUT2_0<0：N>至OUT2_L<0：N>。因此，該位址產生電路不需要該等第三閂鎖940_0至940_L，不類似第9圖所述之位址產生電路。故當如同第9圖中之位址產生電路作相同操作時，該位址產生電路可減少該電路面積。
該閂鎖控制單元1810可產生訊號LAT1<0：L>、LAT2<0：L>與 UP<0：L>，用以控制該等第一閂鎖單元1820_0至1820_L與該等第二閂鎖單元1830_0至1830_L。當一閂鎖訊號LAT被致能時，該閂鎖控制單元1810可致能對應該第一控制訊號LAT1<0：L>中被致能之選擇訊號SEL<0：L>的第一控制訊號LAT1<0：L>。該閂鎖控制單元1810可維持該第二控制訊號LAT2<0：L>之致能，並且在一目標新訊號TR致能的一週期中，失能該第二控制訊號LAT2<0：L>。
在該目標刷新訊號TR致能的一週期中，當該第二刷新訊號REF2<L>第一次被致能之後而對應之冗餘控制訊號REDC2<0：L>失能時，該閂鎖控制單元1810可致能該等更新訊號UP<0：L>。此外，當對應之冗餘控制訊號REDC2<0：L>被致能時，該閂鎖控制單元1810可失能該等更新訊號UP<0：L>。
該等第一閂鎖單元1820_0至1820_L可反向該輸入位址IA<0：N>的一部份(例如，該輸入位址IA<0：N>的一最低有效位元(LSB)IA<N>)，閂鎖部份反向之輸入位址IA<0：N>與對應該輸入位址IA<0：N>的冗餘控制訊號REDC<0：L>，並且當對應之第一控制訊號LAT1<0：L>被致能時，輸出被閂鎖之位址與該冗餘控制訊號REDC<0：L>，以作為第一輸出位址OUT1_0<0：N>至OUT1_L<0：N>與冗餘控制訊號REDC1<0：L>。
該第二閂鎖單元1830_0至1830_L可接收該等輸出OUT1_0<0：N>至OUT1_L<0：N>與對應第一閂鎖單元1820_0至1820_L的REDC1<0：L>，閂鎖被接收之位址與該等冗餘控制訊號REDC<0：L>，並且在對應之第二控制訊號LAT2<0：L>被致能的一週期中，輸出該等閂鎖位址與該等冗餘控制訊號REDC<0：L>以作為第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>與該等冗餘控制訊號REDC2<0：L>。對應之第二控制訊號LAT2<0：L>被失能的一週期中，該第二閂鎖單元1830_0至1830_L可維持該閂鎖值，其未接收該等輸 出OUT1_0<0：N>至OUT1_L<0：N>與對應第一閂鎖單元1820_0至1820_L的REDC1<0：L>。當對應之更新訊號UP<0：L>被致能時，該等第二閂鎖單元1830_0至1830_L可接收與閂鎖自該加法/減法單元186所輸出的加/減位址ASA<0：N>。
第18圖中之各該第一閂鎖單元1820_0至1820_L可相同於第12圖與第13圖所述之第一閂鎖單元1220，並且各該第二閂鎖單元1830_0至1830_L可相同於第12圖及第14圖所述之第二閂鎖單元1230。
該選擇單元1840與該加法/減法單元1850可相同於第9圖中所述之選擇單元950與加法/減法單元960。
在該記憶體裝置的一目標刷新操作期間，各該第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>可為用以選擇對應記憶庫之一字元線的一觸發位址，或是可為用以控制該對應記憶庫之一冗餘操作的一位址。該目標刷新週期之第一刷新操作期間，各該第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>可為對應之記憶庫的部份反向之輸入位址IA<0：N>。此外，該目標刷新週期之第二刷新操作期間，當對應之記憶庫未執行該冗於操作時，各該第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>可為該加/減位址ASA<0：N>，並且當對應之記憶庫執行該冗於操作時，可為部份反向之輸入位址IA<0：N>。
換句話說，該目標刷新週期的第一刷新操作期間，該第二輸出位址或是該目標位址OUT2_0<0：N>至OUT2_L<0：N>可為輸入至對應之閂鎖單元1820_0至1820_L的部份反向之輸入位址IA<0：N>。此外，該目標刷新週期的第二刷新操作期間，當對應之閂鎖冗餘操作訊號REDC2<0：N>之一者被失能時，該等目標位址OUT2_0<0：N>至OUT2_L<0：N>可為該加/減位址ASA<0：N>，並且當對應之閂鎖冗餘操作訊號REDC2<0：N>中之一者被致能時，可為輸入至 對應之第一閂鎖單元1820_0至1820_L的部份反向之輸入位址IA<0：N>。
第19圖係為第18圖中所示之閂鎖控制單元1810的一方塊圖。
參考第19圖，該閂鎖控制單元1810可包括一第一控制訊號產生器1910、一第二控制訊號產生器1920、一預更新訊號產生器1930與一更新訊號產生器1940。
當該閂鎖訊號LAT被致能時，一預定週期期間，該第一控制訊號產生器1910可致能一第一控制訊號，該第一控制訊號係對應該等選擇訊號SEL<0：L>中之一被致能的選擇訊號。該預定週期可對應至用於穩定地閂鎖該輸入位址IA<0：N>與該冗餘控制訊號REDC<0：L>的需求時間。
該第二控制訊號產生器1920可產生被致能之第二控制號LAT2<0：L>，並且在該目標刷新訊號TR被致能的週期中，失能該等第二控制號LAT2<0：L>。
當該目標刷新訊號TR被致能之後而該第二刷新訊號REF2<L>第一次被致能時，該預更新訊號產生器1930可依序地致能複數預更新訊號PRE_UP<0：L>，以回應該等選擇訊號REF2<0：L>。更具體地，當該第二刷新訊號REF2<L>第一次被致能然後失能，該預更新訊號產生器1930可依序地致能該等預更新訊號PRE_UP<0：L>，以回應於一預定時間之後被依序地致能之選擇訊號REF2<0：L>。
當對應之冗餘控制訊號REDC2<0：L>被失能時，該更新訊號產生器1940可傳輸該等預更新訊號PRE_UP<0：L>，以作為對應之更新訊號UP<0：L>，或是當對應之冗餘控制訊號REDC2<0：L>被致能時，阻止該等預更新訊號PRE_UP<0：L>並失能對應之更新訊號UP<0：L>。
第20圖係為根據本發明一實施例之一記憶體裝置的一方塊圖。
參考第20圖，該記憶體裝置可包括一指令輸入單元2010、一位址輸入單元2020、一指令解碼器2030、一位址計算單元2040、一位址產生單元2050、一控制單元2060、一記憶庫位址解碼單元2070與複數記憶庫BK0至BKL。各該記憶庫BK0至BKL可對應第16圖之胞陣列1670。
參考第18圖至第20圖，該指令輸入單元2010、該位址輸入單元2020、該指令解碼器2030與該位址計算單元2040可相同於參考第16圖中所述之指令輸入單元1610、位址輸入單元1620、指令解碼器1630與位址計算單元1640。
該位址輸入單元2020更可將用於選擇該等記憶庫BK0至BKL中之一或多者的一記憶庫位址BA<0：P>，傳輸至該控制單元2060與該記憶庫位址解碼單元2070。此外，每當該第一刷新訊號REF1<L>致能時，該位址計算單元2040可以1來增加該計算位址CTA<0：N>的值，其中該第一刷新訊號REF1<L>係為該等第一刷新訊號REF1<0：L>中最後被致能者。
第18圖中的第一閂鎖單元1820_0至1820_L與第二閂鎖單元1830_0至1830_L，可分別對應該等記憶庫BK0至BKN，並且閂鎖與產生對應之記憶庫操作所需的一位址與一冗餘控制訊號。
該記憶庫位址解碼單元2070可解碼該記憶庫位址BA<0：P>並且產生選擇訊號SEL<0：L>。該等選擇訊號SEL<0：L>可對應參考第18圖所述之選擇訊號SEL<0：L>。
當該閂鎖訊號LAT被致能時，該位址產生單元2050可反向該輸入位址IA<0：N>的部份或是該輸入位址IA<0：N>的LSB IA<N>，並且透過該等 第一閂鎖單元1820_0至1820_L中所選擇之一者來閂鎖部份反向之輸入位址IA<0：N>與該冗餘控制訊號REDC<0：L>，以回應該閂鎖訊號LAT，並且該目標刷新訊號TR被致能的週期中產生該目標位址OUT2<0：N>。該位址產生單元2050可相同於參考第18圖中所述之位址產生電路。
除了該控制電路2060執行用於該等第二輸出位址OUT2_0<0：N>至OUT2_L<0：N>的一冗餘操作之外，該控制單元2060可相同於參考第10圖所述之記憶體裝置的控制電路1060。
第21圖係為第20圖中所示之控制單元2060的一方塊圖。
參考第21圖，該控制單元2060可包括一刷新控制器2110、一目標刷新控制器2120、一記憶庫選擇器2130、複數冗餘控制區段2140_0至2140_L、複數字元線控制區段2150_0至2150_L與複數選擇器2160_0至2160_L。
由於第21圖之控制單元2060未接收該第三輸出位址OUT3_0<0：N>至OUT3_L<0：N>，不類似於參考第11圖所述之控制單元1060，該控制單元2060可僅包括選擇器2160_0至2160_L中之一種，並且透過該等選擇器2160_0至2160_L所選擇的位址SA_0<0：N>至SA_L<0：N>可被分別地輸入至該等冗餘控制區段2140_0至2140_L與該等字元線控制區段2150_0至2150_L。該等字元線控制區段2150_0至2150_L與該等選擇器2160_0至2160_L可分別地接收相同的位址SA_0<0：N>至SA_L<0：N>，並且執行參考第11圖所述之操作。
第21圖之控制單元2060的刷新控制器2110、目標刷新控制器2120與記憶庫選擇器2130，可相同於參考第11圖所述之刷新控制器1110、目 標刷新控制器1120與記憶庫選擇器1130。
根據本發明之一實施例，當一目標刷新操作執行時，該位址產生電路與該記憶體裝置可閂鎖一啟動位址與產生被使用的一位址，以防止記憶胞資料的損壞。
此外，根據無論是否執行一冗餘操作，該位址產生電路與該記憶體裝置可維持一閂鎖位址或是更新該閂鎖位址為一加/減值，使得當一目標刷新操作執行時，以減少該電路面積與用以產生被使用的一位址的所需閂鎖器之數量。
雖然在此以敘述多種實施例，其將使本發明所屬技術領域中具有通常知識者可在不脫離本發明之精神與下述的申請專利範圍而進行變化與修改。
210‧‧‧閂鎖控制單元
220‧‧‧第一閂鎖單元
230‧‧‧第二閂鎖單元
240‧‧‧第三閂鎖單元
250‧‧‧加法/減法單元

Claims (30)

  1. 一種位址產生電路，包括：一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份所獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址；一第三閂鎖單元，係適用於在該目標刷新週期之外的一週期期間中來閂鎖該第一閂鎖單元的部份反向之輸入位址；以及一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，以產生該加/減位址。
  2. 如請求項1所述之位址產生電路，其中該輸入位址之部份包括該輸入位址之一最低有效位元。
  3. 如請求項2所述之位址產生電路，其中該加法/減法單元係根據該第二閂鎖單元中被閂鎖之位址的最低有效位元，至或自該第二閂鎖單元中被閂鎖之位址加上或減去該預定值以產生該加/減位址。
  4. 如請求項1所述之位址產生電路，其中該第二閂鎖單元的位址係為用於一目標刷新操作的一目標位址。
  5. 一種記憶體裝置，包括：一胞陣列，係包括複數字元線以及複數冗餘字元線；一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份所獲得； 一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址；一第三閂鎖單元，係適用於在該目標刷新週期之外的一週期期間中，閂鎖該第一閂鎖單元的部份反向之輸入位址；一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值，以產生該加/減位址；以及一控制單元，係適用於刷新對應一計算位址的一字元線或是一冗餘字元線，並且在該目標刷新週期期間中，適用於刷新對應該第二閂鎖單元中被閂鎖之位址與該第三閂鎖單元中被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
  6. 如請求項5所述之記憶體裝置，其中該輸入位址之部份包括該輸入位址之一最低有效位元。
  7. 如請求項6所述之記憶體裝置，其中該加法/減法單元係根據該第二閂鎖單元中被閂鎖之位址的最低有效位元，至或自該第二閂鎖單元中被閂鎖之位址加上或減去該預定值以產生該加/減位址。
  8. 如請求項5所述之記憶體裝置，其中該輸入位址於一啟動操作期間被輸入。
  9. 如請求項8所述之記憶體裝置，其中該控制單元刷新一單一字元線或是一單一冗餘字元線，以回應一刷新指令，以及 其中，於該目標刷新週期期間，該控制單元執行該第一刷新操作，以回應該刷新指令的一第一應用，並且執行一第二刷新操作，以回應該刷新指令的一第二應用。
  10. 如請求項9所述之記憶體裝置，其中該控制單元在該第一刷新操作與該第二刷新操作之間執行該主動操作。
  11. 如請求項5所述之記憶體裝置，其中該控制單元包括：一冗餘控制區段，係適用於當一字元線被一冗餘字元線取代時，啟動複數冗餘訊號中之一者，以對應取代該字元線的該冗餘字元線，其中該字元線係對應至該計算位址或是該第三閂鎖單元的部份反向之輸入位址；以及一字元線控制區段，係適用於選擇該字元線或是該冗餘字元線，以回應該計算位址、該第二閂鎖單元中被閂鎖之位址、以及該等冗餘訊號。
  12. 一種記憶體裝置，包括：複數記憶庫，係各別包括複數字元線以及複數冗餘字元線；複數第一閂鎖單元，係各別適用於閂鎖一位址，該位址係藉由反向對應一記憶庫之一輸入位址的一部份所獲得；複數第二閂鎖單元，係各別適用於閂鎖對應之第一閂鎖單元的部份反向之輸入位址，並且適用於在一目標刷新操作期間的一第一刷新操作之後來閂鎖一加/減位址；複數第三閂鎖單元，係各別適用於在該目標刷新週期之外的一週期期間中，閂鎖對應之第一閂鎖單元的部份反向之輸入位址； 一加法/減法單元，係適用於藉由在該目標刷新週期之一目標刷新操作期間，依序選擇該等第二閂鎖單元並且至或自被選擇之第二閂鎖單元的被閂鎖之位址加上或是減去一預定值，以產生該加/減位址；以及一控制單元，係適用於刷新於該等記憶庫中對應一計算位址的一字元線或是一冗餘字元線，並且適用於在該目標刷新週期期間，刷新於該等記憶庫中對應第二閂鎖單元的對應被閂鎖之位址與對應第三閂鎖單元的對應被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
  13. 如請求項12所述之記憶體裝置，其中各該第一閂鎖單元的部份反向之輸入位址係對應一字元線，該字元線係相鄰於對應之記憶庫之輸入位址的一字元線。
  14. 如請求項13所述之記憶體裝置，其中該加法/減法單元係根據被選擇之第二閂鎖單元的被閂鎖之位址的該最低有效位元，至或自被選擇之第二閂鎖單元的被閂鎖之位址加上或減去該預定值以產生該加/減位址。
  15. 如請求項12所述之記憶體裝置，其中該控制單元刷新於該等記憶庫中的一單一字元線或是一單一冗餘字元線，以回應一刷新指令，以及其中，於該目標刷新週期期間，該控制單元執行該第一刷新操作，以回應該刷新指令的一第一應用，並且執行一第二刷新操作，以回應該刷新指令的一第二應用。
  16. 一種位址產生電路，包括： 一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份與對應該輸入位址的一冗餘控制訊號而獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址與該冗餘控制訊號，適用於在一目標刷新週期期間的一第一刷新操作之後來閂鎖一加/減位址，以及適用於當被閂鎖之冗餘控制訊號被致能時，維持部份反向之輸入位址；以及一加法/減法單元，係適用於至/自該第二閂鎖單元中被閂鎖之位址藉由加/減一預定值至/，以產生該加/減位址。
  17. 如請求項16所述之位址產生電路，其中該輸入位址之部份包括該輸入位址之一最低有效位元。
  18. 如請求項17所述之位址產生電路，其中該加法/減法單元係根據該第二閂鎖單元中被閂鎖之位址的最低有效位元，至或自該第二閂鎖單元中被閂鎖之位址加上或減去該預定值以產生該加/減位址。
  19. 如請求項16所述之位址產生電路，其中該第二閂鎖單元的位址係為用於一目標刷新操作的一目標位址。
  20. 一種記憶體裝置，包括：一胞陣列，係包括複數字元線以及複數冗餘字元線；一第一閂鎖單元，係適用於閂鎖一位址，該位址係藉由反向一輸入位址的一部份與對應該輸入位址的一冗餘控制訊號而獲得；一第二閂鎖單元，係適用於閂鎖該第一閂鎖單元的部份反向之輸入位址與該冗餘控制訊號，適用於當該閂鎖冗餘控制訊號被失能時，在一目標刷新 週期期間的一第一刷新操作之後來閂鎖一加/減位址，以及適用於當被閂鎖之冗餘控制訊號致能時，維持部份反向之輸入位址；一加法/減法單元，係適用於藉由至/自該第二閂鎖單元中被閂鎖之位址加/減一預定值至/而產生該加/減位址；以及一控制單元，係適用於刷新對應一計算位址的一字元線或是一冗餘字元線，並且適用於在該目標刷新週期期間中，刷新對應該第二閂鎖單元中被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
  21. 如請求項20所述之記憶體裝置，其中該輸入位址之部份包括該輸入位址之一最低有效位元。
  22. 如請求項21所述之記憶體裝置，其中該加法/減法單元係根據該第二閂鎖單元中被閂鎖之位址的最低有效位元，至或自該第二閂鎖單元的被閂鎖之位址加上或減去該預定值以產生該加/減位址。
  23. 如請求項20所述之記憶體裝置，其中該輸入位址於一啟動操作期間被輸入。
  24. 如請求項23所述之記憶體裝置，其中該控制單元刷新一單一字元線或是一單一冗餘字元線，以回應一刷新指令，以及其中，於該目標刷新週期期間，該控制單元執行該第一刷新操作，以回應該刷新指令的一第一應用，並且執行一第二刷新操作，以回應該刷新指令的一第二應用。
  25. 如請求項24所述之記憶體裝置，其中該控制單元在該第一刷新操作與該第二刷新操作之間執行該主動操作。
  26. 如請求項20所述之記憶體裝置，其中該控制單元包括：一冗餘控制區段，係適用於當一字元線被一冗餘字元線取代時，執行複數冗餘訊號中之一者，以對應取代該字元線的冗餘字元線，其中該字元線係對應該計算位址或是該第二閂鎖單元的部份反向之輸入位址；以及一字元線控制區段，係適用於選擇該字元線或是該冗餘字元線，以回應該計算位址、該第二閂鎖單元中被閂鎖之位址以及該等冗餘訊號。
  27. 一種記憶體裝置，包括：複數記憶庫，係各別包括複數字元線以及複數冗餘字元線；複數第一閂鎖單元，係各別適用於閂鎖一位址，該位址係藉由反向一對應記憶庫之一輸入位址的一部份與一冗餘控制訊號而獲得，其中當對應該輸入位址的一字元線被取代時，致能該冗餘控制訊號；複數第二閂鎖單元，係各別適用於閂鎖對應之第一閂鎖單元的部份反向之輸入位址與該冗餘控制訊號，適用於當該冗餘控制訊號被失能時，在一目標刷新操作期間的一第一刷新操作之後來閂鎖一加/減位址，以及適用於當被閂鎖之冗餘控制訊號被致能時，維持部份反向之輸入位址；一加法/減法單元，係適用於藉由至或自該第二閂鎖單元中被閂鎖之位址加上或減去一預定值而產生該加/減位址；以及一控制單元，係適用於刷新於該等記憶庫中對應一計算位址的一字元線或是一冗餘字元線，並且適用於在該目標刷新週期期間，刷新對應於該等記憶庫中對應之第二閂鎖單元的被閂鎖之位址的一字元線或是一冗餘字元線，其中當該胞陣列被刷新時，該計算位址會改變。
  28. 如請求項27所述之記憶體裝置，其中各該第一閂鎖單元的部份反向之輸入位址係對應一字元線，該字元線係相鄰於對應之記憶庫之輸入位址的一字元線。
  29. 如請求項28所述之記憶體裝置，其中該加法/減法單元係根據被選擇之第二閂鎖單元的被閂鎖之位址的該最低有效位元，至或自被選擇之第二閂鎖單元的被閂鎖之位址加上或減去該預定值以產生該加/減位址。
  30. 如請求項27所述之記憶體裝置，其中該控制單元刷新於該等記憶庫中的一單一字元線或是一單一冗餘字元線，以回應一刷新指令，以及其中，於該目標刷新週期期間，該控制單元執行該第一刷新操作，以回應該刷新指令的一第一應用，並且執行一第二刷新操作，以回應該刷新指令的一第二應用。
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