JP6924524B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。特にＲｏｗＨａｍｍｅｒ問題による障害に対する耐性を向上させた半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）の製造プロセスの微細化の進展は著しい。それに伴いメモリセル間の干渉が発生しやすくなる。さらに、製造プロセスの微細化のために、ばらつきが大きくなり、干渉を受けやすいメモリセルが作製されやすくなる。その結果、メモリセルのデータ破壊が顕著になってきている。

特に、近年、特定のアドレスの行（Ｒｏｗ）に対して繰り返しアクセスがなされると、その行の近傍の行のデータが破壊される問題が注目されている。このような問題は、ＲｏｗＨａｍｍｅｒ問題と呼ばれる。このＲｏｗＨａｍｍｅｒ問題に対して、種々の解決手法が提案されている。

特許文献１
下記特許文献１においては、ＤＲＡＭの行に対するアクセス数をカウントし、カウント数が所定の閾値に達した場合、その行の近傍の行をリフレッシュする方法が開示されている。

この特許文献１に記載の方法では、ＤＲＡＭにおける正規の（通常の）リフレッシュ動作に加えて、アクセス数が閾値に達した行の近傍の行のアドレスを割込みリフレッシュするので、リフレッシュ回数は従来より増加してしまう。したがって、リフレッシュ回数の増加によって、そのＤＲＡＭのアクセス性能が低下すると考えられる。さらに、ＤＲＡＭの全ての行に対して、それに対するアクセス数をカウントするカウント回路を設ける必要があり、ＤＲＡＭ面積が増大してしまう問題もある。したがって、同じ容量のＤＲＡＭにおいては、そのチップ面積が増大してしまう。

特許文献２
下記特許文献２においては、上記特許文献１記載の方法とほぼ同様の原理によって割込みリフレッシュが実行される方法が開示されている。しかし、特許文献２においては、正規リフレッシュによるリフレッシュ動作の対象となった行（アドレス）は、その行に対するアクセス数のカウントがリセットされる方法が提案されている。このような動作によって、行に対する割込みリフレッシュの実行が、特許文献１に比べて抑制されると考えられる。

この特許文献２の方法によれば、割込みリフレッシュの数が抑制されるので、ＤＲＡＭとしての性能の低下は、特許文献１の方法に比べれば少ないと考えられる。
しかし、この特許文献２の方法においても、特許文献１の方法と同様に、各行（アドレス）に対するアクセスをカウントするカウント回路が必要となる。このカウント回路は、アクセス数を記憶しておくＳＲＡＭで構成することが一般的であるので、当該ＳＲＡＭの搭載によって、ＤＲＡＭのチップ面積が増大してしまう問題は、特許文献１と同様に、特許文献２においても存在すると考えられる。

特開２０１３−２３９２２８号公報 特開２０１５−１６２２５３号公報

本発明は、このような事情に鑑みなされたものであり、その目的は、ＤＲＡＭのチップ面積を大きく増大させずに、ＲｏｗＨａｍｍｅｒ問題を解決する仕組みを実現することである。

（１）本発明は、上記課題を解決するために、複数のメモリセルを備えたメモリ部と、アドレスと、前記アドレスで指定される前記メモリセルに適用されるアクティブコマンドと、を受信し、前記アクティブコマンドを受信した際のアドレスを、前記アクティブコマンドを受信する度にラッチし続けるアドレスラッチ部と、リフレッシュコマンドを受信した場合に、前記リフレッシュコマンドに基づく正規リフレッシュ動作を前記メモリ部に対して実行するようにメモリアクセス制御部に指示するとともに、前記アドレスラッチ部がラッチした前記アドレスに基づくリフレッシュ動作であって、前記アドレスの近傍のアドレスに対して割込みリフレッシュ動作を実行するように前記メモリアクセス制御部に指示するリフレッシュ制御部と、前記リフレッシュ制御部からの指示に基づき、前記正規リフレッシュ動作及び前記割込みリフレッシュ動作を前記メモリ部に対して実行する前記メモリアクセス制御部と、を含む半導体記憶装置である。

（２）また、本発明は、上記課題を解決するために、複数のメモリセルを備えたメモリ部と、アドレスと、前記アドレスで指定される前記メモリセルに適用されるアクティブコマンドと、を受信し、前記アクティブコマンドを受信した際のアドレスを、前記アクティブコマンドを受信する度にラッチし、ラッチしたアドレスをｎ個保持するアドレスラッチ部と、リフレッシュコマンドを受信した場合に、前記リフレッシュコマンドに基づく正規リフレッシュ動作を前記メモリ部に対して実行するようにメモリアクセス制御部に指示するとともに、前記アドレスラッチ部がラッチした１個以上の前記アドレスに基づくリフレッシュ動作であって、前記アドレスの近傍のアドレスに対して割込みリフレッシュ動作を実行するように前記メモリアクセス制御部に指示するリフレッシュ制御部と、前記リフレッシュ制御部からの指示に基づき、前記正規リフレッシュ動作及び前記割込みリフレッシュ動作を前記メモリ部に対して実行する前記メモリアクセス制御部と、を含み、前記アドレスラッチ部は、前記メモリアクセス制御部が前記割込みリフレッシュ動作を実行した場合にリセットされ、次にアクティブコマンドを受信した際のアドレスをラッチ可能な状態にされる半導体記憶装置である。ここで、前記ｎは自然数である。

（３）また、本発明は、（２）記載の半導体記憶装置において、前記アドレスラッチ部は、前記メモリアクセス制御部が前記割込みリフレッシュ動作を実行した場合に、前記割込みリフレッシュ動作の基となったアドレスのみがリセットされ、次にアクティブコマンドを受信した際のアドレスをラッチ可能な状態にされる半導体記憶装置である。

（４）また、本発明は、（２）記載の半導体記憶装置において、前記リフレッシュ制御部は、前記アドレスラッチ部がラッチした前記アドレスのうち、いずれか１個のアドレスに基づくリフレッシュ動作であって、前記１個のアドレスの近傍のアドレスに対してのみ割込みリフレッシュ動作を実行するように前記メモリアクセス制御部に指示し、前記アドレスラッチ部は、前記リフレッシュ制御部が前記割込みリフレッシュ動作を実行した場合に、前記割込みリフレッシュ動作の基となった前記１個のアドレスのみがリセットされ、次にアクティブコマンドを受信した際のアドレスをラッチ可能な状態にされる半導体記憶装置である。

（５）また、本発明は、（２）から（４）のいずれか１項に記載の半導体記憶装置において、前記リフレッシュコマンドを受信した後、前記アクティブコマンドをｍ個受信してから前記アドレスラッチ部のラッチ動作を開始させるモニタスタート部、を含む半導体記憶装置である。ここで、前記ｍは自然数である。

（６）また、本発明は、（５）５記載の半導体記憶装置において、前記モニタスタート部は、前記リフレッシュコマンドを受信した後、前記アクティブコマンドをランダムなｋ個受信してから前記アドレスラッチ部のラッチ動作を開始させる半導体記憶装置である。ここで、前記ｋはランダムな自然数である。

（７）また、本発明は、（２）から（６）のいずれか１項に記載の半導体記憶装置において、アドレスと、前記アドレスで指定される前記メモリセルに適用されるアクティブコマンドと、を受信し、前記アクティブコマンドを受信した際のアドレスを監視し、同一アドレスに対するアクセスの個数をカウントするアクセスカウントアドレスラッチ部と、前記アクセスカウントアドレスラッチ部がカウントした、同一アドレスに対するアクセスの個数が、所定の値を越えている場合に、前記アドレスラッチ部に、前記同一アドレスをラッチさせる上限判定部と、を含む半導体記憶装置である。

（８）また、本発明は、（１）から（７）のいずれか１項に記載の半導体記憶装置において、前記アクティブコマンドを受信した際のアドレスと、前記アドレスラッチ部が既にラッチしているアドレスと、を比較し、比較の結果、異なるアドレスである場合に、前記アドレスラッチ部にラッチ動作を実行させるアドレス比較部、を含む半導体記憶装置である。

（９）また、本発明は、（２）から（７）のいずれか１項に記載の半導体記憶装置において、前記アドレスラッチ部が既にラッチしているｎ個未満のアドレスと、前記アクティブコマンドを受信した際のアドレスとを比較し、比較の結果、異なるアドレスである場合にのみ、前記アドレスラッチ部に、新たに前記アクティブコマンドを受信した際のアドレスのラッチ動作を実行させるアドレス比較部、を含む半導体記憶装置である。

（１０）また、本発明は、（８）又は（９）記載の半導体記憶装置において、前記アドレス比較部は、前記リフレッシュ制御部が、正規リフレッシュ動作を前記メモリアクセス制御部に指示した際のリフレッシュアドレスが、前記アドレスラッチ部がラッチしたアドレスの近傍のアドレスである場合に、前記アドレスラッチ部がラッチする前記アドレスをリセットする半導体記憶装置である。

（１１）また、本発明は、（１）から（１０）のいずれか１項に記載の半導体記憶装置において、受信する前記アクティブコマンドをモニタし、前記リフレッシュコマンドを受信した後、前記アクティブコマンドを受信しない場合は、前記リフレッシュ制御部が前記割込みリフレッシュ動作を前記メモリアクセス制御部に指示することを抑止するモニタ部、をさらに含む半導体記憶装置である。

（１２）また、本発明は、（１）から（１１）のいずれか１項に記載の半導体記憶装置において、前記アクティブコマンドを受信した際のアドレスの近傍のアドレスとは、前記アクティブコマンドを受信した際のアドレスを＋１したアドレス、又は、−１したアドレスのいずれかである半導体記憶装置である。

（１３）また、本発明は、（１）から（１２）のいずれか１項に記載の半導体記憶装置において、前記アクティブコマンドは、前記メモリ部のワード線を活性化させるコマンドであり、少なくとも、リードコマンド、ライトコマンド、リフレッシュコマンド、を含むことを特徴とする半導体記憶装置である。

このように、本発明によれば、ＲｏｗＨａｍｍｅｒ問題に対処するために実行する割込みリフレッシュを、有効であると推察される行（アドレス）に対して実行している。従って、行に対するアクセスをカウントする回路を、各行毎に備えさせる必要がなくなる。その結果、ＲｏｗＨａｍｍｅｒ問題に対処するための回路の面積を従来より小さくする事ができ、ＤＲＡＭのチップ面積の増大防止を図ることができる。

実施形態１に係るＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ問題の対策回路の回路ブロック図である。 実施形態１に係るＲｏｗＨａｍｍｅｒ問題の対策回路の動作を説明するタイムチャートである。 実施形態２に係るＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ問題の対策回路の回路ブロック図である。 実施形態２に係るＲｏｗＨａｍｍｅｒ問題の対策回路の動作を説明するタイムチャートである。 実施形態３に係るＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ問題の対策回路の回路ブロック図である。 実施形態３に係るＲｏｗＨａｍｍｅｒ問題の対策回路の動作を説明するタイムチャートである。 実施形態４に係るＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ問題の対策回路の回路ブロック図である。 実施形態４に係るＲｏｗＨａｍｍｅｒ問題の対策回路の動作を説明するタイムチャートである。

以下、本発明の好適な実施形態に係る積層型半導体装置を、図面に基づき詳細に説明する。なお、以下に説明する実施の形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。

第１．実施形態１
構成
図１は、本実施形態１におけるＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ対策回路１０を示す回路ブロック図である。図１に示すＲｏｗＨａｍｍｅｒ対策回路１０は、ＤＲＡＭ装置の構成の一部である。図１中、メモリ１８以外の部分が、ＲｏｗＨａｍｍｅｒ対策回路１０である。すなわち、ＲｏｗＨａｍｍｅｒ対策回路１０は、Ａｃｔｉｖｅモニタ回路１２と、リフレッシュ制御回路１４と、メモリアクセス制御回路１６と、アドレスラッチ回路２０ａ、２０ｂと、アドレス比較回路２２と、から構成される。後述する各実施形態でも、メモリを除く部分がＲｏｗＨａｍｍｅｒ対策回路である。

図１において、ＤＲＡＭ装置には、外部入力コマンドと、外部入力アドレスと、が共に入力される。この外部入力アドレスで指定されたメモリセルに対して、外部入力コマンドで指定された動作を、ＤＲＡＭ装置は実行する。このように、ＤＲＡＭ装置には、外部入力アドレスと、この外部入力アドレスで指定されるメモリセルに対する処理を指定する外部入力コマンドとが、同時に入力される。
外部入力コマンドは、メモリアクセス制御回路１６に入力する。メモリアクセス制御回路１６は、ＤＲＡＭ装置の動作を制御する回路であり、入力された外部入力コマンドに基づき、メモリ１８に関して所定の動作を実行する。
なお、メモリ１８は、請求の範囲のメモリ部の好適な一例に相当する。また、後述する実施形態におけるメモリ３８、５８、７８も、請求の範囲のメモリ部の好適な一例に相当する。

本実施形態１においては、外部入力コマンドは、メモリアクセス制御回路１６に加えて、Ａｃｔｉｖｅモニタ回路１２と、リフレッシュ制御回路１４と、アドレスラッチ回路２０ａ、２０ｂと、アドレス比較回路２２と、に入力されている。
外部入力アドレスは、メモリアクセス制御回路１６に入力される。メモリアクセス制御回路１６は、ＤＲＡＭ装置の動作を制御する回路であり、入力された外部入力アドレスが指定するメモリセルに対して、外部入力コマンドが指定する所定の動作を実行する。

本実施形態１においては、外部入力アドレスは、メモリアクセス制御回路１６に加えて、アドレスラッチ回路２０ａ、２０ｂと、アドレス比較回路２２と、に入力されている。
リフレッシュ制御回路１４は、ＤＲＡＭ装置のリフレッシュを制御する回路であり、まず外部入力コマンドとして、リフレッシュコマンドが入力された場合は、メモリアクセス制御回路１６を制御して、正規の（通常の）リフレッシュ動作を実行させる。この動作自体は、文字通り、従来からのリフレッシュ動作そのものである。
メモリアクセス制御回路１６は、請求の範囲のメモリアクセス制御部の好適な一例に相当する。後述する実施形態２〜４のメモリアクセス制御回路３６、５６、７６も同様に目請求の範囲のメモリアクセス制御部の好適な一例に相当する。

本実施形態１においてリフレッシュ制御回路１４の特徴的な事項は、正規のリフレッシュ動作を実行する際に、そのリフレッシュコマンドが入力されるまでに入力されたアクティブコマンドが存在した場合は、正規のリフレッシュ動作に加えて、割込みリフレッシュ動作を実行することである。

本実施形態１において、アクティブコマンドとは、ＤＲＡＭ装置のメモリ１８内のワード線を活性化（アクティベイト）させる外部入力コマンドであり、リードコマンド、ライトコマンド、リフレッシュコマンド、等が代表的なアクティブコマンドである。
このようなアクティブコマンドが特定のアドレスに集中して入力された場合、上述したようにＲｏｗＨａｍｍｅｒ問題が発生する。そこで、本実施形態１においては、ＲｏｗＨａｍｍｅｒ問題の原因となり得るアクティブコマンドをモニタ等をしているのである。
なお、リフレッシュ制御回路１４は、請求の範囲のリフレッシュ制御部の好適な一例に相当する。また、後述する実施形態におけるリフレッシュ制御回路３４、５４、７４も、請求の範囲のリフレッシュ制御部の好適な一例に相当する。

アクティブコマンドが存在したか否かは、Ａｃｔｉｖｅモニタ回路１２が判断する。Ａｃｔｉｖｅモニタ回路１２は、外部入力コマンドをモニタしており、リフレッシュコマンドが入力されてから、次のリフレッシュコマンドが入力されるまでに、所定のアクティブコマンドが入力されたか否かを監視する回路である。

Ａｃｔｉｖｅモニタ回路１２は、外部入力コマンドをモニタしており、リフレッシュコマンドがＤＲＡＭ装置に入力されてから、アクティブコマンドが全く入力されないまま、再びリフレッシュコマンドが入力された場合は、後述するリフレッシュ制御回路１４を制御して割込みリフレッシュを行わせない（割込みリフレッシュ動作を抑制する）。この場合は、リフレッシュ制御回路１４は、メモリアクセス制御回路１６には通常の正規のリフレッシュ動作のみ指示し、正規リフレッシュ動作のみを実行させ、割込みリフレッシュ動作は実行させない。
ただし、メモリアクセス制御回路１６は、リフレッシュ制御回路１４が割込みリフレッシュ動作を抑制する場合でも、アドレスラッチ回路２０がアドレスをラッチしている場合は、そのアドレスを基礎として割込みリフレッシュを実行する。
なお、Ａｃｔｉｖｅモニタ回路１２は、請求の範囲のモニタ部の好適な一例に相当する。また、後述するＡｃｔｉｖｅモニタ回路３２、５２、７２も御回路も、請求の範囲のモニタ部の好適な一例に相当する。

他方、リフレッシュ制御回路１４は、Ａｃｔｉｖｅモニタ回路１２が割込みリフレッシュ動作を抑制しない場合（アクティブコマンドが存在した場合）は、正規リフレッシュ動作を実行する際に、割込みリフレッシュ動作をメモリアクセス制御回路１６に実行させる。

アドレスラッチ回路２０ａ、２０ｂは、割込みリフレッシュ動作を実行する際のアドレスを保持するラッチ回路であり、リフレッシュ制御回路１４は、アドレスラッチ回路２０に保持されているアドレスに関連して、割込みリフレッシュをメモリアクセス制御回路１６に指示する。
アドレスラッチ回路２０は、外部入力コマンドを監視しており、リフレッシュコマンド以外のアクティブコマンドが入力された場合に、その（リフレッシュコマンド以外の）外部入力コマンドが入力された際の外部入力アドレスをラッチする。

本実施形態１においては、２個のアドレスラッチ回路２０ａ、２０ｂが備えられており、２個のアドレスをラッチすることができる。このラッチ個数の「２」は、請求範囲のｎの好適な一例に相当する。
アドレス比較回路２２は、アドレスラッチ回路２０が同一のアドレスをラッチしないように制御する回路である。アドレスラッチ回路２０は、アクティブコマンドが入力される度に外部入力アドレスをラッチしていくが、これからラッチしようとするアドレスと、既にアドレスラッチ回路２０がラッチしているアドレスとが、アドレス比較回路２２によって比較されている。この比較の結果、既にラッチされているアドレスと、これからラッチしようとするアドレスとが同一である場合は、アドレス比較回路２２は、アドレスラッチ回路２０を制御して、ラッチ動作を中止させる。このような動作によって、同一のアドレスがラッチされることを防止している。
なお、アドレス比較回路２２は、請求の範囲のアドレス比較部の好適な一例に相当する。また、後述する実施形態におけるアドレス比較回路４２、６２、８２も、請求の範囲のアドレス比較部の好適な一例に相当する。

本実施形態１においては、アドレスラッチ回路２０がラッチするアドレスは割込みリフレッシュの基礎となるアドレスである。したがって、同一のアドレスをラッチする意味は無いので、アドレスラッチ回路２０ａと、アドレスラッチ回路２０ｂとに別のアドレスをラッチさせるために、アドレス比較回路２２が設けられている。

本実施形態１におけるアドレスラッチ回路２０ａ、２０ｂは、外部入力コマンドを監視しており、外部入力コマンドがリフレッシュコマンドである場合に、所定のタイミングでリセットされ、新たにアドレスをラッチ可能な状態になる。そして、リフレッシュコマンド以外のアクティブコマンドが入力される度に、その際に入力される外部入力アドレスをラッチする。アドレスラッチ回路２０は、このラッチ動作を２回実行し、２個のアドレスをラッチした後、ラッチ動作を停止する。

このような動作によって、アドレスラッチ回路２０は、リフレッシュコマンドと、リフレッシュコマンドとの間において入力されたアクティブコマンドの際の外部入力アドレスを、最大２個ラッチすることになる。
すなわち、アドレスラッチ回路２０は、リフレッシュコマンドが入力されてから、原則として最初の２個のアクティブコマンドの（異なる）アドレスがラッチする。このようにしてラッチされたアドレスを基礎として、リフレッシュコマンドが入力された際の割込みリフレッシュが実行される。
なお、アドレスラッチ回路２０は、請求の範囲のアドレスラッチ部の好適な一例に相当する。また、後述する実施形態におけるアドレスラッチ回路４０、６０、８０も、請求の範囲のアドレスラッチ部の好適な一例に相当する。

本実施形態１において特徴的なことは、リフレッシュ制御回路１４が、リフレッシュコマンドに基づき正規リフレッシュ動作を行う際に、前回の正規リフレッシュと今回の割込みリフレッシュ動作との間において入力されたアクティブコマンドの際のアドレスをラッチしている（保持している）ことである。そして、このラッチしたアドレスに基づき割込みリフレッシュを実行している。これによって、ＲｏｗＨａｍｍｅｒ問題の原因となるアクティブコマンドが入力された際のアドレスに基づく割込みリフレッシュ動作を実行することができ、ＲｏｗＨａｍｍｅｒ問題の発生しそうなアドレスに対する割込みリフレッシュ動作を行うことが可能である。

動作
以下、図１で説明した本実施形態１のＲｏｗＨａｍｍｅｒ対策回路１０の動作を図２のタイムチャートに基づき説明する。

図２のタイムチャートにおいて、ＣＭＤは、図１における外部入力コマンドを表す。ＡＣＴは、リフレッシュコマンド以外のアクティブコマンドを表し、リードコマンド等である。ＰＲＥはＤＲＡＭ装置に対するプリチャージを表す。ＲＥＦはリフレッシュコマンドを表す。
図２のＷＬ＿Ｅｍａｂｌｅは、メモリアクセス制御回路１６がメモリ１８に対して出力する信号であり、ワード（行）線を活性化（アクティベイト）させる信号である。
図２の外部入力アドレスは、図１の外部入力アドレスを表す。
図２のアドレスラッチ１ｓｅｔは、図１におけるアドレスラッチ回路２０ａを表し、アドレスラッチ２ｓｅｔは、図１におけるアドレスラッチ回路２０ｂを表す。

図２のタイムチャートにおいて、まず、アクティブコマンドＡＣＴが入力されると、それに応じて、メモリアクセス制御回路１６がＷＬ＿Ｅｎａｂｌｅを１パルス出力する。なお、その１パルスの中の所定のタイミングでプリチャージＰＲＥが出されている。

図２のタイムチャートにおいては、２個のアクティブコマンドＡＣＴが連続して入力されており、その際の外部入力アドレスは、順に＃０００、＃１００となる。最初のアドレス＃０００は、アドレスラッチ１ｓｅｔ（アドレスラッチ回路２０ａ）にラッチされる。また、次のアドレス＃１００は、アドレスラッチ２ｓｅｔ（アドレスラッチ回路２０ｂ）にラッチされる。

２個のアクティブコマンドＡＣＴに引き続き、リフレッシュコマンドＲＥＦが入力されると、リフレッシュ制御回路１４はこのリフレッシュコマンドＲＥＦに基づき、リフレッシュ動作をメモリアクセス制御回路１６に指示する。

リフレッシュ制御回路１４は、リフレッシュコマンドＲＥＦ、及びリフレッシュ制御回路１４からの指示に基づき、まず、正規（通常）のリフレッシュ動作を実行する。図２で示す例では、所定のリフレッシュカウンタの値が３個用いられ、３回のリフレッシュ動作が実行されている。図２において、ｃｏｕｎｔｅｒ値は、所定の（不図示の）リフレッシュカウンタの値であり、図２では全て「ｃｏｕｎｔｅｒ値」と表されているが、リフレッシュ動作毎に＋２ずつインクリメントしていく値である。本実施形態１では、１回のリフレッシュ動作で２本のワード線に対するリフレッシュ動作が一度に実行されるものとしており、ｃｏｕｎｔｅｒ値は＋２ずつ増加していく。

本実施形態において特徴的なことは、３回の正規のリフレッシュ動作に引き続き、割込みリフレッシュ動作を実行することである。リフレッシュ制御回路１４は、メモリアクセス制御回路１６にこの割込みリフレッシュ動作の指示も実行する。但し、上述したように、Ａｃｔｉｖｅモニタ回路１２が、アクティブコマンドを検出しなかった場合は、リフレッシュ制御回路１４は、メモリアクセス制御回路１６に対して割込みリフレッシュ動作の指示を行わず、図２における割込みリフレッシュ動作は実行されない。

本実施形態１においては、割込みリフレッシュ動作は１回行われる。その際のアドレスは、アドレスラッチ１ｓｅｔと、アドレスラッチ２ｓｅｔとにラッチされているアドレスを交互に基礎として用いて行われる。図２の例では、アドレスラッチ１ｓｅｔがラッチしているアドレス＃０００が基礎として用いられている。実際に割込みリフレッシュ動作の対象となるアドレスは、アドレス＃０００の「近傍」のアドレスである。本実施形態１では、例えば、アドレスラッチ回路２０にラッチされているアドレスの下位１ビットを反転させた値が用いられている。すなわちアドレスラッチ１ｓｅｔ又は２ｓｅｔにラッチされているアドレスを＋１、又は−１したアドレスがリフレッシュ動作の対象となるアドレスである。図２の例では、アドレスラッチ１ｓｅｔがラッチするアドレス＃０００を＋１したアドレスである＃００１がリフレッシュ動作の対象となるアドレスである。

本実施形態１に係るＤＲＡＭ装置は、例として、ワード線が２本毎にペアとして制御されているＤＲＡＭ装置を例として説明する。このようなＤＲＡＭ装置においては、そのペアとなるワード線が近接して配置されており、ＲｏｗＨａｍｍｅｒ問題が生じるワード線は、そのペアの相方のワード線であることが予め判明している。そのため、アドレスラッチ回路２０にラッチされているアドレスに対してアクティブコマンドが適用された場合に、ＲｏｗＨａｍｍｅｒ問題が発生するのは、そのラッチされているアドレスの最下位１ビットを反転させたアドレス、すなわち＋１又は−１したアドレスとなる。

メモリアクセス制御回路１６は、アドレスラッチ回路２０にラッチされているアドレスの最下位１ビットを反転させて、割込みリフレッシュ動作を実行するアドレスを算出している。
なお、本実施形態１においては、アドレスラッチ回路２０は、２個のアドレスをラッチしている。そこで、割込みリフレッシュ動作においては、いずれか一方のアドレスを基礎としてリフレッシュ動作に係るアドレスを計算している。そして、計算の基礎となったアドレスは、リフレッシュ動作後、リセットされて、新たなアドレスをラッチ可能な状態に移行する。図２の例では、アドレスラッチ１ｓｅｔの＃０００が用いられて、＃００１に対して割込みリフレッシュ動作を実行しているので、アドレスラッチ１ｓｅｔがリセットされて新たなアドレスをラッチ可能な状態になる。その結果、図２において、アドレスラッチ１ｓｅｔは、リフレッシュ動作直後のアクティブコマンドＡＣＴが入力された際の外部入力アドレス＃１１１がラッチされている。

他方、アドレスラッチ２ｓｅｔがラッチするアドレス＃１００は、割込みリフレッシュ動作で基礎として用いられていないので、ラッチしたアドレスは保持される。そして、次回のリフレッシュ動作における割込みリフレッシュ動作において基礎として用いられる。すなわち、図２に示されたリフレッシュ動作の次に行われるリフレッシュ動作においては、アドレスラッチ２ｓｅｔにラッチされているアドレスである＃１００を＋１した＃１０１に対して割込みリフレッシュ動作が実行される。

このように、本実施形態１においては、アドレスラッチ回路２０は２個のアドレスをラッチすることができ、それぞれに交互に、割込みリフレッシュ動作の基礎として用いられる。そして、割込みリフレッシュ動作の対象となるアドレスの算出の基礎となった方のアドレスラッチ（１ｓｅｔ又は２ｓｅｔ）はリセットされ、あらたなアドレスをラッチ可能な状態となる。

なお、リフレッシュコマンドと、リフレッシュコマンドとの間に、他のアクティブコマンドが入力されない場合は、上述したように、Ａｃｔｉｖｅモニタ回路３２がリフレッシュ制御回路１４を制御し、割込みリフレッシュ動作を実行させずに、正規リフレッシュ動作のみを実行させる。

ＲｏｗＨａｍｍｅｒ問題への考え方
ＲｏｗＨａｍｍｅｒ問題に対応するために本願発明者らは下記のように考えた。

（１）まず、最大ＲｏｗＨａｍｍｅｒの回数を検討する。
本実施形態１にかかるＤＲＡＭ装置の１バンク当たりの全ワード数は、例えば３２ｋ（ＷＬ）であるとして検討する。ここで、ＷＬは、ＷｏｒｄＬｉｎｅであり、ワード線の本数である。

１回の正規リフレッシュ（ＡＲＥＦ（ＡｕｔｏＲｅｆｒｅｓｈ））でリフレッシュされるワード本数は、本実施形態１においては、上述したように、１バンク当たり、６ＷＬ（ＷｏｒｄＬｉｎｅ）である。図２で説明したように、２本のワード線を３回アクセスするので、計６本である。
また、リフレッシュ動作の周期ｔＲＥＦは、７．８μｓである。すなわち、原則として７．８μｓｅｃ毎にリフレッシュコマンドがＤＲＡＭ装置に入力する。
また、アクティブコマンドが入力する間隔ｔＲＣ（ｍｉｎ）は、５０ｎｓであるとする。このｔＲＣは、最小値である。

（２）以上のような前提の下、１バンクのワード線を全てリフレッシュするのに必要な正規のリフレッシュ回数は、下記のように計算される。
３２ｋＷＬ／６ＷＬ 約５３３３回
リフレッシュ周期ｔＲＥＦは７．８μｓであるので、１バンクが全リフレッシュされるまでの時間は、
（３２ｋＷＬ／６ＷＬ）＊７．８μｓ 約４１６００μｓ
である。この時間の間にアクティブコマンドが出される回数は、
（（３２ｋＷＬ／６ＷＬ）＊７．８μｓ／５０ｎｓ）
＝８３２ｋ
である。したがって、リフレッシュ間隔中に最大８３２ｋ回のアクティブコマンドがかかる可能性がある。これをＲＨ（ｍａｘ）＝８３２ｋと記す。

（３）ＲＨ問題を解決するめの処理を施す必要がある対象ワード線数
また、そのＤＲＡＭ装置を形成する半導体プロセスにおいて、そのプロセスが保証するＲＨ回数、すなわちＲｏｗＨａｍｍｅｒ問題が発生しないアクティブコマンドの回数を１００ｋとする。すなわち、１００ｋ回アクティブコマンドが適用される前にリフレッシュ動作を行えば、ＲｏｗＨａｍｍｅｒ問題は発生しない。

したがって、ＲｏｗＨａｍｍｅｒ問題に対して対応しなければならないワード線数は、約８．３２本となる。
８．３２（ＷＬ） ＝ ８３２ｋ／１００ｋ
このように、ＲｏｗＨａｍｍｅｒ問題に関して処理を施す必要がある対象ワードをＲＨ対象ワードと称する。ここでは、ＲＨ対象ワード本数は、約８．３２本となる。

（４）また、正規リフレッシュ（ＡＲＥＦ）時に、ＲＨ対象ワードにｈｉｔする（そのワードへのリフレッシュが実行される）確率を検討する。
まず、リフレッシュコマンドが入力される直前にＲＨ対象ワードを活性化（アクティベート）していた確率を、０．１２０２（＝１００／８３２）と求める。すると、Ｎ回リフレッシュ動作を実行する間にＲＨ対象ワードを一度もＨｉｔしない確率は、下記のように、求められる。
Ｎ＝１ ０．８８３７
Ｎ＝２ ０．７８１０
Ｎ＝Ｘ １００＊（１００／８３２）のＸ乗
Ｎ＝５．３Ｋ／６４ ０．００００２８ ＡＲＥＦコマンド（リフレッシュコマンド）６４回に１回割込みリフレッシュを実行する。
Ｎ＝５．３Ｋ／８ ３．８Ｅ−３５ ＡＲＥＦコマンド（リフレッシュコマンド）８回に１回割込みリフレッシュを実行する。
Ｎ＝５．３Ｋ ４．２Ｅ−２９０ ＡＲＥＦコマンド（リフレッシュコマンド）１回に１回割込みリフレッシュを実行する。本実施形態１に相当する。

このように、本実施形態１において採用する割込みリフレッシュ方式によれば、アクティブコマンドが入力された際の外部入力アドレスを基礎として、割込みリフレッシュ動作を正規のリフレッシュ動作毎に行えば、高い確率で、ＲｏｗＨａｍｍｅｒ問題が生じないように制御することができる。
このように、本実施形態１によれば、ワード線毎にカウンタを設けずとも、ＲｏｗＨａｍｍｅｒ問題に対処することができるＤＲＡＭ装置を実現することができる。したがって、半導体チップの面積をより有効に利用することができる、面積効率に優れたＤＲＡＭ装置を提供することができる。

実施形態１の変形例
（１）上記実施形態１においては、正規の（通常の）リフレッシュ動作と、リフレッシュ動作の間に入力されたアクティブコマンドの際の外部入力アドレスを基礎として、割込みリフレッシュを行っている。特に、リフレッシュ動作後の「最初の」２個のアクティブコマンドが入力された際のアドレスをラッチし、割込みリフレッシュ動作に利用する例を説明した。すなわち、実施形態１においては、アドレスラッチ回路２０は、最初の２個のアドレスをラッチした後、停止する。

しかし、アドレスラッチ回路２０は、停止せずにラッチし続けてもよい。このように構成した場合は、リフレッシュ動作を実行する直前のアクティブコマンド２個のアドレスがラッチされることになる。したがって、「最初の」２個のアドレスではなく、そのリフレッシュ動作の間の期間における「最後の」アクティブコマンドの際のアドレスがラッチされ、割込みリフレッシュの際のアドレスの基礎として利用されてもよい。
つまり、どのタイミングでアドレスをラッチしてもよい。そのＤＲＡＭ装置のアプリケーション、そのＤＲＡＭ装置が用いられるコンピュータの用途等で適宜調整してよい。

（２）上記実施形態１においては、アドレスラッチ回路２０は、２個（請求の範囲のｎの好適な一例に相当する）のアドレスをラッチ可能に構成している。しかし、ラッチ個数は１個でもよい。すなわちｎ＝１でもよい。また、より多くのアドレスをラッチ可能に構成してもよい。すなわちｎ≧３の自然数であってよい。後述する実施形態２〜４においても同様にｎ＝２の場合の例を示しているが、ｎ＝１やｎ≧３であってもよい。
（３）また、上記実施形態１においては、正規リフレッシュ１回に対して、１個のアドレスに割込みリフレッシュ動作を実行したが、正規リフレッシュ動作１回に対して、２個以上のアドレスに割込みリフレッシュ動作を実行させてもよい。
（４）また、上記実施形態１においては、アクティブコマンドが入力された際のアドレスに隣接するアドレスをＲｏｗＨａｍｍｅｒ問題が生じる可能性のあるアドレスとして割込みリフレッシュ動作の対象とした。しかし、隣接するアドレスではなく、近傍のアドレスとしてもよく、また、近傍の複数本のアドレスのワード線を対象として割込みリフレッシュ動作を実行してもよい。

第２．実施形態２
上記実施形態１では、リフレッシュコマンドが入力（発行）されてから、最初の２個の外部入力アドレスをラッチしていた。しかし、任意の場所（タイミング）のアドレスをラッチしてもよい。本実施形態２では、アドレスのラッチを開始するタイミングを任意に設定することができるＲｏｗＨａｍｍｅｒ対策回路を備えたＤＲＡＭ装置を説明する。

構成
図３は、本実施形態２におけるＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ対策回路３０を示す回路ブロック図である。図３に示すＲｏｗＨａｍｍｅｒ対策回路３０は、ＤＲＡＭ装置の構成の一部である。図３中、メモリ３８以外の部分が、ＲｏｗＨａｍｍｅｒ対策回路３０である。すなわち、ＲｏｗＨａｍｍｅｒ対策回路３０は、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１と、Ａｃｔｉｖｅモニタ回路３２と、リフレッシュ制御回路３４と、メモリアクセス制御回路３６と、アドレスラッチ回路４０ａ、４０ｂと、アドレス比較回路４２と、から構成される。
図３において、上述した図１と異なる構成は、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１であり、その他の構成は、基本的に実施形態１の図１と同様であり、基本的には同様の動作を実行する。

本実施形態２におけるＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１は、外部入力コマンドを監視しており、リフレッシュコマンドが入力されてから、例えば３番目のアクティブコマンドを検出されてからＡｃｔｉｖｅモニタＥｎａｂｌｅ信号をｅｎａｂｌｅ（「１」）に設定し、Ａｃｔｉｖｅモニタ回路３２、及び、アドレスラッチ回路４０ａ、４０ｂの動作を開始させる。
なお、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１は、請求の範囲のモニタスタート部の好適な一例に相当する。また、後述する実施形態におけるＡｃｔｉｖｅモニタＳｔａｒｔ制御回路５１、７１も、請求の範囲のモニタスタート部の好適な一例に相当する。
Ａｃｔｉｖｅモニタ回路３２は、実施形態１の図１のＡｃｔｉｖｅモニタ回路１２とほぼ同様の動作を実行する。図３のＡｃｔｉｖｅモニタ回路３２は、図１のＡｃｔｉｖｅモニタ回路１２と異なり、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号が「１」の場合のみ、外部入力コマンドの監視を行い、アクティブコマンドが入力されたか否かを検出している。

したがって、例えば、リフレッシュコマンドＲＥＦとリフレッシュコマンドＲＥＦとの間で、アクティブコマンドが１個のみ入力された場合は、Ａｃｔｉｖｅモニタ回路３２は、アクティブコマンドが入力されなかったと判断する。この点が実施形態１と異なる点である。

また、アドレスラッチ回路４０ａ、４０ｂは、実施形態１の図１のアドレスラッチ回路２０ａ、２０ｂほぼ同様の動作を実行する。図３のアドレスラッチ回路４０ａ、４０ｂは、図１のアドレスラッチ回路２０ａ、２０ｂと異なり、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号が「１」の場合のみ、外部入力アドレスのラッチを行う。

したがって、本実施形態２においては、アドレスラッチ回路４０ａ、４０ｂは、リフレッシュコマンドＲＥＦとリフレッシュコマンドＲＥＦとの間で、３番目入力されたアクティブコマンドの際の外部入力アドレスからラッチを開始する。この点が実施形態１と異なる点である。なお、それ以外の動作は実施形態１のアドレスラッチ回路２０ａ、２０ｂと同様であり、ラッチするアドレスの数が２個である点等は、アドレスラッチ回路２０ａ、２０ｂと同様である。

このように、本実施形態２において特徴的なことは、ラッチを開始するアドレスの位置を任意に指定できる点である。
ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１は、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号を、Ａｃｔｉｖｅモニタ回路３２に出力し、上述したように、Ａｃｔｉｖｅモニタ回路３２が外部入力コマンドを監視するタイミングを制御している。また、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１は、同じＡｃｔｉｖｅモニタＥｎａｂｌｅ信号を、アドレスラッチ回路４０ａ、４０ｂに出力し、上述したように、アドレスラッチ回路４０ａ、４０ｂが外部入力アドレスをラッチするタイミングを制御している。

ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１の設定するタイミングとして、上記の例では、リフレッシュコマンドＲＥＦが入力されてから３番目のアクティブコマンドからというタイミングを設定している。しかし、３番目以外の、４番目でも５番目でもよく、任意設定する事ができる。その設定は、そのＤＲＡＭ装置の設計段階から決定しておいてもよく、そのＤＲＡＭ装置の製造プロセス時の試験段階で決定（プログラミング）されていてもよく、ＤＲＡＭ装置の製造後、外部からの制御信号でタイミングを任意に設定可能に構成してもよい。

なお、このような動作は、一般的に、アクティブコマンドをｍ個受信してから、アドレスラッチを開始させると表現することもできる。ここで、ｍは自然数である。
動作
以下、図３で説明した本実施形態２のＲｏｗＨａｍｍｅｒ対策回路３０の動作を図４のタイムチャートに基づき説明する。
図４のタイムチャートにおいて、図２のタイムチャートと異なる信号は、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号であり、その他の信号は、基本的に図２のタイムチャートと同様である。また、図４においては、図２と異なり、アドレスラッチ１ｓｅｔは、アドレスラッチ回路４０ａであり、アドレスラッチ２ｓｅｔは、アドレスラッチ回路４０ｂである。

図４のタイムチャートにおいて、まず、アクティブコマンドＡＣＴが入力されると、それに応じて、メモリアクセス制御回路１６がＷＬ＿Ｅｎａｂｌｅ信号を１パルス出力する。なお、その１パルスの中の所定のタイミングでプリチャージＰＲＥが出されている点は、図２と同様である。

図４のタイムチャートにおいては、５個のアクティブコマンドＡＣＴが連続して入力されている例が示されている。その際の外部入力アドレスは、順に＃０００、＃１００、＃２００、＃３００、＃４００である。
本実施形態２において特徴的なことは、最初の２個のアクティブコマンドが入力されるまでは、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号が「０」に設定されていることである。この信号は、上述したようにＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１が生成し、Ａｃｔｉｖｅモニタ回路３２やアドレスラッチ回路４０ａ、４０ｂに供給している信号である。ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１は、２個のアクティブコマンドを検出した後、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号を「１」に設定し、Ａｃｔｉｖｅモニタ回路３２の監視機能をｅｎａｂｌｅし、アドレスラッチ回路４０ａ、４０ｂにラッチ動作を開始させる。

その結果、Ａｃｔｉｖｅモニタ回路３２は、３個目のアクティブコマンドからアクティブコマンドを検出し、リフレッシュ制御回路３４に、次回の正規リフレッシュ動作の際に割込みリフレッシュ動作を実行させるように制御を行う。
また、アドレスラッチ回路４０ａ、４０ｂは、３番目のアクティブコマンドの際の外部入力アドレスである＃２００をラッチする。引き続き、４番目のアクティブコマンドの際の外部入力アドレスである＃３００をラッチする。

これによって、図４に示すように、アドレスラッチ１ｓｅｔ（アドレスラッチ回路４０ａ）は、アドレス＃２００をラッチし、アドレスラッチ２ｓｅｔ（アドレスラッチ回路４０ｂ）は、アドレス＃３００をラッチする。
５個のアクティブコマンドＡＣＴに引き続き、リフレッシュコマンドＲＥＦが入力されると、リフレッシュ制御回路３４はこのリフレッシュコマンドＲＥＦに基づき、リフレッシュ動作をメモリアクセス制御回路３６に指示する。

メモリアクセス制御回路３６は、リフレッシュコマンドＲＥＦ、及びリフレッシュ制御回路３４からの指示に基づき、図２と同様に、３回の正規（通常）のリフレッシュ動作を実行する。
本実施形態２においても、３回の正規のリフレッシュ動作に引き続き、割込みリフレッシュ動作が実行される。この割込みリフレッシュ動作そのものは、実施形態１と同様である。また、割込みリフレッシュ動作は１回行われる。その際のアドレスは、アドレスラッチ１ｓｅｔと、アドレスラッチ２ｓｅｔとにラッチされているアドレスを交互に基礎として用いて行われる点も実施形態１と同様である。

図４の例では、アドレスラッチ１ｓｅｔがラッチしているアドレス＃２００が基礎として用いられている。実際に割込みリフレッシュ動作の対象となるアドレスは、アドレス＃２００の「近傍」のアドレスである。本実施形態２では、例えば、アドレスラッチ回路２０にラッチされているアドレスの最下位１ビットを反転させた値＃２０１が近傍のアドレスとして用いられている。

そのほかの動作は、実施形態１と同様であり、本実施形態２においても、近傍のアドレスとしては隣接したアドレス（最下位１ビットを反転させたアドレス）が用いられている。
なお、図４に示すタイムチャートでは、正規リフレッシュ動作と割込みリフレッシュ動作を実行後は、２番目のアクティブコマンドから外部入力コマンドの監視を行うように、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１が、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号を２番目のアクティブコマンドから「１」に設定する。これによって、アドレスラッチ回路４０ａ、４０ｂも、２番目のアクティブコマンドから、そのアクティブコマンドが入力された際の外部入力アドレスをラッチし始める。例えば、図４に示す例では、リフレッシュ動作後の２番目のアクティブコマンドの際の外部入力アドレスである＃２２２がアドレスラッチ１ｓｅｔにラッチされる動作が示されている。

以上説明したように、本実施形態２によれば、コマンド監視を開始するタイミングや、アドレスをラッチするタイミングを自由に設定できるので、様々な半導体プロセスのＤＲＡＭ装置に適用することができ、ＲｏｗＨａｍｍｅｒ問題の発生を防止しやすくなる。

実施形態２の変形例
（１）実施形態１の変形例で説明した様々なバリエーションが、本実施形態２にも適用することができる。例えば、アドレスラッチ回路４０ａ、４０ｂはラッチ動作を連続して実行してもよいし、ラッチするアドレスの数も３個以上でもよい。割込みリフレッシュ動作も２回以上でもよいし、近傍のアドレスもＲｏｗＨａｍｍｅｒ問題が発生する可能性のある複数のワード線に広げてもよい。

（２）また、本実施形態２においては、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路は、電源投入後は、３個目のアクティブコマンドから外部入力コマンドの監視を開始させ、３個目のアクティブコマンドから外部入力アドレスのラッチを開始させている。そして、正規リフレッシュ動作が実行された後は、２番目のアクティブコマンドから外部入力コマンドの監視を開始させ、２個目のアクティブコマンドから外部入力アドレスのラッチを開始させている。
このように、電源投入直後と、正規リフレッシュ動作が実行された後では、タイミングを異ならせることが、半導体の動作上、妥当な場合がある。また、それぞれのタイミングも任意に設定することができる。例えば、電源投入直後は４番目のアクティブコマンドから監視を行い、正規リフレッシュ動作が実行された後は６番目のアクティブコマンドから監視を行う等のように設定してもよい。
しかし、半導体プロセスや回路構成によっては、電源投入直後と、正規リフレッシュ動作が実行された後では、同じタイミングを適用してもよい。例えば、ともに４番目のアクティブコマンドから監視を開始すると設定することも好適である。

（３）さらに、上述したタイミングは、ランダムなタイミングに設定することも好適である。例えば、今回は３番目のアドレスをラッチし、次回は、５番目のアドレスをラッチする等の処理を行ってもよい。このようなランダムなタイミングは、乱数によって生成してもよいし、アクティブコマンドの発生タイミング等の種々の時間情報等を利用してランダムなタイミングを生成してもよい。このような動作は、ランダムな数ｋ番目のアドレスを受信してから、アドレスラッチを開始すると表現することもできる。また、外部入力アドレスに基づいて乱数を生成し、それに基づき、タイミングを生成してもよい。これらのタイミングは、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１が生成してよい。ここで、ランダムな数ｋは、自然数である。

第３．実施形態３
上記実施形態２では、任意の場所（タイミング）のアドレスをラッチしており、例えば２個のアドレスがラッチされた後は、あらたにアドレスをラッチすることはない。これは、実施形態１も基本的に同様である。
しかし、コンピュータアプリケーションにおいては、しばしば同一アドレスのメモリに対して集中的にアクセスが実行されることが知られている。例えば、同一の変数が連続的に書き換えられる等である。
そのような連続して同一アドレスにアクセスが実行された場合は、ＲｏｗＨａｍｍｅｒ問題が発生する可能性が高いと考えられる。そのため、上記実施形態２と異なり、一旦、２個のアドレスをラッチした後でも、連続してアクセスされたアドレスがある場合は、これまでにラッチしたアドレスを破棄しても連続してアクセスされたアドレスをラッチすることが好ましい。

本実施形態３では、このように、連続してアクセスされたアドレスがあった場合は、そのアドレスをラッチして、そのアドレスを基礎とする割込みリフレッシュを実行することができるＲｏｗＨａｍｍｅｒ対策回路を備えたＤＲＡＭ装置を説明する。

構成
図５は、本実施形態３におけるＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ対策回路５０を示す回路ブロック図である。図５に示すＲｏｗＨａｍｍｅｒ対策回路５０は、ＤＲＡＭ装置の構成の一部である。図５中、メモリ５８以外の部分が、ＲｏｗＨａｍｍｅｒ対策回路５０である。すなわち、ＲｏｗＨａｍｍｅｒ対策回路５０は、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路５１と、Ａｃｔｉｖｅモニタ回路５２と、リフレッシュ制御回路５４と、メモリアクセス制御回路５６と、アドレスラッチ回路６０ａ、６０ｂと、アドレス比較回路６２と、連続アクセスカウント回路６４と、連続アクセス上限判定回路６６と、から構成される。
図５において、実施形態２の図３と異なる構成は、主として、連続アクセスカウント回路６４と、連続アクセス上限判定回路６６と、である。その他の構成は、基本的に実施形態２の図３と同様であり、本実施形態３において特に説明する動作を除き、基本的には図３等と同様の動作を実行する。

本実施形態３における連続アクセスカウント回路６４は、外部入力コマンドと外部入力アドレスとを監視しており、アクティブコマンドが入力された際の外部入力アドレスが、前回のアクティブコマンドが入力された際の外部入力アドレスと同一である場合に、その同一アドレスの入力回数をカウントし、そのカウント値を連続アクセス上限判定回路６６に供給する。

また、本実施形態３における連続アクセス上限判定回路６６は、上記連続アクセスカウント回路６４のカウント値と、所定の上限値ｕとを比較し、連続アクセスが上限値ｕを越えているか否かを検査し、越えている場合は、連続アドレスアクセス信号を「１」に設定して出力する。ここで、上限値ｕは、２以上の自然数である。この連続アドレスアクセス信号は、アドレス比較回路６２に供給されている。
なお、連続アクセス上限判定回路６６は、請求の範囲の上限判定部の好適な一例に相当する。また、後述する実施形態４における連続アクセス上限判定回路８６も、請求の範囲の上限判定部の好適な一例に相当する。
アドレス比較回路６２は、基本的に、図１（又は図３）におけるアドレス比較回路２２（又は４２）と同様の動作を実行する。ただし、本実施形態３のアドレス比較回路６２は、上記連続アドレスアクセス信号が「１」になった場合、アドレスラッチ回路６０ａ、６０ｂに対して強制的に外部入力アドレスのラッチを指示する。

アドレスラッチ回路６０ａ、６０ｂは、基本的に図１（又は図３）におけるアドレスラッチ回路２０ａ、２０ｂ（又は４０ａ、４０ｂ）と同様の動作を実行する、ただし、本実施形態３のアドレスラッチ回路６０ａ、６０ｂは、アドレス比較回路６２から、強制的に外部入力アドレスのラッチを指示された場合は、既に２個のアドレスをラッチしている場合でも、いずれかのアドレスを破棄して新たに外部入力アドレスをラッチする。
この結果、連続してアクセスされたアドレスの近傍のアドレスに対して割込みリフレッシュ動作を実行することができ、ＲｏｗＨａｍｍｅｒ問題の発生を、より効果的に防止することが期待できる。

なお、図５で示したＡｃｔｉｖｅモニタＳｔａｒｔ制御回路５１は、図３のＡｃｔｉｖｅモニタＳｔａｒｔ制御回路３１と同様の回路であるが、本実施形態３においては、外部入力コマンドの監視及び外部入力アドレスのラッチは、２個目のアクティブコマンドから実行するように、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路５１は動作する例を説明する。

動作
以下、図５で説明した本実施形態３のＲｏｗＨａｍｍｅｒ対策回路５０の動作を図６のタイムチャートに基づき説明する。
図６のタイムチャートにおいて、図４のタイムチャートと異なる信号は、連続アドレアクセス信号であり、その他の信号は、基本的に図４のタイムチャートと同様である。また、図６においては、図４と異なり、アドレスラッチ１ｓｅｔは、アドレスラッチ回路６０ａであり、アドレスラッチ２ｓｅｔは、アドレスラッチ回路６０ｂである。

また、連続アクセス上限判定回路６６における上限値ｕは、４であり、４回連続して同一アドレスに係るアクティブコマンドが入力された場合は、連続アドレスアクセス信号が「１」に設定される。
まず、図６のタイムチャートにおいて、アクティブコマンドＡＣＴが入力されると、それに応じて、メモリアクセス制御回路１６がＷＬ＿Ｅｎａｂｌｅ信号を１パルス出力する。なお、その１パルスの中の所定のタイミングでプリチャージＰＲＥが出されている点は、図４と同様である。なお、図６のタイムチャートにおいては、合計８個のアクティブコマンドが入力されている。

また、上述したように、本実施形態３においては、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路５１が外部入力コマンドの監視タイミングを２個目からと設定している。したがって、図６に示すように、ＡｃｔｉｖｅモニタＥｎａｂｌｅ信号は、２個目のアクティブコマンドから「１」の値に設定されている。

そのため、２個目のアクティブコマンドＡＣＴから、Ａｃｔｉｖｅモニタ回路５２によるアクティブコマンドＡＣＴの監視が実行される。同様に、２個目のアクティブコマンドＡＣＴからアドレスラッチ回路６０ａ、６０ｂによる外部入力アドレスのラッチが実行される。

その結果、図６のタイムチャートにおいては、２番目のアクティブコマンドＡＣＴが入力された際の外部入力アドレスである＃１００が、アドレスラッチ１ｓｅｔ（アドレスラッチ回路６０ａ）にラッチされる。同様にして、３番目のアクティブコマンドＡＣＴが入力された際の外部入力アドレスである＃２００が、アドレスラッチ２ｓｅｔ（アドレスラッチ回路６０ｂ）にラッチされる。

その後、５個のアクティブコマンドＡＣＴが入力されるが、当該アクティブコマンドＡＣＴが入力された際の外部入力アドレスは、いずれも＃３００である。
上述したように、本実施形態３に係る連続アクセス上限判定回路６６は、同一アドレスを伴うアクティブコマンドが上限値ｕ個となった場合、そのｕ個目のアクティブコマンドにおいて、連続アクセス上限判定回路６６は、連続アドレスアクセス信号を１パルス分「１」に設定する。
この連続アドレスアクセス信号が１パルス分「１」に設定された結果、アドレス比較回路６２は、この信号に基づき、アドレスラッチ回路６０ａ、６０ｂに外部入力アドレスをラッチさせる。その結果、本実施形態３においては、アドレスラッチ１ｓｅｔに連続して入力された当該外部入力アドレスである＃３００をラッチさせている。

本実施形態３において特徴的なことは、アドレスラッチ１ｓｅｔと、アドレスラッチ２ｓｅｔが共に外部入力アドレスをラッチした後でも、同一の外部入力アドレスを伴うアクティブコマンドＡＣＴが連続して４個（＝ｕ）入力された場合は、当該同一の外部入力アドレスを、アドレスラッチ１ｓｅｔ（又は２ｓｅｔ）がラッチするように構成したことである。この結果、連続して同一のアドレスにアクセスが行われた場合には、そのアドレスを基礎とするアドレス（のワード線）に対して割込みリフレッシュ動作を実行することができ、ＲｏｗＨａｍｍｅｒ問題の発生を効果的に防止することができる。

図６のタイムチャートにおいて、５個の＃３００のアドレスを伴うアクティブコマンドＡＣＴが入力された後、リフレッシュコマンドＲＥＦが入力されている。このリフレッシュコマンドＲＥＦが入力されると、リフレッシュ制御回路５４はこのリフレッシュコマンドＲＥＦに基づき、リフレッシュ動作をメモリアクセス制御回路５６に指示する。

メモリアクセス制御回路５６は、リフレッシュコマンドＲＥＦ、及びリフレッシュ制御回路５４からの指示に基づき、図２（又は図４）と同様に、３回の正規（通常）のリフレッシュ動作を実行する。また、図２（図４）と同様に、引き続いて、割込みリフレッシュ動作が実行される。この割込みリフレッシュ動作そのものは、実施形態１、２と同様である。

本実施形態３において特徴的なことは、割込みリフレッシュ動作の際の対象となるアドレスが、アドレスラッチ１ｓｅｔにラッチされている＃３００を基礎として、このアドレス最下位１ビットを反転させた＃３０１であることである。
なお、実施形態１や２と同様に、アドレスラッチ２ｓｅｔと１ｓｅｔとにラッチされているアドレスが交互に基礎として利用されるので、場合によっては、アドレスラッチ２ｓｅｔがラッチしている＃２００を基礎とするアドレス＃２０１について割込みリフレッシュが実行され、上述した＃３０１についての割込みリフレッシュ動作は、次回の正規フレッシュコマンドＲＥＦが入力された際に実行されることもある。以上述べた動作以外の他の動作は、実施形態２と同様である。

以上説明したように、本実施形態３によれば、アクティブコマンドＡＣＴが入力された際の外部入力アドレスが連続しｕ個同一である場合に、当該外部入力アドレスを基礎とするアドレスに対して割込みリフレッシュ動作を実行している。したがって、ＲｏｗＨａｍｍｅｒ対策回路５０は、ＲｏｗＨａｍｍｅｒ問題の発生をより効果的に防止することができる。同様に、ＲｏｗＨａｍｍｅｒ対策回路５０を備えたＤＲＡＭ装置は、ＲｏｗＨａｍｍｅｒ問題の発生をより効果的に防止することができる。また、もちろん、上記実施形態１等と同様に、各ワード線毎カウンタを備えさせる必要がないので、半導体チップの面積をより効率的に利用することができ、従来の技術にかかるＤＲＡＭ装置と比べて、同容量のＤＲＡＭ装置のチップ面積を小さくすることができる。

実施形態３の変形例
（１）実施形態１や２の変形例で説明した様々なバリエーションが、本実施形態２にも適用することができる。例えば、アドレスラッチ回路４０ａ、４０ｂはラッチ動作を連続して実行してもよいし、ラッチするアドレスの数も３個以上でもよい。割込みリフレッシュ動作も２回以上でもよいし、近傍のアドレスもＲｏｗＨａｍｍｅｒ問題が発生する可能性のある複数のワード線に広げてもよい。
また、実施形態２で示した例と同様に、外部入力コマンドの監視を開始するタイミングや、外部入力アドレスをラッチするタイミングを任意に設定することができる。また、このタイミングは、電源投入直後と、正規リフレッシュ動作が実行された後で異ならせることもできる。さらに、これらのタイミングをランダムに設定することも可能である。

（２）また、上記実施形態３では、上限値ｕを２以上の自然数としているが、ＤＲＡＭ装置を製造する半導体プロセスやＤＲＡＭ装置の回路構成等に応じて、妥当な数をｕとして設定することが好ましい。また、ＤＲＡＭ装置を完成させてから外部からｕを設定できるように構成することも好ましい。

第４．実施形態４
上記実施形態１〜３では、アクティブコマンドＡＣＴが入力された際の外部入力アドレスに基づき、その近傍のアドレス（隣接するアドレス）に対して、割込みリフレッシュ動作を行い、ＲｏｗＨａｍｍｅｒ問題の発生を効率的に防止することができる。

しかし、この割込みリフレッシュ動作は、正規のリフレッシュ動作とは独立して行われており、両リフレッシュ動作が同一のアドレスに対して実行されてしまう可能性もあるが、同一アドレスに対して二重にリフレッシュ動作を実行することは、無駄であり、正規の記憶装置としての動作を不必要に阻害してしまう原因ともなりかねない。
すなわち、正規リフレッシュ動作を実行する際のアドレスが、アドレスラッチ回路にラッチさえているアドレスの近傍のアドレスであった場合は、割込みリフレッシュ動作を行う必要はない。

本実施形態４では、このように、正規リフレッシュ動作を実行する際のアドレスが、アドレスラッチ回路にラッチさえているアドレスの近傍のアドレスであった場合は、割込みリフレッシュ動作を抑制（中止）するような動作を実行するＤＲＡＭ装置を説明する。

構成
図７は、本実施形態４におけるＤＲＡＭ装置のＲｏｗＨａｍｍｅｒ対策回路７０を示す回路ブロック図である。図７に示すＲｏｗＨａｍｍｅｒ対策回路７０は、ＤＲＡＭ装置の構成の一部である。図７中、メモリ７８以外の部分が、ＲｏｗＨａｍｍｅｒ対策回路７０である。すなわち、ＲｏｗＨａｍｍｅｒ対策回路７０は、ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路７１と、Ａｃｔｉｖｅモニタ回路７２と、リフレッシュ制御回路７４と、メモリアクセス制御回路７６と、アドレスラッチ回路８０ａ、８０ｂと、アドレス比較回路８２と、連続アクセスカウント回路８４と、連続アクセス上限判定回路８６と、から構成される。
図７において、実施形態３の図５と異なる動作を実行し、実施形態３において特徴的な構成の一つは、アドレス比較回路８２である。このアドレス比較回路８２は、原則として、上記実施形態３におけるアドレス比較回路６２と同様の動作を実行するが、正規リフレッシュ動作を実行する際のアドレスとの比較を実行する点が、本実施形態４において特徴的な点である。

本実施形態４においても、メモリアクセス制御回路７６が、外部入力コマンド及びリフレッシュ制御回路７４からの制御信号に基づき、正規リフレッシュ動作を実行する。この動作は、実施形態１〜３と同様である。しかし、本実施形態４においてメモリアクセス制御回路７６は、正規リフレッシュ動作を実行する際のアドレスを正規リフレッシュアドレスとして外部に出力している。そして、アドレス比較回路８２は、この正規リフレッシュアドレスが、アドレスラッチ回路８０ａ、８０ｂがラッチしているアドレスの近傍にあるかどうかを比較している。この比較の結果、正規リフレッシュアドレスが、アドレスラッチ回路８０ａ、８０ｂがラッチしているアドレスの近傍にあると判断された場合は、割込みリフレッシュ動作を実行しないために、アドレスラッチ回路８０ａ、８０ｂの内容をリセットする。この場合、リセットされるのは、正規リフレッシュアドレスが、近傍にあると判断されたアドレスであり、アドレスラッチ回路８０ａ、８０ｂのいずれか一方、又は、両方のアドレスである。

もし、アドレスラッチ回路８０ａ、８０ｂのラッチするアドレスの両方の近傍に、上記正規リフレッシュアドレスがある場合は、アドレスラッチ回路８０ａ、８０ｂがラッチするアドレスが双方ともリセットされ、その結果、割込みリフレッシュ動作は実行されない。

また、アドレスラッチ回路８０ａ、８０ｂがラッチするアドレスのいずれか一方のアドレスの近傍に、上記正規リフレッシュアドレスがある場合は、アドレスラッチ回路８０ａ、８０ｂのその近傍にある側のアドレスがリセットされ、その結果、リセットされなかった方のアドレスに基づき、その近傍のアドレスについて割込みリフレッシュ動作が実行される。

この結果、正規リフレッシュ動作と、割込みリフレッシュ動作とが、近傍にある近いアドレスに対して重ねて実行されることを防止することができるので、不必要なリフレッシュ動作を実行してしまうことを防止し、ＲｏｗＨａｍｍｅｒ問題の発生をより効率的に防止することができる。その結果、ＤＲＡＭ装置としての性能を必要以上に落とすことがないＤＲＡＭ装置を提供することができる。

動作
以下、図７で説明した本実施形態４のＲｏｗＨａｍｍｅｒ対策回路７０の動作を図８のタイムチャートに基づき説明する。
図８のタイムチャートにおける動作は、実施形態３における図６のタイムチャートと同様に、アドレスラッチ１ｓｅｔにアドレス＃１００がラッチされ、アドレスラッチ２ｓｅｔにアドレス＃２００がラッチされている。そして、連続して４個同一アドレスを基礎とするアクティブコマンドＡＣＴが入力されているので、実施形態３と同様に、アドレスラッチ１ｓｅｔにこのアドレス＃３００がラッチされる。
なお、アドレスラッチ１ｓｅｔは、アドレスラッチ回路８０ａであり、アドレスラッチ２ｓｅｔは、アドレスラッチ回路８０ｂである。

図８のタイムチャートにおいて、図６のタイムチャートと異なる点は、正規リフレッシュ動作の対象となる最初のアドレスが＃３０１となる点である。
そのため、図８のタイムチャートにおける正規リフレッシュ動作が実行された最初のサイクルで、アドレス比較回路８２は、正規リフレッシュアドレス（すなわち＃３０１）が、アドレスラッチ１ｓｅｔにラッチされているアドレス＃３００の近傍にあると判断する。したがって、アドレス比較回路８２は、当該近傍にあるという判断の基礎となったアドレスラッチ１ｓｅｔをリセットする。

本実施形態４においても、正規リフレッシュ動作に引き続き割込みリフレッシュ動作が実行される。その際、割込みリフレッシュ動作の対象となるアドレスは、アドレスラッチ１ｓｅｔ（又は２ｓｅｔ）を基礎として得られることは実施形態１〜３と同様である。図８の例では、アドレスラッチ１ｓｅｔがリセットされているので、アドレスラッチ２ｓｅｔにラッチされているアドレスを基礎として割込みリフレッシュ動作に係るアドレスが求められる。本実施形態４でも、これまでと同様に、アドレスラッチ２ｓｅｔにラッチされているアドレス＃２００の最下位１ビットを反転した＃２０１が、割込みリフレッシュ動作の対象となるアドレスとして求められる。この結果、図８に示すように、アドレス＃２０１に対して割込みリフレッシュ動作が実行される。

以上述べたように、本実施形態４によれば、正規リフレッシュアドレスが、割込みリフレッシュ動作の基礎となる（ラッチされている）アドレスの近傍にあるか否かを判断し、近傍にある場合は、そのアドレスを基礎とするアドレス（近傍のアドレス）に対する割込みリフレッシュ動作を抑止した。その結果、近傍にあるアドレスに重ねてリフレッシュ動作を行ってしまうことを防止できるので、より効率的にＲｏｗＨａｍｍｅｒ問題の発生を防止でき、不必要に性能を低減させることがないＤＲＡＭ装置を提供することができる。

実施形態４の変形例
（１）実施形態１〜３の変形例で説明した様々なバリエーションが、本実施形態４にも適用することができる。

（２）また、上記実施形態４では、アドレス比較回路８２が、正規リフレッシュアドレスが、アドレスラッチ回路８０にラッチされているアドレスの近傍にあるか否かを判断している。近傍にあるか否かの判断は、単純なアドレスの比較とは趣が少々異なる。そのため、本実施形態４のアドレス比較回路８２は、上述した実施形態１〜３のアドレス比較回路２２、４２、６２とは別の構成として設けてもよい。
「近傍」のアドレスとは、ＲｏｗＨａｍｍｅｒ問題の発生により影響を受けるワード線を表すアドレスであり、１個の場合もあり、また、複数の場合があってもよい。特に本実施形態では、アクティブコマンドによりアクセスされたワード線に隣接するワード線のアドレスを好ましい例として説明している。また、特に、隣接するワードのアドレスの例としては、基礎となるアドレスに対して＋１、又は−１したアドレスが好ましい例として挙げられる。例えば、基礎となるアドレスの最下位ビットを反転させたアドレスとすることも好適である。

（３）また、上記実施形態４では、正規リフレッシュアドレスをメモリアクセス制御回路７６が出力している。これは、メモリアクセス制御回路７６が、リフレッシュアドレスのカウンタを保持しているためである。しかし、この正規リフレッシュアドレスは他の回路が出力してメモリアクセス制御回路７６に供給してもよい。
例えば、リフレッシュ制御回路７４が正規リフレッシュアドレスを管理するために、リフレッシュカウンタ等を備えていてもよい。この場合は、リフレッシュ制御回路７４が、アドレス比較回路８２に対して正規リフレッシュアドレスを供給する。

まとめ
以上、本発明の実施形態について詳細に説明したが、前述した実施形態は、本発明を実施するにあたっての具体例を示したに過ぎない。本発明の技術的範囲は、前記実施形態に限定されるものではない。本発明は、その趣旨を逸脱しない範囲において種々の変更が可能であり、それらも本発明の技術的範囲に含まれる。

１０、３０、５０、７０ ＲｏｗＨａｍｍｅｒ対策回路
１２、３２、５２、７２ Ａｃｔｉｖｅモニタ回路
１４、３４、５４、７４ リフレッシュ制御回路
１６、３６、５６、７６ メモリアクセス制御回路
１８、３８、５８、７８ メモリ
２０ａ、２０ｂ、４０ａ、４０ｂ、６０ａ、６０ｂ、８０ａ、８０ｂ アドレスラッチ回路
２２、４２、６２、８２ アドレス比較回路
３１、５１、７１ ＡｃｔｉｖｅモニタＳｔａｒｔ制御回路
６４、８４ 連続アクセスカウント回路
６６、８６ 連続アクセス上限判定回路

Claims (6)

1. 複数のメモリセルを備えたメモリ部と、
   アドレスと前記アドレスで指定される前記メモリセルに適用されるアクティブコマンドとを受信し、前記アクティブコマンドを受信した際のアドレスを、前記アクティブコマンドを受信する度にラッチし続けるアドレスラッチ部と、
   リフレッシュコマンドを受信した場合に、前記リフレッシュコマンドに基づく正規リフレッシュ動作を前記メモリ部に対して実行するようにメモリアクセス制御部に指示するとともに、前記アドレスラッチ部がラッチした前記アドレスに基づくリフレッシュ動作であって、前記アドレスの近傍のアドレスに対して割込みリフレッシュ動作を実行するように前記メモリアクセス制御部に指示するリフレッシュ制御部と、
   前記リフレッシュ制御部からの指示に基づき、１回の前記リフレッシュコマンドに応答して前記正規リフレッシュ動作及び前記割込みリフレッシュ動作を前記メモリ部に対して連続して実行する前記メモリアクセス制御部と、
   前記アクティブコマンドを受信した際のアドレスと、前記アドレスラッチ部が既にラッチしているアドレスと、を比較し、比較の結果、異なるアドレスである場合に、前記アドレスラッチ部にラッチ動作を実行させるアドレス比較部と、
   を含む半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記正規リフレッシュ動作が２以上の複数回連続して行われる半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記アドレス比較部は、前記リフレッシュ制御部が、正規リフレッシュ動作を前記メモリアクセス制御部に指示した際のリフレッシュアドレスが、前記アドレスラッチ部がラッチしたアドレスの近傍のアドレスである場合に、前記アドレスラッチ部がラッチする前記アドレスをリセットする半導体記憶装置。
4. 請求項１から３のいずれか１項に記載の半導体記憶装置において、
   受信する前記アクティブコマンドをモニタし、前記リフレッシュコマンドを受信した後、再びリフレッシュコマンドを受信するまでの間に、前記アクティブコマンドを受信しない場合、再びリフレッシュコマンドを受信しても、前記リフレッシュ制御部が前記割込みリフレッシュ動作を前記メモリアクセス制御部に指示することを抑止するモニタ部、
   をさらに含む半導体記憶装置。
5. 請求項１から４のいずれか１項に記載の半導体記憶装置において、
   前記アクティブコマンドを受信した際のアドレスの近傍のアドレスとは、前記アクティブコマンドを受信した際のアドレスを＋１したアドレス、又は、−１したアドレスのいずれかである半導体記憶装置。
6. 請求項１から５のいずれか１項に記載の半導体記憶装置において、
   前記アクティブコマンドは、前記メモリ部のワード線を活性化させるコマンドであることを特徴とする半導体記憶装置。

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