JP2015011729A - 半導体装置 - Google Patents

Abstract

【課題】リフレッシュ中に無アクセス期間が生じたとしても、リフレッシュ動作を継続することを可能にする。
【解決手段】アイドル信号ＩＤＬＥを生成するアイドル信号生成回路４５と、リフレッシュ動作の開始に応じて活性化し、アイドル信号ＩＤＬＥの活性化に応じて非活性となるリフレッシュ状態信号を生成するとともに、リフレッシュ状態信号が活性化している場合に、アクトコマンドＩＡＣＴＲＦ＜７：０＞のうちの少なくとも１つを順次活性化するリフレッシュ制御回路３７と、リフレッシュ状態信号の活性化に応じて活性化し、リフレッシュ制御回路３７が該リフレッシュ状態信号に対応して最後に活性化するアクトコマンドの活性化後に非活性となる信号ＲＥＦＡＰＳを生成するアクティブ保護回路４４とを備え、アイドル信号生成回路４５は、信号ＲＥＦＡＰＳが活性化している場合にはアイドル信号ＩＤＬＥを活性化しないよう構成される。
【選択図】図１

Description

本発明は半導体装置に関し、特に、リフレッシュ動作を必要とする半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、メモリセル内のデータを保持するため、定期的にデータの再書き込みを行う必要がある。これは「リフレッシュ」と呼ばれる動作であり、セルフリフレッシュとオートリフレッシュの２種類がある。さらに、複数バンクを有する半導体装置の場合、オートリフレッシュは、オールバンクリフレッシュとパーバンクリフレッシュの２種類に分けることができる。

セルフリフレッシュは、半導体装置が自律的にリフレッシュ動作を行う方式である。この場合のリフレッシュ動作は、クロックイネーブル信号の電位レベルがローとなって半導体装置が停止している間、リフレッシュカウンタによって順次に生成されるロウアドレスを対象として、繰り返し行われる。クロックイネーブル信号の電位レベルがハイになると、セルフリフレッシュは終了する。

一方、オートリフレッシュは、リフレッシュ動作の実行を、外部から都度指示する方式である。この場合、１つのリフレッシュコマンドに対して１回のリフレッシュ動作が行われるので、複数回のリフレッシュ動作を実行するためには、リフレッシュコマンドを複数回供給する必要がある。オートリフレッシュにおいても、リフレッシュ対象のロウアドレスはリフレッシュカウンタによって生成される。

オールバンクリフレッシュは、すべてのバンクを対象として行われるオートリフレッシュである。これに対し、パーバンクリフレッシュは、複数のバンクのうちの１つのみを対象として行われるオートリフレッシュであり、リフレッシュ対象のバンクを示すバンクアドレスは、バンクカウンタによって順次に生成される。ｋ個のバンクを有する半導体装置の全メモリセルのリフレッシュをパーバンクリフレッシュで行うと、オールバンクリフレッシュの場合と比べてｋ倍の回数のコマンド入力が必要となる。

複数のバンクを有する半導体装置でセルフリフレッシュ及びオールバンクリフレッシュを行う場合、原則としてすべてのバンクがリフレッシュ対象となる。つまり、一度のリフレッシュ動作により、リフレッシュカウンタによって生成されたロウアドレスに対応するワード線が、すべてのバンクでそれぞれ活性化される。ただし、外部からリフレッシュ対象外のバンクを指定することも可能である。この場合、指定されたバンク以外のバンクに対してのみ、リフレッシュ動作が行われる。

特許文献１には、セルフリフレッシュ及びオールバンクリフレッシュを行うメモリ装置が開示されている。このメモリ装置では、セルフリフレッシュに関して、外部からリフレッシュ対象のバンクを指定することを可能にするＰＡＳＲ（パーシャルアレイセルフリフレッシュ）方式が採用されている。そして、すべてのバンクがセルフリフレッシュの対象とされた場合には、各バンクのリフレッシュ動作を少しずつ時間をずらしながら行い（パイルドリフレッシュ動作）、一部のバンクのみがセルフリフレッシュの対象とされた場合には、対象とされた１又は複数のバンクのリフレッシュ動作を同時に行う（バーストリフレッシュ動作）こととされている。これは、すべてのバンクのリフレッシュ動作を同時に行った場合の最大消費電力が大きくなりすぎるということに着目したもので、上記のようにすることにより、最大消費電力の増加を抑制することが可能になる。

特開２００６−１４７１２３号公報

近年、情報機器の高度化に伴って半導体装置のメモリ容量がますます増加しており、リフレッシュ時の消費電力も大きくなる傾向にある。その結果、一部のバンクのみを対象としてセルフリフレッシュを行う場合であっても、特許文献１に記載の技術のようにバーストリフレッシュ動作を行うこととすると、最大消費電力が大きくなりすぎる場合が生じている。したがって、一部のバンクのみを対象としてセルフリフレッシュを行う場合であっても、バーストリフレッシュ動作ではなくパイルドリフレッシュ動作によりリフレッシュ動作を行うことが必要となっている。

ところで、パイルドリフレッシュ動作を行う場合、各バンクに対するアクセスは、バンクごとの内部アクトコマンド（後述するリフレッシュ用のアクトコマンドＩＡＣＴＲＦ）の活性化によって開始され、バンクごとの内部プリチャージコマンド（後述するリフレッシュ用のプリチャージコマンドＩＰＲＥＲＦ）の活性化によって終了する。半導体装置は、内部アクトコマンドを所定の時間間隔で活性化するように構成されており、したがって、各バンクへのアクセスは所定の時間間隔で順次開始される。一方、内部プリチャージコマンドは、全バンクを複数のグループに分け、グループごとにまとめて活性化されることが通常である。したがって、バンクごとにアクセス継続時間が異なることになる。

しかしながら、このように内部プリチャージコマンドをグループごとに活性化することとすると、一部のバンクのみがリフレッシュの対象とされている場合に、まだアクセスを開始していないバンクが残っているにも関わらず、いずれのバンクにもアクセスがなされていない期間（以下、「無アクセス期間」と称する）が生じてしまう可能性がある。

一例を挙げて説明すると、８個のバンク０〜バンク７に対して順次内部アクトコマンドを活性化するよう構成され、かつ、内部プリチャージコマンドを、バンク０〜バンク３からなるグループと、バンク４〜バンク７からなるグループとに対して順次活性化するよう構成される半導体装置において、バンク０〜バンク３及びバンク７のみがリフレッシュ対象とされた場合、バンク７に対応する内部アクトコマンドが活性化される前に、バンク０〜バンク３に対して内部プリチャージコマンドが活性化される可能性がある。この場合、バンク０〜バンク３に対するアクセスが終了した後、バンク７へのアクセスが開始される前に、無アクセス期間が生ずることになる。

従来の半導体装置においては、このような無アクセス期間が生じた場合、そこでリフレッシュ動作が中断されてしまう。したがって、無アクセス期間をまたいでリフレッシュ動作を継続できるようにすることが求められている。以下、詳しく説明する。

セルフリフレッシュを行う場合に半導体装置の内部で生成される内部信号には、アイドル信号（後述するアイドル信号ＩＤＬＥ）と、リフレッシュ状態信号（後述するリフレッシュ状態信号ＲＡＲＥＦＳＴ）とが含まれる。アイドル信号は、すべてのバンクがアイドル状態である場合に活性化され、その他の場合に非活性とされる信号である。一方、リフレッシュ状態信号は、１つのロウアドレスに対するリフレッシュ動作を実施する都度、そのリフレッシュ動作の開始に応じて活性化され、そのリフレッシュ動作の終了に応じて非活性化される信号である。

上述した無アクセス期間が生ずる場合は別として、通常は、リフレッシュ動作中にはいずれかのバンクに対するアクセスが必ずなされている。したがって、リフレッシュ動作中、アイドル信号は非活性状態を維持する。これに鑑み、リフレッシュ状態信号は、アイドル信号が活性化したことに応じて非活性化するように構成されている。

セルフリフレッシュでは、さらにいくつかの他の内部信号（上述したリフレッシュ用のアクトコマンドＩＡＣＴＲＦなど）も用いられる。これらの生成は、リフレッシュ状態信号が活性化していることを前提として行われる。したがって、万一、何らかの理由でリフレッシュ動作が終了していないのにリフレッシュ状態信号が非活性となってしまった場合、その後、リフレッシュ動作を継続することは不可能になる。

従来の半導体装置においては、上述した無アクセス期間が生じると、アイドル信号が活性化されることになる。アイドル信号が活性化するということはリフレッシュ状態信号が非活性状態に戻ってしまうということを意味するので、上述したように、その後、リフレッシュ動作を継続することが不可能になる。したがって、無アクセス期間が生じたとしても、リフレッシュ動作を継続できるようにすることが求められている。

本発明の一側面による半導体装置は、複数のバンクと、前記複数のバンクのすべてがアイドル状態である場合に活性化するアイドル信号を生成するアイドル信号生成回路と、リフレッシュ動作の開始に応じて活性化し、前記アイドル信号の活性化に応じて非活性となるリフレッシュ状態信号を生成するリフレッシュ状態生成回路と、前記リフレッシュ状態信号が活性化している場合に、前記複数のバンクにそれぞれ対応する複数のアクトコマンドのうちの少なくとも１つを順次活性化するアクトコマンド生成回路と、前記リフレッシュ状態信号の活性化に応じて活性化し、前記アクトコマンド生成回路が該リフレッシュ状態信号に対応して最後に活性化する前記アクトコマンドの活性化後に非活性となるアイドル信号活性化抑止信号を生成するアクティブ保護回路とを備え、前記アイドル信号生成回路は、前記アイドル信号活性化抑止信号が活性化している場合には前記アイドル信号を活性化しないよう構成されることを特徴とする。

本発明によれば、セルフリフレッシュの対象となる１又は複数のバンクのすべてに対するアクトコマンドが活性化される前に、アイドル信号が活性化してしまうことが防止される。したがって、リフレッシュ状態信号が非活性に戻ることも防止されるので、無アクセス期間が生じたとしても、リフレッシュ動作を継続することが可能になる。

本発明の実施の形態による半導体装置の構成を示す略ブロック図である。 図１に示したコマンド発生回路３４の内部回路を示す略ブロック図である。 （ａ）は、図１に示したコマンド発生回路３１の内部回路を示す略ブロック図であり、（ｂ）は、（ａ）に示したアクトコマンド生成回路９２＜ｉ＞の内部回路を示す略ブロック図である。 図１に示したリフレッシュ制御回路３７の内部回路を示す略ブロック図である。 （ａ）は、図４に示したリフレッシュ状態信号生成回路６０の内部回路の一部を示す略ブロック図であり、（ｂ）は、（ａ）に示したリフレッシュ状態生成器６６，６７の内部回路を示す略ブロック図であり、（ｃ）は、（ｂ）に示したリフレッシュ状態生成器６６，６７に関わる各種信号の変化を示すタイムチャートである。 （ａ）は、図４に示したリフレッシュ状態信号生成回路６０の内部回路の他の一部を示す略ブロック図であり、（ｂ）は、（ａ）に示したリフレッシュ状態信号生成回路６０の内部回路に関わる各種信号の変化を示すタイムチャートである。 図４に示したバンク信号生成回路６２の内部回路を示す略ブロック図である。 （ａ）は、図７に示したバンクセット信号生成回路７２＜ｉ＞の内部回路を示す略ブロック図であり、（ｂ）は、図７に示したプリチャージバンクラッチ回路７３＜ｉ＞の内部回路を示す略ブロック図であり、（ｃ）は、図７に示したアクティベートバンクラッチ回路７４＜ｉ＞の内部回路を示す略ブロック図である。 （ａ）は、図７に示したバンク信号生成回路６２に関わる各種信号の変化を、セルフリフレッシュの場合について示すタイムチャートであり、（ｂ）は、図７に示したバンク信号生成回路６２に関わる各種信号の変化を、オールバンクリフレッシュの場合について示すタイムチャートである。 図７に示したバンク信号生成回路６２に関わる各種信号の変化を、パーバンクリフレッシュの場合について示すタイムチャートである。 （ａ）は、図４に示したリフレッシュ時アクトコマンド生成回路６３の内部回路を示す略ブロック図であり、（ｂ）は、（ａ）に示したアクト生成器８１＜ｉ＞の内部回路を示す略ブロック図である。 図１に示したアクティブ保護回路４４の内部回路を示す略ブロック図である。 図１１（ａ）に示したリフレッシュ時アクトコマンド生成回路６３と、図１２に示したアクティブ保護回路４４とに関わる各種信号の変化を示すタイムチャートである。 （ａ）は、図１に示したロウ制御回路４３の内部回路の一部を示す略ブロック図であり、（ｂ）は、図１に示したロウ制御回路４３の内部回路の他の一部を示す略ブロック図である。 図１４（ａ）（ｂ）に示したロウ制御回路４３に関わる各種信号の変化を示すタイムチャートである。 図１５に示したプリチャージコマンドＩＰＲＥＲＦ＜７：０＞の生成について説明するためのタイムチャートである。 図１に示したアイドル信号生成回路４５の内部回路を示す略ブロック図である。 図１７に示したアイドル信号生成回路４５に関わる各種信号の変化を示すタイムチャートである。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本発明の好ましい実施の形態による半導体装置１０は、シンクロナスＤＲＡＭの半導体チップであり、図１に示すように、クロック端子１１、アドレス端子１２、及びコマンド端子１３を備えて構成される。その他にも、半導体装置１０には、データ入出力端子や電源端子などの各種の端子を備えているが、図示を省略している。

クロック端子１１は、図示しない外部のコントローラから、それぞれ外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥが供給される複数の端子によって構成される。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック入力回路２０を介して、クロックコントロール回路２１に供給される。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。

クロックコントロール回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成するとともに、クロックイネーブル信号ＣＫＥに基づいて内部クロックイネーブル信号ＰＣＫＥを生成し、これらを半導体装置１０の各回路に供給する機能を有している。内部クロックイネーブル信号ＰＣＫＥには、クロックイネーブル信号ＣＫＥの活性状態が反映される。内部クロックイネーブル信号ＰＣＫＥが非活性（ローレベル）となっている場合、後述するコマンド発生回路３０〜３５はコマンドの生成を行うことができなくなる。詳しくは後述するが、セルフリフレッシュはこの状態で実行される。

アドレス端子１２は、複数ビットからなるアドレス信号ＡＤＤの各ビットがそれぞれ供給される複数の端子によって構成される。アドレス端子１２に供給されたアドレス信号ＡＤＤは、アドレス入力回路２２に供給される。

ここで、半導体装置１０は８個のバンクＢＡ＜７：０＞を有し、バンクＢＡ＜７：０＞ごとにメモリセルアレイ５３が設けられた構成を備えている。メモリセルアレイ５３の内部では、複数のワード線ＷＬと複数のビット線ＢＬとが交差しており、その交点にメモリセルＭＣが配置されている。なお、本明細書において符号の末尾に＜ｎ：０＞という記述が付加されている場合、対応する構成が０番目からｎ番目までのｎ＋１個存在することを意味する。これらｎ＋１個の構成のうちの特定の構成に言及する場合には、符号に＜ｉ＞などの表記を付加して表す。

アドレス信号ＡＤＤは、８個のバンクＢＡ＜７：０＞のうちのひとつを特定する、３ビットのバンクアドレスＢＡＡ＜２：０＞を含んで構成される。バンクアドレスＢＡＡ＜２：０＞は、アドレス入力回路２２からコマンド発生回路３０，３１のそれぞれに供給される。

また、アドレス信号ＡＤＤは、メモリセルアレイ５３に含まれる複数のワード線ＷＬのうちのひとつを特定するロウアドレスＸ、及び、メモリセルアレイ５３に含まれる複数のビット線ＢＬのうちのひとつを特定するカラムアドレスＹのいずれかを含んで構成される。具体的には、後述するコマンド端子１３にアクトコマンドが供給されている場合、アドレス信号ＡＤＤはロウアドレスＸを含んで構成される。ロウアドレスＸは、アドレス入力回路２２からロウアドレス制御回路４２に供給される。一方、後述するコマンド端子１３にカラムアクセスコマンド（リードコマンド又はライトコマンド）が供給されている場合、アドレス信号ＡＤＤはカラムアドレスＹを含んで構成される。カラムアドレスＹは、アドレス入力回路２２からカラムアドレス制御回路４１に供給される。

半導体装置１０がモードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、図示しないモードレジスタに供給される。モードレジスタに設定される情報には、セルフリフレッシュでリフレッシュの対象外とするバンクを示すリフレッシュ対象外バンク情報が含まれる。

コマンド端子１３は、それぞれロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、オンダイターミネーション信号などが供給される複数の端子によって構成される。これらコマンド端子１３を構成する各端子に外部のコントローラから供給される電位レベルは、コマンド入力回路２３を介して、コマンド発生回路３０〜３５のそれぞれに供給される。コマンド発生回路３０〜３５はそれぞれ、特定の１又は複数の端子の電位レベルに基づいて、所定の内部コマンドを生成するよう構成される。

具体的に説明すると、例えばコマンド発生回路３４（セルフリフレッシュコマンド発生回路）は、図２に示すように、それぞれコマンド端子１３を構成する複数の端子のうちの４つに供給された電位レベルＣＳＲ，ＣＡ０Ｒ，ＣＡ１Ｒ，ＣＡ２Ｒに基づいて、セルフリフレッシュの開始を示すセルフリフレッシュコマンドＲＳＲＥＦを生成するように構成される。具体的には、図２から明らかなように、内部クロック信号ＩＣＬＫがハイレベルになっているタイミングで、電位レベルＣＳＲ，ＣＡ０Ｒ，ＣＡ１Ｒ，ＣＡ２Ｒがそれぞれロー、ロー、ロー、ハイ、内部クロックイネーブル信号ＰＣＫＥがハイ、後述するアイドル信号ＩＤＬＥ（すべてのバンクＢＡ＜７：０＞がアイドル状態である場合にハイレベルに活性化する信号）がハイである場合に、セルフリフレッシュコマンドＲＳＲＥＦをハイレベルに活性化するよう構成される。セルフリフレッシュコマンドＲＳＲＥＦはパルス信号であり、ハイとなる期間は、パルス幅拡張回路９０によって調節される。

また、例えばコマンド発生回路３１は、図３（ａ）に示すように、電位レベルＣＳＲ，ＣＡ０Ｒ，ＣＡ１Ｒと後述するリフレッシュ状態信号ＲＥＦＳＴとに基づいて中間信号ＡＣＴＤＥＣを生成し、さらに、この中間信号ＡＣＴＤＥＣとバンクアドレスＢＡＡ＜２：０＞とに基づいて、バンクＢＡ＜７：０＞ごとのアクトコマンドＩＡＣＴ＜７：０＞を生成するよう構成される。なお、リフレッシュ状態信号ＲＥＦＳＴは、半導体装置１０がリフレッシュ動作中である場合にハイレベルに活性化される信号であり、リフレッシュ制御回路３７によって生成される。詳しくは、後ほど図１１を参照しながら、説明する。

コマンド発生回路３１の構成について具体的に説明すると、コマンド発生回路３１は、図３（ａ）に示すように、バンクアドレスＢＡＡ＜２：０＞をバンクＢＡ＜７：０＞ごとのバンクアドレス信号ＩＢＡ＜７：０＞にデコードするバンクアドレスデコーダ９１と、中間信号ＡＣＴＤＥＣ及びバンクアドレス信号ＩＢＡ＜ｉ＞に基づいてアクトコマンドＩＡＣＴ＜ｉ＞を生成するアクトコマンド生成回路９２＜ｉ＞とを有して構成される。

図３（ａ）から明らかなように、中間信号ＡＣＴＤＥＣは、内部クロック信号ＩＣＬＫがハイレベルになっているタイミングで、リフレッシュ状態信号ＲＥＦＳＴ及び電位レベルＣＳＲ，ＣＡ０Ｒ，ＣＡ１Ｒがそれぞれロー、ロー、ロー、ハイである場合に、ハイレベルに活性化する信号である。リフレッシュ状態信号ＲＥＦＳＴがローであるので、中間信号ＡＣＴＤＥＣは、リフレッシュ動作中には活性化されない。また、アクトコマンド生成回路９２＜ｉ＞は、図３（ｂ）に示すように、中間信号ＡＣＴＤＥＣが活性化している場合に、内部クロック信号ＩＣＬＫがハイレベルになっているタイミングでバンクアドレス信号ＩＢＡ＜ｉ＞をラッチし、アクトコマンドＩＡＣＴ＜ｉ＞として出力する回路である。したがって、アクトコマンドＩＡＣＴ＜ｉ＞は、コマンド端子１３にアクトコマンドが供給されるとともに、対応するバンクＢＡ＜ｉ＞がバンクアドレスＢＡＡ＜２：０＞により指定され、かつ、リフレッシュ動作実行中でない場合にハイレベルに活性化され、その他の場合に非活性とされる信号となる。なお、アクトコマンドＩＡＣＴ＜ｉ＞もパルス信号である。

なお、コマンド発生回路３１は、詳細な内部回路は図示していないが、図１に示すようにプリチャージコマンドＩＰＲＥ＜７：０＞を生成する機能も有している。プリチャージコマンドＩＰＲＥ＜ｉ＞もパルス信号であり、コマンド発生回路３１は、外部のコントローラから供給されるプリチャージコマンドに応じてプリチャージコマンドＩＰＲＥ＜ｉ＞を生成するよう、構成される。

その他、図１に戻り、コマンド発生回路３０はリードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥを生成し、コマンド発生回路３２はパーバンクリフレッシュコマンドＲＰＢＲＥＦを生成し、コマンド発生回路３３（オールバンクリフレッシュコマンド発生回路）はオールバンクリフレッシュコマンドＲＡＲＥＦを生成し、コマンド発生回路３５（バンクマスクコマンド生成回路）は、バンクＢＡ＜７：０＞ごとのバンクマスクコマンドＢＭＡＳＫ＜７：０＞を生成するよう、それぞれ構成される。

リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥはそれぞれ、ライト及びリードのカラムアクセスの開始を示すパルス信号であり、対応するカラムアクセスを行う場合にハイレベルに活性化される。パーバンクリフレッシュコマンドＲＰＢＲＥＦ及びオールバンクリフレッシュコマンドＲＡＲＥＦはそれぞれ、パーバンクリフレッシュ及びオールバンクリフレッシュの開始を示すパルス信号であり、対応するリフレッシュを行う場合にハイレベルに活性化される。バンクマスクコマンドＢＭＡＳＫ＜７：０＞は、セルフリフレッシュを行う際、当該バンクがリフレッシュ対象である場合にロー、対象外である場合にハイとなる信号である。コマンド発生回路３５は、図示しないモードレジスタに記憶される上述したリフレッシュ対象外バンク情報に基づいて、バンクマスクコマンドＢＭＡＳＫ＜７：０＞を生成する。

図１に示すロウデコーダ５０は、バンクＢＡ＜７：０＞ごとに設けられ、対応するメモリセルアレイ５３に含まれる複数のワード線ＷＬのうちのひとつを、ロウアドレス制御回路４２の制御に基づいて選択する役割を果たす。ロウアドレス制御回路４２は、コマンド端子１３にアクトコマンドが供給された場合に、上述したロウアドレスＸに基づいて、ロウデコーダ５０を制御する。

一方、カラムデコーダ５１は、バンクＢＡ＜７：０＞ごとに設けられ、対応するメモリセルアレイ５３に含まれる複数のビット線ＢＬのうちのひとつを、カラムアドレス制御回路４１の制御に基づいて選択する役割を果たす。ビット線ＢＬはそれぞれセンス回路５２内のセンスアンプに接続されており、カラムデコーダ５１によって選択されたビット線ＢＬは、図示しないリードライトアンプなどを通じて、図示しないデータ入出力端子に接続される。カラムアドレス制御回路４１は、コマンド端子１３にカラムアクセスコマンドが供給された場合に、上述したカラムアドレスＹに基づいて、カラムデコーダ５１を制御する。

ロウ制御回路４３は、コマンド発生回路３１によって生成されるアクトコマンドＩＡＣＴ＜７：０＞に基づいてロウデコーダ５０及びロウアドレス制御回路４２を制御することにより、ロウデコーダ５０がワード線ＷＬの選択を開始するタイミングを制御するとともに、コマンド発生回路３１によって生成されるプリチャージコマンドＩＰＲＥ＜７：０＞に基づいてロウデコーダ５０及びロウアドレス制御回路４２を制御することにより、ロウデコーダ５０がワード線ＷＬの選択を終了するタイミングを制御する回路である。詳しくは後述するが、ロウ制御回路４３によるこの制御は、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞を用いて行われる（図１４を参照）。

同様に、カラム制御回路４０は、コマンド発生回路３０によって生成されるリードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥに基づいてカラムデコーダ５１及びカラムアドレス制御回路４１を制御することにより、カラムデコーダ５１がビット線ＢＬを選択するタイミングを制御する回路である。

オートプリチャージ回路３６は、リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥがオートプリチャージ付きのものであった場合に、プリチャージコマンドＩＰＲＥ＜７：０＞に替わるオートプリチャージコマンドＩＰＲＥＡＰ＜７：０＞を生成して、ロウ制御回路４３に供給する回路である。ロウ制御回路４３は、オートプリチャージコマンドＩＰＲＥＡＰ＜７：０＞が供給された場合には、プリチャージコマンドＩＰＲＥ＜７：０＞ではなくオートプリチャージコマンドＩＰＲＥＡＰ＜７：０＞に基づいて、ロウデコーダ５０がワード線ＷＬの選択を終了するタイミングを制御する。

以下、リフレッシュに関する構成について詳しく説明する。

図１に示すように、半導体装置１０は、リフレッシュに関連して、リフレッシュ制御回路３７、アクティブ保護回路４４、及びアイドル信号生成回路４５を備えて構成される。また、ロウアドレス制御回路４２内にリフレッシュカウンタ４２ａを有している。

リフレッシュ制御回路３７は、図４に示すように、リフレッシュ状態信号生成回路６０、セルフリフレッシュタイマー６１、バンク信号生成回路６２、リフレッシュ時アクトコマンド生成回路６３、及びリフレッシュ時プリチャージコマンド生成回路６４を有して構成される。

リフレッシュ状態信号生成回路６０は、図５（ａ）に示すように、セルフリフレッシュ又はオールバンクリフレッシュに関してリフレッシュ動作の開始を示すリフレッシュセット信号ＲＡＲＥＦＳＥＴを活性化するリフレッシュセット信号生成回路６５と、リフレッシュセット信号ＲＡＲＥＦＳＥＴ及びアイドル信号ＩＤＬＥに基づいてリフレッシュ状態信号ＲＡＲＥＦＳＴを生成するリフレッシュ状態生成器６６（リフレッシュ状態生成回路）と、パーバンクリフレッシュコマンドＲＰＢＲＥＦ及びアイドル信号ＩＤＬＥに基づいてリフレッシュ状態信号ＲＰＢＲＥＦＳＴを生成するリフレッシュ状態生成器６７とを含んで構成される。

リフレッシュセット信号生成回路６５は、図５（ａ）に示すように、オールバンクリフレッシュコマンドＲＡＲＥＦ、セルフリフレッシュコマンドＲＳＲＥＦ、及び、図４に示したセルフリフレッシュタイマー６１の出力信号ＳＲＦＤＭＲの論理和を算出し、リフレッシュセット信号ＲＡＲＥＦＳＥＴとして出力する機能を有している。上述したように、オールバンクリフレッシュコマンドＲＡＲＥＦ及びセルフリフレッシュコマンドＲＳＲＥＦはそれぞれ、対応するリフレッシュを開始する場合にハイレベルとなるパルス信号である。また、セルフリフレッシュタイマー６１（図４）は、内部クロックイネーブル信号ＰＣＫＥが非活性となっていることを条件として、セルフリフレッシュコマンドＲＳＲＥＦからの経過時間を計時し、所定時間が経過するごとに、出力信号ＳＲＦＤＭＲをハイレベルに活性化する回路である。したがって、セルフリフレッシュを行う場合には、後に説明する図６（ｂ）などに示すように、セルフリフレッシュコマンドＲＳＲＥＦの到来後、周期的にリフレッシュセット信号ＲＡＲＥＦＳＥＴが活性化することになる。一方、オールバンクリフレッシュを行う場合には、オールバンクリフレッシュコマンドＲＡＲＥＦの到来後、一度だけリフレッシュセット信号ＲＡＲＥＦＳＥＴが活性化することになる。

リフレッシュ状態生成器６６，６７の内部回路は、互いに同一である。これらはそれぞれ、図５（ｂ）に示すように、入力端子として端子ＲＲＥＦ、端子ＩＤＬＥ、及び端子ｒｅｓｅｔを有し、出力端子として端子ＲＥＦＳＴを有して構成される。端子ｒｅｓｅｔの電位レベルがローである場合、図５（ｃ）にも示すように、端子ＲＥＦＳＴの電位レベルは、端子ＲＲＥＦの電位がハイレベルになったことに応じてハイレベルとなり、アイドル信号ＩＤＬＥがハイレベルになったことに応じてローレベルとなる。なお、図５（ｂ）に示した回路Ｃ１は、入力信号のライジングエッジを遅延させる回路である（後掲する各図でも同様）。したがって、図示した中間信号ＩＤＬＥ２は、図５（ｃ）にも示すように、アイドル信号ＩＤＬＥのライジングエッジでローレベルに活性化されるパルス信号となる。

リフレッシュ状態生成器６６が上記構成を有することにより、リフレッシュ状態信号ＲＡＲＥＦＳＴは、リフレッシュセット信号ＲＡＲＥＦＳＥＴの活性化に応じて活性化し、アイドル信号ＩＤＬＥの活性化に応じて非活性となる信号となる。また、リフレッシュ状態生成器６７が上記構成を有することにより、リフレッシュ状態信号ＲＰＢＲＥＦＳＴは、パーバンクリフレッシュコマンドＲＰＢＲＥＦの活性化に応じて活性化し、アイドル信号ＩＤＬＥの活性化に応じて非活性となる信号となる。

リフレッシュ状態信号生成回路６０には、図６（ａ）に示す回路も含まれる。この回路は、セルフリフレッシュコマンドＲＳＲＥＦ、内部クロックイネーブル信号ＰＣＫＥ、及びリフレッシュ状態信号ＲＡＲＥＦＳＴに基づいて、セルフリフレッシュ実行中を示すリフレッシュ実行中信号ＳＳＲＳＤを生成する回路である。

具体的に説明すると、リフレッシュ状態信号生成回路６０は、図６（ａ）（ｂ）に示すように、まずラッチ回路によって中間信号ＳＳＲＳを生成するよう構成される。中間信号ＳＳＲＳは、セルフリフレッシュコマンドＲＳＲＥＦがハイレベルとなり、かつ内部クロックイネーブル信号ＰＣＫＥがローレベルとなった場合にハイレベルとなり、その後、内部クロックイネーブル信号ＰＣＫＥがハイレベルに戻った場合にローレベルとなる信号である。

リフレッシュ状態信号生成回路６０はさらに、中間信号ＳＳＲＳの反転信号ＳＳＲＳ２を生成し、これを、中間信号ＲＡＲＥＦＳＴ２によってラッチするよう構成される。中間信号ＲＡＲＥＦＳＴ２は、リフレッシュ状態信号ＲＡＲＥＦＳＴのライジングエッジを遅らせ、さらに反転してなる信号である。これにより、図６（ｂ）に示すように、セルフリフレッシュコマンドＲＳＲＥＦの活性化に同期してローレベルに活性化され、内部クロックイネーブル信号ＰＣＫＥがローレベルとなった後に初めて到来する中間信号ＲＡＲＥＦＳＴ２のライジングエッジに同期して非活性に戻る中間信号ＳＳＲＳ３が生成される。

リフレッシュ状態信号生成回路６０は、さらに中間信号ＳＳＲＳ２，ＳＳＲＳ３の否定論理積を算出し、その結果をリフレッシュ実行中信号ＳＳＲＳＤとして出力する。こうして生成されたリフレッシュ実行中信号ＳＳＲＳＤは、セルフリフレッシュコマンドＲＳＲＥＦの活性化に同期して活性化し、内部クロックイネーブル信号ＰＣＫＥがハイレベルに戻り、かつ、すべてのリフレッシュ動作が終了してアイドル信号ＩＤＬＥが活性状態に戻った後に非活性に戻る信号となる。

図４に戻り、バンク信号生成回路６２は、リフレッシュの対象となるバンクを特定し、リフレッシュ時アクトコマンド生成回路６３及びリフレッシュ時プリチャージコマンド生成回路６４に通知する役割を果たす回路である。通知には、バンクＢＡ＜７：０＞ごとのバンクイネーブル信号ＩＢＫＥＮＢＬ＜７：０＞と、バンクＢＡ＜７：０＞ごとのプリチャージバンク指示信号ＲＦＰＲＥＢＫ＜７：０＞とが用いられる。

具体的に説明すると、バンク信号生成回路６２は、図７に示すように、パーバンクリフレッシュバンクカウンタ７０、バンクアドレスデコーダ７１、バンクセット信号生成回路７２＜７：０＞、プリチャージバンクラッチ回路７３＜７：０＞、及びアクティベートバンクラッチ回路７４＜７：０＞を含んで構成される。

パーバンクリフレッシュバンクカウンタ７０は、パーバンクリフレッシュコマンドＲＰＢＲＥＦが供給される都度、カウント値を１ずつ増加させる機能を有するカウンタ回路である。ただし、カウント値は０〜７の整数であり、パーバンクリフレッシュバンクカウンタ７０は、カウント値が７を上回った場合に、カウント値を０に戻すよう構成される。

バンクアドレスデコーダ７１は、バンクＢＡ＜７：０＞ごとの中間信号ＰＢＲＥＦＢＫＢ＜７：０＞を生成する回路である。バンクアドレスデコーダ７１は、パーバンクリフレッシュバンクカウンタ７０のカウント値がｉである場合に、対応する中間信号ＰＢＲＥＦＢＫＢ＜ｉ＞をローレベルに活性化し、その他を非活性（ハイレベル）とするよう構成される。したがって、中間信号ＰＢＲＥＦＢＫＢ＜ｉ＞は、対応するバンクＢＡ＜ｉ＞がパーバンクリフレッシュの対象となっている間だけローレベルに活性化されることとなる。

バンクセット信号生成回路７２＜７：０＞はそれぞれ、リフレッシュ状態信号ＲＡＲＥＦＳＴ及びリフレッシュ実行中信号ＳＳＲＳＤと、中間信号ＰＢＲＥＦＢＫＢ＜７：０＞のうちの対応するものとに基づいて、中間信号ＩＲＥＦＢＫ＜７：０＞を生成する回路である。

具体的に説明すると、バンクセット信号生成回路７２＜ｉ＞は、図８（ａ）に示すように、リフレッシュ状態信号ＲＡＲＥＦＳＴ及びリフレッシュ実行中信号ＳＳＲＳＤの否定論理和信号と、中間信号ＰＢＲＥＦＢＫＢ＜ｉ＞との論理積信号を、中間信号ＩＲＥＦＢＫ＜ｉ＞として出力するよう構成される。これにより中間信号ＩＲＥＦＢＫ＜ｉ＞は、リフレッシュ状態信号ＲＡＲＥＦＳＴ及びリフレッシュ実行中信号ＳＳＲＳＤがともにローレベルであり、かつ、対応する中間信号ＰＢＲＥＦＢＫＢ＜ｉ＞がハイレベル（非活性状態）である場合にローレベル（非活性状態）となり、その他の場合にハイレベルに活性化される信号となる。

プリチャージバンクラッチ回路７３＜７：０＞は、リフレッシュ状態信号ＲＡＲＥＦＳＴ及びリフレッシュセット信号ＲＦＢＫＬＡＴと、中間信号ＩＲＥＦＢＫ＜７：０＞のうちの対応するものとに基づいて、プリチャージバンク指示信号ＲＦＰＲＥＢＫ＜７：０＞を生成する回路である。なお、リフレッシュセット信号ＲＦＢＫＬＡＴは、図７に示すように、リフレッシュセット信号ＲＡＲＥＦＳＥＴ及びパーバンクリフレッシュコマンドＲＰＢＲＥＦの論理和信号である。

具体的に説明すると、プリチャージバンクラッチ回路７３＜ｉ＞は、図８（ｂ）に示すように、リフレッシュ状態信号ＲＡＲＥＦＳＴが供給されるセット端子と、リフレッシュセット信号ＲＦＢＫＬＡＴが供給されるクロック端子と、中間信号ＩＲＥＦＢＫ＜ｉ＞が供給される入力端子とを有するラッチ回路によって構成される。したがって、まずセルフリフレッシュ又はオールバンクリフレッシュを行う場合、図９（ａ）（ｂ）に例示するように、プリチャージバンク指示信号ＲＦＰＲＥＢＫ＜ｉ＞は、リフレッシュ状態信号ＲＡＲＥＦＳＴがハイレベルになるタイミングでハイレベルに活性化されることになる。この活性化は、後述するバンクイネーブル信号ＩＢＫＥＮＢＬ＜ｉ＞とは異なり、対応するバンクＢＡ＜ｉ＞がリフレッシュの対象であるか否かに関わらず、実行される。なお、この場合の中間信号ＩＲＥＦＢＫ＜ｉ＞はハイレベルとなっているが、プリチャージバンク指示信号ＲＦＰＲＥＢＫ＜ｉ＞の電位レベルには影響しない。また、プリチャージバンク指示信号ＲＦＰＲＥＢＫ＜ｉ＞がハイレベルである状態は、リフレッシュ動作が終了した後も、リフレッシュ状態信号ＲＡＲＥＦＳＴがローレベルである状態でリフレッシュセット信号ＲＦＢＫＬＡＴがハイレベルになり、かつ、そのときの中間信号ＩＲＥＦＢＫ＜ｉ＞がローレベルであるタイミングまで継続するが、後段のリフレッシュ時アクトコマンド生成回路６３及びリフレッシュ時プリチャージコマンド生成回路６４が、後述するように、リフレッシュ状態信号ＲＡＲＥＦＳＴ又はリフレッシュ状態信号ＲＰＢＲＥＦＳＴが活性化していないと出力を活性化できないように構成されていることから、特に問題とはならない。

一方、パーバンクリフレッシュを行う場合（この場合のリフレッシュ状態信号ＲＡＲＥＦＳＴはローレベル）には、図１０に例示するように、リフレッシュセット信号ＲＦＢＫＬＡＴがハイレベルに活性化しているタイミングで中間信号ＩＲＥＦＢＫ＜ｉ＞がラッチされ、プリチャージバンク指示信号ＲＦＰＲＥＢＫ＜ｉ＞として出力される。中間信号ＩＲＥＦＢＫ＜ｉ＞は、上述したように、対応するバンクＢＡ＜ｉ＞がパーバンクリフレッシュの対象となっている間だけローレベルに活性化される信号である。したがって、プリチャージバンク指示信号ＲＦＰＲＥＢＫ＜ｉ＞は、対応するバンクＢＡ＜ｉ＞がリフレッシュの対象である間だけ、ハイレベルに活性化されることになる。

図７に戻り、アクティベートバンクラッチ回路７４＜７：０＞は、リフレッシュ実行中信号ＳＳＲＳＤ及びパーバンクリフレッシュコマンドＲＰＢＲＥＦと、バンクマスクコマンドＢＭＡＳＫ＜７：０＞及び中間信号ＩＲＥＦＢＫ＜７：０＞それぞれのうちの対応するものとに基づいて、バンクイネーブル信号ＩＢＫＥＮＢＬ＜７：０＞を生成する回路である。

具体的に説明すると、アクティベートバンクラッチ回路７４＜ｉ＞は、図８（ｃ）に示すように、リフレッシュ実行中信号ＳＳＲＳＤ及び対応するバンクマスクコマンドＢＭＡＳＫ＜ｉ＞の論理積信号が供給されるリセットバー端子と、リフレッシュセット信号ＲＦＢＫＬＡＴが供給されるクロック端子と、中間信号ＩＲＥＦＢＫ＜ｉ＞が供給される入力端子とを有するラッチ回路によって構成される。したがって、まずリフレッシュ実行中信号ＳＳＲＳＤ及び対応するバンクマスクコマンドＢＭＡＳＫ＜ｉ＞の論理積信号がローである場合（すなわち、セルフリフレッシュを行う場合であって、かつ対応するバンクＢＡ＜ｉ＞がリフレッシュ対象とされている場合、或いは、オールバンクリフレッシュ又はパーバンクリフレッシュを行う場合）、図９（ａ）のバンクＢＡ＜３：０＞及びバンクＢＡ＜７＞、図９（ｂ）のバンクＢＡ＜７：０＞、及び図１０に例示するように、バンクイネーブル信号ＩＢＫＥＮＢＬ＜ｉ＞は、リフレッシュセット信号ＲＦＢＫＬＡＴのライジングエッジでラッチされ、ハイレベルに活性化される。

一方、リフレッシュ実行中信号ＳＳＲＳＤ及び対応するバンクマスクコマンドＢＭＡＳＫ＜ｉ＞の論理積信号がハイである場合、すなわち、セルフリフレッシュを行う場合であって、かつ対応するバンクＢＡ＜ｉ＞がリフレッシュ対象とされていない場合、図９（ａ）のバンクＢＡ＜６：４＞に例示するように、対応するバンクイネーブル信号ＩＢＫＥＮＢＬ＜ｉ＞は非活性の状態で維持されることになる。

図４に戻り、リフレッシュ時アクトコマンド生成回路６３は、リフレッシュ動作を行う場合のアクトコマンドＩＡＣＴＲＦ＜７：０＞を生成する回路（アクトコマンド生成回路）である。具体的には、リフレッシュ状態信号ＲＡＲＥＦＳＴ又はリフレッシュ状態信号ＲＰＢＲＥＦＳＴが活性化している場合に、アクトコマンドＩＡＣＴＲＦ＜７：０＞のうちの少なくとも１つ（リフレッシュの対象とされているもの）を順次活性化するよう構成される。

より具体的に説明すると、リフレッシュ時アクトコマンド生成回路６３は、図１１に示すように、リフレッシュ状態信号ＲＡＲＥＦＳＴ及びリフレッシュ状態信号ＲＰＢＲＥＦＳＴの論理和信号であるリフレッシュ状態信号ＲＥＦＳＴを生成するリフレッシュ状態信号生成回路８０と、バンクＢＡ＜７：０＞ごとに設けられ、それぞれアクトコマンドＩＡＣＴＲＦ＜７：０＞のうちの対応するものを生成するアクト生成器８１＜７：０＞とを有して構成される。

アクト生成器８１＜７：０＞それぞれの内部回路は、互いに同一である。これらはそれぞれ、図１１（ｂ）に示すように、入力端子として端子ＲＥＦＳＴＤ＜ｉ−１＞、端子ＲＥＦＳＴ、端子ＲＰＢＲＥＦＳＴ、及び端子ＩＢＫＥＮＢＬ＜ｉ＞を有し、出力端子として端子ＩＡＣＴＲＦ＜ｉ＞及び端子ＲＥＦＳＴＤ＜ｉ＞を有して構成される。

各アクト生成器８１＜７：０＞の端子ＲＥＦＳＴには、リフレッシュ状態信号ＲＥＦＳＴが共通に供給される。また、各アクト生成器８１＜７：０＞の端子ＲＰＢＲＥＦＳＴには、リフレッシュ状態信号ＲＰＢＲＥＦＳＴが共通に供給される。さらに、アクト生成器８１＜ｉ＞の端子ＩＢＫＥＮＢＬ＜ｉ＞には、対応するバンクイネーブル信号ＩＢＫＥＮＢＬ＜ｉ＞が供給される。端子ＩＡＣＴＲＦ＜ｉ＞は、アクトコマンドＩＡＣＴＲＦ＜ｉ＞が出力される端子であり、端子ＲＥＦＳＴＤ＜ｉ＞は、バンク状態信号ＲＥＦＳＴＤ＜ｉ＞が出力される端子である。

アクト生成器８１＜７：０＞はカスケード接続されており、アクト生成器８１＜ｉ＞の端子ＲＥＦＳＴＤ＜ｉ−１＞には、前段のアクト生成器８１＜ｉ−１＞の端子ＲＥＦＳＴＤ＜ｉ＞から出力されたバンク状態信号ＲＥＦＳＴＤ＜ｉ−１＞が供給される。ただし、初段のアクト生成器８１＜０＞の端子ＲＥＦＳＴＤ＜ｉ−１＞には、ハイレベルに相当する電位が固定的に供給される。

以下、図１１（ｂ）及び図１３を参照して、アクト生成器８１＜ｉ＞の動作について説明する。なお、図１３では、アクト生成器８１＜０＞，８１＜４＞についてのみ、内部で生成される中間信号ＲＥＦＳＴ２＜ｉ＞，ＲＥＦＳＴ＜３＞を示している。また、同図には、セルフリフレッシュを行う場合であって、バンクＢＡ＜３：０＞及びバンクＢＡ＜７＞のみがリフレッシュ対象であり、バンクＢＡ＜６：４＞はリフレッシュ対象とされていない場合を示している。

図１１（ｂ）に示すように、アクト生成器８１＜ｉ＞はまず、端子ＲＥＦＳＴＤ＜ｉ−１＞の入力信号及び端子ＲＰＢＲＥＦＳＴの入力信号の論理和信号と、端子ＲＥＦＳＴの入力信号との論理積信号を中間信号ＲＥＦＳＴ２＜ｉ＞として生成し、さらに、中間信号ＲＥＦＳＴ２＜ｉ＞のライジングエッジを遅延させてなる中間信号ＲＥＦＳＴ３＜ｉ＞を生成する。そして、中間信号ＲＥＦＳＴ２＜ｉ＞、中間信号ＲＥＦＳＴ３＜ｉ＞の反転信号、及び端子ＩＢＫＥＮＢＬ＜ｉ＞の入力信号の論理積信号を生成してアクトコマンドＩＡＣＴＲＦ＜ｉ＞として出力するとともに、中間信号ＲＥＦＳＴ３＜ｉ＞のライジングエッジをさらに遅延させてなる信号を、バンク状態信号ＲＥＦＳＴＤ＜ｉ＞として出力する。

これにより、図１３に示すように、アクトコマンドＩＡＣＴＲＦ＜７：０＞それぞれの出力タイミングは、アクトコマンドＩＡＣＴＲＦ＜０＞〜アクトコマンドＩＡＣＴＲＦ＜７＞の順で、順に到来することになる。これは、上述したパイルドリフレッシュ動作に相当する。リフレッシュ対象であるバンクＢＡ＜ｉ＞に対応するアクトコマンドＩＡＣＴＲＦ＜ｉ＞は、その出力タイミングでハイレベルに活性化されるパルス信号となる。一方、リフレッシュ対象でないバンクＢＡ＜ｉ＞に対応するアクトコマンドＩＡＣＴＲＦ＜ｉ＞は、出力タイミングが到来しても非活性のまま維持される。

これに対し、バンク状態信号ＲＥＦＳＴＤ＜ｉ＞は、対応するバンクＢＡ＜ｉ＞がリフレッシュ対象であるか否かに関わらず、活性化される。活性化は、対応するアクトコマンドＩＡＣＴＲＦ＜ｉ＞の出力タイミングから所定時間が経過したタイミングでなされ、活性状態は、リフレッシュ状態信号ＲＥＦＳＴが非活性に戻るタイミングまで維持される。

アクト生成器８１＜７＞から出力されるバンク状態信号ＲＥＦＳＴＤ＜７＞は、図１に示すように、アクティブ保護回路４４に供給される。アクティブ保護回路４４は、リフレッシュ動作の間、アイドル信号ＩＤＬＥが活性状態に戻ることを抑止するためのアイドル信号活性化抑止信号ＲＥＦＡＰＳを生成する回路である。

具体的に説明すると、アクティブ保護回路４４は、図１２に示すように、バンク状態信号ＲＥＦＳＴＤ＜７＞の反転信号と、リフレッシュ状態信号ＲＥＦＳＴとの論理積信号を生成し、アイドル信号活性化抑止信号ＲＥＦＡＰＳとして出力するよう構成される。これにより、アイドル信号活性化抑止信号ＲＥＦＡＰＳは、図１３に示すように、リフレッシュ状態信号ＲＥＦＳＴが活性化するタイミングでハイレベルに活性化し、バンク状態信号ＲＥＦＳＴＤ＜７＞が活性化するタイミングで非活性に戻る信号となる。したがって、アイドル信号活性化抑止信号ＲＥＦＡＰＳが非活性に戻るタイミングは、必ず、リフレッシュ時アクトコマンド生成回路６３が最後に活性化するアクトコマンドＩＡＣＴＲＦ＜ｉ＞（図１３の例ではアクトコマンドＩＡＣＴＲＦ＜７＞）の活性化後となる。

図４に戻り、リフレッシュ時プリチャージコマンド生成回路６４は、リフレッシュ動作を行う場合のプリチャージコマンドＩＰＲＥＲＦ＜７：０＞を生成する回路である。リフレッシュ時プリチャージコマンド生成回路６４には、ロウ制御回路４３から、バンクＢＡ＜７：０＞ごとのタイミング信号ＲＲＴＯ＜７：０＞が供給される。詳しくは後述するが、タイミング信号ＲＲＴＯ＜ｉ＞は、対応するアクトコマンドＩＡＣＴＲＦ＜ｉ＞の活性化から所定時間が経過した後に活性化される信号である。リフレッシュ時プリチャージコマンド生成回路６４は、これらタイミング信号ＲＲＴＯ＜７：０＞に基づいて、プリチャージコマンドＩＰＲＥＲＦ＜７：０＞を生成する（図１４（ｂ）及び図１６を参照）。

なお、リフレッシュ時プリチャージコマンド生成回路６４は、全バンクに共通する１つのタイミングではなく、複数のタイミングで、プリチャージコマンドＩＰＲＥＲＦ＜７：０＞を活性化するよう構成される。ここでは、バンクＢＡ＜３＞に対応するタイミング信号ＲＲＴＯ＜３＞に基づくタイミングでプリチャージコマンドＩＰＲＥＲＦ＜３：０＞を活性化し、バンクＢＡ＜７＞に対応するタイミング信号ＲＲＴＯ＜７＞に基づくタイミングでプリチャージコマンドＩＰＲＥＲＦ＜７：４＞を活性化するよう構成される。このように複数のタイミングでプリチャージコマンドＩＰＲＥＲＦ＜７：０＞を活性化しているのは、全バンクを同じタイミングでプリチャージする例に比べ、最大消費電力を低減するためである。

図１に戻る。上記のようにして生成されたアクトコマンドＩＡＣＴＲＦ＜７：０＞及びプリチャージコマンドＩＰＲＥＲＦ＜７：０＞は、ロウ制御回路４３に供給される。ロウ制御回路４３は、バンクＢＡ＜７：０＞ごとのロウアクセスのタイミングを示すロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞を生成する回路である。

ロウ制御回路４３には、図１４（ａ）から理解されるように、他にもアクトコマンドＩＡＣＴ＜７：０＞、プリチャージコマンドＩＰＲＥ＜７：０＞、及びオートプリチャージコマンドＩＰＲＥＡＰ＜７：０＞が供給される。アクトコマンドＩＡＣＴ＜７：０＞は、上述したようにコマンド発生回路３１によって生成されるコマンドであり、通常のロウアクセス（リフレッシュではなく、リード／ライトのためのロウアクセス）の際に活性化される。したがって、アクトコマンドＩＡＣＴＲＦ＜７：０＞とアクトコマンドＩＡＣＴ＜７：０＞とが同時に活性化されることはない。同様に、プリチャージコマンドＩＰＲＥ＜７：０＞及びオートプリチャージコマンドＩＰＲＥＡＰ＜７：０＞も、通常のロウアクセスの際に活性化されるコマンドであり、これらとプリチャージコマンドＩＰＲＥＲＦ＜７：０＞とが同時に活性化されることはない。

ロウ制御回路４３は、図１４（ａ）に示すように、バンクＢＡ＜７：０＞ごとのロウアドレスストローブ信号生成回路８２＜ｉ＞を有して構成される。ロウアドレスストローブ信号生成回路８２＜ｉ＞には、アクトコマンドＩＡＣＴ＜ｉ＞及びアクトコマンドＩＡＣＴＲＦ＜ｉ＞の否定論理和信号と、プリチャージコマンドＩＰＲＥ＜ｉ＞、オートプリチャージコマンドＩＰＲＥＡＰ＜ｉ＞、及びプリチャージコマンドＩＰＲＥＲＦ＜ｉ＞の否定論理和信号とが供給される。これにより、ロウアドレスストローブ信号生成回路８２＜ｉ＞は、アクト及びプリチャージを行う理由（リード／ライトであるか或いはリフレッシュであるか）に関わらず、同様にロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜ｉ＞を生成できるように構成されている。

リフレッシュを行う場合の具体的なロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜ｉ＞は、図１５に例示するように、対応するアクトコマンドＩＡＣＴＲＦ＜ｉ＞の活性化タイミングでハイレベルに活性化し、対応するプリチャージコマンドＩＰＲＥＲＦ＜ｉ＞の活性化タイミングで非活性に戻る信号となる。図１５の例では、プリチャージコマンドＩＰＲＥＲＦ＜３：０＞が共通のタイミングで活性化され、さらに、それから遅れてプリチャージコマンドＩＰＲＥＲＦ＜７：４＞が共通のタイミングで活性化されていることから、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜３：０＞が共通のタイミングで非活性化され、遅れて、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：４＞が共通のタイミングで非活性化されている。

ロウ制御回路４３が生成したロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞は、図１に示したロウアドレス制御回路４２に供給される。ロウアドレス制御回路４２は、リフレッシュを行う場合にはリフレッシュカウンタ４２ａから供給されるロウアドレス、リード／ライトを行う場合にはアドレス入力回路２２から供給されるロウアドレスＸにそれぞれ対応するワード線ＷＬを、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞により示されるタイミングで活性化する。なお、リフレッシュカウンタ４２ａは、リフレッシュ動作の都度ロウアドレスを出力する回路であり、循環的にすべてのロウアドレスを出力するよう構成される。

ロウ制御回路４３は他に、図１４（ｂ）に示す遅延回路を有して構成される。この遅延回路は、入力側から順にインバータ回路、ライジングエッジ遅延回路、インバータ回路、ライジングエッジ遅延回路、インバータ回路、及びインバータ回路を直列に接続した構成を有しており、図１６に例示するように、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞それぞれのライジングエッジを所定時間ｔＲＡＳにわたって遅延させるとともに、フォーリングエッジを所定時間ｔＲＰにわたって遅延させることにより、上述したタイミング信号ＲＲＴＯ＜７：０＞を生成し、リフレッシュ時プリチャージコマンド生成回路６４に供給する。なお、遅延回路の具体的な構成（回路の順序など）は、波形消失を防止する観点から決定されているものである。タイミング信号ＲＲＴＯ＜７：０＞を受けたリフレッシュ時プリチャージコマンド生成回路６４は、図１６に例示するように、これに基づいてプリチャージコマンドＩＰＲＥＲＦ＜７：０＞を生成する。

図１に戻り、アイドル信号生成回路４５は、ロウ制御回路４３が生成するロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞と、アクティブ保護回路４４が生成するアイドル信号活性化抑止信号ＲＥＦＡＰＳとに基づいて、アイドル信号ＩＤＬＥを生成する回路である。具体的には、図１７に示すように、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞それぞれの反転信号と、アイドル信号活性化抑止信号ＲＥＦＡＰＳとがいずれもローレベルである場合に、アイドル信号ＩＤＬＥをハイレベルに活性化し、それ以外の場合にアイドル信号ＩＤＬＥを非活性状態とするよう構成される。したがって、アイドル信号活性化抑止信号ＲＥＦＡＰＳが活性状態（ハイレベル）である場合には、仮にすべてのバンクＢＡ＜７：０＞がアイドル状態（ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７：０＞がすべてローである状態）であったとしても、アイドル信号ＩＤＬＥは非活性状態（ローレベル）で維持されることになる。

図１８を参照して、アイドル信号ＩＤＬＥの生成の具体例について説明する。この例では、セルフリフレッシュを行う場合であって、かつ、リフレッシュ対象がバンクＢＡ＜３：０＞及びバンクＢＡ＜７＞のみであるとする。この場合、図１８に示すように、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜３：０＞が非活性に戻った後、ロウアドレスストローブ信号ＲＡＳ＿ＢＫ＜７＞が活性化されるまでの間に、リフレッシュ動作中であるにも関わらず、いずれのバンクにもアクセスされていない無アクセス期間Ｂが生じている。従来の半導体装置であれば、このような場合のアイドル信号ＩＤＬＥ（図１８ではＩＤＬＥ（ｃｏｎｖ．）と表記している）は、無アクセス期間Ｂでハイレベルに戻ることになる。これに対し、本実施の形態による半導体装置１０では、無アクセス期間Ｂにおいてもアイドル信号ＩＤＬＥはローレベルのまま維持される。

図５（ａ）〜（ｃ）を参照して説明したように、リフレッシュ状態信号ＲＡＲＥＦＳＴは、アイドル信号ＩＤＬＥがハイレベルに戻ると、ローレベルに戻ることになる。そして、リフレッシュ状態信号ＲＡＲＥＦＳＴがローレベルに戻ると、図１１（ａ）（ｂ）に示した回路図から明らかなように、その後、アクトコマンドＩＡＣＴＲＦ＜ｉ＞が生成されなくなる。したがって、図１８に示したアイドル信号ＩＤＬＥ（ｃｏｎｖ．）のように、無アクセス期間Ｂでアイドル信号ＩＤＬＥがハイレベルに戻ってしまうと、その後のリフレッシュ動作（図１８の例ではバンクＢＡ＜７＞のリフレッシュ動作）が行われないことになってしまう。

また、コマンド生成回路３４は、図２に示したように、アイドル信号ＩＤＬＥがハイレベルである場合に、セルフリフレッシュコマンドＲＳＲＥＦを生成するように構成されている。逆に言えば、アイドル信号ＩＤＬＥがローレベルであることは、セルフリフレッシュコマンドＲＳＲＥＦが生成されないようにするための防止機構として機能している。無アクセス期間Ｂでアイドル信号ＩＤＬＥがハイレベルに戻ってしまうと、この防止機構が働かなくなるため、万一、誤ってコマンド端子１３にセルフリフレッシュコマンドが投入され、かつ、クロックイネーブル信号ＣＫＥがハイレベルに戻された場合、リフレッシュ動作の実行中であるにも関わらず、セルフリフレッシュコマンドＲＳＲＥＦが生成されてしまうことになる。これは、半導体装置１０が誤動作する原因となる。

これに対し、本実施の形態による半導体装置１０によれば、無アクセス期間Ｂにアイドル信号ＩＤＬＥがハイレベルに戻ることがないので、バンクＢＡ＜７＞のリフレッシュ動作が確実に行われ、また、リフレッシュ動作の実行中であるにも関わらず、セルフリフレッシュコマンドＲＳＲＥＦが生成されてしまうことも防止される。

以上説明したように、本実施の形態による半導体装置１０によれば、セルフリフレッシュの対象となる１又は複数のバンクＢＡ＜ｉ＞のすべてに対するアクトコマンドＩＡＣＴＲＦ＜ｉ＞が活性化される前に、アイドル信号ＩＤＬＥが活性化してしまうことが防止される。したがって、リフレッシュ状態信号ＲＡＲＥＦＳＴが非活性に戻ることも防止されるので、無アクセス期間が生じたとしても、リフレッシュ動作を継続することが可能になる。また、リフレッシュ動作の実行中であるにも関わらず、セルフリフレッシュコマンドＲＳＲＥＦが生成されてしまうことも防止される。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施の形態では８バンク構成のＤＲＡＭの例を取り上げて説明したが、本発明を適用可能な半導体装置のバンクの数が８に限られるものではない。また、ＤＲＡＭ以外の半導体装置であっても、バンクごとのリフレッシュ動作が必要とされるものであれば、本発明は適用可能である。

１０ 半導体装置
１１ クロック端子
１３ コマンド端子
２０ クロック入力回路
２１ クロックコントロール回路
２２ アドレス入力回路
２３ コマンド入力回路
３０〜３５ コマンド発生回路
３６ オートプリチャージ回路
３７ リフレッシュ制御回路
４０ カラム制御回路
４１ カラムアドレス制御回路
４２ ロウアドレス制御回路
４２ａ リフレッシュカウンタ
４３ ロウ制御回路
４４ アクティブ保護回路
４５ アイドル信号生成回路
５０ ロウデコーダ
５１ カラムデコーダ
５２ センス回路
５３ メモリセルアレイ
６０ リフレッシュ状態信号生成回路
６１ セルフリフレッシュタイマー
６２ バンク信号生成回路
６３ リフレッシュ時アクトコマンド生成回路
６４ リフレッシュ時プリチャージコマンド生成回路
６５ リフレッシュセット信号生成回路
６６，６７ リフレッシュ状態生成器
７０ パーバンクリフレッシュバンクカウンタ
７１ バンクアドレスデコーダ
７２ バンクセット信号生成回路
７３ プリチャージバンクラッチ回路
７４ アクティベートバンクラッチ回路
８０ リフレッシュ状態信号生成回路
８１ アクト生成器
８２ ロウアドレスストローブ信号生成回路
９０ パルス幅拡張回路
９１ バンクアドレスデコーダ
９２ アクトコマンド生成回路
ＡＤＤ アドレス信号
Ｂ 無アクセス期間
ＢＡ バンク
ＢＡＡ バンクアドレス
ＢＬ ビット線
ＢＭＡＳＫ バンクマスクコマンド
ＣＫ，／ＣＫ 外部クロック信号
ＣＫＥ クロックイネーブル信号
ＩＡＣＴ，ＩＡＣＴＲＦ アクトコマンド
ＩＢＡ バンクアドレス信号
ＩＢＫＥＮＢＬ バンクイネーブル信号
ＩＣＬＫ 内部クロック信号
ＩＤＬＥ アイドル信号
ＩＰＲＥ，ＩＰＲＥＲＦ プリチャージコマンド
ＩＰＲＥＡＰ オートプリチャージコマンド
ＭＣ メモリセル
ＰＣＫＥ 内部クロックイネーブル信号
ＲＡＲＥＦ オールバンクリフレッシュコマンド
ＲＡＲＥＦＳＥＴ，ＲＦＢＫＬＡＴ リフレッシュセット信号
ＲＡＲＥＦＳＴ，ＲＥＦＳＴ，ＲＰＢＲＥＦＳＴ リフレッシュ状態信号
ＲＡＳ＿ＢＫ ロウアドレスストローブ信号
ＲＥＡＤ リードコマンド
ＲＥＦＡＰＳ アイドル信号活性化抑止信号
ＲＥＦＳＴＤ バンク状態信号
ＲＦＰＲＥＢＫ プリチャージバンク指示信号
ＲＰＢＲＥＦ パーバンクリフレッシュコマンド
ＲＲＴＯ タイミング信号
ＲＳＲＥＦ セルフリフレッシュコマンド
ＳＳＲＳＤ リフレッシュ実行中信号
ＷＬ ワード線
ＷＲＩＴＥ ライトコマンド
Ｘ ロウアドレス
Ｙ カラムアドレス

Claims (9)

1. 複数のバンクと、
   前記複数のバンクのすべてがアイドル状態である場合に活性化するアイドル信号を生成するアイドル信号生成回路と、
   リフレッシュ動作の開始に応じて活性化し、前記アイドル信号の活性化に応じて非活性となるリフレッシュ状態信号を生成するリフレッシュ状態生成回路と、
   前記リフレッシュ状態信号が活性化している場合に、前記複数のバンクにそれぞれ対応する複数のアクトコマンドのうちの少なくとも１つを順次活性化するアクトコマンド生成回路と、
   前記リフレッシュ状態信号の活性化に応じて活性化し、前記アクトコマンド生成回路が該リフレッシュ状態信号に対応して最後に活性化する前記アクトコマンドの活性化後に非活性となるアイドル信号活性化抑止信号を生成するアクティブ保護回路とを備え、
   前記アイドル信号生成回路は、前記アイドル信号活性化抑止信号が活性化している場合には前記アイドル信号を活性化しないよう構成される
   ことを特徴とする半導体装置。
2. セルフリフレッシュコマンドを生成するセルフリフレッシュコマンド発生回路をさらに備え、
   前記リフレッシュセット信号生成回路は、前記セルフリフレッシュコマンドの到来後、周期的に前記リフレッシュセット信号を活性化するよう構成される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記セルフリフレッシュコマンドが生成されたことに応じて、計時を開始するセルフリフレッシュタイマーをさらに備え、
   前記リフレッシュセット信号生成回路は、前記セルフリフレッシュタイマーの計時結果に応じて、前記リフレッシュセット信号の周期的な活性化を実行する
   ことを特徴とする請求項２に記載の半導体装置。
4. オールバンクリフレッシュコマンドを生成するオールバンクリフレッシュコマンド発生回路をさらに備え、
   前記リフレッシュセット信号生成回路は、前記オールバンクリフレッシュコマンドが生成された場合に、前記リフレッシュセット信号を一度活性化するよう構成される
   ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記アクトコマンド生成回路は、前記リフレッシュ状態信号が活性化している場合に、前記複数のバンクのそれぞれに対応するバンク状態信号を順次活性化するよう構成され、
   前記アイドル信号活性化抑止信号は、前記リフレッシュ状態信号の活性化に応じて活性化し、前記アクト生成回路が該リフレッシュ状態信号に対応して最後に活性化する前記バンク状態信号の活性化に応じて非活性となる信号である
   ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記バンク状態信号は、対応する前記バンクがリフレッシュの対象であるか否かに関わらず活性化される
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記アクトコマンド生成回路は、対応する前記アクトコマンドを活性化する前記バンクに関して、対応する前記アクトコマンドの活性化後に、対応する前記バンク状態信号を活性化するよう構成される
   ことを特徴とする請求項５又は６に記載の半導体装置。
8. 前記複数のバンクのうちの１つ以上を特定するバンクマスクコマンドを生成するバンクマスクコマンド生成回路をさらに備え、
   前記アクトコマンド生成回路は、前記バンクマスクコマンドによって特定される１又は複数の前記バンクのそれぞれに対応する１又は複数の前記アクトコマンドを活性化するよう構成される
   ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記アクトコマンド生成回路は、前記バンクマスクコマンドによって特定される１又は複数の前記バンクに関して、対応する前記アクトコマンドが活性化した後、対応する前記バンク状態信号が活性化するよう構成される
   ことを特徴とする請求項８に記載の半導体装置。

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