JPH0325871B2

JPH0325871B2 -

Info

Publication number: JPH0325871B2
Application number: JP58004324A
Authority: JP
Inventors: Akira Osami
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-01-14
Filing date: 1983-01-14
Publication date: 1991-04-09
Also published as: JPS59129987A

Description

【発明の詳細な説明】本発明は、リフレツシユ・コントロール・クロ
ツクを外部ピン入力として有し、このクロツクの
活性化により、チツプに内蔵されたリフレツシ
ユ・アドレス・カウンタで指定されるワード線上
のメモリセルが自動的にリフレツシユされるとい
う機能を有するダイナミツク・ランダム・アクセ
ス・メモリ（以下DRAMと表わす）に関するも
のである。

以下の回路上の説明は、すべて絶縁ゲート型電
界効果トランジスタのうち、代表的なMOSトラ
ンジスタ（以下MOSTと表わす）を用い、かつ
ＮチヤネルMOSTで行ない、高レベルが論理
“１”レベルであり、低レベルが論理“０”レベ
ルである。しかし、回路的にはＰチヤネル
MOSTでも本質的に同様である。

DRAMを搭載したボード・システムでは、通
常2msである最大リフレツシユ周期を、デバイス
の各ワード線について保証するため、集中
（burst）モードあるいは分散（distributed）モー
ドで、リフレツシユ・サイクルが入るようなコン
トロール機能を必要とする。これには基本的にリ
フレツシユ・タイミングコントロール機能および
リフレツシユ・アドレス・カウンタが含まれる。
DRAMは大容量のシステムをコンパクトに実現
する利点があるが、これらリフレツシユ・コント
ローラを必ず伴なわなければならず、メモリ容量
規模が小さくなるほど、ボード上の占有が無視し
難くなる。この不利を解消するため、これらリフ
レツシユ・コントロール機能をチツプに内蔵した
DRAMがあらわれてきている。

以下、図面を用いて説明する。このような
DRAMの回路ブロツク図の例を第１図に示す。

で表わすリフレツシユ・コントロール・
クロツクが、外部ピン入力として加わり、これを
受ける内部リフレツシユ・クロツク発生回路１
１、この発生クロツクにより駆動されるリフレツ
シユ・アドレス・カウンタ１２および基本クロツ
ク入力の入力部に入る入力バツフア・コント
ロール論理部１３が新しい回路ブロツクとなる。

による内部リフレツシユは、現状高々２
種類であり、第２図に示すようにパルス・リフレ
ツシユおよびセルフ・リフレツシユである。CE
を高レベルから低レベルに移行させて始まるメモ
リサイクルでは、こののレベル変化を受けて
外部行および列アドレス入力がラツチされ、対応
するアレイ１５のメモリセルについて、データの
読み出しあるいは書き込みが行なわれる。メモ
リ・サイクル完了後、を高レベルから低レ
ベルに活性化できる。この変化を受けて、内部リ
フレツシユ・クロツク発生回路１１が作動し、行
アドレス・インバータ・バツフア１４にリフレツ
シユ・アドレス・カウンタ１２の内容を入力とし
て送ると共に、外部からの行アドレス入力を切り
離す役割を果す。同時に、入力バツフア・コント
ロール論理部１３に働きかけて、CEが非活性で
あつてもメモリセルのリフレツシユに関係する範
囲でのみ基本クロツク発生回路を動作させ、リフ
レツシユ・アドレス・カウンタで指定されるワー
ド線上のメモリセルの内容をリフレツシユする。
このようにの活性化のレベル変化を受けて
行なわれる内部リフレツシユを、パルス・リフレ
ツシユと呼ぶ。

リフレツシユ動作が完了すると、リフレツシ
ユ・アドレス・カウンタ１２の内容がインクレメ
ントされ、次の動作サイクルに備える。必要なリ
フレツシユ・サイクル数だけ、パルス・リフレツ
シユを繰り返すと、アレイ１５の全メモリセルの
内容がリフレツシユされる。を活性化し、
ある規定時間（一例16μs）以上長く、低レベルに
維持すると、内部リフレツシユ・クロツク発生回
路１１に含まれるタイマが作動し、ある一定周
期、一例として、2ms／128＝15.625μs置きに、
内部リフレツシユが繰り返される。これがセル
フ・リフレツシユであり、上記例の場合、2ms低
レベルに置くと、全メモリセルの内容がリフレツ
シユされることになる。この内部リフレツシユ
は、が低レベルにある限り、読けられデー
タ保持に有効である。

２クロツク（行アドレスストローブ：、
列アドレスストローブ：）マルチアドレス
方式のDRAMで、外部クロツクなしに、
内部リフレツシユを行なえるものがみられる。こ
のDRAMの回路ブロツク図を第３図に示す。

内部リフレツシユを行なうためには、第４図に
示す入力タイミング条件を必要とする。通常のメ
モリ・サイクルでは、まずが活性化され、
その時点のアドレス入力が行アドレスとしてラツ
チされるのに続きを活性化し、その時点の
アドレス入力が列アドレスとしてラツチされ、
WEのレベルにより、読み出しあるいは書き込み
動作が行なわれる。

第４図のように、をより先に活性化
するというタイミングは従来禁止されている組み
合わせである。が活性化されたとき、
が低レベルであると、第３図の入力バツフア・コ
ントロール論理部２１がこれを検知して、まず、
リフレツシユ・アドレス・カウンタ２２の内容を
行アドレス・インバータ・バツフア２３に入力と
して伝えると共に外部アドレス入力を切り離す。
次に、RASクロツク発生回路２４に働きかけて、
カウンタ２２により指定されたワード線上のメモ
リセルの内容をリフレツシユすると共に、それ以
外の回路は動作しないようにする。このように、
通常のメモリサイクルでは禁止されるRASの前
にCASを活性化するCAS before のタイミ
ングを利用して、内部リフレツシユが行なわれ
る。

本発明の第１の態様は、以上挙げた内部リフレ
ツシユの種類、すなわち、 (1) パルス・リフレツシユ (2) セルフ・リフレツシユ (3) 通常のメモリサイクルでは禁止されるタイミ
ングでの内部リフレツシユのすべてを実現するDRAMである。従来より内
部リフレツシユの動作モードが増し、メモリ・ボ
ードシステム設計の自由度が大きくなるという利
点が当然生じる。

本発明によると、リフレツシユ・コントロー
ル・クロツクを外部ピン入力として有し、その活
性化により、チツプに内蔵されたリフレツシユ・
アドレス・カウンタで指定されるワード線上のメ
モリセルが、自動的にリフレツシユされるという
機能を有するダイナミツク・ランダム・アクセ
ス・メモリにおいて、前記リフレツシユ・コント
ロール・クロツクは非活性のまま、通常のメモ
リ・サイクルでは禁止される入力タイミング条件
を与えることにより、前記と同じく、リフレツシ
ユ・アドレス・カウンタで指定されるワード線上
のメモリセルが自動的にリフレツシユされる機能
が前記機能に加え、一つのチツプで実現されるこ
とを特徴とする半導体メモリが得られる。

本発明の第１の態様による基本構成を第５図に
より示す。

２クロツク・マルチアドレス型のDRAMで、
RFSH入力活性化によるパルス・リフレツシユ、
セルフ・リフレツシユに加え、before
RASタイミングによる内部リフレツシユも可能
という新しい特徴を有する。

すなわち、第６図に示すように、，
およびの３本のクロツクにより、３種類の
内部リフレツシユを実現できる。第５図におい
て、入力活性化によるパルス・リフレツシ
ユ、セルフ・リフレツシユでは、まず内部リフレ
ツシユ・クロツク発生回路５１が動作し、行アド
レス・インバータ・バツフア５２にリフレツシ
ユ・アドレス・カウンタの内容を入力として与え
ると共に、入力バツフア・コントロール論理に働
きかけて、RASクロツク発生回路５３を動作さ
せ、指定ワード線上のメモルセルの内容をリフレ
ツシユする。これに対し before タ
イミングが与えられると、入力バツフア・コント
ロール論理部５６が識別し、内部リフレツシユ・
クロツク発生回路５１に働きかけて、行アドレ
ス・インバータ・バツフア５２に、リフレツシ
ユ・アドレス・カウンタ５４の内容を入力として
与えた後、RASクロツク発生回路５３を動作さ
せてリフレツシユを行なう。内部リフレツシユ・
クロツク発生回路５１と、入力バツフア・コント
ロール論理部の間で、入力による内部リフ
レツシユのときは、 before のと
きはと、動作の流れを分けているのが特徴であ
る。

本発明では、通常動作では禁止されている入力
タイミング条件を利用して内部リフレツシユの動
作モードを増したものであるが、本発明の他の態
様は、このような禁止タイミング条件を、リフレ
ツシユ・アドレス・カウンタのチエツク機能に利
用するという内容である。

第１図に示す型のDRAMについて、現状が
活性化される時点で、は高レベルすなわち
非活性でなければならないという制約がある。第
７図に示すように、をより先に活性化
し、の活性化時点前後の短い期間、が
低レベルであれば行アドレスとしては、リフレツ
シユ・アドレス・カウンタの内容が入り、列アド
レスとしては、外部アドレスが入る形で、書き込
み、読み出しのメモリサイクルの行なうようにで
きる。このためには、を活性化してから、
CEを活性化するまでの時間t₁にパルス・リフレ
ツシユと区別するための最大値の制限が生じる。

第８図に示すように、パルス・リフレツシユの
ときの活性化を受けて、内部リフレツシ
ユ・クロツク発生回路８１が動作し、リフレツシ
ユ・アドレス・カウンタ８３の内容を、行アドレ
ス・インバータ・バツフアに送ると共に、入力バ
ツフア・コントロール論理部８２に働きかけて、
基本クロツク発生回路８４の行選択、リフレツシ
ユの部分８４−１を動作させる一方、列選択、リ
ード・ライトの残りの部分８４−２は動作しない
ように禁止（INHIBIT）する。活性化時
点からt₁以内にが低レベルのときは、入力バ
ツフア・コントロール論理部８２がこれを検出
し、列選択、リード・ライトの部分も動作できる
ように付勢（ENABLE）すれば、外部の列アド
レス入力に対応するセルについて、読み出しある
いは書き込みを行なうことができる。

本発明のかかる態様によると１個の基本クロツ
ク、読み出しコントロール・クロツク、書き込み
コントロール・クロツクおよびリフレツシユ・コ
ントロール・クロツクを外部ピン入力として有
し、リフレツシユ・コントロール・クロツクの活
性化により、チツプに内蔵されたリフレツシユ・
アドレス・カウンタ８３で指定されるワード線上
のメモリセルが自動的にリフレツシユされるとい
う機能を有するダイナミツク・ランダム・アクセ
ス・メモリにおいて、通常の使用では禁止される
前記基本クロツクおよびリフレツシユ・コントロ
ール・クロツクの間の入力タイミングを与えるこ
とにより、リフレツシユ・アドレス・カウンタ８
３により指定される行アドレス、外部アドレス入
力により指定される列アドレスに対応するメモリ
セルへの書き込み動作を行なうことができ、それ
らの読み出し判定をすることにより、リフレツシ
ユ・アドレス・カウンタの正常動作が確認できる
ことを特徴とする半導体メモリが得られる。

本発明の第１の具体的な実施例を第９図Ａ〜Ｃ
に、回路動作を説明するタイミング波形図を第１
０図に示す。

，の２クロツク共、非活性の状態で
RFSHが活性化されると、第９図Ｂに示す内部リ
フレツシユ・クロツク発生回路がまず動作を始め
る。初段RFが上昇し、それを受けて、PR0が低
レベルに移行し、この時点で入力は、RF
発生段と切り離され、低レベル入力がラツチされ
た状態になる。次にRF1が上昇すると同時にPR1
が低レベルに移行する。ここで、RF1は、リフレ
ツシユ・アドレス・カウンタの内容を、行アドレ
ス・インバータ・バツフアに、その入力として伝
える役割を果す。第９図Ａで、RF1、PR1のこの
レベル変化を受け、RASクロツク発生回路が動
作する。初段RASが上昇し、PX0が低レベルに
移行すると、このときの入力のレベルに応
じて、CARあるいはCBRがアドレス・インバー
タ・バツフアと同様の回路構成を通して上昇す
る。ここでは、は高レベルであり、CARが
上昇する。第９図Ｃに示すように行アドレス・イ
ンバータ・バツフアを活性化し、実質的に行選択
動作の開始タイミングとなるRAS1は、CARある
いはRF2を受けて上昇するが、この場合、CAR
を受けて上昇するような構成にしてある。このよ
うにしてリフレツシユ・アドレス・カウンタで指
定される行選択、続いてリフレツシユ動作が行な
われる。第９図には示していないが、リフレツシ
ユ動作が終了すると、その確認信号が発生し、
RFを低レベルに移行させて、内部リフレツシ
ユ・クロツク発生回路をリセツトするように働
く。その結果、RA1が上昇し、RF1が低レベル
に移行すると、入力の高レベルが伝わつて、
RASクロツク発生回路もリセツトされ、活性状
態からリセツト・プリチヤージ状態に移行し、こ
れで、入力による内部リフレツシユ動作が
完了する。は非活性のまま、を
より先に活性化するという、通常動作では禁止さ
れるタイミングを与えると、今度は次のように内
部リフレツシユが行なわれる。の活性化を
受けて、RASクロツク発生回路がまず動作する。
RASが上昇し、PX0が低レベルに移行する時点
でが低レベルであるから、この場合CBRが
活性化される。CBRの上昇を受けると、RF発生
段は入力と切り離され、RFが上昇するよ
うに構成される。PR0が低レベルに移行してか
ら、RF1が上昇すると同時に、PR1が低レベルに
移行する。RF1を受け、リフレツシユ・アドレ
ス・カウンタの内容が、行アドレス・インバー
タ・バツフアに入力として伝えられると同時に、
RF2が上昇する。RF2の上昇を受けて、RAS1が
上昇し、リフレツシユ動作が行なわれていく。前
述と同様、内部リフレツシユ動作終了確認信号に
より、活性状態からリセツト・プリチヤージ状態
に戻される。このように入力による内部リ
フレツシユと、 before タイミング
による内部リフレツシユの両方が実現される。

本発明の第２の具体的な実施例を第１１図に示
す。第８図の内部リフレツシユ・クロツク発生回
路、入力バツフア・コントロール論理部の共に一
部を取り出した形である。を活性化し、内
部リフレツシユ動作が始まるが、RF2の上昇する
時点でののレベルを受けて、アドレス・イン
バータ・バツフア相当の回路が動作する。が
高レベルであれば、第１１図のINHが上昇し、
列選択およびリードあるいはライト動作に関連す
る回路を非活性のまま保つよう働く。すなわち、
内部リフレツシユ動作が行なわれることになる。
一方、が低レベルのときは、INHは低レベル
に保たれ、外部列アドレス入力に応じた列選択お
よびリードあるいはライト動作を行なうことがで
きる。内部タイミングRF2の上昇する時点で、
CEを低レベルにしなければならないという条件
が必要で、このため、第７図のt₁には制限が生じ
る。このようにして、リフレツシユ・アドレス・
カウンタによる行アドレス、外部アドレス入力に
よる列アドレスでのライト、リード動作を利用
し、行アドレスをランダムに変えて、行デゴーダ
の数だけライトした後、同じ列アドレス順序に従
つてリードすることにより、リフレツシユ・アド
レス・カウンタの正常動作の確認が行なえる。

以上述べたように本発明によると、入力
による内部リフレツシユすなわちパルスリフレツ
シユおよびセルフ・リフレツシユと、通常のメモ
リ・サイクルでは禁止されるタイミング（
before ）を利用した内部リフレツシユ
の両方を実現するDRAMが得られ、従来より内
部リフレツシユの動作モードが増して、メモリボ
ードシステム設計上非常に有効なデバイスとな
る。さらに、やはり通常のメモリ・サイクルでは
禁止されるタイミングを利用して、リフレツシ
ユ・アドレス・カウンタの正常動作を確認できる
手段が得られ、入力付きDRAMの試験に
有効に活用できる。

【図面の簡単な説明】

本発明の対象とするリフレツシユ・コントロー
ル機能をチツプに内蔵したDRAMの回路ブロツ
ク図の例を第１図に、入力による内部リフ
レツシユの説明を第２図に、なしに、内部
リフレツシユを行なえる２クロツク・マルチアド
レス方式のDRAMの回路ブロツク図を第３図に、
その内部リフレツシユのための入力タイミング条
件を第４図に、本発明の第１の基本構成を第５図
に、本発明の第１で得られる内部リフレツシユの
説明を第６図に、本発明の第２の入力タイミング
条件を第７図に、その基本回路ブロツク図を第８
図に、本発明の第１の具体的な実施例を第９図Ａ
〜Ｃに、そのタイミング波形を第１０図に、本発
明の第２の具体的な実施例を第１１図に示す。

Claims

【特許請求の範囲】１行ストローブ信号及び列ストローブ信号を受
けるダイナミツクメモリにおいて、リフレツシ
ユ・コントロール・クロツクを外部ピン入力とし
て有し、その活性化により内部リフレツシユ信号
を発生するリフレツシユクロツク発生回路、リフ
レツシユ・アドレス・カウンタと、前記ストロー
ブ信号及び列ストローブ信号を受ける入力バツフ
アコントロール回路と、前記内部リフレツシユ信
号に応答して前記アドレスカウンタで指定される
ワード線上のメモリセルを自動的にリフレツシユ
せしめる手段とを有し、前記入力バツフアコント
ロール回路は前記リフレツシユ・コントロール・
クロツクが非活性のまま、前記列ストローブ信号
が活性化されたことを検知して前記リフレツシユ
クロツク回路を制御して前記内部リフレツシユ信
号を発生する手段とを有することを特徴とする半
導体メモリ。２リフレツシユ・コントロール・クロツクを外
部ピン入力として有し、その活性化により、リフ
レツシユ・アドレス・カウンタで指定されるワー
ド線上のメモリセルが自動的にリフレツシユさ
れ、前記リフレツシユ・コントロール・クロツク
を非活性として基本クロツク信号を活性化するこ
とによりアクセス動作を行なう機能を有するダイ
ナミツク・ランダム・アクセス・メモリにおい
て、前記リフレツシユ・コントロール・クロツク
を活性してから所定時間以内に前記基本クロツク
信号を活性化することにより、リフレツシユ・ア
ドレス・カウンタで指定される行アドレスで、外
部アドレス入力によつて指定されるメモリセルへ
の書込動作を行ない、誤書込後上記メモリセルの
読み出しによりリフレツシユアドレスカウンタの
動作確認を行なう機能を有することを特徴とする
半導体メモリ。