TWI700694B - 記憶體裝置及其列干擾更新方法 - Google Patents

Abstract

一種記憶體裝置及其列干擾更新方法。記憶體裝置包括記憶體陣列與控制器。記憶體陣列具有多個正常區域以及相鄰於多個正常區域的冗餘區域。冗餘區域包括彼此交錯排列的多個第一字元線與多個第二字元線。控制器用以列干擾更新多個正常區域而不列干擾更新冗餘區域。

Description

記憶體裝置及其列干擾更新方法

本發明是有關於一種記憶體裝置及其列干擾更新方法，且特別是有關於一種無須因列干擾(Row Hammer)而頻繁列干擾更新冗餘區域的字元線的記憶體裝置及其列干擾更新方法。

當動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)中特定的字元線(word line)被重複開啟多次時，該字元線相鄰的字元線上的記憶胞即可能因為串音干擾(cross talk)或耦合(coupling)效應而遺失所儲存的資料，此種干擾現象稱為列干擾(Row Hammer)現象。

針對列干擾現象，習知技術透過列干擾更新(row-hammer refresh)被重複開啟多次的字元線(又稱加害者字元線，aggressor word line)以避免相鄰字元線(又稱受害者字元線，victim word line)受到列干擾影響。然而，在一些具高記憶胞密度的DRAM結構中，受害者字元線的字元線位址計算較為複雜，因此需要較大面積的列干擾位址計算器來計算受害者字元線的字元線位址。

本發明提供一種記憶體裝置及其列干擾更新方法，在冗餘區域中加入用以區隔的字元線，減少列干擾位址計算器的面積，並且不需要頻繁列干擾更新冗餘區域的字元線，從而降低列干擾更新電流。

本發明的實施例提供一種記憶體裝置，記憶體裝置包括記憶體陣列與控制器。記憶體陣列具有多個正常區域以及相鄰於多個正常區域的冗餘區域。冗餘區域包括彼此交錯排列的多個第一字元線與多個第二字元線。控制器耦接記憶體陣列，控制器用以列干擾更新多個正常區域而不列干擾更新冗餘區域。

本發明的實施例提供一種列干擾更新方法，適用於記憶體裝置。記憶體裝置包括記憶體陣列與控制器，記憶體陣列具有多個正常區域與相鄰於多個正常區域的冗餘區域。冗餘區域包括彼此交錯排列的多個第一字元線與多個第二字元線，多個第一字元線的數量為第一數量。控制器用以列干擾更新多個正常區域與冗餘區域。列干擾更新方法包含但不限於計算冗餘區域中被致能的字元線的數量。比較冗餘區域中被致能的字元線的數量以及第一數量。當冗餘區域中被致能的字元線的數量大於第一數量時，列干擾更新多個第一字元線以及多個第二字元線。當冗餘區域中需要被致能的字元線的數量小於等於第一數量時，不列干擾更新多個第一字元線以及多個第二字元線。

基於上述，在本發明一些實施例中，所述記憶體裝置及其列干擾更新方法可以減少列干擾位址計算器的面積。在冗餘區域中加入用以區隔的字元線，以減少列干擾位址計算器的佈局面積。並且，由於本發明不需頻繁列干擾更新冗餘區域的字元線，可進一步降低列干擾更新電流。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依據本發明一實施例所繪示的記憶體裝置的示意圖。參照圖1，記憶體裝置100包含記憶體陣列110與控制器120。記憶體陣列110，包括多個字元線與多個記憶胞(未繪示)，用以儲存資料，本發明並未限制記憶體陣列的架構。控制器120耦接記憶體陣列110，控制器120用以對記憶體陣列110進行存取、驗證與列干擾更新，本發明並未限制控制器的架構。控制器120包括列干擾位址計算器130，列干擾位址計算器130用以計算記憶體陣列110中預期將受列干擾(Row Hammer)影響而需要列干擾更新的字元線位址，而控制器120基於該字元線位址而列干擾更新記憶體陣列110中的字元線，以避免該字元線上的記憶胞遺失所儲存的資料。

圖2是依據本發明一實施例所繪示的記憶體陣列中字元線的佈局示意圖。參照圖2，記憶體陣列110具有正常區域210與相鄰於正常區域210的冗餘區域220。在一實施例中，正常區域210相鄰於冗餘區域220的兩側，但不限於此。正常區域210包括多個正常字元線NWL以及正常記憶胞(未繪示)，冗餘區域220包括多個第一字元線WL1、多個第二字元線DWL2以及冗餘記憶胞(未繪示)，多個第一字元線WL1與多個第二字元線DWL2彼此交錯排列。在一實施例中，第二字元線DWL2是冗餘的。

在一實施例中，第一字元線WL1的數量為第一數量，第二字元線DWL2的數量為第二數量，且第二數量大於第一數量。值得一提的是，由於多個第二字元線DWL2區隔多個第一字元線WL1，使得多個第一字元線WL1彼此不相鄰。並且，冗餘區域220中鄰近冗餘區域220與正常區域210之間邊界的字元線是第二字元線DWL2。在一實施例中，控制器120用以列干擾更新正常區域210而不列干擾更新冗餘區域220。

舉例來說，在一實施例中，多個第一字元線WL1包括第一字元線WL1_1-WL1_11，多個第二字元線DWL2包括第二字元線DWL2_1-DWL2_13，第一字元線WL1與第二字元線DWL2的數量僅供實施例方便說明，其數量由實際需求所決定，本發明並未限制。第一字元線WL1_1介於第二字元線DWL2_1與DWL2_2之間，第一字元線WL1_2介於第二字元線DWL2_2與DWL2_3之間，以此類推，即第二字元線DWL2_1-DWL2_13使得第一字元線WL1_1-WL1_11彼此不相鄰。此外，冗餘區域220中左側邊界的字元線是第二字元線DWL2_1，冗餘區域220中右側邊界的字元線是第二字元線DWL2_13。由於在一實施例中，第二字元線DWL2_1-DWL2_13是冗餘的，即第二字元線DWL2_1-DWL2_13並不需要被開啟，因此第二字元線DWL2_1-DWL2_13可區隔第一字元線WL1_1-WL1_11彼此之間以及對正常區域210的列干擾，從而無須考慮冗餘區域220中的第一字元線WL1_1-WL1_11列干擾問題。因此在此實施例中，控制器120中的列干擾位址計算器130無須計算冗餘區域220中需要列干擾更新的字元線位址，而僅需要計算正常區域210中需要列干擾更新的字元線位址，供控制器120對正常區域210的字元線進行列干擾更新以避免正常區域210中的列干擾問題。由於無須計算冗餘區域220中需要列干擾更新的字元線位址且無須對冗餘區域220頻繁列干擾更新，因此可以節省列干擾位址計算器130原先針對冗餘區域220的佈局面積並降低其列干擾更新電流。

在一般操作中，控制器120藉由多個正常字元線NWL來存取與列干擾更新正常記憶胞。在一實施例中，當控制器120判斷多個正常字元線NWL中的任一個失效時，控制器120禁能該失效的正常字元線，並致能多個第一字元線WL1中的一個以替換失效的正常字元線。舉例來說，當控制器120進行資料驗證並判斷多個正常字元線NWL中的一個失效時，控制器便關閉該失效的正常字元線以禁止存取，並開啟第一字元線WL1_1以替換該失效的正常字元線。

圖3是依據本發明另一實施例所繪示的記憶體陣列中字元線的佈局示意圖。參照圖3，記憶體陣列110具有正常區域310與相鄰於正常區域310的冗餘區域320。在另一實施例中，正常區域310相鄰於冗餘區域320的兩側，但不限於此。正常區域310包括多個正常字元線NWL以及正常記憶胞(未繪示)，冗餘區域320包括多個第一字元線WL1、多個第二字元線WL2以及冗餘記憶胞(未繪示)，多個第一字元線WL1與多個第二字元線WL2彼此交錯排列。在另一實施例中，第二字元線WL2並非冗餘的。

在另一實施例中，冗餘區域320可以包括非揮發記憶體、雷射熔絲(laser fuse)或反熔絲(anti-fuse)，然本發明不限於此。

在另一實施例中，第一字元線WL1的數量為第一數量，第二字元線WL2的數量為第二數量，且第二數量大於第一數量。值得一提的是，由於多個第二字元線WL2區隔多個第一字元線WL1，使得多個第一字元線WL1彼此不相鄰。並且，冗餘區域320中鄰近冗餘區域320與正常區域310之間邊界的字元線是第二字元線WL2。在另一實施例中，控制器120用以列干擾更新正常區域310與冗餘區域320。

舉例來說，在另一實施例中，多個第一字元線WL1包括第一字元線WL1_1-WL1_11，多個第二字元線WL2包括第二字元線WL2_1-WL2_13，第一字元線WL1與第二字元線WL2的數量僅供實施例方便說明，其數量由實際需求所決定，本發明並未限制。第一字元線WL1_1介於第二字元線WL2_1與WL2_2之間，第一字元線WL1_2介於第二字元線WL2_2與WL2_3之間，以此類推，即第二字元線WL2_1-WL2_13使得第一字元線WL1_1-WL1_11彼此不相鄰。此外，冗餘區域320中左側邊界的字元線是第二字元線WL2_1，冗餘區域320中右側邊界的字元線是第二字元線WL2_13。由於在另一實施例中，第二字元線WL2_1-WL2_13並非冗餘的，即第二字元線WL2_1-WL2_13需要被控制器120所開啟，從而需要考慮冗餘區域320中第一字元線WL1_1-WL1_11與第二字元線WL2_1-WL2_13之間的列干擾問題。因此在另一實施例中，控制器120的列干擾位址計算器130除了計算正常區域310中需要列干擾更新的字元線位址，還需要計算冗餘區域320中需要列干擾更新的字元線位址，供控制器120對正常區域310與冗餘區域320的字元線進行列干擾更新以避免列干擾問題。

在另一實施例中，當控制器120判斷多個正常字元線NWL中的任一個失效時，控制器120禁能該失效的正常字元線NWL，並致能多個第一字元線WL1或者多個第二字元線WL2中的一個以替換失效的正常字元線NWL。在另一實施例中，控制器120致能多個第一字元線WL1的優先度高於多個第二字元線WL2。當控制器120判斷冗餘區域320中被致能的字元線數量小於等於第一字元線的總數(即第一數量)時，控制器120不列干擾更新第一字元線WL1以及第二字元線WL2。當控制器120判斷冗餘區域320中被致能的字元線數量大於第一字元線的數量(即第一數量)時，控制器120列干擾更新第一字元線WL1以及第二字元線WL2。

舉例來說，在另一實施例中，當控制器120進行資料驗證並判斷多個正常字元線NWL中的一個失效時，控制器120便關閉該失效的正常字元線(未繪示)以禁止存取，並優先開啟第一字元線WL1_1-WL1_11中的一個，例如開啟第一字元線WL1_1以替換該失效的正常字元線。當控制器120判斷下一個正常字元線失效時，控制器120可以開啟第一字元線WL1_2以替換下一個失效的正常字元線，以此類推。當控制器120判斷下一個正常字元線失效且冗餘區域320中所有的第一字元線WL1_1-WL1_11都被開啟時，控制器120可以開啟第二字元線WL2_1。在控制器120開啟第二字元線WL2_1之後，當控制器120判斷下一個正常字元線失效且冗餘區域320中所有的第一字元線WL1_1-WL1_11都被開啟時，控制器120可以開啟第二字元線WL2_2，以此類推。

在另一實施例中，當控制器120判斷冗餘區域320中被致能的字元線數量小於等於第一字元線的總數(即第一數量)時，例如當第一字元線WL1中只有第一字元線WL1_1以及第一字元線WL1_2被致能，因此被致能的字元線數量即2，小於等於第一字元線WL1的總數即11，此時冗餘區域320中被致能的第一字元線WL1_1以及第一字元線WL1_2由於被未開啟的第二字元線WL2_2所區隔而無須考慮列干擾問題。因此控制器120不需列干擾更新冗餘區域320中的第一字元線WL1_1-WL1_11以及第二字元線WL2_1-WL2_13。

在另一實施例中，當控制器120判斷冗餘區域320中被致能的字元線數量大於第一字元線的總數(即第一數量)時，例如第一字元線WL1_1-WL1_11以及第二字元線WL2_1-WL2_2皆被致能，因此被致能的字元線數量為13，大於第一字元線WL1的總數即11，此時冗餘區域320中的第一字元線WL1_1-WL_2以及第二字元線WL2_1-WL2_2由於皆被致能且彼此相鄰，且第二字元線WL2_1的致能也會影響到左側正常區域的字元線，必須考慮列干擾問題。因此在另一實施例中，控制器120需要列干擾更新冗餘區域320中的第一字元線WL1_1-WL1_2以及第二字元線WL2_1-WL2_2，或者全部列干擾更新冗餘區域320中的第一字元線WL1_1-WL1_11以及第二字元線WL2_1-WL2_13，列干擾更新策略視設計需求而定，本發明並未限定。因此，在另一實施例中，控制器120的列干擾位址計算器130需要計算正常區域310以及冗餘區域320中需要列干擾更新的字元線位址，以供控制器120對正常區域310與冗餘區域320的字元線進行列干擾更新以避免列干擾問題。在另一實施例中，由於仍需計算冗餘區域220中需要列干擾更新的字元線位址，因此無法節省列干擾位址計算器130中針對冗餘區域220的佈局面積，但仍可降低列干擾更新電流。

圖4是依據本發明一實施例所繪示的列干擾更新方法的流程圖。於步驟S410中，控制器計算冗餘區域中被致能的字元線的數量。接著，於步驟S420中，控制器比較冗餘區域中被致能的字元線的數量與第一數量，當冗餘區域中被致能的字元線的數量大於第一數量時，執行步驟S430，當當冗餘區域中被致能的字元線的數量小於等於第一數量時時，執行步驟S440。於步驟S430中，當冗餘區域中被致能的字元線的數量大於第一數量時，控制器列干擾更新第一字元線以及第二字元線。於步驟S440中，當冗餘區域中被致能的字元線的數量小於等於第一數量時，控制器不列干擾更新第一字元線以及第二字元線。

綜上所述，在本發明一些實施例中，所述記憶體裝置及其列干擾更新方法可以減少列干擾位址計算器的面積。在冗餘區域中加入用以區隔的字元線，使冗餘區域免於列干擾，從而無須計算冗餘區域中受到列干擾的字元線位址，進而減少列干擾位址計算器的佈局面積。並且由於本發明不需頻繁列干擾更新冗餘區域的字元線，可進一步降低列干擾更新電流。在另一方面，本發明還可以致能上述區隔用的字元線，並依據冗餘區域中被致能字元線數量調整列干擾更新方式，以降低列干擾更新電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:記憶體裝置

110:記憶體陣列

120:控制器

130:列干擾位址計算器

210、310:正常區域

220、320:冗餘區域

WL1、WL1_1-WL1_11:第一字元線

WL2、WL2_1-WL2_13、DWL2、DWL2_1-DWL2_13:第二字元線

NWL:正常字元線

S410-S440:步驟

圖1是依據本發明一實施例所繪示的記憶體裝置的示意圖。 圖2是依據本發明一實施例所繪示的記憶體陣列中字元線的佈局示意圖。 圖3是依據本發明另一實施例所繪示的記憶體陣列中字元線的佈局示意圖。 圖4是依據本發明一實施例所繪示的列干擾更新方法的流程圖。

110:記憶體陣列

210:正常區域

220:冗餘區域

WL1、WL1_1~WL1_11:第一字元線

DWL2、DWL2_1~DWL1_13:第二字元線

NWL:正常字元線

Claims (5)

1. 一種記憶體裝置，包括：記憶體陣列，具有多數個正常區域以及相鄰於該些正常區域的冗餘區域，該冗餘區域包括彼此交錯排列的多數個第一字元線與多數個第二字元線；以及控制器，耦接該記憶體陣列，該控制器用以列干擾更新該些正常區域，且與該冗餘區域中被致能的字元線數量無關地不列干擾更新該冗餘區域。
2. 如申請專利範圍第1項所述的記憶體裝置，其中該些第一字元線彼此不相鄰，且該些第二字元線是冗餘的。
3. 如申請專利範圍第1項所述的記憶體裝置，其中該控制器包括列干擾位址計算器，該列干擾位址計算器用以計算該些正常區域中需要列干擾更新的字元線位址。
4. 如申請專利範圍第1項所述的記憶體裝置，其中該些正常區域包括多數個正常字元線，當該控制器判斷該些正常字元線中的第一正常字元線失效時，該控制器禁能該第一正常字元線，並致能該些第一字元線的一者。
5. 如申請專利範圍第1項所述的記憶體裝置，其中該些第一字元線以及該些第二字元線的數量分別為第一數量與第二數量，且該第二數量大於該第一數量。

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