TW201837910A

TW201837910A - 可決定將被更新的字元線的記憶體元件

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Publication number: TW201837910A
Application number: TW106110935A
Authority: TW
Inventors: 劉建興
Original assignee: 晶豪科技股份有限公司
Priority date: 2017-03-29
Filing date: 2017-03-29
Publication date: 2018-10-16
Also published as: TWI615840B

Abstract

一種半導體記憶體元件包含一位址產生電路、一位址處理電路和一更新控制電路。該位址產生電路根據一列位址產生一第一中間位址。該第一中間位址包含一第一字元線位址和一第一識別碼以指示藉由該第一字元線位址所指示的一第一字元線為一正常字元線或一冗餘字元線。該位址處理電路參考該第一中間位址以產生一第二中間位址藉以指示鄰近該第一字元線的一第二個字元線。該更新控制電路在每次該第一字元線啟動時決定該第二字元線的一干擾計數，並且參考該干擾計數以決定是否輸出該第二字元線位址來更新該第二字元線。

Description

可決定將被更新的字元線的記憶體元件

本發明係關於一種記憶體元件，該記憶體元件具有監測記憶體列由於鄰近列啟動而被干擾的影響，並據以決定將被更新的記憶體列。

在揮發性記憶體中的記憶體晶胞需要周期性地更新以維持儲存於其中的資料的完整度。然而，隨著記憶體的運作速度的增加，記憶體列會更頻繁地啟動。由於鄰近列頻繁地啟動，連接於一列(row)或字元線(wordline)的一記憶體晶胞的資料可能會消失，進而帶來資料存取的錯誤。

因此，在高速資料存取的環境中，有必要提出一記憶體控制機制以保持資料的完整度。

根據本發明一實施例之一種半導體元件，包含複數條正常字元線、複數條冗餘字元線、一位址產生電路、一位址處理電路和一更新控制電路。該位址產生電路用以根據一列位址產生一第一中間位址，其中該第一中間位址包含一第一字元線位址和一第一識別碼，該第一識別碼指示藉由該第一字元線位址所指示的一第一字元線為一正常字元線或一冗餘字元線。該位址處理電路耦接於該位址產生電路。該位址處理電路參考該第一中間位址以產生一第二中間位址藉以指示鄰近該第一字元線的一第二個字元線，其中該第二中間位址包含一第二字元線位址和一第二識別碼，該第二字元線位址指示該第二字元線，而該第二識別碼指示該第二字元線為一正常字元線或一冗餘字元線。該更新控制電路耦接於該位址處理電路。該更新控制電路在每次該第一字元線啟動時決定該第二字元線的一干擾計數，並且參考該干擾計數以決定是否輸出該第二字元線位址以更新該第二字元線，其中，該干擾計數指示由於鄰近該第二字元線的一或多條字元線的啟動使該第二字元線被干擾的次數。

100‧‧‧記憶體元件

102‧‧‧字元線驅動電路

110‧‧‧位址產生電路

120‧‧‧位址處理電路

130‧‧‧更新控制電路

140‧‧‧更新計數器

200‧‧‧記憶體元件

210‧‧‧位址產生電路

212‧‧‧鎖存電路

213‧‧‧位址鎖存器(ADL)

214‧‧‧識別碼鎖存器(IDL)

216‧‧‧列熔絲電路

220‧‧‧位址處理電路

230‧‧‧更新控制電路

232‧‧‧監測電路

236‧‧‧儲存電路

238‧‧‧選擇電路

240‧‧‧更新計數器

414‧‧‧識別碼鎖存器

416‧‧‧選擇電路

516‧‧‧列熔絲電路

518‧‧‧比較電路

520‧‧‧選擇電路

522‧‧‧或閘

524‧‧‧選擇電路

526‧‧‧或閘

NWL0-NWL511‧‧‧正常字元線

RWL0-RWL7‧‧‧冗餘字元線

第一圖顯示結合本發明一實施例之記憶體元件之方塊示意圖。

第二圖顯示第一圖中所示之記憶體控制電路之細部圖。

第三圖顯示第一圖中所示之字元線之組態圖。

第四圖顯示第二圖所示之該識別碼鎖存器之識別碼鎖存器之一實施方式。

第五圖顯示第二圖所示之該列熔絲電路之列熔絲電路之一實施方式。

第六圖顯示該監測電路運作時的一可能時序圖。

第七圖顯示使用第二圖所示的該更新計數器的計數位元的一實施方式。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

第一圖顯示結合本發明一實施例之記憶體元件之方塊示意圖。參考第一圖，該記憶體元件100包含一字元線驅動電路102、一位址產生電路110、一位址處理電路120、一更新控制電路130、一更新計數器140、複數條正常字元線NWL₁-NWL_k(k為大於1的正整數)和複數條冗餘字元線RWL₁-RWL_m(m為大於1的正整數)。該等冗餘字元線中的每一者是用來取代一具有缺陷的正常字元線。該位址產生電路110 響應於一命令信號CMD(例如，一主動命令Act_cmd、一更新命令Ref_cmd或一預充電命令Pre_cmd)以接收一列位址ADDX，並依據該列位址ADDX以產生一中間位址ADD_D。該中間位址ADD_D包含一字元線位址add_WL_n和一識別碼red_WL_n。該識別碼red_WL_n指示藉由字元線位址add_WL_n所指示的一字元線WL_n為一正常字元線(該等正常字元線NWL₁-NWL_k的其中一者)或一冗餘字元線(該等冗餘字元線RWL₁-RWL_m的其中一者)。因此，該字元線驅動電路102依據由該位址產生電路110所提供的該字元線位址add_WL_n驅動該字元線WL_n。

舉例來說，在該列位址ADDX指示該等正常字元線NWL₁-NWL_k的其中一者時，該位址產生電路110可能決定該等正常字元線NWL₁-NWL_k的其中一者是否有缺陷。當該等正常字元線NWL₁-NWL_k的其中一者無缺陷時，該位址產生電路110可能使用該列位址ADDX作為該字元線位址add_WL_n，並設定該識別碼red_WL_n為一第一位元模式(例如，一位元模式”0”)。換言之，該字元線WL_n為該等正常字元線NWL₁-NWL_k的其中一者。此外，當該等正常字元線NWL₁-NWL_k的其中一者有缺陷時，該位址產生電路110可能使用一冗餘字元線位址指示該等冗餘字元線RWL₁-RWL_m的其中一者作為該字元線位址add_WL_n，並設定該識別碼red_WL_n為一第二位元模式(例如，一位元模式”1”)。換言之，該字元線驅動電路102驅動由該冗餘字元線位址所指示的一冗餘字元線，而不是該等正常字元線NWL₁-NWL_k的其中一者。

需注意的是，當該字元線驅動電路102啟動由該中間位址ADD_D所指示的字元線WL_n時，鄰近該字元線WL_n的一或多條字元線會被干擾。該更新控制電路130可能用來監控該字元線WL_n啟動時在該字元線WL_n的鄰近字元線的影響，因此決定是否要更新鄰近字元線。例如，當由該位址產生電路110所接收的命令信號CMD為主動命令Act_cmd時，耦接於該位址產生電路110的該位址處理電路120可能參考該中間位址ADD_D以產生複數個中間位址以指示鄰近由該中間位址ADD_D所指示的該字元線WL_n的多個字元線。在本實施例中，該位址處理電路120參考該中間位址ADD_D以產生一中間位址ADD_D+1和一中間位址ADD_D-1，其中一字元線WL_N+1由該中間位址ADD_D+1所指示，而一字元線WL_N-1由該中間位址ADD_D-1所指示，而該字元線WL_N+1和該字元線WL_N-1鄰近該字元線WL_n。該中間位址ADD_D+1包含一字元線位址add_WL_n+1和一識別碼red_WL_n+1，其中該字元線位址add_WL_N+1指示該字元線WL_n+1，而該識別碼add_WL_n+1指示該字元線WL_n+1為一正常字元線或一冗餘字元線。該中間位址ADD_D-1包含一字元線位址add_WL_n-1和一識別碼red_WL_n-1，其中該字元線位址add_WL_N-1指示該字元線WL_n-1，而該識別碼add_WL_n-1指示該字元線WL_n+1為一正常字元線或一冗餘字元線。

以下說明將正常字元線NWL₁作為由該字元線位址add_WL_N(或該中間位址ADD_D)所指示的該字元線WL_n以描述更新運作，然而，本發明不應以此為限。當該字元線WL_n為該正常字元線NWL₁時，該字元線WL_n+1可能為該正常字元線NWL₂，而該字元線WL_n-1可能為該冗餘字元線RWL_m。該更新控制電路130會決定每次該正常字元線NWL₁響應於該主動命令Act_cmd而啟動時該正常字元線NWL₂的一干擾計數，其中該正常字元線NWL₂的該干擾計數指示由於鄰近該正常字元線WL₂的一或多條字元線(例如該正常字元線NWL₁和/或該正常字元線NWL₃)的啟動使該正常字元線NWL₂被干擾的次數。接著，該更新控制電路130參考該干擾計數以決定是否輸出該字元線位址add_WL_N+1來更新該正常字元線NWL₂。在一實施例中，當該干擾計數大於或等於一預定臨界值時，該更新控制電路130決定輸出該字元線位址add_WL_N+1來更新該正常字元線NWL₂，其中該預定臨界值為該記憶體元件100的最大啟動數字tMAC。該最大啟動數字tMAC為一單一列/字元線可在等於或小於一最大啟動窗(Maximum Activate Window,tMAW)的一時間間隔期間所承受的啟動最大值在鄰近的列/字元線需要被更新前，而不管啟動在tMAW期間如何被干擾。

類似的方式，該更新控制電路130在每次該正常字元線NWL₁響應於該主動命令Act_cmd而啟動時決定用來替換一正常字元線的該冗餘字元線RWL_m的一干擾計數，其中該冗餘字元線RWL_m的該干擾計數指示由於鄰近該冗餘字元線RWL_m的一或多條字元線的啟動使該冗餘字元線RWL_m被干擾的次數。接著，該更新控制電路130參考該干擾計數以決定是否輸出該字元線位址add_WL_N-1來更新該冗餘字元線RWL_m。

該更新計數器140耦接於該更新控制電路130。該更新計數器140用於計數字元線位址以為更新運作提供一更新位址pCNT。在一些實施例中，在決定更新該正常字元線NWL₂(或該冗餘字元線RWL_m)時，該更新控制電路130在輸出該更新位址pCNT前可能輸出該字元線位址add_WL_N+1(或該字元線位址add_WL_N-1)使得該正常字元線NWL₂(或該冗餘字元線RWL_m)在由該更新位址pCNT所指示的一預定字元線被更新前被更新。

此外，該更新控制電路130可能輸出一字元線位址CNT_ADD，其響應於該更新命令Ref_cmd而指示一將被更新的字元線。該更新計數器140可能輸出一識別碼CNT_red，其響應於該更新命令Ref_cmd而與對應該將被更新的字元線。舉例來說，當決定輸出該字元線位址add_WL_N+1以更新該正常字元線NWL₂，該更新控制電路130可能響應於該更新命令Ref_cmd而輸出該字元線位址add_WL_N+1作為該字元線位址CNT_ADD，且該更新計數器140可能響應於該更新命令Ref_cmd而輸出該識別碼red_WL_N+1作為該識別碼CNT_red。在其他實施例中，例如該更新控制電路130決定不輸出該字元線位址add_WL_N+1，該更新控制電路130可能響應於該更新命令Ref_cmd而輸出該更新位址pCNT作為該字元線位址CNT_ADD，且該更新計數器140可能響應於該更新命令Ref_cmd而輸出該識別碼CNT_red，其中該識別碼CNT_red指示由該更新位址pCNT所指示的一字元線為一正常字元線或一冗餘字元線。

在該更新控制電路130輸出該字元線位址CNT_ADD和該更新計數器140輸出該識別碼CNT_red後，該位址產生電路110為一更新運作接收並鎖存該字元線位址CNT_ADD和該該識別碼CNT_red。

需注意的是，在一些實施例中，該更新控制電路130可能進一步儲存至少一干擾記錄，並且選擇性地修正該至少一記錄。其中該至少一記錄的每一者相關聯於一字元線的干擾計數。舉例來說，當該字元線WL_N響應於該主動命令Act_cmd而啟動時，該更新控制電路130可能檢查是否有與該字元線WL_n相關聯的一干擾記錄儲存於該更新控制電路130中。當該更新控制電路130儲存與該字元線WL_n相關聯的干擾記錄時，由於該字元線WL_n的啟動可能有助於保持儲存於連接於該字元線WL_n的一記憶體晶胞的資料的完整度，該更新控制電路130可能放棄或清除與該字元線WL_n相關聯的干擾記錄。在其他實施例中，當該字元線WL_N響應於該更新命令Ref_cmd而更新時，該更新控制電路130可能檢查與該字元線WL_n相關聯的干擾計數是否儲存於該更新控制電路130中。當該更新控制電路130儲存與該字元線WL_n相關聯的該干擾記錄時，由於該字元線WL_n將要或正更新中，該更新控制電路130可能放棄或清除與該字元線WL_n相關聯的干擾記錄。

在另一實施例中，考量儲存於該更新控制電路130中的干擾記錄的每一者，該更新控制電路130在每K個啟動命令(K為大於1的正整數)決定一次在K個啟動命令發出的一時間間隔該干擾記錄是否已被修改。換言之，該更新控制電路130在每個預定時間間隔(K個啟動命令發出的該時間間隔)決定一次在該對應的預定時間間隔中該干擾記錄是否已被修改。當決定該時間間隔該干擾記錄未被修改時，該監測電路232減少該字元線的該干擾計數一預定值(例如，1)。

以下實施例考量該更新控制電路130決定不去更新該正常字元線NWL₂(例如該字元線WL_n+1)。該更新控制電路130可能儲存與該正常字元線NWL₂的干擾計數相關聯的一干擾記錄，藉以監測該干擾計數是否於下一啟動運作中超過預定臨界值。如果與該正常字元線NWL₂相關聯的干擾記錄在一預定時間間隔內(例如K個啟動命令發出的該時間間隔內)未曾修改，表示該更新計數器140在與該正常字元線NWL₂相關聯的干擾計數超過該預定臨界值之前，具有計數到該字元線位址add_WL_N+1的增加的可能性。因此，該更新控制電路130可能減少該字元線的干擾計數一個預定值(例如，減少1)。

請注意上述K值可能大於或等於複數條字元線的最大值，該等字元線的每一者在一更新週期tREF期間具有一最大啟動計數tMAC，其中該最大值會由下式所決定：tREF/(tMAC×tRC)

其中，tRC為記憶體元件100的列循環時間(row cycle time)。然而，本發明不應以此為限。在其他實施例中，K值也可由實際設計的考量來決定。

綜上所述，當本發明的記憶體控制機制使用包含一識別碼的一中間位址去記錄一對應的字元線位址和一字元線型式(正常字元線或是冗餘字元線)時，本發明的記憶體控制機制可能用來決定是否更新被啟動的字元線的鄰近字元線而不管被啟動的字元線的型式為何。特而言之，該啟動的字元線可能為一邊界正常字元線(僅緊鄰一正常字元線，例如正常字元線NWL₁或正常字元線NWL_K)，一內部正常字元線(緊鄰的字元線為正常字元線，例如正常字元線NWL₂)，一邊界冗餘字元線(僅緊鄰一冗餘字元線，例如冗餘字元線RWL₁或冗餘字元線RWL_m)或一內部冗餘字元線(緊鄰的字元線為冗餘字元線，例如冗餘字元線RWL₂)。

此外，當本發明的記憶體控制機制可能在字元線啟動時動態地監視在鄰近字元線旁一字元線的啟動效果時，本發明的記憶體控制機制會適應性地調整下一更新週期的字元線位址。換言之，本發明的記憶體控制機制不用在更新被干擾的鄰近字元線前決定是否進入一目標列更新模式，這可減少記憶體電路的成本和複雜度。

第二圖顯示第一圖中所示之記憶體控制電路之細部圖。第三圖顯示第一圖中所示之字元線之組態圖。參考第二圖，該記憶體元件200包含一位址產生電路210、一位址處理電路220、一更新控制電路230、一更新計數器240和複數條字元線，其中至少一部分的該等字元線由複數條正常字元線NWL0至NWL511和複數條冗餘字元線RWL₀至RWL₇所組成，如第三圖所示。此外，第一圖所示的該位址產生電路110、該位址處理電路120、該更新控制電路130和該更新計數器140可由第二圖中的該位址產生電路210、該位址處理電路220、該更新控制電路230和該更新計數器240所實現。

如第二圖所示，該位址產生電路210包含一鎖存(latch)電路212和一列熔絲(row fuse)電路216。該鎖存電路212可以鎖存該命令信號CMD(該主動命令Acd_cmd、該更新命令Ref_cmd或該預充電命令Pre_cmd)和該列位址ADDX，且產生一鎖存列位址ADDI。該列熔絲電路216根據該鎖存列位址ADDI產生該中間位址ADD_D，其中該中間位址ADD_D包含該字元線位址add_WL_n和該識別碼red_WL_n，並且指示該字元線WL_n(該等正常字元線NWL0至NWL511和該等冗餘字元線RWL₀至RWL₇中的其中一條)。該列熔絲電路216輸出該字元線位址add_WL_n至一字元線驅動電路(未繪示)以作為字元線驅動。

接著，該位址處理電路220參考該字元線位址add_WL_n和該識別碼red_WL_n以產生該字元線位址add_WL_n+1、該識別碼red_WL_n+1、該字元線位址add_WL_n-1和該識別碼red_WL_n-1(該中間位址ADD_D+1指示該字元線WL_N+1，而該中間位址ADD_D-1指示該字元線WL_N-1)。

在一實施例中，該鎖存列位址ADDI指示該正常字元線NWL256，而該列熔絲電路216決定該正常字元線NWL256是否具有缺陷。假如該正常字元線NWL256無缺陷時，該列熔絲電路216輸出該鎖存列位址ADDI作為該字元線位址add_WL_n(亦即該字元線WL_n為該正常字元線NWL256)，並設定該識別碼red_WL_n為0(指示一正常字元線)。假如該正常字元線NWL256有缺陷並會以該冗餘字元線RWL₁取代時，該列熔絲電路216輸出對應於該冗餘字元線RWL₁的一字元線位址作為該字元線位址add_WL_n(亦即該字元線WL_n為該冗餘字元線RWL₁)，並設定該識別碼red_WL_n為1(指示一冗餘字元線)。因此，在一實施例中當該鎖存列位址ADDI指示該正常字元線NWL256無缺陷時，該字元線位址add_WL_n+1可能指示該正常字元線NWL257(該字元線WL_n+1)，而該字元線位址add_WL_n-1可能指示該冗餘字元線RWL7(該字元線WL_n-1)。

該位址處理電路220可能產生一識別信號ex_WL_n+1以指示由該字元線位址add_WL_n+1所指示的該字元線WL_N+1是否存在，並產生一識別信號ex_WL_n-1以指示由該字元線位址add_WL_n-1所指示的該字元線WL_N-1是否存在。舉例來說，當字元線WL_n為一邊界正常字元線(亦即，該正常字元線NWL₀或正常字元線NWL₅₁₁)時，字元線WL_n+1和字元線WL_n-1的其中一者可能不存在。

請注意，當字元線WL_n+1和字元線WL_n-1的每一者存在時，與該字元線WL_n+1相關聯的控制運作相同或近似於與該字元線WL_n-1相關聯的控制運作。為了簡潔起見，以下描述用於一啟動的字元線的臨近字元線的監測機制會以字元線WL_n+1表達。

參考第二圖，該更新控制電路230包含一監測電路232，一儲存電路236和一選擇電路238。該監測電路232用以響應於該啟動命令Act_cmd和/或該更新命令Ref_cmd而監視在鄰近字元線旁一字元線的啟動效果，並據以產生一輸入字元線位址IN_ADD，一輸入識別碼IN_red和一致能信號IN_TRR。舉例來說，該監測電路232可能每次在該字元線WL_n啟動時計算(或更新)該字元線WL_n+1(和/或該字元線WL_n-1)的一干擾計數(例如，干擾計數增加1)，並且參考該干擾計數決定是否更新該字元線WL_n+1。當該監測電路232決定該字元線WL_n+1的該干擾計數到達一更新標準(例如該干擾計數大於或等於一預定臨界值)時，該監測電路232可能輸出該中間位址ADD_D+1以更新該字元線WL_n+1，並根據該致能信號IN_TRR致能該儲存電路236以儲存該輸入字元線位址IN_ADD和該輸入識別碼IN_red。在本實施例中該儲存電路236以一先進先出暫存器(First-In First-Out register)來實施。該輸入字元線位址IN_ADD可為指示該字元線WL_N+1的字元線位址add_WL_n+1，而該輸入識別碼IN_red可能指示該字元線WL_N+1為一正常字元線或一冗餘字元線(亦即，該識別碼red_WL_n+1)。換言之，該監測電路232可能決定該字元線WL_N+1是否為將被更新的字元線，並儲存與該將被更新的字元線相關聯的該中間位址ADD_D+1作為在該儲存電路236中的一緩衝記錄。

在一些實施例中，該儲存電路236進一步儲存至少一其他緩衝記錄，其中至少一其他緩衝記錄的每一者指示一將被更新的字元線。例如，在決定該字元線WL_N+1為將被更新的字元線前，該監測電路232可能響應於先前主動命令而已經決定其他將被更新的字元線。因此，該儲存電路236可能儲存與個別將被更新的字元線相關聯的一或多個中間位址作為緩衝記錄。

接著，該儲存電路236可能根據一或多個儲存的緩衝記錄輸出與一將被更新的字元線相關聯的一中間位址。舉例來說，當該儲存電路236儲存僅有一個相關聯於該字元線WL_N+1的一緩衝記錄，該儲存電路236可能輸出該接收的輸入字元線位址IN_ADD(該字元線WL_N+1)作為一輸出字元線位址TRR_ADD，並輸出該接收的輸入識別碼IN_red(該識別碼 red_WL_n+1)作為一輸出識別碼TRR_red。在其他實施例中當該儲存電路236進一步儲存其他緩衝記錄時，該儲存電路236可能在該中間位址到達後響應於儲存的緩衝記錄(包含關聯於該字元線WL_N+1的緩衝記錄)輸出中間位址。換言之，該儲存電路236可能輸出與每一緩衝記錄相關聯的一字元線位址和一對應的識別碼以作為該輸出字元線位址TRR_ADD和該輸出識別碼TRR_red。

該選擇電路238耦接於該儲存電路236和該更新計數器240。該選擇電路238根據該至少一緩衝記錄是否儲存於儲存電路236來決定該字元線位址CNT_ADD(其指示一將被更新的字元線)。舉例來說，在該監測電路232響應於該字元線WL_N的啟動而決定該字元線WL_N+1的干擾計數後，該選擇電路238根據由該儲存電路236所產生的一選擇信號TRR_valid來輸出該字元線位址WL_N+1和該更新位址pCNT的其中一者，其中該選擇信號TRR_valid指示與該字元線WL_N+1相關聯的一緩衝記錄是否儲存於該儲存電路236。特而言之，當該監測電路232決定更新該字元線WL_N+1使得該儲存電路236儲存由該監測電路232輸出的中間位址ADD_D+1作為一緩衝記錄時，該儲存電路236產生具有邏輯位準“1”的選擇信號TRR_valid以致能該選擇電路238輸出該字元線位址add_WL_N+1作為該字元線位址CNT_ADD。當該監測電路232決定不更新該字元線WL_N+1使得該儲存電路236不儲存該中間位址ADD_D+1時，該儲存電路 236產生具有邏輯位準“0”的選擇信號TRR_valid以致能該選擇電路238輸出該更新位址pCNT作為該字元線位址CNT_ADD。

換言之，當儲存電路236儲存與一將被更新的字元線相關聯的至少一個緩衝記錄(例如，與該字元線WL_N+1相關聯的該緩衝記錄)，該選擇電路238可能根據具有邏輯位準“1”的選擇信號TRR_valid來選擇該輸出字元線位址TRR_ADD作為該字元線位址CNT_ADD。該字元線WL_N+1可能在由該更新位址pCNT所指示的一字元線更新前更新。此外，當沒有緩衝記錄儲存於該儲存電路236時，該選擇電路238可能根據具有邏輯位準“0”的選擇信號TRR_valid選擇該更新位址pCNT作為該字元線位址CNT_ADD。接著，該記憶體元件200執行預定更新運作。

此外，該更新計數器240接收該選擇信號TRR_valid並據此決定與一將被更新的字元線相關聯的該識別碼CNT_red。舉例來說，當由該儲存電路236產生的選擇信號TRR_valid具有邏輯位準“1”時，該更新計數器240可能輸出該輸出識別碼TRR_red作為與該將被更新的字元線相關聯的該識別碼CNT_red；當由該儲存電路236產生的選擇信號TRR_valid具有邏輯位準“0”時，該更新計數器240可能設定該識別碼CNT_red為一特定值(例如，邏輯位準“0”)。

請注意該更新計數器240可能根據該選擇信號 TRR_valid選擇性地增加該更新位址pCNT。舉例來說，當該選擇信號TRR_valid具有邏輯位準“1”時，該更新計數器240的一計數值(該更新位址pCNT)因為在下一更新運作時該選擇電路238選擇該輸出字元線位址TRR_ADD作為該字元線位址CNT_ADD而保持不變。當該選擇信號TRR_valid具有邏輯位準“0”時，該更新計數器240的一計數值(該更新位址pCNT)因為在下一更新運作時該選擇電路238選擇該更新位址pCNT作為該字元線位址CNT_ADD而增加至一下一位址。

以下描述更多記憶體控制機制的細節。再次參照第二圖，該鎖存電路212更包含一位址鎖存器(ADL)213和一(IDL)214。該位址鎖存器213可鎖存該列位址ADDX並據此產生該鎖存列位址ADDI。據此，在一更新運作中，該位址鎖存器213可鎖存由該選擇電路238輸出的字元線位址CNT_ADD，並據以產生該鎖存列位址ADDI。

該識別碼鎖存器214可鎖存由該更新計數器240輸出的識別碼CNT_red，並據以產生一鎖存識別碼EN_red給該列熔絲電路216以決定一字元線型式。以下說明請同時參照第二圖和第四圖。第四圖顯示第二圖所示之該識別碼鎖存器214之識別碼鎖存器414之一實施方式。該識別碼鎖存器414包含一選擇電路416，其中該選擇電路416響應於該啟動命令Act_cmd和該更新命令Ref_cmd以輸出鎖存識別碼EN_red。舉例來說，當由該鎖存電路212所接收的該命令信號CMD為啟動命令Act_cmd時，該選擇電路416可選擇該鎖存識別碼EN_red為邏輯位準“0”；當由該鎖存電路212所接收的該命令信號CMD為更新命令Ref_cmd時，該選擇電路416可選擇該更新碼CNT_red為該鎖存識別碼EN_red。接著，該列熔絲電路216參考該鎖存識別碼EN_red以選擇/致能一正常字元線或一冗餘字元線。

第五圖顯示第二圖所示之該列熔絲電路216之列熔絲電路516之一實施方式。該列熔絲電路516包含一比較電路518、一選擇電路520、一或閘522、一選擇電路524和一或閘526。首先，該比較電路518比較該鎖存列位址ADDI和N+1個缺陷位址fuse_0至fuse_N(N為一正整數)，藉以產生複數個比較結果match[0：N](N+1位元)，其中等該比較結果match[0：N]指示該鎖存列位址ADDI是否符合N+1個缺陷位址fuse_0至fuse_N中的其中一者。舉例來說，當該鎖存列位址ADDI符合該缺陷位址fuse_0時，比較結果match[0：N]中的一位元match[0]會設定為邏輯位準“1”；當該鎖存列位址ADDI不符合該等缺陷位址fuse_0至fuse_N中的任一者時，該等比較結果match[0：N]中的每個位元會設定為邏輯位準“0”。

接著，該選擇電路520根據該等比較結果match[0：N]選擇性地輸出N+1個冗餘字元線位址r_0至r_N中的其中一者，其中對應於第三圖所示的該等冗餘字元線RWL_0至RWL_7的該等冗餘字元線位址r_0至r_N可能以該等冗餘字元線位址r_0至r_N的至少一部分實施。舉例來說，當該鎖存列位址ADDI符合該缺陷位址fuse_0時，該選擇電路520會參考該等比較結果match[0：N]以輸出對應於該位元match[0]的冗餘字元線位址r_0；當該鎖存列位址ADDI不符合該等缺陷位址fuse_0至fuse_N中的任一者時，該選擇電路520可能不輸出該等冗餘字元線位址r_0至r_N中的任一者。

該或閘522根據參考該等比較結果match[0：N]以輸出一識別碼RED。舉例來說，當由該鎖存列位址ADDI指示的一字元線為一缺陷字元線時，該等比較結果match[0：N]的一位元設定為邏輯位準“1”。該選擇電路520可能輸出一冗餘字元線位址以取代該缺陷字元線的一字元線位址，而該或閘電路522輸出具有邏輯位準“1”的該識別碼RED以指示該缺陷字元線已由一冗餘字元線所取代。當由該鎖存列位址ADDI指示的一字元線為未具缺陷時，該等比較結果match[0：N]的每一位元設定為邏輯位準“0”。該或閘522輸出具有邏輯位準“0”的該識別碼RED。

該選擇電路524參考第二圖所示的該鎖存識別碼EN_red和該識別碼RED以選擇是否選擇該鎖存列位址ADDI作為該字元線位址add_WL_N。舉例來說，當該鎖存識別碼EN_red具有邏輯位準“0”和該識別碼RED具有邏輯位準“1”時，表示由該鎖存列位址ADDI所指示的一字元線已由一預設冗餘字元線所取代。因此，該選擇電路524輸出該預設冗餘字元線的一冗餘字元線位址作為該字元線位址add_WL_N。在另一實施例中，當該鎖存識別碼EN_red具有邏輯位準“0”和該識別碼RED具有邏輯位準“0”時，表示由該鎖存列位址ADDI所指示的該字元線沒有缺陷。因此，該選擇電路524輸出該鎖存列位址ADDI作為該字元線位址add_WL_N。在又一實施例中，當該鎖存識別碼EN_red具有邏輯位準“1”時，表示該記憶體元件200響應於該更新命令Ref_cmd更新一冗餘字元線。因此，無論該識別碼RED具有邏輯位準“1”或邏輯位準“1”，該選擇電路524輸出該鎖存列位址ADDI作為該字元線位址add_WL_N。請注意在該選擇電路524中的符號“(1,X)”表示該識別碼RED的邏輯位準為“隨意(don't care)”。

該或閘526用以根據該鎖存識別碼EN_red和該識別碼RED決定該識別碼red_WL_n。換言之，只要偵測到一有缺欠的字元線或一將被更新的字元線為一冗餘字元線時，該或閘526輸出具有邏輯位準“1”的識別碼red_WL_n。

參考第二圖，在該中間位址ADD_D(該字元線位址add_WL_n和該識別碼red_WL_n)決定後，該位址處理電路220接收該中間位址ADD_D以提供該監測電路232該中間位址ADD_D、該中間位址ADD_D+1和該中間位址ADD_D-1。該監測電路232據此監測該字元線WL_n啟動時在鄰近字元線WL_n-1和鄰近字元線字元線WL_n+1的影響。在一些實施例中，該監測電路 232參考該儲存電路236的一緩衝狀態FS、該更新位址pCNT和/或相關的記憶體參數以監測該字元線干擾。以下提供細節的描述。

參考第二圖和第六圖，第六圖顯示該監測電路232運作時的一可能時序圖。當發出該主動命令Act_cmd以啟動該字元線WL_n(或發出該更新命令Ref_cmd以更新該字元線WL_n)的一期間，該監測電路232產生複數個控制信號addp0至addp2和addp5以執行相關的監測運作。首先，在時間間隔S0期間，該監測電路232監測該字元線WL_n。舉例來說，當該控制信號addp0具有邏輯位準“1”時，該監測電路232會檢查與該字元線WL_N相關聯的一干擾記錄是否儲存在該監測電路232中，其中該干擾記錄指示該字元線WL_N的一干擾計數(亦即，由於鄰近該字元線WL_N的一或多條字元線的啟動使得該字元線WL_N被干擾的次數)。需注意的是當該字元線WL_N啟動時，儲存於連接至該字元線WL_N的一記憶體晶胞的資料會更新而不會被干擾。因此，在檢查到與該字元線WL_N相關聯的的該干擾記錄儲存在該監測電路232中時，該監測電路232可能放棄或清除與該字元線WL_n相關聯的干擾記錄。

此外，該監測電路232可能參考該儲存電路236中的該緩衝狀態FS來檢查該儲存電路236是否儲存與該字元線WL_N相關聯的一緩衝記錄，其中該緩衝記錄指示該字元線WL_N為將被更新的字元線。換言之，該監測電路232檢查該字元線WL_N是否已被決定作為將被更新的字元線。當該儲存電路236儲存關聯於該字元線WL_N的緩衝記錄時，因為當該字元線WL_N啟動時，儲存於連接至該字元線WL_N的一記憶體晶胞的資料會更新而不會被干擾，該儲存電路236可能刪除與該字元線WL_N相關聯的該緩衝記錄。

在時間間隔S1期間，該監測電路232監測該字元線WL_n+1。舉例來說，當該控制信號addp1具有邏輯位準“1”時，該監測電路232會檢查該字元線WL_N+1是否存在(例如，當該字元線WL_N為第三圖所示的正常字元線NWL511時，該字元線WL_N+1可能不存在)。該監測電路232會檢查該儲存電路236是否儲存與該字元線WL_N+1相關聯的一緩衝記錄，其中該緩衝電路指示該字元線WL_N+1為將被更新的字元線。換言之，在計算該字元線WL_N+1的該干擾計數前，該監測電路232會檢查該字元線WL_N+1是否已被決定作為將被更新的字元線。在一例中當該字元線WL_N+1存在時，在檢查該儲存電路236未儲存與該字元線WL_N+1相關聯的該緩衝記錄時，該監測電路232可能計算或更新該字元線WL_N+1的該干擾計數。舉例來說，該監測電路232可能增加該字元線WL_N+1的該干擾計數一次。需注意的是，在計算或更新該字元線WL_N+1的該干擾計數前，該監測電路232會檢查該字元線WL_N+1的該干擾計數是否小於一預定臨界值(例如，tMAC)。當該字元線WL_N+1的該干擾計數不小於該預定臨界值時，該監測電路232可能不更新該字元線WL_N+1的該干擾計數。

在時間間隔S2期間，當該控制信號addp2具有邏輯位準“1”時，該監測電路232會檢查該字元線WL_N+1該干擾計數是否大於或等於該預定臨界值(例如，tMAC)。當該字元線WL_N+1的該干擾計數大於或等於該預定臨界值時，該監測電路232輸出該中間位址ADD_D+1作為該輸入字元線位址IN_ADD和該輸入識別碼IN_red以提供該儲存電路236。此外，當該監測電路232輸出該中間位址ADD_D+1給該儲存電路236後，該監測電路232可能刪除與該字元線WL_N+1相關聯的該干擾計數的該干擾計數。需注意的是，在輸出該中間位址ADD_D+1給該儲存電路236前，該監測電路232可能參考該儲存電路236中的緩衝狀態FS來檢查該儲存電路236是否有任何可利用的儲存空間。若沒有任何可利用的儲存空間時，該監測電路232會保存與該字元線WL_N+1相關聯的該干擾計數直到在該儲存電路236中有可儲存的空間。當該儲存電路236中具有可儲存的空間時，該監測電路232輸出該中間位址ADD_D+1後接著刪除與該字元線WL_N+1相關聯的該干擾計數。

在一些實施例中，當決定不更新該字元線WL_N+1(例如該字元線WL_N+1的該干擾計數小於該預定臨界值)時，該監測電路232進一步決定是否刪除與該字元線WL_N+1相關聯的該干擾計數。在一實施方式中，當計算/更新獲得的該字元線WL_N+1的該干擾計數小於該預定臨界值，例如tMAC時，該監測電路232可能參考該字元線WL_N+1的該干擾計數和計數次數(該更新計數器240所要求由更新位址pCNT計數到該字元線位址add_WL_n+1)，以決定在該更新計數器240計數到該字元線位址add_WL_n+1前該字元線WL_N+1的該干擾計數是否到達該預定臨界值。當該更新計數器240計數到該字元線位址add_WL_n+1前該監測電路232決定該字元線WL_N+1的該干擾計數未到達該預定臨界值時，表示該干擾計數到達該預定臨界值前該字元線WL_N+1已被更新。因此，該監測電路232不記錄該字元線WL_N+1的該干擾計數。特而言之，該監測電路232可能刪除與該字元線WL_N+1的該干擾計數相關聯的該干擾記錄。

考慮一狀況：當該記憶體元件200具有一列循環時間tRC為50ns、一更新週期tREF為64ms、一更新間隔tREFI為7.8μs、一最大啟動計數tMAC為300000，且該記憶體元件200的列總數為2¹³。基於上述數值，在該更新週期期間每一具有最大啟動計數tMAC的字元線的最大值K_M為4.3(代入K_M=tREF/(tMAC×tRC))。如果每一具有最大啟動計數的字元線平均分佈於總列中，則每L條字元線會有這樣一條字元線，其中L等於1905(2¹³/4.3)。當前述預定臨界值為該最大啟動計數時，該監測電路232會決定公式(1)是否成立：QT+△CT×tREFI/tRC<tMAC (1)

其中，QT為該字元線WL_N+1的該干擾計數，△CT為該更新計數器240所要求由更新位址pCNT計數到該字元線位址add_WL_n+1的計數值。當公式(1)成立時，表示該干擾計數到達該最大啟動計數前該字元線WL_N+1已被更新。因此，該監測電路232可能不記錄該字元線WL_N+1的該干擾計數。

在另一設計中，該監測電路232決定公式(2)是否成立以決定該計數器240計數到該字元線位址add_WL_n+1前該字元線WL_N+1的該干擾計數是否到達該預定臨界值：△CT+QT/(tREFI/tRC)<NR/(tREF/(THD×tRC)) (2)

其中NR為該記憶體元件200的列的總值，而THD為該預定臨界值。當公式(2)成立時，該監測電路232決定該計數器240計數到該字元線位址add_WL_n+1前該字元線WL_N+1的該干擾計數將不會到達該預定臨界值。在一實施例中當該預定臨界值等於一最大啟動計數，公式(2)會簡化為公式(3)：△CT+QT/(tREFI/tRC)<1905 (3)

需注意的是公式(2)中的tREF/(THD×tRC)可能不為整數(例如當該預定臨界值等於該最大啟動計數時，K_M為4.3)。因此，公式(3)的右側常數需要進行調整。舉例來說，公式(3)可以修改為公式(4)：△CT+QT/(tREFI/tRC)<2000 (4)

簡而言之，當該監測電路232決定公式(2)至公式(4)其中一者成立時，表示在干擾計數到達該預定臨界值時前，該字元線WL_N+1已被更新。因此，該監測電路232不記錄該字元線WL_N+1的干擾計數。

接著，在下一時間間隔S3期間，當該控制信號addp1具有邏輯位準“1”時，該監測電路232會監測該字元線WL_N-1。在下一時間間隔S4期間，當該控制信號addp2具有邏輯位準“1”時，該監測電路232會監測該字元線WL_N-1。在時間間隔S3和S4中執行在該字元線WL_N-1的監測運作和在時間間隔S1和S2中執行在該字元線WL_N+1的監測運作相同或近似，故於茲不贅述。

需注意的是，每一次K個啟動命令發出時(K為大於1的正整數)，該監測電路232執行一次監測運作以檢查所有儲存於其中的干擾記錄，其中該監測運作可能執行在時間間隔S5期間當該控制信號addp5具有邏輯位準“1”時。在一實施方式中，該監測電路232儲存至少一個干擾記錄，且該至少一個干擾記錄的每一者與一字元線的干擾計數相關聯。對該至少一個干擾記錄的每一者而言，該監測電路232每K個啟動命令決定一次在該計數器240計數到指示該字元線的一字元線位址前該字元線的該干擾計數將不會到達一預定臨界值。換言之，該監測電路232決定，每一次K個啟動命令發出時，在該計數器240計數到指示該字元線的該字元線位址前該字元線的該干擾計數將不會到達該預定臨界值。當決定該字元線的該干擾計數將不會到達該預定臨界值時，該監測電路232 可能刪除與該字元線的該干擾計數相關聯的該干擾記錄。換言之，該監測電路232可能每K個啟動命令決定一次是否有任何干擾記錄不需要被記錄。

在其他實施例中，考量儲存於該監測電路232中的干擾記錄的每一者，該監測電路232在每K個啟動命令決定一次在K個啟動命令發出的一時間間隔該干擾記錄是否已被修改。當決定該時間間隔該干擾記錄未被修改時，該監測電路232減少該字元線的該干擾計數一預定值(例如，1)。

上述K值可能大於或等於在一更新週期tREF期間每一具有最大啟動計數tMAC的字元線的最大值，其中該等字元線的該最大值會由下式所決定：tREF/(tMAC×tRC) (5)

換言之，上述K值可能大於或等於前述K_M值。在另一設計中，K由實際設計考量而決定。

需注意的是，在一些實施例中，該監測電路232輸出控制信號addp0和addp2至該儲存電路236。在一例中假設該儲存電路236儲存與該字元線WL_N相關聯的一緩衝記錄，當該控制信號addp0具有邏輯位準“1”時，該儲存電路236刪除與該字元線WL_N相關聯的該緩衝記錄，並決定若有其他緩衝記錄儲存於其中。當決定沒有緩衝記錄儲存於其中時，該儲存電路236設定該選擇信號TRR_valid的邏輯位準為“0”。

在其他例子中假設該監測電路232輸出指示該字元線WL_N+1的該中間位址ADD_D+1(或指示該字元線WL_N-1的該中間位址ADD_D-1)至該儲存電路236，當該控制信號addp2具有邏輯位準“1”時，該儲存電路236儲存關聯於該字元線WL_N+1(或該字元線WL_N-1)的依緩衝記錄，並設定該選擇信號TRR_valid的邏輯位準為“1”。

根據以上描述的運作，該監測電路232監測每一字元線，且/或該儲存電路236儲存與一將被更新的字元線相關聯的至少一個緩衝記錄。需注意的是，第六圖僅為例示一可能運作的時序圖，並非字元線監測運作的一限制。

為了監測每一字元線的一干擾計數以決定將被更新的字元線，本發明的記憶體控制機制可能調整一更新計數器的位址計數順序，使得在更新計數器計數至該字元線的字元線位址前鄰近一啟動的字元線的一字元線的一干擾計數不會超過一預定臨界值(例如，一最大啟動計數)。第七圖顯示使用第二圖所示的該更新計數器240的計數位元的一實施方式。參照第二圖和第七圖，在本實施中該記憶體元件200使用複數條字元線位址位元A_J至A₀以定址，而該更新計數器240使用複數個計數位元C_J至C₀以進行字元線位址計數，其中J為正整數，且該等字元線位址位元A_J至A₀的順序由最高有效位元(most significant bit)至最低有效位元(least significant bit)為A_J,A_J-1,A_J-2,…,A₃,A₂,A₁,A₀。

考量一位址計數順序SQ0(一傳統計數順序)，該等計數位元C_J至C₀會個別指向該等字元線位址位元A_J至A₀。因此，由該更新計數器240所要求的由該字元線位址add_WL_n-1到該字元線位址add_WL_N+1的計數數目為2。需注意的是，在一例子中假設該記憶體元件200具有一列循環時間tRC為50ns、一更新週期tREF為64ms、一更新間隔tREFI為7.8μs、一最大啟動計數tMAC為300000，且該記憶體元件200的列總數為2¹³，假設具有最大啟動計數的字元線平均分佈於記憶體元件200的總列中，則每逢L(=1905)條字元線會有具有該最大啟動計數的一條字元線。因此，當由該更新計數器240所要求的由該更新位址pCNT計數到該字元線位址add_WL_n-1和該字元線add_WL_N+1的其中一條的計數數目大於L時，很有可能由該更新計數器240所要求的由該更新位址pCNT計數到該字元線位址add_WL_n-1和該字元線WL_N+1的另一條的計數數目也大於L。換言之，該監測電路232可能需要記錄該字元線WL_N+1的該干擾計數和該該字元線WL_N-1的該緩衝記錄。

為了節省該監測電路232中的儲存空間，本發明的記憶體控制機制可以調整指向該等字元線位址位元A_J至A₀的最低有效位元的計數位元的位元位置。舉例來說，考量一位址計數順序SQ1，該等計數位元C_J至C₀會以一相反順序個別指向該等字元線位址位元A_J至A₀。換言之，該計數位元C_J-1會指向該字元線位址位元A₁。因此，由該更新計數器240所要求的由該字元線位址add_WL_n-1計數至該字元線位址 add_WL_n+1的計數數目為2^J-1。在一例子中假設該記憶體元件200的列總數為2¹³(J=12)，該更新計數器240需要2¹¹的計數以由該字元線位址add_WL_n-1計數到該字元線位址add_WL_n+1。換言之，由該更新計數器240所要求的由該更新位址pCNT計數到該字元線位址add_WL_n-1和該字元線位址add_WL_n+1的其中一條的計數數目小於由該更新計數器240所要求的由該更新位址pCNT計數到該字元線位址add_WL_n-1和該字元線位址add_WL_n+1的另一條的計數數目。這表示在該更新計數器240計數到該字元線位址add_WL_n-1和該字元線位址add_WL_n+1的其中一條之前，該字元線WL_N+1和該字元線WL_N-1的其中一者的一干擾計數很有可能不會超過一預定臨界值(例如，一最大啟動計數)。據此，該監測電路232不需要記錄該字元線WL_n+1的該干擾計數和該字元線WL_n-1的其中一者的該干擾計數。

在其他例子中，例如一位址計數順序SQ2中，該等計數位元C_J,C_J-1,C_J-2,…,C₃,C₂,C₁,C₀個別指向該等字元線位址位元A₁,A₀,A₂,…,A_J-3,A_J-2,A_J-1,A_J(例如C_J指向A₁)因此，由該更新計數器240所要求的由該字元線位址add_WL_n-1計數到該字元線位址add_WL_n+1的計數數目為2^J(2¹²當J=12)。在另一例子中，例如一位址計數順序SQ3中，該等計數位元C_J,C_J-1,C_J-2,…,C₃,C₂,C₁,C₀個別指向該等字元線位址位元A₂,A₀,A₁,…,A_J-3,A_J-2,A_J-1,A_J(例如C_J-2指向A₁)。因此，由該更新計數器240所要求的由該字元線位址 add_WL_n-1計數到該字元線位址add_WL_n+1的計數數目為2^J-2(2¹⁰當J=12)。簡而言之，當一計數位元的位置高於該等計數位元C_J至C₀的最低有效位元是指向該等字元線位址位元A_J至A₀的第二最低有效位元時，由該更新計數器240所要求的由該字元線位址add_WL_n-1和該字元線位址add_WL_n+1的其中一條計數至該字元線位址add_WL_n-1和該字元線位址add_WL_n+1的另一條的計數數目會增加(大於2)，因此減少了該更新計數器240計數到該字元線的一字元線位址之前一字元線的一干擾計數超過一最大啟動計數的可能性。

綜上所述，藉由監控記憶體列因為鄰近字元線的啟動而干擾的影響和重新配置一更新計數器的計數順序，本發明的記憶體控制機制可以不進入一習知的目標列更新模式即可有效地保持資料的完整度，因此降低了記憶體電路的成本和複雜度。此外，藉由使用指示一字元線型式的一識別碼，本發明的記憶體控制機制可應用於啟動/更新一正常字元線、一冗餘字元線、一邊界字元線和一非邊界字元線。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

Claims

一種記憶體元件，包括：複數條正常字元線；複數條冗餘字元線；以及一位址產生電路，用以根據一列位址產生一第一中間位址，其中該第一中間位址包含一第一字元線位址和一第一識別碼，該第一識別碼指示藉由該第一字元線位址所指示的一第一字元線為一正常字元線或一冗餘字元線；一位址處理電路，耦接於該位址產生電路，該位址處理電路參考該第一中間位址以產生一第二中間位址藉以指示鄰近該第一字元線的一第二個字元線，其中該第二中間位址包含一第二字元線位址和一第二識別碼，該第二字元線位址指示該第二字元線，而該第二識別碼指示該第二字元線為一正常字元線或一冗餘字元線；以及一更新控制電路，耦接於該位址處理電路，該更新控制電路在每次該第一字元線啟動時決定該第二字元線的一干擾計數，並且參考該干擾計數以決定是否輸出該第二字元線位址以更新該第二字元線，其中，該干擾計數指示由於鄰近該第二字元線的一或多條字元線的啟動使該第二字元線被干擾的次數。
根據申請專利範圍第1項之記憶體元件，其中當該干擾計數大於或等於一預定臨界值時，該更新控制電路決定輸出該第二字元線位址以更新該第二字元線。
根據申請專利範圍第1項之記憶體元件，其中該更新控制電路檢查是否有與該第一字元線相關聯的一干擾記錄儲存於該更新控制電路中；該干擾記錄指示該第一字元線的一干擾計數，並且當該更新控制電路儲存與該第一字元線相關聯的該干擾記錄時，該更新控制電路清除與第一該字元線相關聯的該干擾記錄。
根據申請專利範圍第1項之記憶體元件，其中該更新控制電路儲存至少一干擾記錄，而該至少一干擾記錄的每一者與一字元線的一干擾計數相關聯；對該至少一干擾記錄的每一者而言，該更新控制電路在每K個啟動命令決定一次在該等K個啟動命令發出的一時間間隔該干擾記錄是否已被修改，其中K為大於一的正整數；且當決定該時間間隔該干擾記錄未被修改時，該更新控制電路減少該字元線的該干擾計數一預定值。
根據申請專利範圍第4項之記憶體元件，其中K的數值大於或等於在一更新週期的期間每一具有一最大啟動計數的字元線的一最大值，其中該最大值由下列公式所決定：tREF/(tMAC×tRC)；其中，tREF為該更新週期，tMAC為該最大啟動計數，而tRC為一列循環時間。
根據申請專利範圍第1項之記憶體元件，其中該列位址指示該等正常字元線的其中一條，而該位址產生電路進一步決定該等正常字元線的其中一條是否有缺陷；當該等正常字元線的其中一條無缺陷時，該位址產生電路使用該列位址作為該第一字元線位址，且該第一字元線為該等正常字元線的其中一條，而當該等正常字元線的其中一條有缺陷時，該位址產生電路使用一冗餘字元線位址以指示該等冗餘字元線的其中一條作為該第一字元線位址。
根據申請專利範圍第1項之記憶體元件，更包括：一更新計數器，耦接於該更新控制電路，該更新計數器用以提供該更新控制電路一更新位址；其中，當決定輸出該第二字元線位址以更新該第二字元線時，該更新控制電路在輸出該更新位址前輸出該第二位元線位址，使得該第二字元線在由該更新位址所指示的一預定字元線被更新前被更新。
根據申請專利範圍第7項之記憶體元件，其中當決定輸出該第二字元線位址以更新該第二字元線時，該更新控制電路響應於一更新命令以輸出該第二位元線位址，且該更新計數器響應於該更新命令以輸出該第二識別碼。
根據申請專利範圍第7項之記憶體元件，其中當決定不輸出該第二字元線位址時，該更新控制電路響應於一更新命令以輸出該更新位址，且該更新計數器響應於該更新命令以輸出一第三識別碼，該第三識別碼指示由該更新位址所指示的一字元線為一為一正常字元線或一冗餘字元線。
根據申請專利範圍第7項之記憶體元件，其中該更新計數器要求一計數次數以由該更新位址計數到該第二字元線位址；當該更新控制電路決定不更新該第二字元線時，該更新控制電路參考該干擾計數和該計數次數以決定在該更新計數器計數到該第二字元線位址前該干擾計數是否到達一預定臨界值；且該更新控制電路決定在該更新計數器計數到該第二字元線位址前該干擾計數未到達該預定臨界值時，該更新控制電路刪除與該第二字元線的該干擾計數相關聯的一干擾記錄。
根據申請專利範圍第10項之記憶體元件，其中該更新控制電路根據下列公式以決定該更新計數器計數到該第二字元線位址前該第二字元線的該干擾計數將不會到達該預定臨界值：△CT+QT/(tREFI/tRC)<NR/(tREF/(THD×tRC))；其中，△CT為該更新計數器所要求由更新位址計數到該第二字元線位址的該計數次數，QT為第二該字元線的該干擾計數，tRFFI為一更新間隔，tRC為一列循環時間，NR為該記憶體元件的複數條列的總值，tREF為一更新週期，而THD為該預定臨界值；當公式成立時，該更新控制電路決定該計數器計數到該第二字元線位址前該第二字元線的該干擾計數不會到達該預定臨界值。
根據申請專利範圍第7項之記憶體元件，其中該更新控制電路儲存至少一干擾記錄，而該至少一干擾記錄的每一者與一字元線的一干擾計數相關聯；對該至少一干擾記錄的每一者而言，該更新控制電路在每K個啟動命令決定一次在該更新計數器計數到指示該字元線的一字元線位址前該字元線的該干擾計數不會到達一預定臨界值，其中K為大於一的正整數；且當該更新控制電路決定該字元線的該干擾計數不會到達該預定臨界值時，該更新控制電路刪除與該字元線的該干擾計數相關聯的該干擾記錄。
根據申請專利範圍第12項之記憶體元件，其中K值大於或等於在一更新週期的期間每一具有最大啟動計數tMAC的字元線的一最大值，其中該最大值由下式所決定：tREF/(tMAC×tRC)；其中，tREF為該更新週期，tMAC為該最大啟動計數，而tRC為一列循環時間，
根據申請專利範圍第7項之記憶體元件，其中該更新計數器為字元線位址計數提供複數個計數位元，且該等計數位元中位元位置高於一第二最低有效位元的一計數位元指向該記憶體元件中字元線位址位元的一第二最低有效位元。
根據申請專利範圍第7項之記憶體元件，更包括：一選擇電路，耦接於該更新計數器，該選擇電路根據一選擇信號選擇輸出該第二字元線位址和該更新位址的其中一者；一監測電路，該監測電路耦接於該選擇電路，該監測電路在每次該第一字元線啟動時計算該第二字元線的該干擾計數，並且參考該干擾計數決定是否更新該第二字元線，其中當該干擾計數大於或等於一預定臨界值時，該監測電路輸出該第二中間位址以更新該第二字元線；以及一儲存電路，耦接於該選擇電路和該監測電路，其中當該儲存電路儲存由該監測電路輸出的該第二中間位址時，該儲存電路產生該選擇信號來致能該選擇電路以輸出該第二字元線位址；當該儲存電路沒有儲存該第二中間位址時，該儲存電路產生該選擇信號來致能該選擇電路以輸出該更新位址。
根據申請專利範圍第15項之記憶體元件，其中當該監測電路輸出該第二中間位址至該儲存電路後，該監測電路刪除與該第二字元線的該干擾計數相關聯的一干擾記錄。
根據申請專利範圍第15項之記憶體元件，其中該儲存電路進一步檢查該儲存電路是否儲存與該第一字元線相關聯的一緩衝記錄，其中該緩衝記錄指示該第一字元線為將被更新的字元線，且當該儲存電路儲存與該第一字元線相關聯的該緩衝記錄時，該儲存電路刪除與該第一字元線相關聯的該緩衝記錄。
根據申請專利範圍第15項之記憶體元件，其中在計算該第二字元線的該干擾計數前，該監測電路檢查該儲存電路是否儲存與該第二字元線相關聯的一緩衝記錄，其中該緩衝記錄指示該第二字元線為一將被更新的字元線，且當檢察該儲存電路未儲存與該第二字元線相關聯的該緩衝記錄後，該監測電路計算該第二字元線的該干擾計數。