CN109074305B - 半导体装置 - Google Patents

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Abstract

一种根据本发明的方面的半导体装置具有：多个存储器单元MC；多个字线WL，其各自耦合到所述多个存储器单元MC中的对应者；及控制电路，其间歇地监测对所述多个字线WL的存取，在第一数目个寄存器中存储/擦除一些俘获行地址，且通过与存储地址的比较响应于第一时间段内对所述字线WL中的一者的第一数目次存取进行检测。根据本发明，可通过小型电路配置来精确地分析存取历史，且可对例如行字锤问题等采取措施。

Description

半导体装置
相关申请案的交叉参考
本申请案基于且主张2016年3月31日申请的第2016-069963号日本专利申请案的优先权益，所述专利申请案的揭示内容的全文以引用方式并入本文中。
技术领域
本发明涉及半导体装置，且特别涉及一种需要通过刷新操作来保存信息的半导体装置。
背景技术
动态随机存取存储器(DRAM)(其是典型半导体存储器装置)通过累积在存储器单元电容器中的电荷来存储信息，且因此，除非周期性地实行刷新操作，否则信息会丢失。因此，从控制DRAM的控制装置周期性地发出指示刷新操作的刷新命令(参阅专利文献1)。以全部字线在1个刷新循环的周期(例如64毫秒)内确定刷新一次的频率从控制装置发出刷新命令。
引文列表
专利文献
[专利文献1]第2011-258259号日本专利申请特许公开案
[专利文献2]第2013-004158号日本专利申请特许公开案
[专利文献3]第2005-216429号日本专利申请特许公开案
[专利文献4]第2014/0006704号美国专利申请特许公开案
[专利文献5]第2014/0281206号美国专利申请特许公开案
非专利文献
[非专利文献1]“Flipping Bits in Memory Without Accessing Them:AnExperimental Study of DRAM Disturbance Errors”，ISCA，2014年6月。
发明内容
技术问题
然而，在一些情况下，取决于对存储器单元的存取历史而减弱预定存储器单元的信息保存特性。如果将预定存储器单元的信息保存时间减少到小于1个刷新循环，那么即使以全部字线在1个刷新循环的周期内刷新一次的频率发出刷新命令，部分信息仍会丢失。
此类问题之前已存在于DRAM中。这是存储器单元由于晶体缺陷、异物等(其在一定程度上存在于存储器单元中，由于来自相邻字线的干扰或伴随存储器存取引起的噪声而显露)而泄漏的现象。因此，已实行例如提供干扰计数器的措施，所述干扰计数器计数/存储对每一存储器区段的存取次数且如果存取次数变得大于预定阈值，那么增大所述区段的刷新频率(参阅专利文献2)。然而，DRAM的小型化已发展成为2x-nm过程世代，行字锤现象已显露，且因此无法再被处置。行字锤是对DRAM的可靠性不利的关键问题且是相邻存储器单元电荷因在激活/去激活字线时生成的少数载子而丢失且快速地引起错误的严重问题。由于2014年6月的计算机架构国际研讨会(ISCA)中揭示关于行字锤的论文，所以这在计算机领域中是广为人知的(参阅非专利文献1)。事实上，用于达成由于激活/去激活字线的错误的次数或行字锤阈值在20-nm过程世代中已变成100,000次或更少，且难以在不对DRAM中的电路采取措施或不对存储器系统侧采取一定措施的情况下维持正确操作。
已提出一种方法，其扩展每一行地址的上述干扰计数器，监测存取次数已达到行字锤阈值的行地址(字锤地址)，且使(若干)相邻字线经受额外刷新(参阅专利文献4)。然而，存储器系统的存储器空间远大于单个DRAM，必须安装超大型电路以便分析对此类存储器单元的存取历史，且其成本是不切实际的。这在例如服务器的大型系统中更甚。
另一方面，就根据字锤地址的行字锤阈值及可在刷新循环中执行的行存取次数(有效命令的数目)的上限值而不可避免地增大字锤地址的出现频率的事实来说，已提出在随机时序及以适当频率俘获行地址的方法且还提出关于概率存储器控制的专利(参阅专利文献5)。据此，根据随机俘获的行地址，仅相对于其相邻字线实行额外刷新。因此，可极大地减小电路尺寸，且可根据命中字锤地址的概率获得切实较高可靠性。
期望一种分析存取历史的方法，其可获得用于俘获字锤地址的必需且足够可靠性、可在DRAM中安装的小型电路中实施。
问题的解决方案
一种根据本发明的第一方面的半导体装置具备：多个存储器单元；多个字线，其各自耦合到所述多个存储器单元中的对应者；控制电路，其经配置以间歇地检测对所述多个字线的存取且检测是否已在第一时间段内对所述多个字线中的一者发出第一数目次存取。
一种根据本发明的另一方面的半导体装置具备：多个字线，其具有相互不同的分配地址；地址输出电路，其经配置以输出所述地址；行解码器，其经配置以响应于第一控制信号而存取由所述地址指示的所述多个字线中的任一者；第一锁存电路，其经配置以响应于不同于所述第一控制信号的第二控制信号而锁存所述地址；及第一比较器电路，其经配置以响应于所述第二控制信号而比较从所述地址输出电路输出的所述地址与由所述第一锁存电路锁存的所述地址，且如果所述地址匹配，那么激活第三控制信号。
本发明的有利效果
根据本发明，可通过小型电路配置来精确地分析存取历史。
附图说明
图1A是展示根据本发明的第一实施例的半导体装置10A的总体配置的框图。
图1B是展示行解码器12A的配置的框图。
图2A是展示刷新地址控制电路40A的配置的框图。
图2B是展示根据取样信号生成器41的实例的配置的框图。
图2C是展示根据取样信号生成器41的另一实例的配置的框图。
图2D是展示刷新计数器47的配置的框图。
图2E是展示根据刷新循环生成器48的实例的配置的框图。
图2F是展示根据刷新循环生成器48的另一实例的配置的框图。
图3是用于描述刷新地址控制电路40A的操作的时序图。
图4是展示根据修改实例的刷新地址控制电路40A的配置的框图。
图5A是展示根据本发明的第二实施例的半导体装置10B的总体配置的框图。
图5B是展示行解码器12B的配置的框图。
图6是展示存储器单元阵列11的每一存储体配置的示意图。
图7是展示刷新地址控制电路40B的配置的框图。
图8A是展示行复制控制电路126的配置的框图。
图8B是展示行复制时序生成器210的配置的框图。
图8C是展示FiFo方案电路220的部分配置的框图。
图8D是展示FiFo方案电路220的剩余部分配置的框图。
图8E是展示行复制地址选择器230的配置的框图。
图9A是用于描述行复制实现的基本概念的操作波形图。
图9B是用于描述从正常阵列到额外区域的复制操作的操作波形图。
图9C是用于描述从额外区域到正常阵列的复制操作的操作波形图。
图9D是用于描述从额外区域到额外区域的复制操作的操作波形图。
具体实施方式
在下文中，将参考附图详细描述本发明的一些实施例。
第一实施例
图1A是展示根据本发明的第一实施例的半导体装置10A的总体配置的框图。
根据本实施例的半导体装置10A是例如整合在单个半导体芯片上的双数据速率3(DDR3)类型的同步DRAM(SDRAM)且具有存储器单元阵列11。存储器单元阵列11具备多个字线WL及多个位线BL且具有存储器单元MC安置在字线WL与位线BL的相交点处的配置。由行解码器12A实行字线WL的选择，且由列解码器13实行位线BL的选择。存储器单元阵列11、行解码器12A、列解码器13及读取/写入放大器14被分成八个存储体BANK0到BANK7。
此外，半导体装置10A具有地址端子21、命令端子22、时钟端子23、数据端子24、数据屏蔽端子25及电源端子26及27作为外部端子。
地址端子21是地址信号ADD从外部输入到其的端子。经由地址输入电路31将地址信号ADD供应到地址输出电路32。地址输出电路32将行地址XADD供应到行解码器12A且将列地址YADD供应到列解码器13。此外，还将行地址XADD供应到刷新地址控制电路40A。
命令端子22是命令信号COM从外部输入到其的端子。经由命令输入电路33将命令信号COM供应到命令解码器34。命令解码器34是通过解码命令信号COM来生成各种内部命令的电路。内部命令的实例包含有效信号ACT、预充电信号Pre、读取/写入信号R/W及刷新信号AREF。
有效信号ACT是在命令信号COM指示行存取时激活的脉冲信号(有效命令)。当激活有效信号ACT时，激活指定存储体地址的行解码器12A。因此，选择及激活由行地址XADD指定的字线WL。预充电信号Pre是在命令信号COM指示预充电时激活的脉冲信号。当激活预充电信号Pre时，去激活指定存储体地址的行解码器12A及由行解码器12A控制的行地址XADD指定的字线WL。
读取/写入信号R/W是在命令信号COM指示列存取时激活的脉冲信号(读取命令或写入命令)。当激活读取/写入信号R/W时，激活列解码器13。因此，选择由列地址YADD指定的位线BL。
因此，如果输入有效命令及读取命令且如果与其同步地输入行地址XADD及列地址YADD，那么从由行地址XADD及列地址YADD指定的存储器单元MC读取读取数据。经由感测放大器SAMP、转移门TG、读取/写入放大器14及输入/输出电路15将读取数据DQ从数据端子24输出到外部。
另一方面，如果输入有效命令及写入命令，如果与其同步地输入行地址XADD及列地址YADD，且接着如果将写入数据DQ输入到数据端子24，那么经由输入/输出电路15、读取/写入放大器14、转移门TG及感测放大器SAMP将写入数据DQ供应到存储器单元阵列11且将写入数据DQ写入到由行地址XADD及列地址YADD指定的存储器单元MC。
刷新信号AREF是在命令信号COM指示自动刷新命令时激活的脉冲信号。此外，当命令信号COM指示自刷新进入命令时，激活刷新信号AREF，在命令输入之后立即激活刷新信号AREF一次，此后，以所期望内部时序循环地激活刷新信号AREF，且继续刷新状态。通过此后的自刷新退出命令，刷新信号AREF的激活被停止且恢复到IDLE状态。将刷新信号AREF供应到刷新地址控制电路40A。刷新地址控制电路40A将刷新行地址RXADD供应到行解码器12A，由此激活存储器单元阵列11中所含的预定字线WL，由此刷新对应存储器单元MC的信息。除刷新信号AREF之外，还将有效信号ACT、行地址XADD等供应到刷新地址控制电路40A。稍后将描述刷新地址控制电路40A的细节。
将外部时钟信号CK及/CK输入到时钟端子23。外部时钟信号CK及外部时钟信号/CK是互补信号，且两者供应到时钟输入电路35。时钟输入电路35基于外部时钟信号CK及/CK生成内部时钟信号ICLK。将内部时钟信号ICLK供应到命令解码器34、内部时钟生成器36等。内部时钟生成器36生成控制输入/输出电路15的操作时序的内部时钟信号LCLK。
数据屏蔽端子25是数据屏蔽信号DM输入到其的端子。当激活数据屏蔽信号DM时，禁止对应数据的覆写。
电源端子26是电源电势VDD及VSS供应到其的端子。将供应到电源端子26的电源电势VDD及VSS供应到电压生成器37。电压生成器37基于电源电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP是主要用于行解码器12A中的电势，内部电势VOD及VARY是用于存储器单元阵列11中的感测放大器SAMP中的电势，且内部电势VPERI是用于许多其它电路块中的电势。
电源端子27是电源电势VDDQ及VSSQ供应到其的端子。将供应到电源端子27的电源电势VDDQ及VSSQ供应到输入/输出电路15。电源电势VDDQ及VSSQ分别是相同于供应到电源端子26的电源电势VDD及VSS的电势。然而，专用电源电势VDDQ及VSSQ用于输入/输出电路15，使得由输入/输出电路15生成的电源噪声不会传播到其它电路块。
图1B是展示行解码器12A的配置的框图。
如图1B中所展示，行解码器12A具备行激活时序生成器121，行激活时序生成器121接收刷新信号AREF、有效信号ACT及预充电信号Pre且生成状态信号RefPD、字线致动信号wdEn、感测放大器致动信号saEn及位线等化信号BLEQ。将状态信号RefPD供应到选择行地址XADD及刷新行地址RXADD中的一者的多路复用器122。将由多路复用器122选择的地址XADDi供应到行冗余控制电路123。如果由冗余字线替换由地址XADDi指示的字线，那么激活命中信号RedMatch，且生成行地址XADDd1，其是替换目的地。将地址XADDi及XADDd1供应到多路复用器124；其中，如果未激活命中信号RedMatch，那么选择地址XADDi；且如果激活控制判断信号RedMatch，那么选择地址XADDd1。将选定地址XADD2供应到X地址解码器125。X地址解码器125基于字线致动信号wdEn、感测放大器致动信号saEn及位线等化信号BLEQ控制由地址XADD2指示的字线、对应于所述字线的感测放大器、等化电路等的操作。
图2A是展示刷新地址控制电路40A的配置的框图。
如图2A中所展示，刷新地址控制电路40A具备：取样信号生成器41，其生成第一取样信号S1；及移位寄存器42，其实行与第一取样信号S1同步的移位操作。
取样信号生成器41随机地提取响应于有效命令或预充电命令而生成的有效信号ACT或预充电信号Pre，且输出所述信号作为第一取样信号S1。同时，随机提取经配置使得最优取样率(行字锤刷新的可靠性在所述最优取样率下是最高的)取决于字锤地址的出现频率及移位寄存器42的级数(深度)而存在且获得所期望可靠性。例如，如图2B中所展示，取样信号生成器41可通过以下动作来生成第一取样信号S1：使用经受由例如有效信号ACT、预充电信号Pre或刷新信号AREF时控的伪随机生成器411及计数器电路412；由互斥OR门电路413合成从伪随机生成器411输出的m位随机值rand<m-1:0>及从计数器电路412输出的m位计数值cnt<m-1:0>；及如果全部m个位相互匹配，那么将匹配信号match(其处于高电平)及有效信号ACT或预充电信号Pre输入到AND门电路414。替代地，如图2C中所展示，还可通过以下动作来生成第一取样信号S1：使用经受由例如有效信号ACT或预充电信号Pre时控的计数器电路415；由互斥OR门电路416合成从计数器电路415输出的m位计数值cnt<m-1:0>及俘获地址值的m个位XA<m-1:0>；及若全部m个位相互匹配，那么将匹配信号match(其处于高电平)及有效信号ACT或预充电信号Pre输入到AND门电路417。在这种情况下，可使用伪随机生成器411来代替计数器电路412。无论何种情况，m位输出匹配的概率是1/2m，且其取样率变成2m。
在本文中，最重要的事情是赋予随机性且支持字锤地址的全部出现模式。上文所描述的最优取样率仅为平均值。例如，考虑字锤地址以每50个有效命令1次的速率周期性地出现且刷新地址控制电路(图2A)中提供的移位寄存器42的深度是4的情况。在本文中，如果第一取样信号S1的取样率是1(如果将全部行地址检索到移位寄存器42中)，那么检索地址的数目极大且因此，生成许多匹配信号(通过随机地出现行地址)。将字锤地址可靠地检索到移位寄存器42中；然而，由于用于俘获行地址的窗宽度仅为4，所以无法通过命中字锤地址来启用匹配信号“match”。即使将取样率小幅增大到2或3，仍无法改变这种情形。同时，如果将取样率大幅增大到25(固定值)，那么用于俘获行地址的窗宽度扩展到100且导致可通过命中字锤地址来启用匹配信号的情形。此外，由于存在字锤地址的出现频率恰好为取样率的两倍的关系，所以字锤地址的命中率可变得极高，宛如与字锤地址同步地发生。然而，由于字锤地址具有周期性出现模式及恒定取样率，所以绝不可能发生命中，宛如异步地发生。如果字锤地址的出现模式是随机的(即使具有恒定取样率)，那么字锤地址有可能会被命中，但不会总被命中。因此，重要的是实行随机取样以实现具有各种出现模式的字锤地址的俘获。此外，在本文中，考虑取样率是100(其是大的)的情况。用于俘获行地址的窗宽度变成400，其是字锤地址的出现频率的8倍。可通过实行随机取样来俘获字锤地址，且还可通过提供移位寄存器42(如同本实施例的刷新地址控制电路(图2A))来增大字锤地址的俘获概率(命中率)。然而，如果取样率过度地增大，那么俘获字锤地址的次数本身减少，因为可在刷新循环内输入的有效命令的数目具有上限。这不利于提高可靠性。相反地，如果取样率过小(如上文所描述)，那么俘获字锤地址的次数增加；然而，俘获概率(命中率)下降。因此，通过“字锤的命中率”与“俘获字锤地址的次数”的乘积来确定最终可靠性，因此，取样率具有根据“字锤的命中率”与“俘获字锤地址的次数”的平衡的最优值(可靠性在所述最优值下是最高的)。为发挥本实施例的刷新地址控制电路(图2A)的性能，第一取样信号S1是极其重要的。
移位寄存器42具有锁存行地址XADD的触发器电路FF#1到FF#n的n个级呈级联连接的配置。换句话说，前一级的触发器电路的输出节点连接到后一级的触发器电路的输入节点。第一取样信号S1共同输入到触发器电路FF#1到FF#n的时钟节点。因此，当激活第一取样信号S1时，由第一级的触发器电路FF#1锁存当前行地址XADD，且将由触发器电路FF#1到FF#n-1锁存的行地址XADD分别移位到后续级的触发器电路FF#2到FF#n。响应于第一取样信号S1的激活而舍弃由触发器电路FF#n(其是末级)锁存的行地址XADD。
将由触发器电路FF#1到FF#n锁存的行地址XADD分别供应到对应比较器电路XOR1到XORn的第一侧输入节点。将当前行地址XADD供应到比较器电路XOR1到XORn的第二侧输入节点。因此，如果当前行地址XADD匹配由触发器电路FF#1到FF#n锁存的行地址XADD中的任一者，那么将触发器电路FF#1到FF#n的比较器电路XOR1到XORn的输出激活到低电平，且因此将从NAND门电路43输出的匹配信号Match激活到高电平。
将匹配信号Match及第一取样信号S1供应到AND门电路44。因此，如果将匹配信号Match及第一取样信号S1两者激活到高电平，那么将从AND门电路44输出的第二取样信号S2激活到高电平。更明确来说，如果在过去n次内激活第一取样信号S1时供应的行地址XADD匹配在当前激活第一取样信号S1时供应的行地址XADD，那么激活第二取样信号S2。换句话说，间歇地监测对字线WL的存取，且如果在预定时间段内俘获对同一字线WL的存取两次或两次以上，那么激活第二取样信号S2。
将第二取样信号S2供应到锁存电路45。锁存电路45响应于第二取样信号S2而锁存当前行地址XADD且将这个当前行地址XADD作为行地址HitXADD1输出到地址扰乱器46。
因此，可将从锁存电路45输出的行地址HitXADD1视为具有高存取频率的字线WL的行地址XADD。当然，由于相对于有效信号ACT间歇地激活第一取样信号S1，所以具有高存取频率的字线WL的行地址XADD不会总由锁存电路45锁存。然而，字线WL的行地址XADD的存取频率越高，行地址XADD由锁存电路45锁存的概率越大；因此，由锁存电路45以极高概率锁存以极高频率存取的字线WL的行地址XADD，其由减弱连接到相邻字线WL的存储器单元MC的信息保存特性。
基于从锁存电路45输出的行地址HitXADD1，地址扰乱器46将行地址HitXADD1转换成受高频率存取影响的字线WL的行地址HitXADD2。换句话说，如果行地址HitXADD1是侵犯者地址，那么行地址HitXADD2是受害者地址。在许多情况下，行地址HitXADD2(其是受害者地址)是相邻于由行地址HitXADD1(其是侵犯者地址)存取的字线WL的字线WL的地址。
如图2A中所展示，刷新地址控制电路40A进一步含有刷新计数器47及刷新循环生成器48。如图2D中所展示，刷新计数器47是在激活刷新信号AREF时更新行地址Pre_RXADD的电路。行地址Pre_RXADD是对应于响应于刷新信号AREF而刷新的存储器单元MC的字线的地址。然而，如果激活由刷新循环生成器48生成的中断循环信号Rhr，那么即使激活刷新信号AREF，仍禁止由刷新计数器47更新行地址Pre_RXADD。
刷新循环生成器48响应于刷新信号AREF的预定次激活而激活中断循环信号Rhr。例如，如图2E中所展示，刷新循环生成器48由计数器电路481(其使用刷新信号AREF作为时钟同步信号)、移位寄存器482及组合逻辑电路483构成。作为修改实例，刷新循环生成器48可经配置以响应于第二取样信号S2而被激活。例如，如图2F中所展示般配置刷新循环生成器48。据此，可减小随后描述的额外刷新操作的频率。将中断循环信号Rhr供应到刷新计数器47及多路复用器49。
多路复用器49接收从地址扰乱器46输出的行地址HitXADD2及从刷新计数器47输出的行地址Pre_RXADD且将所述地址中的任一者作为刷新目标的行地址RXADD输出到行解码器12A。由中断循环信号Rhr实行对行地址HitXADD2及行地址Pre_RXADD的选择；其中，如果去激活中断循环信号Rhr，那么选择从刷新计数器47输出的行地址Pre_RXADD，且如果激活中断循环信号Rhr，那么选择从地址扰乱器46输出的行地址HitXADD2，由此切换及实行正常刷新及行字锤刷新。
图3是用于描述刷新地址控制电路40A的操作的时序图。
在图3所展示的实例中，在时间t12、t14、t16及t18时激活刷新信号AREF，且在时间t11、t13、t15、t17及t19时激活第一取样信号S1。
当在时间t11时激活第一取样信号S1时，将此时序时输入的XADD的值R0输入到移位寄存器42且实行移位操作。在这种情况下，由于未激活第二取样信号S2，所以当在时间t12时激活刷新信号AREF时，实行正常刷新。在这种情况下，使刷新计数器47的计数值从Rk-1递增到Rk。
类似地，当在时间t13时激活第一取样信号S1时，将此时序时输入的XADD的值R2输入到移位寄存器42且实行移位操作。此外，在这种情况下，由于未激活第二取样信号S2，所以当在时间t14时激活刷新信号AREF时，实行正常刷新。在这种情况下，使刷新计数器47的计数值从Rk递增到Rk+1。
类似地，当在时间t15时激活第一取样信号S1时，由于已将此时序时输入的XADD的值R0存储在移位寄存器42中，所以激活第二取样信号S2。接着，响应于第二取样信号S2，由锁存电路45锁存当前行地址R0且从地址扰乱器46输出有关于行地址R0的行地址R0'。
在时间t16时，激活刷新信号AREF且从刷新计数器47供应Rk+2作为行地址Pre_RXADD。在这种情况下，由于中断循环信号Rhr处于有效状态，所以从多路复用器49输出行地址R0'(其是地址扰乱器46的输出)来代替行地址Rk+2(其是刷新计数器47的输出)。因此，存取对应于行地址R0'的字线WL且实行刷新操作。此外，由于激活中断循环信号Rhr，所以停止刷新计数器47的更新操作。
接着，当在时间t17时激活第一取样信号S1时，将此时序时输入的XADD的值R3输入到移位寄存器42且实行移位操作。在这种情况下，由于未激活第二取样信号S2，所以当在时间t18时激活刷新信号AREF时，实行正常刷新。在这种情况下，刷新计数器47处于停止刷新计数器47的递增操作且刷新计数器47的计数值固定为Rk+2的状态。
以这种方式，在本实施例中，通过使用第一取样信号S1来间歇地监测响应于有效信号ACT的存取；且如果检测到在预定时间段内发生相对于同一字线WL的预定次存取，那么由锁存电路45锁存字线WL的行地址HitXADD1。由地址扰乱器46将行地址HitXADD1转换成行地址HitXADD2且响应于中断循环信号Rhr的激活而将行地址HitXADD1供应到行解码器12A。因此，激活有关于(主要相邻于)具有高存取频率的字线WL'的字线WL。因此，可另外刷新可具有严重减弱数据保存特性的存储器单元MC。
图4是展示根据修改实例的刷新地址控制电路40A的配置的框图。
图4中所展示的刷新地址控制电路40A不同于图2A中所展示的刷新地址控制电路40A之处在于：提供两个检测块BL1及BL2。在本文中，检测块BL1是由图2A中所展示的参考符号BL1表示的电路块且是如下所述的电路：通过使用第一取样信号S1来间歇地监测响应于有效信号ACT的存取，且如果检测到在预定时间段内发生相对于同一字线WL的预定次存取，那么激活第二取样信号S2。
除使用第二取样信号S2来代替第一取样信号S1之外，检测块BL2具有相同于图2A中所展示的检测块BL1的电路配置。检测块BL2通过使用第二取样信号S2来监测响应于有效信号ACT的存取，且如果检测到在预定时间段内发生相对于同一字线WL的预定次存取，那么激活第三取样信号S3。
将第三取样信号S3供应到锁存电路45。因此，当激活第三取样信号S3时，锁存电路45锁存当前行地址XADD且将当前地址XADD作为行地址HitXADD1输出到地址扰乱器46。
根据此类配置，锁存电路45仅锁存其存取频率是高频率的行地址XADD。因此，可减小相对于无需额外刷新操作的存储器单元MC实行浪费刷新操作的概率。
第二实施例
图5A是展示根据本发明的第二实施例的半导体装置10B的总体配置的框图。为对行字锤问题采取措施，在本发明的第一实施例中，相对于由刷新地址控制电路40A选择且具有高出现频率的行地址的相邻地址(受害者地址)而实行额外刷新操作(行字锤刷新)。另一方面，在由图5A及后图所描述的本发明的第二实施例中，相对于由刷新地址控制电路40B选择且具有高出现频率的行地址(侵犯者地址)或相对于所述行地址的相邻地址(受害者地址)而实行行复制操作。
根据本实施例的半导体装置10B不同于根据第一实施例的半导体装置10A之处在于：图1中所展示的刷新地址控制电路40A由刷新地址控制电路40B替换且行解码器12A由行解码器12B替换。由于其它配置基本上相同于根据第一实施例的半导体装置10A，所以由相同参考符号表示相同配置且省略冗余描述。
图5B是展示用于本实施例中的行解码器12B的配置的框图。如图5B中所展示，用于本实施例中的行解码器12B具备行复制控制电路126，且将从行复制控制电路126输出的行地址XADDrc及正常行地址XADD2供应到多路复用器127。由从行复制控制电路126输出的行复制匹配信号RcMatch实行多路复用器127的选择。将从多路复用器127输出的行地址XADD3供应到X地址解码器125。此外，将从行复制控制电路126输出的字线去激活信号wdDisf连同字线致动信号wdEn一起供应到AND门电路128，且将字线致动信号wdEn2(其是AND门电路128的输出)供应到X地址解码器125。
图6是展示存储器单元阵列11的每一存储体的配置及行复制的大意的示意图。行复制是指以下操作：激活字线及感测放大器；在将存储器单元数据读取到位线之后激活同一区段内的不同字线；及将先前激活的字线的存储器单元数据复制到随后激活的字线的存储器单元(参阅专利文献3)。根据DRAM的存储器阵列配置，由于连接到同一区段的字线的存储器单元共享感测放大器及位线，所以可在不将存储器单元数据读取到存储器阵列外的情况下快速地实行字线之间的复制。
如图6中所展示，存储器单元阵列11的每一存储体由多个连续区段构成，所述区段是由感测放大器电路区域分离的区域。例如，由行地址XADD的多个高位选择存储体中的区段中的任一者，且由行地址XADD的(若干)低位选择所述区段中的字线中的任一者。
阵列区域中的每一者Section#I具有正常阵列区域71及额外阵列区域72。正常阵列区域71是由被分配正常行地址的字线WL构成的区域。另一方面，在初始制造状态中，未将正常行地址分配给额外阵列区域72，且额外阵列区域72是具有内部扩展行地址且可通过激活所述内部扩展行地址来存取的冗余区域。例如，在阵列区域中的每一者Section#I中，实行如下文所描述的操作。如果正常阵列区域71的字线具有缺陷，那么由行冗余控制电路将所述字线的行地址分配给已被确认为在测试步骤中正确地操作的额外字线DWL。替代地，当实行稍后描述的行复制操作时，由行复制控制电路126将正常区域的行地址动态地分配给未用于行冗余控制中的额外字线DWL。除将存储器存取的过程中选择的字线WL的存储器单元数据复制到额外阵列区域72(其在同一区段中)中选择的额外字线DWL的存储器单元数据之外，还将字线WL的行地址动态地分配给额外阵列区域72中的额外字线DWL，由此在行存取期间替换行地址。如果额外阵列区域72的额外字线DWL不具有空位，那么通过行复制回存操作来实行使分配给额外阵列区域72中的额外字线DWL的行地址返回到对应正常阵列区域71中的字线WL且使存储器单元数据返回到正常阵列区域71的字线WL的反向替换，由此确保用于下一行复制操作的额外阵列区域72中的空位。
例如，作为行复制操作的目标，如果在刷新地址控制电路40B中选择具有高出现频率的行地址(换句话说，行字锤的侵犯者行地址)，那么通过重新分配字线的行地址来从受害者字线中的相邻者消除侵犯者字线；因此，可停止行字锤现象的升级。因此，这是不同于相对于侵犯者行地址的相邻字线的额外刷新且不同于行字锤刷新的另一应对方法。同时，相邻于侵犯者字线的(若干)受害者字线在一些情况下仅为侵犯者字线的一侧中的一个线，但取决于过程技术(换句话说，存储器单元结构)且在一些情况下是两侧中的两个线。在那种情况下，需要两次实行关于受害者字线的额外刷新操作；然而，侵犯者地址的行复制操作具有以下优点：可通过复制侵犯者字线的一次操作来采取措施；及无需考虑相邻地址。一般来说，在例如以下情况下计算(若干)相邻地址是复杂的：通过行冗余控制来将物理行地址转移到不同区段的情况；地址位于不具有地址的连续性的正常阵列区域及额外阵列区域的边界处的情况；及尤其是地址范围到达两侧中的两个线的情况。同时，近年来，随着DRAM小型化，存储器单元的电容趋向于减小，且存储器单元的电荷量在2x(nm)过程世代之后变得更接近于稳定操作最小所需的电荷极限。因此，随着小型化而逐渐减小的阵列电压已相反地趋向于增大，且特定来说，确保由增大电平VPP处的字线电压(其是最高电压)驱动的晶体管的可靠性(HC容限)已变成大问题。其中，所安置的大量字驱动器电路是确保可靠性的最严重问题。然而，如果未通过字线选择(行存取)来激活晶体管，那么晶体管不经历切换操作，且因此可忽略晶体管的HC劣化量。更明确来说，如果通过行存取分布来减小激活个别字驱动器的频率，那么存在显著延长字驱动器的寿命的空间。此时，本文中所提出的行复制操作相对于具有高出现频率的行地址(换句话说，存取已集中到其的字线)而动态地改变行地址分配，因此确保行地址的分布，且可在很大程度上促成确保字驱动器电路的可靠性等。另一方面，如果选择具有高频率的行地址的相邻字线(换句话说，行字锤的受害者地址)作为行复制的目标，那么通过重新分配行地址以及替换本发明的第一实施例中所展示的行字锤刷新来生成停止行字锤现象升级的时间。因此，当行字锤地址的命中率非常高时，存在以下优点：改进行字锤容限的效应变得高于简单行字锤刷新的效应。此外，尽管稍后将详细描述行复制控制，但本实施例的行复制控制具有字锤地址检测能力以及第一实施例的刷新地址控制电路(图2A或图7)。因此，可随着字锤地址的出现概率变高而延长期间可停止行字锤现象升级的时间。如果组合第一实施例的刷新地址控制电路实施，那么还可提供如同两级FIFO配置(图4)的字锤地址检测能力的极高字锤地址检测能力。
图7是展示刷新地址控制电路40B的配置的框图。
如图7中所展示，刷新地址控制电路40B具有大致相同于图2A中所展示的刷新地址控制电路40A的配置。除此之外，刷新地址控制电路40B还具备可通过指示额外阵列区域的状态的旗标信号dmFlag来选择输出地址是否已通过地址扰乱器46的机构。尽管稍后将详细描述旗标信号dmFlag，但例如如果激活旗标信号dmFlag，那么其指示选定额外区域具有(未用)空位，且选择尚未通过地址扰乱器46的地址(侵犯者地址)。由于其它配置基本上相同于根据第一实施例的半导体装置10A，所以由相同参考符号表示相同配置且省略冗余描述。
应注意，如通过使用图4所描述，不仅可使用检测块BL1，而且可使用两个检测块BL1及BL2。
图5B是第二实施例的行解码器12B的电路配置。相对于第一实施例的行解码器12A(图1B)而添加及安置行复制控制电路126；然而，不改变行存取的基本流程。由行复制控制电路126以操作时序将已通过行冗余控制电路123的行地址XADD2适当地切换到重新替换地址XADDrc。
首先，在(第一)多路复用器122中，如果在刷新操作期间激活指示刷新操作周期的状态信号RefPD，那么将输入行地址XADD切换到刷新行地址RXADD。如果未在刷新期间激活状态信号RefPD，那么来自输入缓冲器的行地址不变地通过多路复用器122，且将行地址XADDi输入到下一级的行冗余控制电路123。
在行冗余控制电路123中，判断行地址XADDi是否为已在制造步骤(测试步骤)中替换成额外阵列区域的地址。行冗余控制电路123含有由激光熔丝、电熔丝等构成的大型ROM块，其中将在各种测试步骤中被检测为有缺陷的行地址记录为替换地址。比较输入行地址XADDi与存储在ROM块中的许多替换地址。如果存在匹配地址，那么激活控制判断信号RedMatch，且将多路复用器124的输出切换到替换地址，换句话说，替换的额外阵列区域的地址XADDd1。如果未激活控制判断信号RedMatch，那么不切换输出且选择XADDi。接着，将通过(第二)多路复用器124的行地址XADD2输入到下一级的行复制控制电路126。
将从刷新地址控制电路40B接收刷新行地址RXADD且解码行地址的同一区段的额外区域(ROM块)的启用状态的功能添加到本实施例的行冗余控制电路123。根据需要，将旗标信号dmFlag(其指示额外区域是否可用的状态)及可用行地址XADDd2供应到行复制控制电路126。
在行复制控制电路(图8A)中，取决于当时行复制控制电路的操作状态来判断地址是否为将在行复制/行复制回存时重新替换的地址、将反向地替换的地址或如同行冗余控制般简单地替换的地址，且输出输出行地址XADDrc。此外，以所期望时序激活行复制匹配信号RcMatch，(第三)多路复用器127进行切换以允许输入地址XADD2不变地通过(第三)多路复用器127或从行复制控制电路126选择XADDrc，且将行地址XADD3供应到X地址解码器125。同时，激活字线去激活信号wdDisf且实现一系列行复制操作。
例如，图9A中所展示的操作的前半段展示行复制操作的基本波形。此外，在行复制操作中，类似地，在输入刷新命令之后以内部生成时序实行预充电切断、字线致动、感测放大器致动等。从命令解码器34输入刷新信号AREF，这个刷新信号AREF通过行复制时序生成器，且激活在刷新周期期间连续地激活的状态信号RefPD。同时，去激活位线等化信号BLEQ，激活字线致动信号wdEn(wdEn2)，且由电荷被存储器单元共享引起的分钟信号出现在位线BL中。随后，在出现足够信号量之后，激活感测放大器致动信号saEn，实行信号放大，且将存储器单元数据精确地读取到位线BL。在本文中，在行复制操作中，在转变到预充电操作(字线去激活、感测放大器停止、位线等化)之前将行地址例如从XA#i切换到XA#j。由于行解码器12B(图5B)去激活XA#i的字线且激活XA#j，所以将行地址XA#i的存储器单元数据自动地复制到XA#j。在所需存储器单元写入时间之后，实行预充电操作且终止行复制操作。此外，在简单行地址切换中，突波可发生在行地址切换的程序中的行解码器12B(图5B)的输出中，且可暂时激活非预期字线。因此，与切换行地址的时序重叠地从行复制控制激活字线去激活信号wdDisf(通常为高)，使得字线在行地址切换周期期间被去激活。根据本实施例，可仅通过添加行复制控制电路126来利用常规行系统电路；且可通过将行地址XA#j及XA#i切换到所期望地址来自由地实现任何行复制操作(行复制回存操作)或地址替换操作(如同行冗余控制电路123的地址替换操作)。
图8A是展示行复制控制电路126的配置的框图。行复制控制电路126由行复制时序生成器210(图8B)、FiFo方案电路220(图8C及图8D)及行复制地址选择器230(图8E)构成。
在行复制时序生成器210(图8B)中，从输入信号判断操作状态，且以所期望时序激活/去激活所期望输出信号。例如，激活指示行字锤刷新的状态信号Rhr及指示刷新被实行的状态信号RefPD两者，激活内部信号RhrPD，且各种输出信号变成可激活状态。如果激活旗标信号FlgBack且同时激活RhrPD，那么判断行复制回存操作；且如果去激活旗标信号FlgBack且激活旗标信号dmFlag，那么判断行复制操作。
如果基于旗标信号FlgBack及dmFlag判断行复制回存或行复制操作，那么激活行复制地址选择信号RcSel及字线去激活信号wdDisf。
行复制地址选择信号RcSel供应到行复制地址选择器230(图8E)且实现有效地址切换，换句话说，供应行复制(行复制回存)所需的两个地址。行复制地址选择信号RcSel是通过使内部信号RhrPD及大幅延迟信号RhrPD经受AND操作来获得的输出信号且变成在RhrPD的后半激活周期中激活的脉冲信号。
字线去激活信号wdDisf供应到行解码器12B(图5B)，且防止发生在有效地址切换中的突波。字线去激活信号wdDisf是通过使内部信号RhrPD及略微延迟反向信号RhrPD经受AND操作、使所述AND操作结果进一步延迟达RhrPD的半个激活周期且使所述延迟信号延迟来获得的输出信号；且字线去激活信号wdDisf是经调整使得去激活周期与行复制地址选择信号RcSel引起转变的时区重叠的反向短脉冲。
如果将从图8D中所展示的旗标FiFo的末级FF#Cn供应的行复制回存旗标信号FlgBack连同内部信号RhrPD一起激活，那么实行行复制回存操作。此时，激活行复制回存状态信号RcBack及行复制回存旗标重置信号FBClr。
行复制回存状态信号RcBack是类似于RhrPD的信号且是在行复制回存的情况下激活达相对长时间段的长脉冲。行复制回存状态信号RcBack供应到行复制地址选择器230(图8E)且协同地址选择信号RcSel将输出行地址XADDrc切换到用于行复制回存的行地址。
行复制回存旗标重置信号FBClr是通过使反向信号RhrPD与略微延迟信号经受AND操作来获得的信号且变成在去激活RhrPD之后立即激活达短时间段的短脉冲。FBClr反馈到旗标FiFO(图8D)且重置触发器FF#Cn，其是旗标FiFO的末级。因此，清除先前所描述的旗标信号FlgBack且此后可实行行复制操作。尽管稍后将详细描述，但旗标FiFo的末级FF#Cn的数据为高的情况意味着有效行地址存储在FiFO方案电路220的末级中(还使用FiFO方案电路220的额外区域的行地址)；因此，在将新数据检索到FiFo方案电路220中之前，必须通过行复制回存操作来使替换地址(FiFo方案电路220的额外区域的行地址)的存储器单元数据返回到替换源地址以引起旗标FiFO的末级FF#Cn为低(空位)。另一方面，FiFO末级的FF#Bn中的替换地址信息Rc#B(图8C)连同FBClr一起反馈到行冗余控制电路123且更新其启用旗标信息，使得其额外区域地址变成未用状态。因此，在下一行复制操作中，额外区域地址变得可用作(可分配)为替换地址。
如果去激活从旗标FiFo的末级FF#Cn供应的行复制回存旗标信号FlgBack(图8D)且激活额外区域的状态旗标信号dmFlag，那么使行复制操作连同激活RhrPD一起实施。此时，激活供应到FiFO方案电路220(图8C及图8D)的时钟信号RcClk。根据类似于上述FBClr的逻辑，时钟信号RcClk变成在去激活RhrPD之后立即激活达短时间段的短脉冲信号。因此，在FiFo方案电路220(图8C及图8D)中，检索新数据且擦除末级的数据。另一方面，还将RcClk供应到行冗余控制电路123，且将检索到FiFO的额外区域地址XADDd2的启用旗标信息更新成“已使用”。因此，在下一行复制操作中，额外区域地址变得不可用作(不可分配)为替换地址。遗憾地，如果全部额外区域地址的启用旗标信息处于使用状态且额外区域中不存在空位，那么去激活旗标信号dmFlag。在这种情况下，不实行行复制操作。未从行复制时序生成器210(图8B)激活包含时钟信号RcClk的任何信号，且实行简单刷新操作。然而，如果去激活旗标信号dmFlag，那么刷新地址控制电路40B(图7)的地址扰乱器46可将其输出从侵犯者地址转换成受害者地址。在这种情况下，实行如同第一实施例的行字锤刷新的行字锤刷新。
FiFo方案电路220(图8C及图8D)存储/管理用于行复制/行复制回存操作的替换地址信息、替换源地址信息及对应旗标信息(额外区域的使用状态)。例如，高情况下的旗标信息意味着启用(使用)，且低情况下的信息意味着停用(未使用)。仅在同一区段中实行行复制/行复制回存。然而，无需针对每一区段放置FiFo方案电路220(图8C及图8D)，且单个FiFo方案电路220用于至少每一存储体已足够。其电路配置由分别对应的三个FiFo(FF#A到FF#C)及组合逻辑电路构成，且由同步时钟信号RcClk一次性驱动全部FiFo。RcClk是从行复制时序生成器210(图8B)生成且在行复制操作周期结束时激活的短脉冲信号。此外，尽管图8C及图8D中省略重置功能及由电源或来自外部输入的重置命令重置的机构，但触发器中的每一者具有所述重置功能且具备所述机构。然而，仅旗标FiFo的末级FF#Cn还具有也由重置信号FBClr重置的机构。FBClr是在行复制回存操作周期结束时由行复制时序生成器210(图8B)激活的短脉冲信号。
同时，FiFo方案电路220中所含的FiFo的深度n对应于准备用于每一区段的额外区域中的地址数目。例如，存储器阵列的一个存储体具有32个区段，且每一区段具有对应于8个地址的额外区域；在这种情况下，实际上存在对应于总共256个地址的额外区域，但FiFo的深度可为8。当然，如果电路面积容许，那么FiFo深度n可超过8。
将指示行复制回存的必需状态的旗标信号FlgBack供应到行复制时序生成器210(图8B)，且将替换地址、替换源地址及地址匹配信息供应到行复制地址选择器230(图8D)。供应到行复制地址选择器230(图8D)的地址匹配信息FlgM#1到FlgM#n是使替换源地址(FF#A1到FF#An)与循序输入地址XADD2的比较结果及替换地址的旗标(FF#C1到FF#Cn)个别地经受AND操作的信息。换句话说，这意味着有效替换源地址(FF#A1到FF#An)中的哪个地址已匹配XADD2。在行复制地址选择器230(图8D)中，基于地址匹配信息Flg M#1到Flg M#n实行将输入地址XADD2切换到替换地址的过程。
图8C展示FiFo方案电路220中所含的两个地址FiFo(FF#A、FF#B)。图8C中所展示的电路由以下电路构成：FiFO电路(FF#A1到FF#An)，其检索输入地址XADD2作为替换源地址；FiFo电路(FF#B1到FF#Bn)，其检索额外区域地址XADDd2作为替换地址；及EXOR电路，其判断地址匹配信息MA#1到MA#n。地址匹配信息MA#1到MA#n意味着个别替换源地址(FF#A1到FF#An)是否匹配输入地址XADD2。
图8D展示FiFo方案电路220中所含的旗标FiFo(FF#C)。图8D中所展示的电路由以下电路构成：FiFo电路(FF#C1到FF#Cn)，其检索额外区域的状态旗标信号dmFlag作为替换地址的旗标信息；及组合电路，其确定下一旗标信息。地址FiFo的操作通过循序移位操作来简单地检索前数据作为下一数据，但旗标FiFO略有不同。第一级FF#C1不变地检索额外区域的状态旗标信号dmFlag。然而，在第二级及后级中，检索先前旗标信息及先前地址匹配信息MA#1到MA#n的And信息作为下一旗标信息。
按以下方式实行这个旗标过程。例如，在将实行行复制操作的情况下，如果存储在地址FiFo中的替换源地址中的至少一者(FF#Ai)与输入地址XADD2匹配，那么首先切换对应替换地址(FF#Bi)及XADD2，且激活额外区域的字线作为复制源。接着，由行冗余控制电路最新分配同一区段的额外区域地址XADDd2，且激活另一额外区域字线作为复制目的地。换句话说，在额外区域内实行行复制操作。在这种情况下，由于随着地址替换而将复制源的额外区域地址的存储器单元数据复制到其它额外区域地址，所以必须将复制源的额外区域地址的旗标信息改变成停用(低)。换句话说，由于地址匹配信息MA#i为低，所以通过与其的AND操作来获得的下一旗标信息也变得低(停用)(不论先前旗标信息如何)，且这匹配实际操作。
如果旗标信息具有高(启用)的先前状态且继续与输入地址XADD2失配的状态，那么旗标信息维持高(启用)；然而，信息最终移位到末级，变成行复制回存操作的目标，且改变成低(停用)。如果末级的旗标信息(FF#Cn的保存数据)为高(启用)且替换源地址(FF#An的保存数据)RcA#n与输入地址XADD2失配，那么随着RhrPD(行字锤刷新周期)的激活而激活从旗标FiFo的末级输出的旗标信号FlgBack；且在行复制时序生成器210(图8B)中，如先前所描述般实行用于行复制回存操作的信号激活。在行地址的反向替换操作结束时，从行复制时序生成器210(图8B)激活清除信号FBClr，且将旗标FiFo的末级FF#Cn更新到低(停用)。因此，在用于下一行复制操作的额外阵列区域中恢复空位。
然而，即使在旗标信息在末级中维持高(启用)的情况下，如果下一输入地址XADD2与FiFo末级的替换源地址RcA#n偶然匹配，那么去激活复制回存旗标信号FlgBack(因为地址匹配信息MA#n变得低)且不实行行复制回存操作。与发生地址匹配的上述情况一样，在额外区域内实行行复制操作。首先，将输入地址XADD2切换到替换地址RcB#n，且激活其额外区域的字线作为复制源。接着，由行冗余控制电路123最新分配同一区段的额外区域地址XADDd2，且激活另一额外区域字线作为复制目的地。(换句话说，额外区域内的行复制操作)。在行复制操作结束时，从行复制时序生成器210(图8B)激活时钟信号RcClk，实行FiFo移位操作，其中将FiFo末级的数据(其是复制源)转移到FiFo第一级。将紧邻于FiFo末级(#n)的数据(#n-1)转移到FiFo末级(#n)，且其数据看似被擦除。然而，在FiFo第一级中，将输入地址XADD2输入到相同于先前末级RcA#n的替换源地址。换句话说，继续相对于行地址的FiFo块中的存储/管理。从行冗余控制电路123最新供应的XADDd2(复制目的地地址)及dmFlag(呈高)输入到且更新替换地址及旗标信息。
为实现行复制/行复制回存操作的地址供应，行复制地址选择器230(图8E)取决于相应操作而切换行复制地址XADDrc的地址值，激活行复制匹配信号RcMatch，且协同实行第三多路复用器127(图5B)中的地址切换。从行复制时序生成器210(图8B)输入地址选择信号RcSel及行复制回存信号RcBack，最新分配的额外区域地址XADDd2来自行冗余控制电路123(图5B)，且从FiFo方案电路220(图8C及图8D)输入行复制回存旗标信号FlgBack、替换地址RcB#1到RcB#n、末级的替换源地址RcA#n及地址匹配信息FlgM#1到FlgM#n。
在正常有效操作或刷新操作的情况下，地址选择信号RcSel、行复制回存信号RcBack及行复制回存旗标信号FlgBack保持去激活。如果输入地址XADD2与FiFo方案电路220中的地址中的任一者不匹配，那么不存在不变地址切换，行地址XADD3是相同的且保持为XADD2，且实行有效操作或刷新操作。如果输入地址XADD2与FiFo方案电路220中的(启用)地址中的任一者匹配，那么激活地址匹配信息FlgM#1到FlgM#n中的任一者。因此，首先激活行复制地址选择器230中的对应地址匹配信息RcM#1到RcM#n中的任一者，且激活行复制匹配信号RcMatch。在第三多路复用器127(图5B)处将行地址XADD3切换到从行复制地址选择器230供应的XADDrc。如同行冗余控制电路123，将输入地址XADD2切换到地址XADDrc(地址匹配替换地址)，且实行有效操作或刷新操作(图9C的后半段)。
在行复制操作的情况下，行复制回存信号RcBack及行复制回存旗标信号FlgBack保持去激活。如上文所描述(图8B)，在行复制操作周期(RhrPD激活周期)的后半段中激活地址选择信号RcSel。还在行复制操作周期(RhrPD激活周期)的后半段中激活行复制匹配信号RcMatch，且将地址选择(XADD3)从输入地址XADD2切换到最新分配的额外区域地址XADDd2。因此，实现了使用复制源XADD2及复制目的地XADDd2的行复制操作。
同时，偶然地，如果输入地址XADD2与FiFo方案电路220中的(启用)地址中的任一者匹配，那么激活地址匹配信息FlgM#1到FlgM#n中的任一者。如上文所描述，激活行复制匹配信号RcMatch，选择对应于激活的替换地址RcB#1到RcB#n中的任一者，且将输入地址从XADD2切换到充当替换地址的XADDrc。接着，在行复制操作周期(RhrPD激活周期)的后半段中，激活地址选择信号RcSel且将行复制地址XADDrc切换到最新分配的额外区域地址XADDd2。因此，实现了使用XADD2的替换地址(RcB#1到RcB#n中的任一者)作为复制源且使用复制目的地XADDd2的行复制操作。这是额外区域内的行复制操作。
在行复制回存操作的情况下，行复制回存旗标信号FlgBack处于激活状态，且在行复制回存操作周期(RhrPD激活周期)中激活行复制回存信号RcBack。在行复制回存操作周期(RhrPD激活周期)的后半段中激活地址选择信号RcSel。首先，行复制回存信号RcBack的激活会强行激活FiFo末级的地址选择旗标RcM#n。在激活行复制匹配信号RcMatch的同时，FiFo末级的替换地址RcB#n经选择为匹配地址且变成行复制地址XADDrc。因此，将行地址XADD3切换到替换地址RcB#n(FiFo末级)。在行复制回存操作周期(RhrPD激活周期)的后半段中，激活地址选择信号RcSel，且行复制回存旗标信号FlgBack处于激活状态；因此，将XADDrc切换到FiFo末级的替换源地址RcA#n。如上文所描述，实现了使用替换地址RcB#n(FiFo末级)作为复制源且使用替换源地址RcA#n(FiFo末级)作为复制目的地的行复制回存操作。
此外，偶然地，如果输入地址XADD2与FiFo块末级的替换源地址RcA#n匹配，如FiFo方案电路220(图8D)中所展示，那么行复制回存旗标信号FlgBack变成去激活状态且还去激活行复制回存信号RcBack。在这种情况下，如上文所描述，实行根据地址匹配信息FlgM#n(FiFo末级)的激活的额外区域内的行复制操作。
接着，将通过使用图9A中所展示的行复制操作的操作波形来描述行复制实现的基本概念。
例如，输入刷新命令且从命令解码器34输出刷新信号AREF。刷新信号AREF输入到行激活时序生成器121(图5B)，激活刷新操作周期及待激活的脉冲信号RefPD，且将脉冲信号RefPD分布到脉冲信号多路复用器122、行冗余控制电路123及行复制控制电路126。此外，与正常刷新操作一样，从行激活时序生成器121(图5B)激活行激活所需的各种信号，即，BLEQ(位线等化)、wdEn(字线激活)、saEn(感测放大器致动)等。将两个地址XA#i及XA#j从行复制控制电路126协同供应到X地址解码器125。因此，自动地改变字线选择且将激活字线从XA#i切换到XA#j。然而，与地址的切换周期重叠地供应字线去激活信号wdDisf以防止可发生在切换过程中的地址解码器的突波且防止激活非预期行地址。当使字线去激活信号以这种方式与两个地址供应一起从行复制控制供应时，可利用常规行系统电路且无需大规模改变。此外，切换到下一行地址XA#j的时间无需等待感测放大器致动第一行地址XA#i且引起位线振幅完整；且即使在开始切换(例如，达到约50％的程度)时，仍可在不影响信号放大操作的情况下正常地实行行复制操作。换句话说，可引起行复制所需的时间等于正常刷新。
接着，将通过使用图9B中所展示的行复制操作的操作波形来描述从正常阵列到额外区域的复制操作。
例如，输入刷新命令且从命令解码器34输出刷新信号AREF。从刷新循环生成器48激活Rhr信号且开始行字锤刷新的周期。在行复制控制电路126中，从行复制时序生成器210(图8B)激活RhrPD，(复制回存旗标信号FlgBack处于去激活状态)，且实行行复制操作。首先，根据刷新计数器值(图7)将刷新地址RXADD切换到提取行字锤侵犯者地址RH。已通过行冗余控制电路123的地址XADD2变成RH，且将额外区域地址XADDd2(属于相同于侵犯者地址RH的区段)及其旗标信息dmFlag(呈高)供应到行复制控制。从行激活时序生成器去激活BLEQ，激活wdEn，取消预充电状态，且致动行地址RH的字线。随后，激活saEn且致动感测放大器。不久之后，激活地址选择信号RcSel及行复制匹配信号RcMatch，且将行地址切换到先前额外区域地址XADDd2(用于RH的DMA)。此外，在这个周期期间，与其切换时间重叠地激活字线去激活信号wdDisf以防止突波发生。因此，将存储器单元数据从行地址RH复制到额外区域地址XADDd2(用于RH的DMA)。最后，去激活各种信号，即，wdEn、saEn及BLEQ，且存储器阵列变成预充电状态(备用状态)。协同地，激活时钟信号RcClk，将先前替换地址(用于RH的DMA)、替换源地址RH及旗标信息dmFlag检索到FiFo方案电路220(图8C及图8D)，且完成操作。
接着，将通过使用图9C中所展示的行复制回存操作的操作波形来描述从额外区域到正常阵列的复制操作。
例如，输入刷新命令且从命令解码器34输出刷新信号AREF。从刷新循环生成器48激活Rhr信号且开始行字锤刷新的周期。复制回存旗标信号FlgBack处于激活状态且实行复制回存操作。首先，与行复制操作一样，根据刷新计数器值(图7)将刷新地址RXADD切换到提取行字锤侵犯者地址RH。已通过行冗余控制电路123的地址XADD2变成RH，且将额外区域地址XADDd2(属于相同于侵犯者地址RH的区段)及其旗标信息dmFlag供应到行复制控制。然而，在行复制回存操作中，未使用这个输入信息。响应于复制回存旗标信号FlgBack的激活，在那个操作周期期间从行复制时序生成器210(图8B)激活复制回存信号RcBack。从行复制地址选择器230(图8E)强行激活FiFo块末级的地址匹配旗标RcM#n且选择替换地址RcB#n作为行复制地址XADDrc。同时，与复制回存信号RcBack协同地激活行复制匹配信号RcMatch。如上文所描述，已通过第三多路复用器127的行地址XADD3变成替换地址RcB#n(额外区域地址)。从行激活时序生成器121去激活BLEQ，激活wdEn，取消预充电状态，且激活替换地址RcB#n的字线。随后，激活saEn且致动感测放大器。不久之后，激活地址选择信号RcSel，且将行复制地址XADDrc切换到FiFo末级的替换源地址RcA#n(正常区域地址)。同时，在这个周期期间，与切换时间重叠地激活字线去激活信号wdDisf以防止突波发生。因此，将存储器单元数据从额外区域地址RcB#n(替换地址)复制(反向替换操作)到正常区域地址RcA#n(替换源地址)。最后，去激活各种信号wdEn、saEn及BLEQ且存储器阵列变成预充电状态(备用状态)。协同地，激活清除信号FBClr，重置旗标FiFo 220(图8D)的末级FF#Cn，且将FiFo块末级更新成停用，换句话说，空位(低)。因此，可实行下一行复制操作且完成行复制回存操作。
接着，将通过使用图9D中所展示的行复制操作的操作波形来描述从额外区域到所述额外区域的复制操作。
例如，输入刷新命令且从命令解码器34输出刷新信号AREF。从刷新循环生成器48激活Rhr信号且开始行字锤刷新的周期。当复制回存旗标信号FlgBack处于去激活状态时，实行行复制操作。首先，根据刷新计数器值(图7)将刷新地址RXADD切换到提取行字锤侵犯者地址RH。已通过行冗余控制电路123的地址XADD2变成RH，且将额外区域地址XADDd2(属于相同于侵犯者地址RH的区段)及其旗标信息dmFlag(呈高)供应到行复制控制。在本文中，偶然地，如果字锤地址RH(＝XADD2)与存储在FiFo方案电路220(图8C)中的替换源地址RcA#k中的任一者匹配(若“字锤地址RH”＝“替换源地址RcA#k”)，那么根据激活地址匹配信号FlgM#k在行复制地址选择器230(图8E)中选择替换地址RcB#k且替换地址RcB#k变成行地址XADDrc，且同时激活行复制匹配信号RcMatch。已通过第三多路复用器127的行地址XADD3变成替换地址RcB#k来代替字锤地址RH(＝XADD2)。从行激活时序生成器121去激活BLEQ，激活wdEn，取消预充电状态，且激活替换地址RcB#k(额外区域地址)的字线。随后，致动saEn且将存储器单元数据读取到位线。不久之后，激活地址选择信号RcSel，且将行复制地址XADDrc切换到分配给字锤地址RH(＝XADD2)的额外区域地址XADDd2(用于RH的DMA)。此外，在这个周期期间，与其切换时间重叠地激活字线去激活信号wdDisf以防止突波发生。因此，将存储器单元数据从额外区域地址RcB#k复制到额外区域地址XADDd2(用于RH的DMA)。换句话说，此是额外区域内的行复制操作。最后，去激活各种信号wdEn、saEn及BLEQ且存储器阵列变成预充电状态(备用状态)。协同地，激活时钟信号RcClk，且将先前替换地址(用于RH的DMA)、替换源地址RH(＝RcA#k)及旗标信息dmFlag检索到FiFo方案电路220(图8C及图8D)，且完成操作。
最后，将共同描述行复制/行复制回存方法的优点。
上文中已描述行复制/行复制回存操作的实施例，且本文中的焦点是FiFo方案电路220(图8C及图8D)的地址匹配机制。如果地址匹配发生在FiFo方案电路220中且将在额外区域中实行行复制/行复制回存操作，那么替换行地址不会返回到正常区域，且行地址在额外区域内动态地切换。如果这种状态不断继续，那么行字锤侵犯者地址不再永久为侵犯者地址，且可施加大行字锤容限。此外，字锤地址具有高出现概率且具有引起地址匹配的高概率；因此，行地址经选择使得字锤地址长时间留存在额外区域中。换句话说，本主张本身的行复制控制除通过行复制操作来替换行字锤刷新之外，还具有字锤地址检测能力。这被实施的原因是：与刷新地址控制电路40A或40B(图2A或图7)一样实行累积在FiFo中的多个地址及输入地址的匹配检测(EXOR)。因此，如果这与刷新地址控制电路40A或40B(图7)(如同第一实施例的刷新地址控制电路)组合使用，那么如同2级FiFo配置(图4)般提供极高字锤地址检测能力。在某种程度上，第二实施例可被视为2级FiFo配置(图4)的修改实例，其被添加通过由行复制操作替换行字锤刷新来施加的上述优点(例如，由行存取分布引起的行系统电路的HC容限改进)。
以这种方式，如果激活中断循环信号Rhr，那么除正常刷新操作之外，还执行使额外阵列区域72中所含的额外字线DWL中的空位恢复的行复制回存操作，及将正常阵列区域71中所含的字线WL的地址分配给额外阵列区域72中所含的额外字线DWL的行复制操作。
以这种方式，在本实施例中，由于动态地改变具有高存取频率的字线的物理位置，所以减少了相对于同一字线WL的存取次数。因此，在有关于(主要相邻于)具有高存取频率的字线WL的(若干)字线WL中，较不可能劣化数据保存特性。此外，还添加了包含行系统电路的HC容限改进的可靠性改进的效应。
上文中已描述本发明的优选实施例。然而，本发明不限于上文所描述的实施例，可在不背离本发明的精神的范围内作出各种修改，且毫无疑问，所述修改也包含在本发明的范围内。
参考符号列表
10A、10B 半导体装置
11 存储器单元阵列
12A、12B 行解码器
13 列解码器
14 读取/写入放大器
15 输入/输出电路
21 地址端子
22 命令端子
23 时钟端子
24 数据端子
25 数据屏蔽端子
26、27 电源端子
31 地址输入电路
32 地址输出电路
33 命令输入电路
34 命令解码器
35 时钟输入电路
36 内部时钟生成器
37 电压生成器
40A、40B 刷新地址控制电路
41 取样信号生成器
42 移位寄存器
43 NAND门电路
44 AND门电路
45 锁存电路
46 地址扰乱器
47 刷新计数器
48 刷新循环生成器
49 多路复用器
71 正常阵列区域
72 额外阵列区域
121 行激活时序生成器
122 多路复用器
123 行冗余控制电路
124 多路复用器
125 X地址解码器
126 行复制控制电路
127 多路复用器
128 AND门电路
210 行复制时序生成器
220 FiFo方案电路
230 行复制地址选择器
411 伪随机生成器
412 计数器电路
413 互斥OR门电路
414 AND门电路
415 计数器电路
416 互斥OR门电路
417 AND门电路
481 计数器电路
482 移位寄存器
483 逻辑电路
BL 位线
BL1、BL2 检测块
DWL 额外字线
FF、FFA、FFB 触发器电路
MC 存储器单元
区域0到区域3 阵列区域
SAMP 感测放大器
TG 转移门
WL 字线
XOR1到XORn 比较器电路

Claims (14)

1.一种设备，其包括：
多个存储器单元；
多个字线，其各自耦合到所述多个存储器单元中的对应者；及
控制电路，其经配置以间歇地监测对所述多个字线的存取且进一步经配置以检测是否已在第一时间段内对所述多个字线中的一者发出第一数目次存取，
其中所述控制电路包含信号生成器，所述信号生成器经配置以接收在存取所述多个字线时激活的第一控制信号且进一步经配置以在激活所述第一控制信号达所述第一数目次时激活第二控制信号。
2.根据权利要求1所述的设备，其进一步包括地址输出电路，所述地址输出电路经配置以提供充当存取目标的所述字线的地址，其中所述控制电路包含：
锁存电路，其经配置以间歇地锁存从所述地址输出电路输出的所述地址；及
比较器电路，其经配置以间歇地比较从所述地址输出电路输出的所述地址与由所述锁存电路锁存的所述地址。
3.根据权利要求2所述的设备，其中所述锁存电路进一步经配置以响应于所述第二控制信号的激活而实行锁存操作。
4.根据权利要求3所述的设备，其中所述比较器电路进一步经配置以响应于所述第二控制信号的所述激活而实行比较操作。
5.根据权利要求1所述的设备，其中所述控制电路经配置以响应于所述第一时间段内对所述字线中的所述一者的所述第一数目次存取而激活有关于且不同于所述字线中的所述一者的所述字线中的另一者。
6.根据权利要求1所述的设备，其中所述控制电路经配置以响应于所述第一时间段内对所述字线中的所述一者的所述第一数目次存取而改变所述字线中的所述一者的地址。
7.根据权利要求6所述的设备，其中所述控制电路经配置以响应于所述第一时间段内对所述字线中的所述一者的所述第一数目次存取而交换所述字线中的所述一者的所述地址与不同于所述字线中的所述一者的所述地址的所述字线中的另一者的地址。
8.一种设备，其包括：
多个字线，其具有相互不同的分配地址；
地址输出电路，其经配置以提供所述地址；
行解码器，其经配置以响应于第一控制信号而存取由所述地址指示的所述多个字线中的任一者；
第一锁存电路，其经配置以响应于不同于所述第一控制信号的第二控制信号而锁存所述地址；
第一比较器电路，其经配置以响应于所述第二控制信号而比较从所述地址输出电路输出的所述地址与由所述第一锁存电路锁存的所述地址，及
其中激活所述第二控制信号的频率小于激活所述第一控制信号的频率。
9.根据权利要求8所述的设备，其中
响应于激活所述第一控制信号达第一数目次而激活所述第二控制信号。
10.根据权利要求8所述的设备，其中
响应于第三控制信号的激活而交换第一字线的地址与第二字线的地址。
11.根据权利要求10所述的设备，其中
所述第一字线的所述地址是由所述第一锁存电路锁存的所述地址。
12.一种设备，其包括：
多个字线，其具有相互不同的分配地址；
地址输出电路，其经配置以提供所述地址；
行解码器，其经配置以响应于第一控制信号而存取由所述地址指示的所述多个字线中的任一者；
第一锁存电路，其经配置以响应于不同于所述第一控制信号的第二控制信号而锁存所述地址；
第一比较器电路，其经配置以响应于所述第二控制信号而比较从所述地址输出电路输出的所述地址与由所述第一锁存电路锁存的所述地址；及
地址扰乱器，所述地址扰乱器经配置以在来自所述地址输出电路的所述地址与由所述第一锁存电路锁存的所述地址匹配时响应于第三控制信号的激活而生成有关于且不同于由所述第一锁存电路锁存的所述地址的额外地址。
13.根据权利要求12所述的设备，其中响应于第四控制信号而激活被分配所述额外地址的所述字线中的另一者，所述第四控制信号是响应于刷新命令而激活。
14.一种设备，其包括：
多个字线，其具有相互不同的分配地址；
地址输出电路，其经配置以提供所述地址；
行解码器，其经配置以响应于第一控制信号而存取由所述地址指示的所述多个字线中的任一者；
第一锁存电路，其经配置以响应于不同于所述第一控制信号的第二控制信号而锁存所述地址；
第一比较器电路，其经配置以响应于所述第二控制信号而比较从所述地址输出电路输出的所述地址与由所述第一锁存电路锁存的所述地址；
第二锁存电路，其经配置以响应于第三控制信号的激活而锁存从所述地址输出电路输出的所述地址；及
第二比较器电路，其经配置以响应于所述第三控制信号而比较来自所述地址输出电路的所述地址与由所述第二锁存电路锁存的所述地址。
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