KR20220090937A - 반도체 메모리 장치 및 이를 구비하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 구비하는 메모리 시스템 Download PDF

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홍승기
박근태
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치를 구비하는 메모리 시스템을 공개한다. 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이; 리프레쉬 명령에 응답하여 리프레쉬 카운팅 제어신호를 발생하고, 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 발생기; 리프레쉬 카운팅 제어신호에 응답하여 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스로 발생하는 해머 리프레쉬 로우 어드레스 발생기; 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 선택신호 및 해머 리프레쉬 선택신호를 순차적으로 발생하는 리프레쉬 선택신호 발생기; 및 노말 리프레쉬 선택신호에 응답하여 노말 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하고, 해머 리프레쉬 선택신호에 응답하여 해머 리프레쉬 로우 어드레스를 상기 리프레쉬 로우 어드레스로 발생하는 선택기를 포함하고, 리프레쉬 로우 어드레스에 응답하여 복수개의 메모리 셀 어레이 블록들 중 적어도 하나의 메모리 셀 어레이 블록에 대한 노말 리프레쉬 동작 및 해머 리프레쉬 동작을 순차적으로 수행할 수 있다.

Description

반도체 메모리 장치 및 이를 구비하는 메모리 시스템 {SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 구비하는 메모리 시스템에 관한 것이다.
디램은 하나의 트랜지스터와 하나의 캐패시터로 구성된 복수개의 동적 메모리 셀들에 데이터를 저장할 수 있다. 디램은 전원이 인가되는 경우에도 복수개의 동적 메모리 셀들에 저장된 데이터를 유지하기 위하여 리프레쉬 주기 마다 복수개의 동적 메모리 셀들에 대한 노말 리프레쉬 동작을 수행하여야 한다. 또한, 빈번하게 억세스되는 동적 메모리 셀들에 인접한 동적 메모리 셀들에 저장된 데이터는 정상적으로 억세스되는 동적 메모리 셀들에 인접한 동적 메모리 셀들에 저장된 데이터 보다 빨리 소실될 수 있기 때문에, 디램은 빈번하게 억세스되는 동적 메모리 셀들에 인접한 동적 메모리 셀들에 대한 해머 리프레쉬 동작을 추가적으로 수행할 수 있다.
본 개시에 따른 실시예들의 과제는 노말 리프레쉬 동작과 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이; 리프레쉬 명령에 응답하여 리프레쉬 카운팅 제어신호를 발생하고, 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 발생기; 상기 리프레쉬 카운팅 제어신호에 응답하여 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스로 발생하는 해머 리프레쉬 로우 어드레스 발생기; 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 선택신호 및 해머 리프레쉬 선택신호를 순차적으로 발생하는 리프레쉬 선택신호 발생기; 및 상기 노말 리프레쉬 선택신호에 응답하여 상기 노말 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하고, 상기 해머 리프레쉬 선택신호에 응답하여 상기 해머 리프레쉬 로우 어드레스를 상기 리프레쉬 로우 어드레스로 발생하는 선택기를 포함하고, 상기 리프레쉬 로우 어드레스에 응답하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나의 메모리 셀 어레이 블록에 대한 노말 리프레쉬 동작 및 해머 리프레쉬 동작을 순차적으로 수행할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 동적 메모리 셀들을 각각 포함하고 복수개의 메인 워드라인들이 배치되는 복수개의 메모리 셀 어레이 블록들과, 상기 복수개의 메모리 셀 어레이 블록들 사이에 배치되고 복수개의 워드라인 선택신호 라인들이 배치되는 복수개의 센스 증폭 블록들을 포함하는 메모리 셀 어레이; 외부로부터 인가되는 명령/어드레스를 수신하고, 상기 명령/어드레스를 디코딩하여 액티브 명령과 함께 로우 어드레스를 발생하고, 리드 명령 또는 라이트 명령과 함께 컬럼 어드레스를 발생하고, 리프레쉬 명령을 발생하는 명령 및 어드레스 발생기; 상기 리프레쉬 명령에 응답하여 리프레쉬 카운팅 제어신호를 발생하고, 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 발생기; 상기 액티브 명령에 응답하여 상기 로우 어드레스를 수신하여 해머 로우 어드레스를 검출하고, 상기 리프레쉬 카운팅 제어신호에 응답하여 상기 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스로 발생하는 해머 리프레쉬 로우 어드레스 검출 및 발생기; 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 선택신호 및 해머 리프레쉬 선택신호를 순차적으로 발생하는 리프레쉬 선택신호 발생기; 상기 노말 리프레쉬 선택신호에 응답하여 상기 노말 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하고, 상기 해머 리프레쉬 선택신호에 응답하여 상기 해머 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하는 선택기; 및 상기 리프레쉬 로우 어드레스를 디코딩하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나의 메모리 셀 어레이 블록의 상기 복수개의 메인 워드라인 선택신호들 중 하나와 상기 복수개의 워드라인 선택신호들 중 하나를 활성화하는 로우 디코더를 포함할 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 프로그램을 실행하여 내부 명령, 내부 어드레스 및 내부 데이터를 발생하는 프로세서, 상기 내부 명령 및 상기 내부 어드레스를 수신하여 명령/어드레스를 발생하는 명령/어드레스 발생부, 및 상기 내부 데이터를 수신하여 데이터를 발생하고, 상기 데이터를 수신하여 상기 내부 데이터를 발생하는 데이터 입출력부를 포함하는 제어 장치; 및 상기 명령/어드레스를 수신하고, 상기 데이터를 입력하거나 출력하는 반도체 메모리 장치를 포함하는 메모리 시스템을 포함하고, 상기 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이; 리프레쉬 명령에 응답하여 리프레쉬 카운팅 제어신호를 발생하고, 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 발생기; 상기 리프레쉬 카운팅 제어신호에 응답하여 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스로 발생하는 해머 리프레쉬 로우 어드레스 발생부; 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 선택신호 및 해머 리프레쉬 선택신호를 순차적으로 발생하는 리프레쉬 선택신호 발생기; 및 상기 노말 리프레쉬 선택신호에 응답하여 상기 노말 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하고, 상기 해머 리프레쉬 선택신호에 응답하여 상기 해머 리프레쉬 로우 어드레스를 상기 리프레쉬 로우 어드레스로 발생하는 선택기를 포함하고, 상기 리프레쉬 로우 어드레스에 응답하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나의 메모리 셀 어레이 블록에 대한 노말 리프레쉬 동작 및 해머 리프레쉬 동작을 순차적으로 수행할 수 있다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치는 리프레쉬 간격 동안 노말 리프레쉬 동작과 해머 리프레쉬 동작을 시분할하여 순차적으로 수행할 수 있다. 따라서, 제어 장치는 해머 리프레쉬 동작을 수행하기 위하여 별도의 명령을 인가하거나 별도의 시간을 할애할 필요가 없다.
도 1은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2는 본 개시에 따른 실시예의 메모리 셀 어레이를 개략적으로 나타내는 도면이다.
도 3은 본 개시에 따른 실시예의 노말 리프레쉬 로우 어드레스 발생기의 구성을 나타내는 블록도이다.
도 4는 본 개시에 따른 실시예의 해머 리프레쉬 로우 어드레스 검출 및 발생부의 구성을 나타내는 블록도이다.
도 5는 본 개시에 따른 실시예의 리프레쉬 선택신호 발생기의 구성을 나타내는 블록도이다.
도 6은 본 개시에 따른 실시예의 로우 디코더의 구성을 나타내는 블록도이다.
도 7은 본 개시에 따른 실시예의 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도 8은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도이다.
도 9는 본 개시에 따른 실시예의 제어 장치의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100)는 명령 및 어드레스 발생기(10), 노말 리프레쉬 로우 어드레스 발생기(12), 해머 리프레쉬 로우 어드레스 검출 및 발생기(14), 리프레쉬 선택신호 발생기(16), 선택기(18), 로우 디코더(20), 컬럼 디코더(22), 및 메모리 셀 어레이(24)를 포함할 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령 및 어드레스 발생기(10)는 명령/어드레스(CA)에 포함된 명령을 디코딩하여 액티브 명령(ACT), 리드 명령(RD), 라이트 명령(WR), 및 리프레쉬 명령(REF)을 발생하고, 명령/어드레스(CA)에 포함된 어드레스를 수신하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 발생할 수 있다. 로우 어드레스(RADD)는 액티브 명령(ACT)와 함께 입력되고, 컬럼 어드레스(CADD)는 리드 명령(RD) 또는 라이트 명령(WR)과 함께 입력될 수 있다. 리프레쉬 명령(REF)은 오토 리프레쉬 명령 또는 셀프 리프레쉬 명령일 수 있다. 오토 리프레쉬 명령인 경우에 리프레쉬 명령(REF)은 외부의 제어부(미도시)로부터 인가되고, 셀프 리프레쉬 명령인 경우에 리프레쉬 명령(REF)은 내부적으로 발생될 수 있다.
노말 리프레쉬 로우 어드레스 발생기(12)는 리프레쉬 명령(REF)에 응답하여 리프레쉬 카운팅 제어신호(REFC)를 발생하고, 리프레쉬 카운팅 제어신호(REFC)에 응답하여 카운팅 동작을 수행하여 노말 리프레쉬 로우 어드레스(NRA)를 발생할 수 있다.
해머 리프레쉬 로우 어드레스 검출 및 발생기(14)는 액티브 명령(ACT)에 응답하여 로우 어드레스(RADD)를 입력하여 해머 어그레시브 로우 어드레스를 검출하고, 해머 어그레시브 로우 어드레스에 인접한 해머 빅팀 로우 어드레스를 해머 로우 어드레스로 저장하고, 리프레쉬 카운팅 제어신호(REFC)에 응답하여 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스(HRA)로 발생할 수 있다. 해머 로우 어드레스 검출 및 발생기(14)는 액티브 명령(ACT)에 응답하여 동일한 로우 어드레스(RADD)가 특정 횟수 이상 인가되면 동일한 로우 어드레스(RADD)를 해머 어그레시브 로우 어드레스로 검출할 수 있다. 다른 예로서, 해머 로우 어드레스 검출 및 발생기(14)는 액티브 명령(ACT)에 응답하여 인가되는 로우 어드레스(RADD)를 랜덤하게 검출하여 해머 어그레시브 로우 어드레스로 발생할 수 있다. 해머 로우 어드레스 검출 및 발생기(14)가 해머 리프레쉬 로우 어드레스를 검출하는 방법은 다양할 수 있다.
리프레쉬 선택신호 발생기(16)는 리프레쉬 카운팅 제어신호(REFC)에 응답하여 노말 리프레쉬 선택신호(NRSEL) 및 해머 리프레쉬 선택신호(HRSEL)를 순차적으로 발생할 수 있다.
선택기(18)는 노말 리프레쉬 선택신호(NRSEL)에 응답하여 노말 리프레쉬 로우 어드레스(NRA)를 리프레쉬 로우 어드레스(RRA)로 발생하고, 해머 리프레쉬 선택신호(HRSEL)에 응답하여 해머 리프레쉬 로우 어드레스(HRA)를 리프레쉬 로우 어드레스(RRA)로 발생할 수 있다.
로우 디코더(20)는 액티브 명령(ACT)에 응답하여 로우 어드레스(RADD)를 디코딩하여 복수개의 워드라인 선택신호들(wl) 중 적어도 하나를 선택하고, 리프레쉬 명령(REF)에 응답하여 리프레쉬 로우 어드레스(RRA)를 디코딩하여 복수개의 워드라인 선택신호들(wl) 중 적어도 하나를 선택할 수 있다.
컬럼 디코더(22)는 컬럼 어드레스(CADD)를 디코딩하여 복수개의 컬럼 선택신호들(csl) 중 적어도 하나를 선택할 수 있다.
메모리 셀 어레이(24)는 복수개의 메모리 셀들을 포함하고, 라이트 명령(WR)이 인가되면, 적어도 하나의 워드라인 선택신호(wl)와 적어도 하나의 컬럼 선택신호(csl)에 응답하여 선택된 메모리 셀들로 데이터를 저장하고, 리드 명령(RD)이 인가되면, 선택된 메모리 셀들로부터 데이터를 독출하고, 리프레쉬 명령(REF)이 인가되면, 적어도 하나의 워드라인 선택신호(wl)에 응답하여 선택된 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다.
도 2는 본 개시에 따른 실시예의 메모리 셀 어레이를 개략적으로 나타내는 도면이다.
도 2를 참조하여 메모리 셀 어레이(24)를 설명하면 다음과 같다.
메모리 셀 어레이(24)는 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 및 31개의 센스 증폭 블록들(SA12 ~ SA3132)을 포함할 수 있다. 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각은 복수개의 서브 메모리 셀 어레이 블록들(SMCA) 및 복수개의 서브 워드라인 드라이버들(SWD)을 포함하고, 31개의 센스 증폭 블록들(SA12 ~ SA3132) 각각은 복수개의 서브 센스 증폭 블록들(SA)을 포함할 수 있다. 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각에 128개의 메인 워드라인들((NWEL1 ~ NWEL128) 및 1024개의 워드라인들(WL1 ~ WL1024)이 배치될 수 있다. 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각은 1024개의 워드라인들(WL1 ~ WL1024)과 복수개의 비트라인들(BL) 사이에 연결된 복수개의 동적 메모리 셀들(미도시)을 포함할 수 있다. 도면에서, 복수개의 비트라인들(BL) 중 대표적인 하나의 비트라인 만을 도시하였다. 31개의 센스 증폭 블록들(SA12 ~ SA3132) 각각은 인접한 메모리 셀 어레이 블록들 사이에 배치될 수 있다. 31개의 센스 증폭 블록들(SA12 ~ SA3132) 각각에 8개의 워드라인 선택신호 라인들(PXL1 ~ PXL8)이 배치될 수 있다.
서브 메모리 셀 어레이 블록들(SMCA) 각각의 좌측에 배치된 서브 워드라인 드라이버(SWD)는 메인 워드라인들(NWEL1 ~ NWEL128)의 하나와 워드라인 선택신호 라인들(PXL1 ~ PXL8)의 하나가 선택되면 워드라인들(WL1 ~ WL1024) 중의 하나를 선택할 수 있다. 예를 들면, 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 서브 워드라인 드라이버들(SWD)은 메인 워드라인(NWEL1)이 선택되고 센스 증폭 블록들(SA12 ~ SA3132) 각각의 워드라인 선택신호 라인(PXL1)이 선택되면, 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 서브 메모리 셀 어레이 블록들(SMCA)의 워드라인들(WL1)을 선택할 수 있다. 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 서브 워드라인 드라이버들(SWD)은 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 메인 워드라인(NWEL128)이 선택되고 센스 증폭 블록(SA12 ~ SA3132) 각각의 워드라인 선택신호 라인들(PXL8)이 선택되면 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 서브 메모리 셀 어레이 블록들(SMCA)의 워드라인들(WL1024)을 선택할 수 있다. 즉, 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 서브 메모리 셀 어레이 블록들(SMCA)의 워드라인들(WL1 ~ WL1024)은 메인 워드라인들(NWEL1 ~ NWEL128) 하나와 워드라인 선택신호 라인들(PXL1 ~ PXL8)의 하나가 선택됨에 의해서 선택될 수 있다.
31개의 센스 증폭 블록들(SA12 ~ SA3132) 각각은 인접한 메모리 셀 어레이 블록들에 의해서 공유될 수 있다. 31개의 센스 증폭 블록들(SA12 ~ SA3132) 각각은 노말 리프레쉬 동작 또는 해머 리프레쉬 동작 시에 인접한 하나의 메모리 셀 어레이 블록의 선택된 하나의 워드라인에 연결된 복수개의 동적 메모리 셀들로부터 비트라인들(BL)로 리드되는 데이터를 증폭한 후 다시 라이트할 수 있다. 31개의 센스 증폭 블록들(SA12 ~ SA3132) 각각은 인접한 2개의 메모리 셀 어레이 블록들에 공유되도록 구성되며, 인접한 2개의 메모리 셀 어레이 블록들의 노말 리프레쉬 동작 및 해머 리프레쉬 동작을 위하여 동시에 사용될 수는 없다.
도 3은 본 개시에 따른 실시예의 노말 리프레쉬 로우 어드레스 발생기의 구성을 나타내는 블록도로서, 노말 리프레쉬 로우 어드레스 발생기(12)는 리프레쉬 카운팅 신호 발생기(12-2), 및 노말 리프레쉬 로우 어드레스 카운터(12-4)를 포함할 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
리프레쉬 카운팅 신호 발생기(12-2)는 리프레쉬 명령(REF)에 응답하여 리프레쉬 카운팅 제어신호(REFC)를 발생할 수 있다. 리프레쉬 명령(REF)은 도 2에 도시된 메모리 셀 어레이(24)의 모든 메모리 셀들에 대한 리프레쉬 동작을 지시하는 명령일 수 있다. 리프레쉬 카운팅 제어신호(REFC)는 리프레쉬 명령(REF)에 응답하여 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 1024개의 워드라인들(WL1 ~ WL1024) 각각을 활성화하기 위한 제어신호일 수 있다. 예를 들면, 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32)의 4개씩의 블록들의 하나씩의 워드라인들이 동시에 활성화되어 총 8192회의 리프레쉬 동작을 수행한다고 가정하면, 리프레쉬 카운팅 신호 발생기(12-2)는 32ms의 리프레쉬 유지 시간 간격(tREFW) 동안 3.9㎲의 리프레쉬 간격(tREFi)을 가지고 총 8192회 리프레쉬 카운팅 제어신호(REFC)를 발생할 수 있다.
노말 리프레쉬 로우 어드레스 카운터(12-4)는 리프레쉬 카운팅 제어신호(REFC)에 응답하여 카운팅 동작을 수행하여 노말 리프레쉬 로우 어드레스(NRA)를 발생할 수 있다. 노말 리프레쉬 로우 어드레스(NRA)는 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 1024개의 워드라인들(WL1 ~ WL1024) 각각을 선택하기 위한 10비트 제1 노말 리프레쉬 로우 어드레스(nra1), 및 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각을 선택하기 위한 5비트 제2 노말 리프레쉬 로우 어드레스(nra2)를 포함할 수 있다.
도 4는 본 개시에 따른 실시예의 해머 리프레쉬 로우 어드레스 검출 및 발생기의 구성을 나타내는 블록도로서, 해머 리프레쉬 로우 어드레스 검출 및 발생기(14)는 해머 로우 어드레스 검출부(14-2) 및 해머 리프레쉬 로우 어드레스 발생부(14-4)를 포함할 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
해머 로우 어드레스 검출부(14-2)는 액티브 명령(ACT)에 응답하여 동일한 로우 어드레스(RADD)가 특정 횟수 이상 인가되면, 동일한 로우 어드레스(RADD)를 해머 어그레시브 로우 어드레스로 판단하고, 해머 어그레시브 로우 어드레스에 인접한 적어도 하나의 로우 어드레스를 해머 빅팀 로우 어드레스(DHRA)로 검출할 수 있다.
해머 로우 어드레스 발생부(14-4)는 액티브 명령(ACT)에 응답하여 해머 빅팀 로우 어드레스(DHRA)를 저장하고, 리프레쉬 카운팅 제어신호(REFC)에 응답하여 해머 빅팀 로우 어드레스(DHRA)를 해머 리프레쉬 로우 어드레스(HRA)로 발생할 수 있다. 해머 리프레쉬 로우 어드레스(HRA)는 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 1024개의 워드라인들(WL1 ~ WL1024)을 선택하기 위한 10비트 제1 해머 리프레쉬 로우 어드레스(hra1), 및 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각을 선택하기 위한 5비트 제2 해머 리프레쉬 로우 어드레스(hra2)를 포함할 수 있다.
도 5는 본 개시에 따른 실시예의 리프레쉬 선택신호 발생기의 구성을 나타내는 블록도로서, 리프레쉬 선택신호 발생기(16)는 제1 리프레쉬 선택신호 발생기(16-2), 펄스 발생기(16-4), 및 제2 리프레쉬 선택신호 발생기(16-6)를 포함할 수 있다.
도 5에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
제1 리프레쉬 선택신호 발생기(16-2)는 리프레쉬 카운팅 제어신호(REFC)에 응답하여 노말 리프레쉬 선택신호(NRSEL)를 발생할 수 있다. 예를 들면, 제1 리프레쉬 선택신호 발생기(16-2)는 리프레쉬 카운팅 제어신호(REFC)의 상승 엣지에 응답하여 제1 소정 시간 활성화되는 노말 리프레쉬 선택신호(NRSEL)를 발생할 수 있다. 예를 들면, 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32)의 4개씩의 블록들의 하나씩의 워드라인들이 동시에 활성화되어 총 8192회의 노말 리프레쉬 동작을 수행한다고 가정하면, 리프레쉬 카운팅 제어신호(REFC)는 일반적으로, 4개의 블록들의 하나씩의 워드라인들에 대한 노말 리프레쉬 동작을 위하여 실질적으로 소요되는 1회의 리프레쉬 기간(tRFC)으로, 예를 들면, 130ns 또는 180ns의 고정된 시간일 수 있으며, 제1 소정 시간은 노말 리프레쉬 동작을 위하여 필요한 최소 시간(tRCmin), 예를 들면, 50ns 또는 60ns과 동일하거나 큰 시간일 수 있다.
펄스 발생기(16-4)는 노말 리프레쉬 선택신호(NRSEL)에 응답하여 펄스 신호(PULSE)를 발생할 수 있다. 예를 들면, 펄스 발생기(16-4)는 노말 리프레쉬 선택신호(NRSEL)의 하강 엣지에 응답하여 펄스 신호(PULSE)를 발생할 수 있다.
제2 리프레쉬 선택신호 발생기(16-6)는 펄스 신호(PULSE)에 응답하여 해머 리프레쉬 선택신호(HSEL)를 발생할 수 있다. 예를 들면, 제2 리프레쉬 선택신호 발생기(16-6)는 펄스 신호(PULSE)의 상승 엣지 또는 하강 엣지에 응답하여 제2 소정 시간 활성화되는 해머 리프레쉬 선택신호(HSEL)를 발생할 수 있다. 예를 들면, 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32)의 하나의 블록의 하나의 워드라인이 활성화되어 해머 리프레쉬 동작을 수행한다고 가정하면, 제2 소정 시간은 제1 소정 시간과 동일한 시간(tRC)이거나 큰 시간일 수 있다. 예를 들면, 1회의 리프레쉬 기간(tRFC)에 따라 제1 소정 시간과 제2 소정 시간이 달라질 수 있다.
도 6은 본 개시에 따른 실시예의 로우 디코더의 구성을 나타내는 블록도로서, 로우 디코더(20)는 제2 로우 어드레스 디코더(20-2), 및 제1 로우 어드레스 디코더(20-4)을 포함할 수 있다. 제1 로우 어드레스 디코더(20-4)는 제1 블록 로우 디코더들(BRD1 ~ BRD32) 및 제2 블록 로우 디코더들(BRD12 ~ BRD3132)을 포함할 수 있다.
도 6에 도시된 로우 디코더(20)는 도 2에 도시된 바와 같이 메모리 셀 어레이(24)가 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32)을 포함하고, 4개의 메모리 셀 어레이 블록들이 동시에 선택되어 4개의 메모리 셀 어레이 블록들 각각의 하나의 워드라인에 연결된 복수개의 동적 메모리 셀들에 대하여 동시에 노말 리프레쉬 동작이 수행되는 경우를 가정하여 나타낸 것이다. 추가적으로, 로우 어드레스(RADD)가 도 2에 도시된 메모리 셀 어레이(24)의 32개의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 1024개의 워드라인들(WL1 ~ WL1024) 각각을 선택하기 위한 10비트 제1 로우 어드레스(ra1), 및 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각을 선택하기 위한 5비트 제2 로우 어드레스(ra2)를 포함하는 것을 가정하여 나타낸 것이다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제2 로우 어드레스 디코더(20-2)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)에 응답하여 5비트 제2 로우 어드레스(ra2) 또는 5비트 제2 리프레쉬 로우 어드레스(rra2)를 디코딩하여 블록 선택신호들(B1 ~ B32)을 발생할 수 있다. 제2 로우 어드레스 디코더(20-2)는 액티브 명령(ACT)에 응답하여 블록 선택신호들(B1 ~ B32) 중 하나를 활성화하고, 리프레쉬 명령(REF)에 응답하여 블록 선택신호들(B1 ~ B32) 중 하나를 활성화하거나 4개의 블록 선택신호들((B1, B9, B17, B25), (B2, B10, B18, B26), (B3, B11, B19, B27), (B4, B12, B20, B28), (B5, B13, B21, B29), (B6, B14, B22, B30), (B7, B15, B23, B31), 또는 (B8, B16, B24, B32))을 동시에 활성화할 수 있다. 예를 들면, 제2 로우 어드레스 디코더(20-2)는 리프레쉬 명령(REF) 및 노말 리프레쉬 선택신호(NRSEL)에 응답하여 5비트 제2 리프레쉬 로우 어드레스(rra2)의 상위 2비트를 제외한 하위 3비트를 디코딩하여 4개의 블록 선택신호들을 동시에 활성화하거나, 리프레쉬 명령(REF) 및 해머 리프레쉬 선택신호(HRSEL)에 응답하여 5비트 제2 리프레쉬 로우 어드레스(rra2)를 디코딩하여 하나의 블록 선택신호를 활성화할 수 있다.
제1 블록 로우 디코더들(BRD1 ~ BRD32)은 액티브 명령(ACT) 및 해당 블록 선택신호(B1 ~ B32)에 응답하여 제1 로우 어드레스(ra1)의 x비트를 디코딩하여 메인 워드라인 선택신호들(NWE1 ~ NWE32)을 각각 발생할 수 있다. 또한, 제1 블록 로우 디코더들(BRD1 ~ BRD21)는 리프레쉬 명령(REF) 및 해당 블록 선택신호(B1 ~ B32)에 응답하여 제1 리프레쉬 로우 어드레스(rra1)의 x비트를 디코딩하여 메인 워드라인 선택신호들(NWE1 ~ NWE32)을 각각 발생할 수 있다. 예를 들면, 제1 블록 로우 디코더들(BRD1 ~ BRD8) 각각은 10비트 제1 로우 어드레스(ra1)의 상위 7비트 또는 10비트 제1 리프레쉬 로우 어드레스(rra1)의 상위 7비트를 디코딩하여 메인 워드라인 선택신호들(NWE1 ~ NWE32)을 각각 발생할 수 있다. 메인 워드라인 선택신호들(NWE1 ~ NWE32) 각각은 도 2에 도시된 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 128개의 메인 워드라인들(NWEL1 ~ NWEL128)을 선택할 수 있다.
제2 블록 로우 디코더들(BRD12 ~ BRD3132)은 액티브 명령(ACT) 및 해당 블록 선택신호(B1 ~ B32)에 응답하여 제1 로우 어드레스(ra1)의 y비트를 디코딩하여 워드라인 선택신호들(PX12 ~ PX3132)을 각각 발생할 수 있다. 또한, 제2 블록 로우 디코더들(BRD12 ~ BRD3132)은 리프레쉬 명령(REF) 및 해당 블록 선택신호(B1 ~ B32)에 응답하여 제1 리프레쉬 로우 어드레스(rra1)의 y비트를 디코딩하여 워드라인 선택신호들(PX12 ~ PX3132)을 각각 발생할 수 있다. 예를 들면, 제2 블록 로우 디코더들(BRD12 ~ BRD3132)은 10비트 제1 로우 어드레스(ra1)의 하위 3비트 또는 10비트 제1 리프레쉬 로우 어드레스(rra1)의 하위 3비트를 디코딩하여 워드라인 선택신호들(PX12 ~ PX3132)을 각각 발생할 수 있다. 워드라인 선택신호들(PX12 ~ PX3132) 각각은 도 2에 도시된 8개의 워드라인 선택신호 라인들(PXL1 ~ PXL8)을 선택할 수 있다.
도 2에 도시된 메모리 셀 어레이(24)의 메모리 셀 어레이 블록들(BLK1 ~ BLK32) 각각의 워드라인들(WL1 ~ WL1024)은 128개의 해당 메인 워드라인 선택신호들(NWE1, NWE2, …, 또는 NWE32)과 8개의 해당 워드라인 선택신호들(PX12, PX23, …, 또는 PX3132)을 조합함에 의해서 선택될 수 있다.
도 7은 본 개시에 따른 실시예의 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도 1 내지 도 7을 참조하여 본 개시에 따른 실시예의 리프레쉬 동작을 설명하면 다음과 같다.
리프레쉬 명령(REF)가 발생되면, 도 2 및 도 3의 노말 리프레쉬 로우 어드레스 발생기(12)는 첫번째 리프레쉬 카운팅 제어신호(REFC)를 발생할 수 있다. 예를 들면, 리프레쉬 카운팅 제어신호(REFC)는 32ms의 리프레쉬 유지 시간 간격(tREFW) 동안 3.9㎲의 리프레쉬 간격(tREFi)을 가지고 총 8192회 발생될 수 있다. 노말 리프레쉬 로우 어드레스 발생기(12)는 리프레쉬 카운팅 제어신호(REFC)에 응답하여 카운팅 동작을 수행하여 “000000000000000”의 노말 리프레쉬 로우 어드레스(NRA)를 발생할 수 있다. “000000000000000”의 노말 리프레쉬 로우 어드레스(NRA) 중 하위 10비트인 “0000000000”은 제1 노말 리프레쉬 로우 어드레스(nra1)이고, 상위 5비트인 “00000”은 제2 노말 리프레쉬 로우 어드레스(nra2)일 수 있다.
예를 들면, 도 2 및 도 4의 해머 로우 어드레스 검출 및 발생기(14)는 리프레쉬 카운팅 제어신호(REFC)에 응답하여 저장된 “000010000000000”의 해머 리프레쉬 로우 어드레스(HRA)를 발생할 수 있다. “000010000000000”의 해머 로우 어드레스(HRA) 중 하위 10비트인 “0000000000”은 제1 해머 리프레쉬 로우 어드레스(hra1)이고, 상위 5비트인 “00001”은 제2 해머 리프레쉬 로우 어드레스(hra1)일 수 있다.
도 2 및 도 5의 리프레쉬 선택신호 발생기(16)는 리프레쉬 카운팅 제어신호(REFC)에 응답하여 노말 리프레쉬 선택신호(NRSEL)을 발생하고, 노말 리프레쉬 선택신호(NRSEL)에 응답하여 해머 리프레쉬 선택신호(HRSEL)를 발생할 수 있다. 예를 들면, 리프레쉬 선택신호 발생기(16)는 리프레쉬 카운팅 제어신호(REFC)의 활성화 시간을 시분할하여 노말 리프레쉬 선택신호(NRSEL) 및 해머 리프레쉬 선택신호(HRSEL)을 순차적으로 발생할 수 있다. 노말 리프레쉬 선택신호(NRSEL) 및 해머 리프레쉬 선택신호(HRSEL) 각각의 활성화 시간(tRC)은 1회의 리프레쉬 동작을 수행하는데 소요되는 최소 시간일 수 있다.
도 2의 선택기(18)는 노말 리프레쉬 선택신호(NRSEL)에 응답하여 “000000000000000”의 노말 리프레쉬 로우 어드레스(NRA)를 리프레쉬 로우 어드레스(RRA)로 발생할 수 있다. “000000000000000”의 로우 어드레스(RRA) 중 하위 10비트인 “0000000000”은 제1 리프레쉬 로우 어드레스(rra1)이고, 상위 5비트인 “00000”은 제2 리프레쉬 로우 어드레스(rra2)일 수 있다. 도 6의 제2 로우 어드레스 디코더(20-2)는 “00000”인 제2 리프레쉬 로우 어드레스(rra2) 중 상위 2비트를 제외한 하위 2비트인 “000”의 제2 리프레쉬 로우 어드레스(rra2)를 디코딩하여 블록 선택신호들(B1, B9, B17, B25)을 활성화하고, 제1 로우 어드레스 디코더(20-4)의 제1 블록 로우 디코더들(BRD1, BRD9, BRD17, BRD25)은 블록 선택신호들(B1, B9, B17, B25)에 응답하여 “0000000000”인 제1 리프레쉬 로우 어드레스(rra1)의 상위 7비트를 디코딩하여 메인 워드라인 선택신호들(NWE1) 중 하나를 활성화할 수 있다. 제2 블록 로우 디코더들(BRD12, BRD910, BRD1718, BRD2526)은 블록 선택신호들(B1, B9, B17, B15)에 응답하여 “0000000000”인 제1 리프레쉬 로우 어드레스(rra1)의 하위 3비트를 디코딩하여 워드라인 선택신호들(PX12, PX910, PX1718, PX2526) 중 하나를 활성화할 수 있다. 예를 들면, 메모리 셀 어레이 블록들(BLK1, BLK9, BLK17, BLK25) 각각의 메인 워드라인(NWEL1)과 워드라인 선택신호(PX1)에 의해서 선택되는 워드라인(WL1)에 연결된 메모리 셀들에 대한 노말 리프레쉬 동작이 수행될 수 있다.
도 2의 선택기(18)는 해머 리프레쉬 선택신호(HRSEL)에 응답하여 “000010000000000”의 해머 리프레쉬 로우 어드레스(HRA)를 리프레쉬 로우 어드레스(RRA)로 발생할 수 있다. “000010000000000”의 로우 어드레스(RRA) 중 하위 10비트인 “0000000000”은 제1 리프레쉬 로우 어드레스(rra1)이고, 상위 5비트인 “00001”은 제2 리프레쉬 로우 어드레스(rra2)일 수 있다. 제2 로우 어드레스 디코더(20-2)는 “00001”인 제2 리프레쉬 로우 어드레스(rra2)를 디코딩하여 블록 선택신호(B2)를 활성화하고, 제1 로우 어드레스 디코더(20-4)의 제1 블록 로우 디코더(BRD2)는 블록 선택신호(B2)에 응답하여 “0000000000”인 제1 리프레쉬 로우 어드레스(rra1)의 상위 7비트를 디코딩하여 메인 워드라인 선택신호들(NWE1) 중 하나를 활성화할 수 있다. 제2 블록 로우 디코더(BRD12)는 블록 선택신호(B2)에 응답하여 “0000000000”인 제1 리프레쉬 로우 어드레스(rra1)의 하위 3비트를 디코딩하여 워드라인 선택신호(PX12) 중 하나를 활성화할 수 있다. 예를 들면, 메모리 셀 어레이 블록(BLK2)의 메인 워드라인(NWEL1)과 워드라인 선택신호(PX1)에 의해서 선택되는 워드라인(WL1)에 연결된 메모리 셀들에 대한 해머 리프레쉬 동작이 수행될 수 있다.
따라서, 메모리 셀 어레이 블록들(BLK1, BLK9, BLK17, BLK25)에 대한 노말 리프레쉬 동작과 메모리 셀 어레이 블록(BLK1)과 센스 증폭 블록(SA12)을 공유하는 인접한 메모리 셀 어레이 블록(BLK2)에 대한 해머 리프레쉬 동작을 시분할하여 순차적으로 수행할 수 있다. 즉, 3.9㎲의 리프레쉬 기간(tRFC) 동안 노말 리프레쉬 동작과 해머 리프레쉬 동작이 2회 순차적으로 수행될 수 있다.
도시된 것과 달리, 해머 리프레쉬 로우 어드레스(HRA)가 “000001111111111”인 경우에 노말 리프레쉬 동작이 수행된 메모리 셀 어레이 블록(BLK1)과 동일한 메모리 셀 어레이 블록(BLK1)의 메인 워드라인(NWEL128)과 워드라인 선택신호(PX8)에 의해서 선택되는 워드라인(WL1024)에 연결된 메모리 셀들에 대한 해머 리프레쉬 동작이 수행될 수도 있다. 즉, 리프레쉬 기간(tRFC) 동안 메모리 셀 어레이 블록들(BLK1, BLK9, BLK17, BLK25)에 대한 노말 리프레쉬 동작과 메모리 셀 어레이 블록(BLK1)과 동일한 메모리 셀 어레이 블록(BLK1)에 대한 해머 리프레쉬 동작을 시분할하여 순차적으로 수행할 수도 있다.
도시하지는 않았지만, 리프레쉬 카운팅 제어신호들(REFC) 사이의 기간에 노말 리드/라이트 동작이 수행될 수 있으며, 이 기간 동안, 도 2 및 도 4의 해머 리프레쉬 로우 어드레스 검출 및 발생기(14)는 해머 리프레쉬 로우 어드레스(HRA)를 검출하는 동작을 수행할 수 있다.
다음으로, 도 2 및 도 3의 노말 리프레쉬 로우 어드레스 발생기(12)는 두번째 리프레쉬 카운팅 제어신호(REFC)에 응답하여 카운팅 동작을 수행하여 “000010000000000”의 노말 리프레쉬 로우 어드레스(NRA)를 발생하고, 도 2 및 도 4의 해머 로우 어드레스 검출 및 발생기(14)는 해머 리프레쉬 로우 어드레스(HRA)를 발생하지 않을 수 있다. 메모리 셀 어레이 블록들(BLK2, BLK10, BLK18, BLK26) 각각의 메인 워드라인(NWEL1)과 워드라인 선택신호(PX1)에 의해서 선택되는 워드라인(WL1)에 연결된 메모리 셀들에 대한 노말 리프레쉬 동작이 수행될 수 있다. 해머 리프레쉬 로우 어드레스(HRA)가 발생하지 않으므로, 해머 리프레쉬 동작이 수행되지 않을 수 있다.
세번째 리프레쉬 카운팅 제어신호(REFC)에 응답하여 메모리 셀 어레이 블록들(BLK3, BLK11, BLK19, BLK27) 각각의 메인 워드라인(NWEL1)과 워드라인 선택신호(PX1)에 의해서 선택되는 워드라인(WL1)에 연결된 메모리 셀들에 대한 노말 리프레쉬 동작이 수행되고, 메모리 셀 어레이 블록(BLK9)의 메인 워드라인(NWEL1)과 워드라인 선택신호(PX1)에 의해서 선택되는 워드라인(WL1)에 연결된 메모리 셀들에 대한 해머 리프레쉬 동작이 수행될 수 있다.
마지막으로, 8192번째 리프레쉬 카운팅 제어신호(REFC)에 응답하여 메모리 셀 어레이 블록들(BLK8, BLK16, BLK24, BLK32) 각각의 메인 워드라인(NWEL128)과 워드라인 선택신호(PX8)에 의해서 선택되는 워드라인(WL1024)에 연결된 메모리 셀들에 대한 노말 리프레쉬 동작이 수행되고, 해머 리프레쉬 로우 어드레스(HRA)가 발생되지 않으면, 해머 리프레쉬 동작이 수행되지 않을 수 있다.
상술한 실시예들에서, 해머 리프레쉬 동작은 하나의 메모리 셀 어레이 블록에 대해서 수행되는 것으로 설명하였으나, 해머 리프레쉬 동작의 경우에도, 제2 리프레쉬 로우 어드레스(rra2)의 상위 2비트를 제외하고 디코딩하도록 구성함에 의해서 노말 리프레쉬 동작과 마찬가지로 4개의 메모리 셀 어레이 블록들에 대해서 동시에 수행될 수 있다.
도 8은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도로서, 메모리 시스템(1000)은 제어 장치(200) 및 반도체 메모리 장치(100)를 포함할 수 있다.
도 8을 참조하면, 제어 장치(200)는 중앙 처리 장치(Central Processing Unit: CPU)일 수 있다. 제어 장치(200)는 명령/어드레스(CA)를 전송하고, 데이터(DQ)를 송수신할 수 있다.
반도체 메모리 장치(100)는 데이터(DQ)를 송수신할 수 있다. 반도체 메모리 장치(100)는 도 1 내지 도 7를 참조하여 설명된 것과 같은 반도체 메모리 장치일 수 있다. 다른 예로서, 도 8에 도시된 반도체 메모리 장치(100)는 복수개의 반도체 메모리 장치들이 장착된 메모리 모듈일 수 있다.
본 개시의 실시예들에 따르면, 제어 장치(200)는 해머 리프레쉬 동작과 관련된 명령을 별도로 인가할 필요가 없으며, 반도체 메모리 장치(100)는 하나의 리프레쉬 명령(REF)에 응답하여 노말 리프레쉬 동작과 해머 리프레쉬 동작을 시분할하여 수행할 수 있다.
도 9는 본 개시의 실시예에 따른 제어 장치의 구성을 나타내는 블록도로서, 제어 장치(200)는 프로세서(200-2), 명령/어드레스 발생부(200-4), 및 데이터 입출력부(200-6)를 포함할 수 있다.
도 9에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
프로세서(200-2)는 외부 명령(ECOM)에 따라 프로그램을 실행하여 명령(COM) 및 어드레스(ADD)를 발생하고, 데이터(DATA)를 송수신할 수 있다. 예를 들면, 프로세서(200-2)는 다양한 입력 장치(미도시), 예를 들면, 키보드, 마우스, 터치 센서, 또는 사운드, 지문 또는 모션 인식 센서 등과 통신하여 외부 명령(ECOM)을 수신하고, 외부 명령(ECOM)에 따라 프로그램을 실행하여 명령(COM), 어드레스(ADD), 및 데이터(DATA)를 발생할 수 있고, 데이터(DATA)를 수신하고 처리하여 다양한 출력 장치(미도시), 예를 들면, 디스플레이부 또는 사운드 출력부 등에 출력할 수 있다.
명령/어드레스 발생부(200-4)는 명령(COM) 및 어드레스(ADD)를 수신하여 명령/어드레스(CA)를 발생할 수 있다.
데이터 입출력부(200-6)는 데이터(DATA)를 수신하여 데이터(DQ)를 발생하거나, 데이터(DQ)를 수신하여 데이터(DATA)를 발생할 수 있다.
본 개시에 따른 실시예들에서, “인접한”이라는 용어는 서로 물리적으로 인접한 것을 의미할 수 있다. 즉, 로우 어드레스에 인접한 인접 로우 어드레스는 로우 어드레스에 의해서 선택되는 워드라인에 물리적으로 인접한 워드라인을 선택하는 로우 어드레스를 의미하고, 메모리 셀 어레이 블록에 인접한 인접 메모리 셀 어레이 블록은 메모리 셀 어레이 블록과 물리적으로 인접한 메모리 셀 어레이 블록을 의미하고, 블록 선택신호에 인접한 인접 블록 선택신호는 블록 선택신호에 의해서 선택되는 메모리 셀 어레이 블록에 물리적으로 인접한 메모리 셀 어레이 블록을 선택하는 블록 선택신호를 의미할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 메모리 장치 10: 명령 및 어드레스 발생기
12: 노말 리프레쉬 로우 어드레스 발생기
12-2: 리프레쉬 카운팅 신호 발생기
12-4: 노말 리프레쉬 로우 어드레스 카운터
14: 해머 리프레쉬 로우 어드레스 검출 및 발생기
14-2: 해머 로우 어드레스 검출부
14-4: 해머 리프레쉬 로우 어드레스 발생부
16: 리프레쉬 선택신호 발생기
18: 선택기 20: 로우 디코더
20-2: 제2 로우 어드레스 디코더
20-4: 제1 로우 어드레스 디코더
22: 컬럼 디코더 24: 메모리 셀 어레이
200: 제어 장치 1000: 메모리 시스템

Claims (10)

  1. 복수개의 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이;
    리프레쉬 명령에 응답하여 리프레쉬 카운팅 제어신호를 발생하고, 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 발생기;
    상기 리프레쉬 카운팅 제어신호에 응답하여 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스로 발생하는 해머 리프레쉬 로우 어드레스 발생기;
    상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 선택신호 및 해머 리프레쉬 선택신호를 순차적으로 발생하는 리프레쉬 선택신호 발생기; 및
    상기 노말 리프레쉬 선택신호에 응답하여 상기 노말 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하고, 상기 해머 리프레쉬 선택신호에 응답하여 상기 해머 리프레쉬 로우 어드레스를 상기 리프레쉬 로우 어드레스로 발생하는 선택기를 포함하고,
    상기 리프레쉬 로우 어드레스에 응답하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나의 메모리 셀 어레이 블록에 대한 노말 리프레쉬 동작 및 해머 리프레쉬 동작을 순차적으로 수행하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 복수개의 메모리 셀 어레이 블록들 사이에 복수개의 센스 증폭 블록들을 추가적으로 포함하고,
    상기 복수개의 메모리 셀 어레이 블록들 각각은
    복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 동적 메모리 셀들을 포함하고,
    상기 복수개의 메모리 셀 어레이 블록들 각각에 복수개의 메인 워드라인들이 배치되고,
    상기 복수개의 센스 증폭 블록들 각각에 복수개의 워드라인 선택신호 라인들이 배치되는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 노말 리프레쉬 로우 어드레스 발생기는
    상기 리프레쉬 명령에 응답하여 리프레쉬 유지 시간 간격 동안 리프레쉬 간격을 가지고 활성화되는 상기 리프레쉬 카운팅 제어신호를 발생하는 리프레쉬 카운팅 신호 발생기; 및
    상기 리프레쉬 카운팅 제어신호에 응답하여 카운팅 동작을 수행하여 상기 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 카운터를 포함하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 명령/어드레스를 수신하고, 상기 명령/어드레스를 디코딩하여 액티브 명령과 함께 로우 어드레스를 발생하고, 리드 명령 또는 라이트 명령과 함께 컬럼 어드레스를 발생하고, 상기 리프레쉬 명령을 발생하는 명령 및 어드레스 발생기; 및
    상기 액티브 명령에 응답하여 동일한 로우 어드레스가 특정 횟수 이상 인가되면, 상기 동일한 로우 어드레스를 해머 어그레시브 로우 어드레스로 검출하거나, 상기 액티브 명령에 응답하여 인가되는 로우 어드레스를 랜덤하게 상기 해머 어그레시브 로우 어드레스로 검출하는 해머 로우 어드레스 검출부를 추가적으로 포함하고,
    상기 리프레쉬 선택신호 발생기는
    상기 리프레쉬 카운팅 제어신호에 응답하여 상기 노말 리프레쉬 선택신호를 발생하는 제1 리프레쉬 선택신호 발생기;
    상기 제1 리프레쉬 선택신호에 응답하여 펄스 신호를 발생하는 펄스 발생기; 및
    상기 펄스 신호에 응답하여 상기 해머 리프레쉬 선택신호를 발생하는 제2 리프레쉬 선택신호 발생기를 포함하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 로우 디코더는
    상기 노말 리프레쉬 선택신호 또는 상기 해머 리프레쉬 선택신호에 응답하여 상기 리프레쉬 로우 어드레스를 디코딩하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나를 선택하기 위한 복수개의 블록 선택신호들을 발생하는 제2 로우 어드레스 디코더;
    상기 복수개의 블록 선택신호들 중 해당 블록 선택신호에 응답하여 상기 리프레쉬 로우 어드레스에 포함된 제1 리프레쉬 로우 어드레스의 일부 비트를 디코딩하여 상기 복수개의 메인 워드라인들을 선택하는 상기 복수개의 메인 워드라인 선택신호들을 발생하는 복수개의 제1 블록 로우 디코더들; 및
    상기 복수개의 블록 선택신호들 중 적어도 하나의 인접한 블록 선택신호에 응답하여 상기 제1 로우 어드레스 신호의 나머지 비트를 디코딩하여 상기 복수개의 워드라인 선택신호 라인들을 선택하는 상기 복수개의 워드라인 선택신호들을 발생하는 복수개의 제2 블록 로우 디코더들을 포함하는 반도체 메모리 장치.
  6. 프로그램을 실행하여 내부 명령, 내부 어드레스 및 내부 데이터를 발생하는 프로세서, 상기 내부 명령 및 상기 내부 어드레스를 수신하여 명령/어드레스를 발생하는 명령/어드레스 발생부, 및 상기 내부 데이터를 수신하여 데이터를 발생하고, 상기 데이터를 수신하여 상기 내부 데이터를 발생하는 데이터 입출력부를 포함하는 제어 장치; 및
    상기 명령/어드레스를 수신하고, 상기 데이터를 입력하거나 출력하는 반도체 메모리 장치를 포함하는 메모리 시스템을 포함하고,
    상기 반도체 메모리 장치는
    복수개의 메모리 셀 어레이 블록들을 포함하는 메모리 셀 어레이;
    리프레쉬 명령에 응답하여 리프레쉬 카운팅 제어신호를 발생하고, 상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 발생기;
    상기 리프레쉬 카운팅 제어신호에 응답하여 해머 로우 어드레스를 해머 리프레쉬 로우 어드레스로 발생하는 해머 리프레쉬 로우 어드레스 발생부;
    상기 리프레쉬 카운팅 제어신호에 응답하여 노말 리프레쉬 선택신호 및 해머 리프레쉬 선택신호를 순차적으로 발생하는 리프레쉬 선택신호 발생기; 및
    상기 노말 리프레쉬 선택신호에 응답하여 상기 노말 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스로 발생하고, 상기 해머 리프레쉬 선택신호에 응답하여 상기 해머 리프레쉬 로우 어드레스를 상기 리프레쉬 로우 어드레스로 발생하는 선택기를 포함하고,
    상기 리프레쉬 로우 어드레스에 응답하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나의 메모리 셀 어레이 블록에 대한 노말 리프레쉬 동작 및 해머 리프레쉬 동작을 순차적으로 수행하는 메모리 시스템.
  7. 제6 항에 있어서, 상기 반도체 메모리 장치는
    상기 복수개의 메모리 셀 어레이 블록들 사이에 복수개의 센스 증폭 블록들을 추가적으로 포함하고,
    상기 복수개의 메모리 셀 어레이 블록들 각각은
    복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 동적 메모리 셀들을 포함하고,
    상기 복수개의 메모리 셀 어레이 블록들 각각에 복수개의 메인 워드라인들이 배치되고,
    상기 복수개의 센스 증폭 블록들 각각에 복수개의 워드라인 선택신호 라인들이 배치되는 메모리 시스템.
  8. 제7 항에 있어서, 상기 노말 리프레쉬 로우 어드레스 발생기는
    상기 리프레쉬 명령에 응답하여 리프레쉬 유지 시간 간격 동안 리프레쉬 간격을 가지고 활성화되는 상기 리프레쉬 카운팅 제어신호를 발생하는 리프레쉬 카운팅 신호 발생기; 및
    상기 리프레쉬 카운팅 제어신호에 응답하여 카운팅 동작을 수행하여 상기 노말 리프레쉬 로우 어드레스를 발생하는 노말 리프레쉬 로우 어드레스 카운터를 포함하는 메모리 시스템.
  9. 제8 항에 있어서, 상기 반도체 메모리 장치는
    상기 명령/어드레스를 수신하고, 상기 명령/어드레스를 디코딩하여 액티브 명령과 함께 로우 어드레스를 발생하고, 리드 명령 또는 라이트 명령과 함께 컬럼 어드레스를 발생하고, 상기 리프레쉬 명령을 발생하는 명령 및 어드레스 발생기; 및
    상기 액티브 명령에 응답하여 동일한 로우 어드레스가 특정 횟수 이상 인가되면, 상기 동일한 로우 어드레스를 해머 어그레시브 로우 어드레스로 검출하거나, 상기 액티브 명령에 응답하여 인가되는 로우 어드레스를 랜덤하게 상기 해머 어그레시브 로우 어드레스로 검출하고, 상기 해머 어그레시브 로우 어드레스에 인접한 적어도 하나의 해머 빅팀 로우 어드레스를 상기 해머 로우 어드레스로 저장하는 해머 로우 어드레스 검출부를 추가적으로 포함하고,
    상기 리프레쉬 선택신호 발생기는
    상기 리프레쉬 카운팅 제어신호에 응답하여 상기 노말 리프레쉬 선택신호를 발생하는 제1 리프레쉬 선택신호 발생기;
    상기 제1 리프레쉬 선택신호에 응답하여 펄스 신호를 발생하는 펄스 발생기; 및
    상기 펄스 신호에 응답하여 상기 해머 리프레쉬 선택신호를 발생하는 제2 리프레쉬 선택신호 발생기를 포함하는 메모리 시스템.
  10. 제8 항에 있어서, 상기 로우 디코더는
    상기 노말 리프레쉬 선택신호 또는 상기 해머 리프레쉬 선택신호에 응답하여 상기 리프레쉬 로우 어드레스를 디코딩하여 상기 복수개의 메모리 셀 어레이 블록들 중 적어도 하나를 선택하기 위한 복수개의 블록 선택신호들을 발생하는 제2 로우 어드레스 디코더;
    상기 복수개의 블록 선택신호들 중 해당 블록 선택신호에 응답하여 상기 리프레쉬 로우 어드레스에 포함된 제1 리프레쉬 로우 어드레스의 일부 비트를 디코딩하여 상기 복수개의 메인 워드라인들을 선택하는 상기 복수개의 메인 워드라인 선택신호들을 발생하는 복수개의 제1 블록 로우 디코더들; 및
    상기 복수개의 블록 선택신호들 중 적어도 하나의 인접한 블록 선택신호에 응답하여 상기 제1 로우 어드레스 신호의 나머지 비트를 디코딩하여 상기 복수개의 워드라인 선택신호 라인들을 선택하는 상기 복수개의 워드라인 선택신호들을 발생하는 복수개의 제2 블록 로우 디코더들을 포함하는 메모리 시스템.
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