CN110400586B - 半导体存储器器件和具有半导体存储器器件的存储器系统 - Google Patents

半导体存储器器件和具有半导体存储器器件的存储器系统 Download PDF

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Abstract

提供了一种半导体存储器器件和具有该半导体存储器器件的存储器系统。该半导体存储器器件包括：存储器单元阵列，包括多个存储器单元阵列块；以及刷新控制器，被配置为控制存储器单元阵列块来执行正常刷新操作和锤击刷新操作。刷新控制器控制除第一存储器单元阵列块和与第一存储器单元阵列块相邻的一个或多个第二存储器单元阵列块之外的一个或多个第三存储器单元阵列块来在对存储器单元阵列块当中的第一存储器单元阵列块执行正常刷新操作的同时执行锤击刷新操作。

Description

半导体存储器器件和具有半导体存储器器件的存储器系统
相关申请的交叉引用
该美国非临时专利申请根据35U.S.C§119要求于2018年4月25日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0047741的优先权，其公开通过引用整体并入本文。
技术领域
与本公开一致的设备和系统涉及半导体存储器器件和具有该半导体存储器器件的存储器系统。
背景技术
半导体存储器器件通常分类为易失性半导体存储器器件和非易失性半导体存储器器件。易失性半导体存储器器件(例如，动态随机存取存储器(Dynamic Random AccessMemory，DRAM)器件等)可以在供电期间维持存储的数据并且在不供电时丢失存储的数据，但是非易失性半导体存储器器件可以在即使不供电时也维持存储的数据。
DRAM可以在每个刷新周期对多个动态存储器单元执行正常刷新操作，以便即使在供电期间也维持存储在多个动态存储器单元中的数据。此外，可以执行锤击(hammer)刷新操作。
发明内容
一方面提供了一种能够在执行正常刷新操作的同时执行锤击刷新操作的半导体存储器器件，以及具有该半导体存储器器件的存储器系统。
根据示例实施例的一方面，提供了一种半导体存储器器件，包括：存储器单元阵列，包括多个存储器单元阵列块；以及刷新控制器，被配置为控制多个存储器单元阵列块来执行正常刷新操作和锤击刷新操作，其中刷新控制器控制除第一存储器单元阵列块和与第一存储器单元阵列块相邻的至少一个第二存储器单元阵列块之外的至少一个第三存储器单元阵列块来在对多个存储器单元阵列块当中的第一存储器单元阵列块执行正常刷新操作的同时执行锤击刷新操作。
根据示例实施例的另一方面，提供了一种半导体存储器器件，包括：存储器单元阵列，包括多个存储器单元阵列块，该多个存储器单元阵列块中的每个包括连接在多个字线和多个位线之间并且其中布置了多个主字线的多个动态存储器单元和布置在多个存储器单元阵列块之间并且其中布置了多个字线选择信号线的多个感测放大块；刷新行地址发生器，被配置为响应于刷新命令生成第一刷新行地址和第二刷新行地址；行地址发生器，被配置为响应于激活命令选择行地址，并且响应于刷新命令选择第一刷新行地址和第二刷新行地址，以生成行地址信号；锤击行地址发生器，被配置为当第二锤击行地址与第二刷新行地址和与第二个刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较并且不匹配时，生成第一锤击行地址和第二锤击行地址作为锤击行地址信号；以及行解码器，被配置为解码行地址信号和锤击行地址信号，以生成用于选择多个存储器单元阵列块中的每一个的多个主字线的多个主字线选择信号和用于选择多个感测放大块中的每一个的多个字线选择信号线的多个字线选择信号，其中，在对第一阈值数量的第一存储器单元阵列块执行正常刷新操作的同时，对除多个存储器单元阵列块当中的第一阈值数量的第一存储器单元阵列块和与第一阈值数量的第一存储器单元阵列块相邻的第二阈值数量的第二存储器单元阵列块之外的至少一个第三存储器单元阵列块执行锤击刷新操作。
根据示例实施例的另一方面，提供了一种存储器系统，包括：控制单元，被配置为发送命令和地址，以及输入和输出数据；以及半导体存储器器件，被配置为接收命令和地址，以及输入和输出数据，其中，半导体存储器器件包括：存储器单元阵列，该存储器单元阵列包括多个存储器单元阵列块；以及刷新控制器，被配置为控制多个存储器单元阵列块来执行正常刷新操作和锤击刷新操作，其中，刷新控制器控制除第一存储器单元阵列块和与第一存储器单元阵列块相邻的第二存储器单元阵列块之外的至少一个第三存储器单元阵列块来在对多个存储器单元阵列块当中的第一存储器单元阵列块执行正常刷新操作的同时执行锤击刷新操作。
附图说明
通过参考附图详细描述本发明的示例实施例，以上和/或其他方面对于本领域普通技术人员将变得更加显而易见，其中：
图1是示出根据本发明构思的示例实施例的半导体存储器器件的配置的框图。
图2是示出根据本发明构思的示例实施例的存储器单元阵列的示意图；
图3是示出根据本发明构思的示例实施例的刷新行地址发生器的配置的框图；
图4是示出根据本发明构思的示例实施例的锤击行地址检测和储存器的配置的框图；
图5是示出根据本发明构思的示例实施例的锤击行地址发生器的配置的框图；
图6是示出根据本发明构思的示例实施例的行解码器的配置的框图；
图7的(a)-(d)和图8的(a)-(d)是用于描述根据本发明构思的示例实施例的能够在对存储器单元阵列的存储器单元阵列块中的每一个执行正常刷新操作时执行锤击刷新操作的存储器单元阵列块的示图；
图9是用于描述根据本发明构思的示例实施例的半导体存储器器件的操作的操作时序图；以及
图10是示出根据本发明构思的示例实施例的存储器系统的框图。
具体实施方式
DRAM可以在多个动态存储器单元中存储数据，并且多个动态存储器单元中的每一个可以包括一个晶体管和一个电容器。DRAM应当在每个刷新周期对多个动态存储器单元执行正常刷新操作，以便即使在供电期间也维持存储在多个动态存储器单元中的数据。此外，由于存储在与频繁被访问的动态存储器单元相邻的动态存储器单元中的数据可能比存储在与正常被访问的动态存储器单元相邻的动态存储器单元中的数据更快地丢失，所以DRAM可以附加地对与频繁被访问的动态存储器单元相邻的动态存储器单元执行锤击刷新操作。
在下文中，将参考附图描述根据本发明构思的示例实施例的半导体存储器器件和具有该半导体存储器器件的存储器系统。在本说明书中，短语“A和B中的至少一个”包括“仅A”、“仅B”以及“A和B两者”。
图1是示出根据本发明构思的示例实施例的半导体存储器器件的配置的框图。半导体存储器器件100可以包括命令解码器和地址发生器10、刷新行地址发生器12、行地址发生器14、锤击行地址检测和储存器16、锤击行地址发生器18、行解码器20和存储器单元阵列22。
下面将描述图1中所示的块中的每一个。
命令解码器和地址发生器10可以解码被包括在命令和地址CA中的命令信号以生成激活命令ACT、读取命令RD、写入命令WR、和刷新命令REF，并且接收被包括在命令和地址CA中的地址信号以生成行地址RADD和列地址CADD。行地址RADD可以与激活命令ACT一起生成，并且列地址CADD可以与读取命令RD或写入命令WR一起生成。刷新命令REF可以是自刷新命令或自动刷新命令。当刷新命令REF是自刷新命令时，可以内部地生成刷新命令REF，以及当刷新命令REF是自动刷新命令时，可以从外部控制器(未示出)应用刷新命令REF。
刷新行地址发生器12可以响应于刷新命令REF生成第一刷新行地址rra1和第二刷新行地址rra2。第一刷新行地址rra1可以用于选择存储器单元阵列22的存储器单元阵列块的多个字线，并且第二刷新行地址rra2可以用于选择存储器单元阵列22的多个存储器单元阵列块。
行地址发生器14从命令解码器和地址发生器10接收行地址RADD、激活命令ACT和刷新命令REF，并且可以响应于激活命令ACT选择行地址RADD，并且响应于刷新命令REF选择第一刷新行地址rra1和第二刷新行地址rra2以生成行地址信号ra。
锤击行地址检测和储存器16可以响应于激活命令ACT接收行地址RADD，检测锤击激进(aggressive)行地址，并且存储与锤击激进行地址相邻的至少一个锤击牺牲(hammervictim)行地址存储作为锤击行地址。锤击行地址检测和储存器16可以响应于刷新命令REF输出第一锤击行地址HRA1和第二锤击行地址HRA2。第一锤击行地址HRA1可以用于选择存储器单元阵列22的存储器单元阵列块的多个字线，并且第二锤击行地址HRA2可以用于选择存储器单元阵列22的多个存储器单元阵列块。当响应于激活命令ACT接收到相同行地址RADD阈值次数或更多次数时，锤击行地址检测和储存器16可以检测相同行地址RADD作为锤击激进行地址。阈值次数可以是预定的。换句话说，锤击行地址检测和储存器16可以基于接收相同行地址的频率来检测锤击激进行地址。锤击行地址检测和储存器16可以以各种方式检测锤击行地址。
当第二刷新行地址rra2和相邻的第二刷新行地址中的每一个与第二锤击行地址HRA2进行比较并且不匹配时，响应于刷新命令REF，锤击行地址发生器18可以生成第一锤击行地址HRA1和第二锤击行地址HRA2作为锤击行地址信号hra，其中该相邻的第二刷新行地址与第二刷新行地址rra2相邻并用于选择与由第二刷新行地址rra2选择的存储器单元阵列块相邻的至少一个存储器单元阵列块。
行解码器20可以接收激活命令ACT、刷新命令REF、行地址信号ra和锤击行地址信号hra，并且可以响应于激活命令ACT解码行地址信号ra以生成字线信号w1，并且响应于刷新命令REF解码行地址信号ra和锤击行地址信号hra中的至少一个以生成字线信号w1。行解码器20可以响应于刷新命令REF选择与行地址信号ra相对应的存储器单元阵列块的多个字线当中的一个，并选择与锤击行地址信号hra相对应的存储器单元阵列块的多个字线当中的一个。
存储器单元阵列22可以包括多个存储器单元阵列块，该多个存储器单元阵列块包括连接在响应于字线信号w1而选择的多个字线和多个位线之间的多个动态存储器单元。当选择与行地址信号ra相对应的至少一个存储器单元阵列块的字线时，存储器单元阵列22可以执行将连接到所选择的字线的多个动态存储器单元的数据读取到位线的正常刷新操作，放大数据，并重写放大后的数据。此外，当选择与锤击行地址信号hra相对应的至少一个存储器单元阵列块的字线时，存储器单元阵列22可以执行将连接到所选择的字线的多个动态存储器单元的数据读取到位线的锤击刷新操作，放大数据，并重写放大后的数据。
在图1中，刷新行地址发生器12、行地址发生器14、锤击行地址检测和储存器16和锤击行地址发生器18可以配置刷新控制器11。刷新控制器11可以控制存储器单元阵列22来在对至少一个第一存储器单元阵列块执行正常刷新操作的同时对除多个存储器单元阵列块当中的至少一个第一存储器单元阵列块和与至少一个第一存储器单元阵列块相邻的至少一个第二存储器单元阵列块之外的至少一个第三存储器单元阵列块执行锤击刷新操作。
图2是示出根据本发明构思的示例实施例的存储器单元阵列22的示意图。
下面将参考图2描述存储器单元阵列22。
存储器单元阵列22可以包括32个存储器单元阵列块BLK1至BLK32和30个感测放大块SA12至SA3132。32个存储器单元阵列块BLK1至BLK32中的每一个可以包括多个子存储器单元阵列块SMCA和多个子字线驱动器SWD，并且30个感测放大块SA12至SA3132中的每一个可以包括多个子感测放大块SA。128个主字线NWEL1至NWEL128和1024个字线WL1至WL1024可以布置在32个存储器单元阵列块BLK1至BLK32中的每一个中。32个存储器单元阵列块BLK1至BLK32中的每一个可以包括连接在1024个字线WL1至WL1024和多个位线之间的多个动态存储器单元。30个感测放大块SA12至SA3132中的每一个可以设置在相邻的存储器单元阵列块之间。八个字线选择信号线PXL1至PXL8可以布置在30个感测放大块SA12至SA3132中的每一个中。
布置在子存储器单元阵列块SMCA中的每一个的左侧的子字线驱动器SWD可以在当主字线NWEL1至NWEL128当中的一个和字线选择信号线PXL1至PXL8中的一个被选择时选择字线WL1至WL1024中的一个。例如，当存储器单元阵列块BLK1至BLK32中的每一个的主字线NWEL1被选择并且感测放大块SA12至SA3132中的每一个的字线选择信号线PXL8被选择时，用于存储器单元阵列块BLK1至BLK32中的每一个的子字线驱动器SWD可以选择存储器单元阵列块BLK1至BLK32中的每一个的子存储器单元阵列块SMCA的字线WL1。当存储器单元阵列块BLK1至BLK32中的每一个的主字线NWEL128被选择并且感测放大块SA12至SA3132中的每一个的字线选择信号线PXL8被选择时，用于存储器单元阵列块BLK1至BLK32中的每一个的子字线驱动器SWD可以选择存储器单元阵列块BLK1至BLK32中的每一个的子存储器单元阵列块SMCA的字线WL1024。也就是说，当主字线NWEL1至NWEL128中的一个和字线选择信号线PXL1至PXL8中的一个被选择时，可以选择存储器单元阵列块BLK1至BLK32中的每一个的子存储器单元阵列块SMCA的字线WL1至WL1024。
30个感测放大块SA12至SA3132中的每一个可以由相邻的存储器单元阵列块共享。30个感测放大块SA12至SA3132中的每一个可以放大从连接到相邻的一个存储器单元阵列块的所选择的一个字线的多个动态存储器单元读取到位线的数据，并且在执行正常刷新操作或锤击刷新操作时重写放大后的数据。30个感测放大块SA12至SA3132中的每一个可以由两个相邻的存储器单元阵列块共享，并且可以不同时用于两个相邻的存储器单元阵列块的正常刷新操作和锤击刷新操作。
图3是示出根据本发明构思的示例实施例的刷新行地址发生器12的配置的框图。刷新行地址发生器12可以包括第一刷新计数信号发生器12-2、第一刷新行地址计数器12-4、第二刷新计数信号发生器12-6和第二刷新行地址计数器12-8。
下面将描述图3中所示的块中的每一个。
第一刷新计数信号发生器12-2可以响应于刷新命令REF生成第一刷新计数信号IRFC。可以在每个刷新周期生成刷新命令REF。刷新周期可以小于刷新保持时间，在该刷新保持时间内动态存储器单元可以在不执行正常刷新操作的情况下维持数据。第一刷新计数信号IRFC可以是在刷新间隔时间tREFi内的刷新时间tRFC期间激活的信号。(见图9)
第一刷新行地址计数器12-4可以响应于第一刷新计数信号IRFC执行计数操作，并生成第一刷新行地址rra1。例如，第一行地址计数器12-4可以执行增加1的向上计数操作，并生成在“0000000000”至“1111111111”的范围内的10位第一刷新行地址rra1。
第二刷新计数信号发生器12-6可以响应于第一刷新计数信号IRFC生成第二刷新计数信号IRC。例如，第二刷新计数信号发生器12-6可以生成在刷新时间tRFC期间被阈值次数激活的第二刷新计数信号IRC。阈值次数可以是预定的。
第二刷新行地址计数器12-8可以响应于第二刷新计数信号IRC执行计数操作，并生成第二刷新行地址rra2。例如，第二刷新行地址计数器12-8可以执行增加1的向上计数操作，并生成在“00000”至“11111”的范围内的5位第二刷新行地址rra2。
图4是示出根据本发明构思的示例实施例的锤击行地址检测和储存器16的配置的框图。锤击行地址检测和储存器16可以包括锤击行地址检测器16-2和锤击行地址储存器16-4。
下面将描述图4中所示的块中的每一个。
当响应于激活命令ACT应用相同的行地址RADD阈值次数或更多次数时，锤击行地址检测器16-2可以将相同的行地址RADD确定为锤击激进行地址，并检测与锤击激进行地址相邻的至少一个行地址作为锤击牺牲行地址DHRA。阈值次数可以是预定的。
锤击行地址储存器16-4可以响应于激活命令ACT存储锤击牺牲行地址DHRA，并且响应于刷新命令REF和第二刷新计数信号IRC输出锤击牺牲行地址DHRA作为第一锤击行地址HRA1和第二锤击行地址HRA2。
图5是示出根据本发明构思的示例实施例的锤击行地址发生器18的配置的框图。锤击行地址发生器18可以包括第二行地址比较器18-2和锤击行地址输出电路18-4。
下面将描述图5中所示的块中的每一个。
第二行地址比较器18-2可以响应于第二刷新计数信号IRC输入第二刷新行地址rra2和第二锤击行地址HRA2，执行将第二锤击行地址HRA2与第二刷新行地址rra2和与第二刷新行地址rra2相邻的至少一个相邻的第二刷新行地址中的每一个进行比较的比较操作，并生成比较结果信号cr。第二行地址比较器18-2可以通过排除第二刷新行地址rra2的一些位和第二锤击行地址HRA2的一些位来执行比较操作。当第二刷新行地址rra2和第二锤击行地址HRA2不匹配并且与第二刷新行地址rra2相邻的至少一个相邻的第二刷新行地址和第二锤击行地址HRA2不匹配时，第二行地址比较器18-2可以激活比较结果信号cr以指示不匹配。
当比较结果信号cr指示不匹配时，锤击行地址输出电路18-4可以响应于第二刷新计数信号IRC输出第一锤击行地址HRA1和第二锤击行地址HRA2作为第一锤击行地址信号hra1和第二锤击行地址信号hra2。例如，当比较结果信号cr被激活时，锤击行地址输出电路18-4可以输出第一锤击行地址信号hra1和第二锤击行地址信号hra2，并且当比较结果信号cr被去激活时，锤击行地址输出电路18-4可以不输出第一锤击行地址信号hra1和第二锤击行地址信号hra2。
图6是示出根据本发明构思的示例实施例的行解码器20的配置的框图。行解码器20可以包括第二行地址解码器20-2、第二锤击行地址解码器20-4和第一行地址解码器20-6。第一行地址解码器20-6可以包括第一块行解码器BRD1至BRD32和第二块行解码器BRD12至BRD3132。
图6中所示的行解码器20示出了存储器单元阵列22包括总共32个存储器单元阵列块、4个存储器单元阵列块被同时选择、并且对连接到4个存储器单元阵列块中的每一个的一个字线的多个动态存储器单元同时执行正常刷新操作的示例。
下面将描述图6中所示的块中的每一个。
第二行地址解码器20-2可以响应于激活命令ACT或刷新命令REF解码5位第二行地址信号ra2，并生成块选择信号B1至B32。第二行地址解码器20-2可以响应于激活命令ACT激活块选择信号B1至B32中的一个，或者响应于刷新命令REF同时激活4个块选择信号B1、B9、B17和B25；B2、B10、B18和B26；B3、B11、B19和B27；B4、B12、B20和B28；B5、B13、B21和B29；B6、B14、B22和B30；B7、B15、B23和B31；或B8、B16、B24和B32。例如，第二行地址解码器20-2可以响应于刷新命令REF解码除5位第二行地址信号ra2的高2位之外的低3位，并同时激活4个块选择信号。
第二锤击行地址解码器20-4可以解码5位第二锤击行地址信号hra2，并生成锤击块选择信号HB1至HB32。第二锤击行地址解码器20-4可以响应于刷新命令REF激活锤击块选择信号HB1至HB32当中的一个。
第一块行解码器BRD1至BRD32中的每一个可以响应于对应的块选择信号B1、B2、......、或B32来解码第一行地址信号ra1的x位或响应于对应的锤击块选择信号HB1、HB2、......、或HB32来解码第一锤击行地址信号hra1的x位，并生成对应的主字线选择信号NWE1、NWE2、......、或NWE32。例如，第一块行解码器BRD1至BRD32中的每一个可以解码10位第一行地址信号ra1的高7位或10位第一锤击行地址信号hra1的高7位，并生成对应的主字线选择信号NWE1、NWE2、......、或NWE32。主字线选择信号NWE1至NWE32中的每一个的信号数量可以是128。
第二块行解码器BRD12至BRD3132中的每一个可以响应于对应的块选择信号B1、B2、......、或B32来解码第一行地址信号ra1的y位或响应于对应的锤击块选择信号HB1、HB2、......、或HB32来解码第一锤击行地址信号hra1的y位，并生成对应的字线选择信号PX12、PX23、......、或PX3132。例如，第二块行解码器BRD12至BRD3132中的每一个可以解码10位第一行地址信号ra1的低3位或10位第一锤击行地址信号hra1的低3位，并生成对应的字线选择信号PX12、PX23、......、或PX3132。字线选择信号PX12至PX3132中的每一个的信号数量可以是8。
可以通过组合128个对应的主字线选择信号NWE1、NWE2、......、或NWE32和8个对应的字线选择信号PX12、PX23、......、或PX3132来选择图2中所示的存储器单元阵列块BLK1至BLK32中的每一个的字线WL1至WL1024。
图7和图8是用于描述根据本发明概念的示例实施例的能够在对存储器单元阵列22的存储器单元阵列块BLK1至BLK32中的每一个执行正常刷新操作时执行锤击刷新操作的存储器单元阵列块的视图。
在图7和8中，在左方向上斜切的块表示对其执行正常刷新操作的存储器单元阵列块，在右方向上斜切的块表示可以不对其执行锤击刷新操作的存储器单元阵列块，并且未斜切的块表示可以对其执行锤击刷新操作的存储器单元阵列块。示出了以下示例，其中4个块选择信号B1、B9、B17和B25；B2、B10、B18和B26；B3、B11、B19和B27；B4、B12、B20和B28；B5、B13、B21和B29；B6、B14、B22和B30；B7、B15、B23和B31；或B8、B16、B24和B32被同时激活，并且然后对连接到四个存储器单元阵列块BLK1、BLK9、BLK17和BLK25；BLK2、BLK10、BLK18和BLK26；BLK3、BLK11、BLK19和BLK27；BLK4、BLK12、BLK20和BLK28；BLK5、BLK13、BLK21和BLK29；BLK6、BLK14、BLK22和BLK20；BLK7、BLK15、BLK23和BLK31；或BLK8、BLK16、BLK24和BLK32中的每一个的一个字线的多个动态存储器单元执行正常刷新操作。
参考图7的(a)，当4个块选择信号B1、B9、B17和B25被同时激活并且对连接到四个存储器单元阵列块BLK1、BLK9、BLK17和BLK25中的每一个的一个字线的多个动态存储器单元执行正常刷新操作时，可以在存在与除4个存储器单元阵列块BLK1、BLK9、BLK17和BLK25以及与4个存储器单元阵列块BLK1、BLK9、BLK17和BLK25相邻的存储器单元阵列块BLK2、BLK8、BLK10、BLK16、BLK18、BLK24和BLK26以外的存储器单元阵列块BLK3至BLK7、BLK11至BLK15、BLK19至BLK23、和BLK27至BLK32中的至少一个中的锤击行地址信号hra相对应的多个动态存储器单元时执行锤击刷新操作。例如，当锤击块选择信号HB5被激活时，可以对连接到与存储器单元阵列块BLK5的锤击行地址信号hra相对应的字线的多个动态存储器单元执行锤击刷新操作。可以同时执行正常刷新操作和锤击刷新操作。另一方面，当存在与4个存储器单元阵列块BLK1、BLK9、BLK17和BLK25以及与4个存储器单元阵列块BLK1、BLK9、BLK17和BLK25相邻的存储器单元阵列块BLK2、BLK8、BLK10、BLK16、BLK18、BLK24和BLK26中的至少一个(例如，存储器单元阵列块BLK8)中的锤击行地址信号hra相对应的多个动态存储器单元时，可以不执行锤击刷新操作。
参考图7的(b)，当4个块选择信号B2、B10、B18和B26被同时激活并且对连接到4个存储器单元阵列块BLK2、BLK10、BLK18和BLK26中的每一个的一个字线的多个动态存储器单元执行正常刷新操作时，可以在存在与除4个存储器单元阵列块BLK2、BLK10、BLK18和BLK26以及与4个存储器单元阵列块BLK2、BLK10、BLK18和BLK26相邻的存储器单元阵列块BLK1、BLK3、BLK9、BLK11、BLK17、BLK19、BLK25和BLK27之外的存储器单元阵列块BLK4至BLK8、BLK12至BLK16、BLK20至BLK24、和BLK28至BLK32中的至少一个中的锤击行地址信号hra相对应的多个动态存储器单元时执行锤击刷新操作。例如，当锤击块选择信号HB13被激活时，可以对连接到与存储器单元阵列块BLK13的锤击行地址信号hra相对应的字线的多个动态存储器单元执行锤击刷新操作。此外，可以对连接到与存储器单元阵列块BLK8的锤击行地址信号hra相对应的字线的多个动态存储器单元执行锤击刷新操作，其中在对图7的(a)的描述中在存储器单元阵列块BLK8中可以不执行锤击刷新操作。
参考图7的(c)，当4个块选择信号B3、B11、B19和B27被同时激活并且对连接到4个存储器单元阵列块BLK3、BLK11、BLK19和BLK27中的每一个的一个字线的多个动态存储器单元执行正常刷新操作时，可以在存在与除4个存储器单元阵列块BLK3、BLK11、BLK19和BLK27以及与4个存储器单元阵列块BLK3、BLK11、BLK19和BLK27相邻的存储器单元阵列块BLK2、BLK4、BLK10、BLK12、BLK18、BLK20、BLK26和BLK28以外的存储器单元阵列块BLK5至BLK9、BLK13至BLK17、BLK21至BLK25、和BLK29至BLK32中的至少一个中的锤击行地址信号hra相对应的多个动态存储器单元时执行锤击刷新操作。例如，当锤击块选择信号HB22被激活时，可以对连接到与存储器单元阵列块BLK22的锤击行地址信号hra相对应的字线的多个动态存储器单元执行锤击刷新操作。可以同时执行正常刷新操作和锤击刷新操作。
由于对参考图7的(a)至(c)的描述容易理解图7的(d)和图8的(a)至(d)，将省略其描述。
参考图7和图8，可以在对4个存储器单元阵列块执行正常刷新操作的同时对除其中执行正常刷新操作的4个存储器单元阵列块和与其中执行正常刷新操作的4个存储器单元阵列块相邻的存储器单元阵列块执行锤击刷新操作。
在图2、图7和图8，存储器单元阵列块BLK1至BLK32的位置可以与附图不同。例如，存储器单元阵列块BLK8、BLK1、BLK5、BLK3、BLK7、BLK2、BLK6、BLK4、BLK16、BLK9、BLK13、BLK11、BLK15、BLK10、BLK14、BLK12、BLK24、BLK17、BLK21、BLK19、BLK23、BLK18、BLK22、BLK20、BLK32、BLK25、BLK29、BLK27、BLK31、BLK26、BLK30和BLK28可以布置在存储器单元阵列块BLK1至BLK32的位置中。
图9是用于描述根据本发明构思的示例实施例的半导体存储器器件100的操作的操作时序图。
参考图1至图9，第一刷新计数信号发生器12-2可以响应于刷新命令REF生成第一刷新计数信号IRFC。例如，第一刷新计数信号发生器12-2可以生成第一刷新计数信号IRFC，其在刷新周期期间被激活2048次。例如，可以在每个刷新间隔时间tREFi中的刷新时间tRFC期间激活第一刷新计数信号IRFC。例如，当每32ms生成刷新命令REF时，刷新间隔时间tREFi可以是15.6μs。
第二刷新计数信号发生器12-6可以生成第二刷新计数信号IRC，其在作为第一刷新计数信号IRFC的激活周期的刷新时间tRFC期间被激活4次。第二刷新计数信号发生器12-6可以生成第二刷新计数信号IRC，其在刷新周期期间被激活8192次。每当第二刷新计数信号IRC被激活时，可以对连接到4个字线的多个动态存储器单元执行正常刷新操作。因此，当第二刷新计数信号IRC被激活8192次时，可以对32个存储器单元阵列块BLK1至BLK32的32768个字线执行正常刷新操作。
第一刷新行地址计数器12-4可以响应于第一刷新计数信号IRFC的奇数编号的上升沿执行计数操作，并生成10位第一刷新行地址rra1。例如，第一刷新行地址计数器12-4可以生成从“0000000000”增加1到“1111111111”的第一刷新行地址rra1。
第二刷新行地址计数器12-8可以响应于第二刷新计数信号IRC的上升沿执行计数操作，并生成5位第二刷新行地址rra2。例如，第二刷新行地址计数器12-8可以生成从“00000”增加1到“00111”的第二刷新行地址rra2。
首先，下面将描述其中作为“0000000000”的第一刷新行地址rra1从第一刷新行地址计数器12-4生成，作为“00000”的第二刷新行地址rra2从第二刷新行地址计数器12-8生成，并且作为“001000000000010”和“001110000000000”的第一锤击行地址HRA1和第二锤击行地址HRA2被存储在锤击行地址储存器16-4中的示例的操作。
由于响应于第二刷新计数信号IRC，作为第二刷新行地址rra2(“00000”)的低3位的“000”和作为与第二刷新行地址rra2相邻的相邻的第二刷新行地址的低3位的“111”和“001”中的每一个与作为第二锤击行地址HRA2(“00100”)的低3位的“100”进行比较并且不匹配，第二行地址比较器18-2可以激活比较结果信号cr。此外，由于响应于第二刷新计数信号IRC，作为第二刷新行地址rra2(“00000”)的低3位的“000”和作为与第二刷新行地址rra2相邻的相邻的第二刷新行地址的低3位的“111”和“001”中的每一个与作为第二锤击行地址HRA2(“00111”)的低3位的“111”进行比较并且匹配，第二行地址比较器18-2可以去激活比较结果信号cr。
当比较结果信号cr被激活时，锤击行地址输出电路18-4可以输出作为“0000000010”的第一锤击行地址HRA1和作为“00100”的第二锤击行地址HRA2分别作为第一锤击行地址信号hra1和第二锤击行地址信号hra2。
第二行地址解码器20-2可以解码第二行地址信号ra2的低3位(“000”)，并同时激活块选择信号B1、B9、B17和B25。
第二锤击行地址解码器20-4可以解码作为“00100”的第二锤击行地址信号hra2，并激活锤击块选择信号HB5。
当块选择信号B1、B9、B17和B25被同时激活时，第一块行解码器BRD1、BRD9、BRD17和BRD25可以解码与10位第一刷新行地址rra1的高7位相对应的“0000000”，并单独激活主字线选择信号NWE1、NWE9、NWE17和NWE25中的一个。第二块行解码器BRD12、BRD910、BRD1718和BRD2526可以解码与10位第一刷新行地址rra1的剩余3位相对应的“010”，并单独激活字线选择信号PX12、PX910、PX1718和PX2526中的一个。也就是说，当第一行地址信号ra1的高7位为“0000000”时，第一块行解码器BRD1、BRD9、BRD17和BRD25可以选择存储器单元阵列块BLK1、BLK9、BLK17和BLK25的主字线NWEL1，并且当第一行地址信号ra1的低3位为“000”时，第二块行解码器BRD12、BRD910、BRD1718和BRD2526可以选择感测放大块SA12、SA910、SA1718和SA2526的字线选择信号线PXL1。因此，可以选择存储器单元阵列块BLK1、BLK9、BLK17和BLK25中的每一个的字线WL1。
在这种情况下，当锤击块选择信号HB5被激活时，第一块行解码器BRD5可以解码与10比特第一锤击行地址信号hra1的高7位相对应的“0000000”，并激活被包括在主字线选择信号NWE5中的一个。第二块行解码器BRD56可以解码与10位第一锤击行地址信号hra1的低3位相对应的“010”，并激活被包括在字线选择信号PX56中的一个。也就是说，当第一锤击行地址信号hra1的高7位为“0000000”时，第一块行解码器BRD5可以选择主字线NWEL1，并且当第一锤行地址信号hra1的低3位为“010”时，第二块行解码器BRD56可以选择字线选择信号线PXL3。因此，可以选择存储器单元阵列块BLK5的字线WL3。
因此，可以同时执行对连接到存储器单元阵列块BLK1、BLK9、BLK17和BLK25中的每一个的字线WL1的多个动态存储器单元的正常刷新操作和对连接到存储器单元阵列块BLK5的字线WL3的多个动态存储器单元的锤击刷新操作。
结果，作为存储在图3所示的锤击行地址储存器16-4中的“001000000000010”的第一锤击行地址HRA1和第二锤击行地址HRA2可以在下一个锤击刷新操作中被排除。
其次，下面将描述其中作为“0000000000”的第一刷新行地址rra1从第一刷新行地址计数器12-4生成，作为“00001”的第二刷新行地址rra2从第二刷新行地址计数器12-8生成，并且作为“001110000000000”的第一锤击行地址HRA1和第二锤击行地址HRA2被存储在图3所示的锤击行地址储存器16-4中的示例的操作。
由于响应于第二刷新计数信号IRC，作为第二刷新行地址rra2(“00001”)的低3位的“001”和作为与第二刷新行地址rra2相邻的相邻的第二刷新行地址的低3位的“000”和“010”中的每一个与作为第二锤击行地址HRA2(“00111”)的低3位的“111”进行比较并且不匹配，第二行地址比较器18-2可以激活比较结果信号cr。
当比较结果信号cr被激活时，锤击行地址输出电路18-4可以响应于第二刷新计数信号IRC输出作为“0000000000”的第一锤击行地址HRA1和作为“00111”的第二锤击行地址HRA2作为第一锤击行地址信号hra1和第二锤击行地址信号hra2。
第二行地址解码器20-2可以解码作为第二行地址信号ra2的低3位的“001”，并同时激活块选择信号B2、B10、B18和B26。
第二锤击行地址解码器20-4可以解码作为第二锤击行地址信号hra2的“00111”，并激活锤击块选择信号HB8。
当块选择信号B2、B10、B18和B26被同时激活时，第一块行解码器BRD2、BRD10、BRD18和BRD26可以解码作为第一行地址信号ra1的“0000000”，并单独激活主字线选择信号NWE1、NWE9、NWE17和NWE25中的一个。第二块行解码器BRD12、BRD910、BRD1718和BRD2526可以解码与第一行地址信号ra1的剩余3位相对应的“000”，并单独激活字线选择信号PX12、PX910、PX1718和PX2526中的一个。也就是说，当第一行地址信号ra1的高7位为“0000000”时，第一块行解码器BRD2、BRD10、BRD18和BRD26可以分别选择存储器单元阵列块BLK2、BLK10、BLK18和BLK26的主字线NWEL1，并且当第一行地址信号ra1的低3位为“000”时，第二块行解码器BRD12、BRD910、BRD1718和BRD2526可以分别选择感测放大块SA12、SA910、SA1718和SA2526的字线选择信号线PXL1。因此，可以选择存储器单元阵列块BLK2、BLK10、BLK18和BLK26中的每一个的字线WL1。
在这种情况下，当锤击块选择信号HB5被激活时，第一块行解码器BRD8可以解码与10比特第一锤击行地址信号hra1的高7位相对应的“0000000”，并激活存储器单元阵列块BLK8的主字线NWEL1至NWEL128中的一个。第二块行解码器BRD89可以解码与第一锤击行地址信号hra1的剩余3位相对应的“000”，并激活感测放大块SA89的字线选择信号线PXL1至PXL8中的一个。也就是说，当第一锤击行地址信号hra1的高7位为“0000000”时，第一块行解码器BRD8可以选择存储器单元阵列块BLK8的主字线NWEL1，并且当第一锤行地址信号hra1的低3位为“000”时，第二块行解码器BRD56可以选择感测放大块SA89的字线选择信号线PXL1。因此，可以选择存储器单元阵列块BLK8的字线WL1。
因此，可以同时执行对连接到存储器单元阵列块BLK2、BLK10、BLK18和BLK26中的每一个的字线WL1的多个动态存储器单元的正常刷新操作和对连接到存储器单元阵列块BLK8的字线WL1的多个动态存储器单元的锤击刷新操作。
然后，每当第二刷新计数信号IRC被激活时，可以同时执行正常刷新操作和锤击刷新操作。
图10是示出根据本发明构思的示例实施例的存储器系统的框图。存储器系统1000可以包括控制单元200和半导体存储器器件100。控制单元200可以包括存储器控制器200-2。控制单元电路200可以是中央处理单元(Central Processing Unit，CPU)。半导体存储器器件100可以是其上安装了多个半导体存储器器件的存储器模块。
图10中所示的半导体存储器器件100可以具有如上参考图1至图9描述的配置并执行如上参考图1至图9描述的操作。即，控制单元200可以不需要应用与锤击刷新操作有关的命令，并且半导体存储器器件100可以在执行正常刷新操作的同时执行锤击刷新操作。
在上述的示例实施例中，术语“相邻”可以意味着“物理地相邻”。也就是说，与行地址相邻的相邻的行地址可以意味着选择与由行地址选择的字线物理地相邻的字线的行地址，与存储器单元阵列块相邻的相邻的存储器单元阵列块可以意味着与存储器单元阵列块物理地相邻的存储器单元阵列块，并且与块选择信号相邻的相邻的块选择信号可以意味着选择与由块选择信号选择的存储器单元阵列块物理地相邻的存储器单元阵列块的块选择信号。
根据本发明构思的示例实施例，半导体存储器器件可以在执行正常刷新操作的同时执行锤击刷新操作。
因此，控制单元可以不需要为了执行锤击刷新操作而应用额外命令或分配额外时间。
尽管已经参考附图描述了本发明构思的各种示例实施例，但是本领域技术人员应该理解，在不脱离本发明构思的范围并且不改变其基本特征的情况下，可以进行各种修改。因此，上述示例实施例应当仅以描述性意义被考虑，而不是出于限制的目的。

Claims (20)

1.一种半导体存储器器件，包括：
存储器单元阵列，包括多个存储器单元阵列块；以及
刷新控制器，被配置为控制所述多个存储器单元阵列块来执行正常刷新操作和锤击刷新操作，
其中，所述刷新控制器控制所述多个存储器单元阵列块以在响应于用于选择所述多个存储器单元阵列块当中的第一存储器单元阵列块的第一块地址而对所述第一存储器单元阵列块执行正常刷新操作的同时，当用于选择除第一存储器单元阵列块和与所述第一存储器单元阵列块相邻的至少一个第二存储器单元阵列块之外的至少一个第三存储器单元阵列块的第二块地址和第一块地址不匹配时，响应于所述第二块地址而对所述至少一个第三存储器单元阵列块执行锤击刷新操作。
2.如权利要求1所述的半导体存储器器件，还包括在所述多个存储器单元阵列块之间的多个感测放大块，
其中，所述多个存储器单元阵列块中的每一个包括连接在多个字线和多个位线之间的多个动态存储器单元，
多个主字线被布置在所述多个存储器单元阵列块的每一个中，并且
多个字线选择信号线被布置在所述多个感测放大块中的每一个中。
3.如权利要求2所述的半导体存储器器件，其中，所述刷新控制器包括：
刷新行地址发生器，被配置为响应于刷新命令生成第一刷新行地址和对应于所述第一块地址的第二刷新行地址；
行地址发生器，被配置为响应于激活命令选择行地址，并且响应于所述刷新命令选择第一刷新行地址和第二刷新行地址，以生成行地址信号；
锤击行地址发生器，被配置为当第二锤击行地址与第二刷新行地址和与所述第二刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较并且不匹配时，生成第一锤击行地址和对应于所述第二块地址的第二锤击行地址作为锤击行地址信号；以及
行解码器，被配置为解码行地址信号和锤击行地址信号，并生成多个主字线选择信号和多个字线选择信号。
4.如权利要求3所述的半导体存储器器件，其中，所述刷新行地址发生器包括：
第一刷新计数信号发生器，被配置为响应于所述刷新命令生成第一刷新计数信号；
第一刷新行地址计数器，被配置为响应于第一刷新计数信号执行计数操作，并生成第一刷新行地址；
第二刷新计数信号发生器，被配置为响应于第一刷新计数信号生成第二刷新计数信号；以及
第二刷新行地址计数器，被配置为响应于第二刷新计数信号生成第二刷新行地址。
5.如权利要求4所述的半导体存储器器件，其中，所述刷新控制器包括锤击行地址检测和储存器，所述锤击行地址检测和储存器被配置为响应于激活命令接收行地址，检测锤击激进行地址，并存储与所述锤击激进行地址相邻的至少一个锤击牺牲行地址作为锤击行地址。
6.如权利要求5所述的半导体存储器器件，其中，所述锤击行地址检测和储存器包括：
锤击行地址检测器，被配置为当相同的行地址被应用阈值次数或更多次数时，将所述相同的行地址确定为锤击激进行地址，并且响应于激活命令检测与锤击激进行地址相邻的至少一个行地址作为至少一个锤击牺牲行地址；以及
锤击行地址输出电路，被配置为响应于激活命令存储至少一个锤击牺牲行地址作为锤击行地址，并且响应于所述刷新命令和第二刷新计数信号输出至少一个锤击牺牲行地址作为第一锤击行地址和第二锤击行地址。
7.如权利要求4所述的半导体存储器器件，其中，所述锤击行地址发生器包括：
第二行地址比较器，被配置为响应于第二刷新计数信号将第二锤击行地址与第二刷新行地址和与第二刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较以生成比较结果信号；以及
锤击行地址输出电路，被配置为响应于所述比较结果信号和第二刷新计数信号输出第一锤击行地址和第二锤击行地址分别作为第一锤击行地址信号和第二锤击行地址信号。
8.如权利要求7所述的半导体存储器器件，其中，第二行地址比较器将除第二锤击行地址的一部分位之外的第一多个位与除第二刷新行地址和至少一个相邻的第二刷新行地址中的每一个的一部分位之外的第二多个位进行比较。
9.如权利要求7所述的半导体存储器器件，其中，所述行解码器包括：
第二行地址解码器，被配置为解码被包括在行地址信号中的第二行地址信号，以生成用于选择所述多个存储器单元阵列块的多个块选择信号；
第二锤击行地址解码器，被配置为解码第二锤击行地址信号，以生成用于选择所述多个存储器单元阵列块的多个锤击块选择信号；
多个第一块行解码器，被配置为响应于多个块选择信号当中的对应的块选择信号来解码被包括在行地址信号中的第一行地址信号的一部分位，或者响应于多个锤击块选择信号当中的对应的锤击块选择信号来解码第一锤击行地址信号的一部分位，并生成选择多个主字线的多个主字线选择信号；以及
多个第二块行解码器，被配置为响应于多个块选择信号当中的至少一个相邻的块选择信号来解码第一行地址信号的剩余位，或者响应于多个锤击块选择信号当中的至少一个相邻的锤击块选择信号来解码第一锤击行地址信号的剩余位，并生成选择多个字线选择信号线的多个字线选择信号。
10.如权利要求9所述的半导体存储器器件，其中，所述第二行地址解码器响应于激活命令而解码选择多个块选择信号当中的一个的第二行地址信号，以及响应于所述刷新命令而解码选择阈值数量的多个块选择信号的第二行地址信号的除一部分位之外的剩余位。
11.一种半导体存储器器件，包括：
存储器单元阵列，包括多个存储器单元阵列块，所述多个存储器单元阵列块中的每一个包括连接在多个字线和多个位线之间并且其中布置了多个主字线的多个动态存储器单元和布置在所述多个存储器单元阵列块之间并且其中布置了多个字线选择信号线的多个感测放大块；
刷新行地址发生器，被配置为响应于刷新命令生成第一刷新行地址和第二刷新行地址；
行地址发生器，被配置为响应于激活命令选择行地址，并且响应于所述刷新命令选择第一刷新行地址和第二刷新行地址，以生成行地址信号；
锤击行地址发生器，被配置为当第二锤击行地址与第二刷新行地址和与第二刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较并且不匹配时，生成第一锤击行地址和第二锤击行地址作为锤击行地址信号；以及
行解码器，被配置为解码行地址信号和锤击行地址信号，以生成用于选择所述多个存储器单元阵列块中的每一个的多个主字线的多个主字线选择信号和用于选择所述多个感测放大块中的每一个的多个字线选择信号线的多个字线选择信号，
其中，在对第一阈值数量的第一存储器单元阵列块执行正常刷新操作的同时，对除所述多个存储器单元阵列块当中的第一阈值数量的第一存储器单元阵列块和与第一阈值数量的第一存储器单元阵列块相邻的第二阈值数量的第二存储器单元阵列块之外的至少一个第三存储器单元阵列块执行锤击刷新操作。
12.如权利要求11所述的半导体存储器器件，其中，通过组合所述多个存储器单元阵列块中的每一个的多个主字线选择信号和多个字线选择信号来选择所述多个存储器单元阵列块中的每一个的多个字线。
13.如权利要求12所述的半导体存储器器件，其中，所述刷新行地址发生器包括：
第一刷新计数信号发生器，被配置为响应于所述刷新命令生成第一刷新计数信号；
第一刷新行地址计数器，被配置为响应于第一刷新计数信号执行计数操作以生成第一刷新行地址；
第二刷新计数信号发生器，被配置为响应于第一刷新计数信号生成第二刷新计数信号；以及
第二刷新行地址计数器，被配置为响应于第二刷新计数信号生成第二刷新行地址。
14.如权利要求13所述的半导体存储器器件，其中，所述锤击行地址发生器包括锤击行地址检测和储存器，所述锤击行地址检测和储存器被配置为响应于激活命令接收行地址以检测锤击激进行地址，并且存储与锤击激进行地址相邻的至少一个锤击牺牲行地址作为锤击行地址。
15.如权利要求13所述的半导体存储器器件，其中，所述锤击行地址发生器包括：
第二行地址比较器，被配置为响应于第二刷新计数信号将第二锤击行地址与第二刷新行地址和与第二刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较以生成比较结果信号；以及
锤击行地址输出电路，被配置为响应于所述比较结果信号和第二刷新计数信号输出第一锤击行地址和第二锤击行地址分别作为第一锤击行地址信号和第二锤击行地址信号。
16.如权利要求15所述的半导体存储器器件，其中，所述行解码器包括：
第二行地址解码器，被配置为解码被包括在行地址信号中的第二行地址信号，以生成用于所述选择多个存储器单元阵列块的多个块选择信号；
第二锤击行地址解码器，被配置为解码第二锤击行地址信号，以生成用于选择所述多个存储器单元阵列块的多个锤击块选择信号；
多个第一块行解码器，被配置为响应于多个块选择信号当中的对应的块选择信号来解码被包括在行地址信号中的第一行地址信号的一部分位，或者响应于多个锤击块选择信号当中的对应的锤击块选择信号来解码第一锤击行地址信号的一部分位，并生成选择多个主字线的多个主字线选择信号；以及
多个第二块行解码器，被配置为响应于多个块选择信号当中的至少一个相邻的块选择信号来解码第一行地址信号的剩余位，或者响应于多个锤击块选择信号当中的至少一个相邻的锤击块选择信号来解码第一锤击行地址信号的剩余位，并生成选择多个字线选择信号线的多个字线选择信号。
17.一种存储器系统，包括：
控制单元，被配置为发送命令和地址，以及输入和输出数据；以及
半导体存储器器件，被配置为接收命令和地址，以及输入和输出数据，
其中半导体存储器器件包括：
存储器单元阵列，包括多个存储器单元阵列块；以及
刷新控制器，被配置为控制所述多个存储器单元阵列块来执行正常刷新操作和锤击刷新操作，
其中，刷新控制器控制所述多个存储器单元阵列块以在响应于用于选择所述多个存储器单元阵列块当中的第一存储器单元阵列块的第一块地址而对所述第一存储器单元阵列块执行正常刷新操作的同时，当用于选择除第一存储器单元阵列块和与所述第一存储器单元阵列块相邻的至少一个第二存储器单元阵列块之外的至少一个第三存储器单元阵列块的第二块地址和第一块地址不匹配时，响应于所述第二块地址而对所述至少一个第三存储器单元阵列块执行锤击刷新操作。
18.如权利要求17所述的存储器系统，其中，所述半导体存储器器件还包括在所述多个存储器单元阵列块之间的多个感测放大块，
所述多个存储器单元阵列块中的每一个包括连接在多个字线和多个位线之间的多个动态存储器单元，
多个主字线被布置在所述多个存储器单元阵列块的每一个中，并且
多个字线选择信号线被布置在所述多个感测放大块中的每一个中。
19.如权利要求18所述的存储器系统，其中，所述刷新控制器包括：
刷新行地址发生器，被配置为响应于刷新命令生成第一刷新行地址和对应于所述第一块地址的第二刷新行地址；
行地址发生器，被配置为响应于激活命令选择行地址，并且响应于所述刷新命令选择第一刷新行地址和第二刷新行地址，以生成行地址信号；
锤击行地址发生器，被配置为当第二锤击行地址与第二刷新行地址和与所述第二刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较并且不匹配时，生成第一锤击行地址和对应于所述第二块地址的第二锤击行地址作为锤击行地址信号；以及
行解码器，被配置为解码行地址信号和锤击行地址信号，以生成选择多个主字线的多个主字线选择信号和选择多个字线选择信号线的多个字线选择信号。
20.如权利要求19所述的存储器系统，其中所述锤击行地址发生器包括：
第二行地址比较器，被配置为响应于第二刷新计数信号将第二锤击行地址与第二刷新行地址和与第二刷新行地址相邻的至少一个相邻的第二刷新行地址中的每一个进行比较，并生成比较结果信号；以及
锤击行地址输出电路，被配置为响应于所述比较结果信号和第二刷新计数信号输出第一锤击行地址和第二锤击行地址分别作为第一锤击行地址信号和第二锤击行地址信号。
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