KR20230017008A - 반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템 Download PDF

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Abstract

반도체 메모리 장치는 어드레스 생성 회로, 동작 판단 회로를 포함한다. 어드레스 생성 회로는 복수의 워드 라인 중 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 생성한다. 동작 판단 회로는 로우 해머링 어드레스와 상기 리프레쉬 대상 어드레스를 비교하여 어드레스 매칭 정보를 검출한다.

Description

반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템{SEMICONDUCTOR MEMORY APPARATUS, OPERATING METHOD THEREOF, AND SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템에 관한 것으로, 더욱 상세하게는 로우 해머링(row hammering) 발생시 인접한 워드 라인에 대한 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장하기 위하여 많은 수의 메모리 셀(memory cell)을 탑재하고 있다. 요즈음 회로 설계 및 공정 기술이 점점 발전함에 따라 반도체 메모리 장치에 탑재된 메모리 셀의 개수는 기아급수적으로 증가하고 있으며 하나의 메모리 셀이 차지하는 회로 면적은 점점 줄어들고 있는 추세이다. 다시 말하면, 일정 면적에 탑재되는 메모리 셀의 개수는 점점 증가하고 있다.
메모리 셀은 워드 라인(word line)과 비트 라인(bit line)에 연결되어 있다. 반도체 메모리 장치는 워드 라인을 활성화시키고 비트 라인을 통해 데이터를 송수신하여 쓰기 동작 및 읽기 동작을 수행한다. 여기서, 쓰기 동작은 외부에서 반도체 메모리 장치로 수신된 데이터를 메모리 셀에 저장하는 것을 의미하고, 읽기 동작은 메모리 셀에 저장된 데이터를 외부로 송신하는 것을 의미한다. 따라서, 반도체 메모리 장치는 쓰기 동작 및 읽기 동작을 수행하기 위하여 우선적으로 메모리 셀에 연결된 워드 라인을 활성화시키는 액티브 동작을 수행한다.
한편, 메모리 셀의 개수가 점점 증가함에 따라 복수의 메모리 셀 각각에 연결된 워드 라인 간의 간격은 점점 줄어들고 있다. 위에서 설명하였듯이, 워드 라인은 액티브 동작을 통해 활성화 상태를 유지한다. 이어서, 워드 라인은 쓰기 동작 및 읽기 동작 이후 비활성화 상태를 유지한다. 따라서, 특정 워드 라인에 대한 쓰기 동작 및 읽기 동작이 계속적으로 수행되는 경우 해당 워드 라인은 활성화 상태와 비활성화 상태가 반복될 수밖에 없다. 다시 말하면, 해당 워드 라인은 활성화 상태와 비활성화 상태가 반복됨에 따라 토글링(toggling)하게 된다.
이어서, 해당 워드 라인이 반복적으로 토글링하게 되면 해당 워드 라인에 인접한 워드 라인은 해당 워드 라인의 토글링으로 인한 커플링 현상이 유발된다. 이 경우 토글링하는 워드 라인에 인접한 워드 라인은 비활성화 상태가 유지되어야 함에도 불구하고 커플링 현상으로 인하여 안정적인 비활성화 상태를 유지하지 못하게 된다. 따라서, 인접한 워드 라인에 연결된 메모리 셀에 저장된 데이터는 불안정한 비활성화 상태를 가지는 워드 라인으로 인하여 정상적인 상태를 유지하지 못하게 된다. 다시 말하면, 특정 워드 라인에 대한 쓰기 동작 및 읽기 동작이 계속적으로 수행되는 경우 인접한 워드 라인에 연결된 메모리 셀은 저장된 데이터를 소실하는 문제점을 가지고 있다.
이하, 설명의 편의를 위하여 쓰기 동작 및 읽기 동작 등에 수행되는 액티브 동작이 특정 워드 라인에 집중되는 것을 로우 해머링(row hammering)이라 정의하기로 한다. 반도체 메모리 장치는 로우 해머링에 의한 문제점을 극복하기 위하여 로우 해머링이 발생하는 경우 인접한 워드 라인에 대한 리프레쉬 동작을 수행하고 있다.
한편, 인접한 워드 라인에 대한 리프레쉬 동작이 제대로 수행되지 않는 경우 인접한 워드 라인에 대응하는 데이터가 소실될 수 있다. 따라서, 로우 해머링 발생시 인접한 워드 라인에 대한 리프레쉬 동작이 제대로 수행되는지를 확인할 필요가 있다. 이하, 설명의 편의를 위하여, 리프레쉬 동작이 수행되어야 할 인접한 워드 라인을 "리프레쉬 대상 워드 라인"이라 칭하기로 한다.
본 발명의 일 실시예는 로우 해머링 발생시 리프레쉬 대상 워드 라인을 검출할 수 있는 반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템을 제공할 수 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 복수의 워드 라인 중 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 생성하는 어드레스 생성 회로; 및 상기 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스와 상기 리프레쉬 대상 어드레스를 비교하여 어드레스 매칭 정보를 검출하는 동작 판단 회로를 포함하는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 복수의 워드 라인에 대한 로우 해머링을 검출하는 단계; 상기 복수의 우드 라인 중 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스를 검출하는 단계; 상기 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 생성하는 단계; 상기 리프레쉬 대상 어드레스 각각에 대한 산술 연산을 수행하고, 상기 로우 해머링 어드레스와 자신 각각에 대한 산술 연산을 수행하는 단계; 및 상기 산술 연산을 수행하는 단계의 결과를 비교하여 상기 리프레쉬 대상 어드레스에 대한 정상 생성 여부를 판단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제공될 수 있다.
본 발명의 일 실시예에 따르면, 복수의 워드 라인에 대한 로우 해머링을 검출하여 로우 해머링 검출 신호를 생성하고, 상기 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스와 상기 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 비교하여 어드레스 매칭 정보를 생성하는 반도체 메모리 장치; 및 상기 로우 해머링 검출 신호 및 상기 어드레스 매칭 정보에 기초하여 상기 리프레쉬 대상 어드레스를 상기 반도체 메모리 장치에 제공하는 시스템 제어 장치를 포함하는 반도체 메모리 시스템이 제공될 수 있다.
본 발명의 일 실시예는 리프레쉬 대상 워드 라인을 안정적으로 검출함으로써 로우 해머링에 대한 안정적인 리프레쉬 동작을 보장해 줄 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 동작 판단 회로의 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 반도체 메모리 장치의 동작 방법을 보여주기 위한 순서도이다.
도 4 는 본 발명의 일 실싱예에 따른 반도체 메모리 시스템의 구성을 보여주기 위한 블록도이다.
도 5 는 도 4 의 시스템 제어 장치의 구성을 보여주기 위한 블록도이다.
도 6 은 도 5 의 어드레스 제어 회로의 구성을 보여주기 위한 블록도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는 어드레스 생성 회로(110), 동작 판단 회로(120)를 포함할 수 있다.
우선, 어드레스 생성 회로(110)는 복수의 워드 라인(WL1, WL2, … Wn, 여기서, n은 자연수) 중 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스(ADD_REF)를 생성하기 위한 구성일 수 있다. 어드레스 생성 회로(110)는 로우 해머링 어드레스(ADD_RH)를 입력받아 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있다.
여기서, 로우 해머링 어드레스(ADD_RH)는 이후 설명될 로우 해머링 검출 회로(130)에서 제공될 수 있다. 로우 해머링 어드레스(ADD_RH)는 로우 어드레스(ADD_ROW)가 기 설정된 횟수만큼 입력되는 경우 검출되는 어드레스 정보일 수 있다. 참고로, 로우 어드레스(ADD_ROW)는 복수의 워드 라인(WL1, WL2, … Wn) 각각에 대응하는 어드레스 정보를 포함할 수 있다. 그리고 리프레쉬 대상 어드레스(ADD_REF)는 로우 해머링이 발생한 워드 라인에 인접한 워드 라인인 리프레쉬 대상 워드 라인에 대응하는 어드레스 정보를 포함할 수 있다.
이어서, 어드레스 생성 회로(110)는 가감산 회로(도시되지 않음)를 포함할 수 있다. 가감산 회로는 로우 해머링 어드레스(ADD_RH)에 -1 및 +1에 대응하는 연산을 수행하여 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있다. 로우 해머링 어드레스(ADD_RH)에 -1 및 +1에 대응하는 연산을 수행하는 경우 리프레쉬 대상 어드레스(ADD_REF)는 로우 해머링 어드레스(ADD_RH)에 대응하는 워드 라인에 인접한 워드 라인에 대응하는 어드레스 정보가 될 수 있다.
예컨대, 로우 해머링 어드레스(ADD_RH)가 제2 워드 라인(WL2)에 대응하는 어드레스라고 가정하면, 리프레쉬 대상 어드레스(ADD_REF)는 제2 워드 라인(WL2)에 인접한 워드 라인인 제1 및 제3 워드 라인(WL1, WL3)에 대응하는 어드레스를 포함할 수 있다. 예컨대, 로우 해머링 어드레스(ADD_RH)가 제1 워드 라인(WL1)에 대응하는 어드레스라고 가정하면, 리프레쉬 대상 어드레스(ADD_REF)는 제1 워드 라인(WL1)에 인접한 제2 워드 라인(WL1)에 대응하는 어드레스를 포함할 수 있다.
다음으로, 동작 판단 회로(120)는 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스(ADD_RH)와 리프레쉬 대상 어드레스(ADD_REF)를 비교하여 어드레스 매칭 정보(INF_AM)를 검출하기 위한 구성일 수 있다. 동작 판단 회로(120)는 이후 설명될 로우 해머링 검출 신호(DET_R)와 제1 및 제2 제어 신호(CTR1, CTR2)에 기초하여 로우 해머링 어드레스(ADD_RH)와 리프레쉬 대상 어드레스(ADD_REF)에 대한 래칭 동작을 수행할 수 있다.
여기서, 어드레스 매칭 정보(INF_AM)는 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 대응하여 정확하게 생성되었는지에 대한 판단 결과를 포함할 수 있다. 동작 판단 회로(120)에 대한 보다 자세한 설명은 도 2 에서 다시 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 어드레스 생성 회로(110)와 동작 판단 회로(120)를 포함할 수 있다. 반도체 메모리 장치(100)는 이러한 구성을 통해 로우 해머링 어드레스(ADD_RH)와 리프레쉬 대상 어드레스(ADD_REF)를 비교하여 리프레쉬 대상 어드레스(ADD_REF)가 정확하게 생성되었는지에 대한 판단 결과를 검출할 수 있다.
이어서, 반도체 메모리 장치(100)는 로우 해머링 검출 회로(130), 리프레쉬 제어 회로(140), 메모리 셀 어레이 회로(150), 및 감지 증폭 회로(160)를 포함할 수 있다.
우선, 로우 해머링 검출 회로(130)는 로우 어드레스(ADD_ROW)가 동일한 어드레스 값으로 기 설정된 횟수만큼 입력되면 로우 해머링 어드레스(ADD_RH)와 로우 해머링 검출 신호(DET_RH)를 생성하기 위한 구성일 수 있다. 위에서 설명하였듯이, 로우 어드레스(ADD_ROW)는 복수의 워드 라인(WL1, WL2, … Wn) 각각에 대응하는 어드레스 정보일 수 있다.
로우 해머링 검출 회로(130)는 내부에 카운팅 회로(도시되지 않음), 비교 회로(도시되지 않음)를 포함할 수 있다. 로우 해머링 검출 회로(130)는 동일한 어드레스 값으로 입력되는 로우 어드레스(ADD_ROW)를 카운팅하고 이렇게 생성된 카운팅 값과 기 설정된 횟수를 비교할 수 있다. 로우 해머링 검출 회로(130)는 카운팅 동작과 비교 동작을 통해 해당 로우 어드레스(ADD_ROW)를 로우 해머링 어드레스(ADD_RH)로 출력하고, 이와 함께 로우 해머링 검출 신호(DET_RH)를 출력할 수 있다. 따라서, 로우 해머링 어드레스(ADD_RH)는 기 설정된 횟수만큼 입력된 로우 어드레스(ADD_ROW)에 대응하는 정보를 포함할 수 있다. 그리고 로우 해머링 검출 신호(DET_RH)는 로우 해머링이 발생했다는 정보를 포함할 수 있다.
다음으로, 리프레쉬 제어 회로(140)는 복수의 워드 라인(WL1, WL2, … Wn) 중 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 제어하기 위한 구성일 수 있다. 리프레쉬 제어 회로(140)는 리프레쉬 커맨드 신호(CMD_REF)와 리프레쉬 대상 어드레스(ADD_REF)를 입력받아 복수의 워드 라인(WL1, WL2, … Wn) 중 리프레쉬 대상 어드레스(ADD_REF)에 대응하는 워드 라인에 대한 액티브 동작을 수행할 수 있다. 이어서, 리프레쉬 제어 회로(140)는 이후 설명될 감지 증폭 회로(160)를 활성화시키기 위한 감지 증폭 제어 신호(CTR_SA)를 생성할 수 있다.
다음으로, 메모리 셀 어레이 회로(150)는 복수의 메모리 셀(도시되지 않음)을 포함하는 구성일 수 있다. 복수의 메모리 셀은 복수의 워드 라인(WL1, WL2, … Wn)과 복수의 비트 라인(BL1, BL2, … BLm, 여기서, m은 자연수)이 연결될 수 있다.
다음으로, 감지 증폭 회로(160)는 감지 증폭 제어 신호(CTR_SA)에 기초하여 복수의 비트 라인(BL1, BL2, … BLm)을 통해 전달되는 데이터를 감지 및 증폭하기 위한 구성일 수 있다.
다시 말하면, 리프레쉬 제어 회로(140)는 리프레쉬 대상 어드레스(ADD_REF)에 대응하는 워드 라인을 액티브 동작을 통해 활성화시킬 수 있다. 이때, 리프레쉬 제어 회로(140)는 감지 증폭 제어 신호(CTR_SA)를 생성할 수 있다. 그리고 감지 증폭 회로(160)는 감지 증폭 제어 신호(CTR_SA)에 기초하여 복수의 비트 라인(BL1, BL2, … BLm)을 통해 전달되는 데이터를 감지 및 증폭할 수 있다. 따라서, 로우 해머링이 발생한 이후 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인, 즉 리프레쉬 대상 어드레스(ADD_REF)에 대응하는 워드 라인은 활성화될 수 있다. 그리고 활성화된 워드 라인에 연결된 메모리 셀에 저장된 데이터는 감지 증폭 회로(160)에 의해 증폭되어 다시 저장될 수 있다.
여기서, 메모리 셀에 저장된 데이터가 다시 저장될 수 있다는 것은 메모리 셀에 대한 리프레쉬 동작이 수행될 수 있다는 것에 대응할 수 있다. 결국, 반도체 메모리 장치(100)는 로우 해머링이 발생하는 경우 로우 해머링이 발생한 워드 라인에 인접한 워드 라인과 연결된 복수의 메모리 셀에 대한 리프레쉬 동작을 수행할 수 있다.
도 2 는 도 1 의 동작 판단 회로(120)의 구성을 보여주기 위한 블록도이다.
도 2 를 참조하면, 동작 판단 회로(120)는 제1 연산 회로(210), 제2 연산 회로(220), 및 비교 회로(230)를 포함할 수 있다.
우선, 제1 연산 회로(210)는 리프레쉬 대상 어드레스(ADD_REF)를 산술 연산하기 위한 구성일 수 있다. 위에서 설명하였듯이, 리프레쉬 대상 어드레스(ADD_REF)는 로우 해머링 어드레스(ADD_RH)에 -1에 대응하는 연산을 수행한 어드레스와 +1에 대응하는 연산을 수행한 어드레스를 포함할 수 있다. 이하, 설명의 편의를 위하여, 로우 해머링 어드레스(ADD_RH)에 -1에 대응하는 연산을 수행한 리프레쉬 대상 어드레스(ADD_REF)를 "제1 리프레쉬 대상 어드레스"라고 칭하고, 로우 해머링 어드레스(ADD_RH)에 +1에 대응하는 연산을 수행한 리프레쉬 대상 어드레스(ADD_REF)를 "제2 리프레쉬 대상 어드레스"라고 칭하기로 한다. 그래서 제1 연산 회로(210)는 제1 리프레쉬 대상 어드레스와 제2 리프레쉬 대상 어드레스를 산술 연산 중 덧셈 연산하여 출력할 수 있다.
다음으로, 제2 연산 회로(220)는 로우 해머링 어드레스(ADD_RH)를 산술 연산하기 위한 구성일 수 있다. 제2 연산 회로(220)는 로우 해머링 어드레스(ADD_RH)와 자신을 산술 연산 중 덧셈 연산하여 출력할 수 있다.
다음으로, 비교 회로(230)는 제1 연산 회로(210)와 제2 연산 회로(220)의 출력 값(OUT1, OUT2)을 비교하여 어드레스 매칭 정보(INF_AM)를 생성하기 위한 구성일 수 있다. 비교 회로(230)는 제1 연산 회로(210)의 제1 출력 값(OUT1)과 제2 연산 회로(220)의 제2 출력 값(OUT2)을 비교하여 서로 동일한 경우 예컨대, 논리 '로우' 레벨의 어드레스 매칭 정보(INF_AM)를 생성하고, 서로 동일하지 않은 경우 예컨대, 논리 '하이' 레벨의 어드레스 매칭 정보(INF_AM)를 생성할 수 있다.
이하, 동작 판단 회로(120)의 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여, 로우 해머링 어드레스(ADD_RH)는 '0101'이라고 가정하기로 한다. 따라서, 리프레쉬 대상 어드레스(ADD_REF)는 로우 해머링 어드레스(ADD_RH)에 -1에 대응하는 연산을 수행한 '0100'과 +1에 대응하는 연산을 수행한 '0110'이 될 수 있다. 여기서, '0100'는 제1 리프레쉬 대상 어드레스에 대응할 수 있고, '0110'는 제2 리프레쉬 대상 어드레스에 대응할 수 있다.
제1 연산 회로(210)는 제1 리프레쉬 대상 어드레스에 대응하는 '0100'과 제2 리프레쉬 대상 어드레스에 대응하는 '0110'을 덧셈 연산할 수 있다. 그 결과 제1 연산 회로(210)는 제1 출력 값(OUT1)으로 '1010'을 출력할 수 있다. 이어서, 제2 연산 회로(220)는 로우 해머링 어드레스(ADD_RH)에 대응하는 '0101'과 자신을 덧셈 연산할 수 있다. 그 결과 제2 연산 회로(220)는 '1010'을 출력할 수 있다. 비교 회로(230)는 '1010'의 제1 출력 값(OUT1)과 '1010'의 제2 출력 값(OUT2)이 서로 동일한 값이기 때문에 논리 '로우' 레벨의 어드레스 매칭 정보(INF_AM)를 생성할 수 있다. 여기서, 어드레스 매칭 정보(INF_AM)가 논리 '로우' 레벨이라는 것은 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 대응하여 정확하게 생성되었다는 것을 의미할 수 있다.
만약, 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 -1에 대응하는 연산을 수행한 '0100'이 아니거나 +1에 대응하는 연산을 수행한 '0110'이 아닐 경우, 제1 출력 값(OUT1)은 제2 출력 값(OUT2)과 다른 값을 가질 수 있다. 이때, 비교 회로(230)는 논리 '하이' 레벨의 어드레스 매칭를 생성할 수 있다. 여기서, 어드레스 매칭 정보(INF_AM)가 논리 '하이' 레벨이라는 것은 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 대응하여 정확하지 않게 잘못 생성되었다는 것을 의미할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 리프레쉬 대상 어드레스(ADD_REF)와 로우 해머링 어드레스(ADD_RH)를 비교하여 어드레스 매칭 정보(INF_AM)를 검출할 수 있다. 그리고 반도체 메모리 장치(100)에서 검출되는 어드레스 매칭 정보(INF_AM)는 로우 해머링 발생시 리프레쉬 동작이 정확하게 수행되었는지를 판단하는 척도가 될 수 있다.
한편, 동작 판단 회로(120)는 제1 래칭 회로(240), 제2 래칭 회로(250), 및 제3 래칭 회로(260)를 포함할 수 있다.
우선, 제1 래칭 회로(240)는 제1 제어 신호(CTR1)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 래칭하기 위한 구성일 수 있다. 여기서, 제1 제어 신호(CTR1)는 도 1 의 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 활성화되는 신호일 수 있다.
다음으로, 제2 래칭 회로(250)는 제2 제어 신호(CTR2)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 래칭하기 위한 구성일 수 있다. 여기서, 제2 제어 신호(CTR2)는 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 활성화되는 신호일 수 있다.
위에서 설명하였듯이, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)는 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 활성화되는 신호일 수 있다. 이때, 리프레쉬 커맨드 신호(CMD_REF)는 리프레쉬 동작을 제어하기 위한 신호로서 하나의 워드 라인에 대한 리프레쉬 동작시 활성화될 수 있다. 따라서, 리프레쉬 커맨드 신호(CMD_REF)는 로우 해머링에 대한 리프레쉬 동작시 순차적으로 두 번 활성화될 수 있다. 다시 말하면, 리프레쉬 커맨드 신호(CMD_REF)는 로우 해머링 어드레스(ADD_RH)에 -1에 대응하는 리프레쉬 대상 어드레스(ADD_REF)에 대한 리프레쉬 동작시 한 번 활성화되고, 이후 로우 해머링 어드레스(ADD_RH)에 +1에 대응하는 리프레쉬 대상 어드레스(ADD_REF)에 대한 리프레쉬 동작시 다시 한 번 활성화될 수 있다.
정리하면, 리프레쉬 커맨드 신호(CMD_REF)는 로우 해머링 발생시 순차적으로 두 번 활성화될 수 있다. 따라서, 제1 제어 신호(CTR1)는 첫번째 활성화되는 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 활성화될 수 있다. 그리고 제2 제어 신호(CTR2)는 두번째 활성화되는 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 활성화될 수 있다. 다시 말하면, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)는 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 순차적으로 활성화될 수 있다.
다음으로, 제3 래칭 회로(260)는 도 1 의 로우 해머링 검출 신호(DET_RH)에 기초하여 로우 해머링 어드레스(ADD_RH)를 래칭하기 위한 구성일 수 있다. 제3 래칭 회로(260)는 로우 해머링이 발생하면 검출되는 로우 해머링 검출 신호(DET_RH)에 기초하여 로우 해머링 어드레스(ADD_RH)를 래칭할 수 있다.
제1 래칭 회로(240)에 래칭된 제1 리프레쉬 대상 어드레스는 제1 연산 회로(210)에 제공될 수 있고, 제2 래칭 회로(250)에 래칭된 제2 리프레쉬 대상 어드레스는 제1 연산 회로(210)에 제공될 수 있고, 제3 래칭 회로(260)에 래칭된 로우 해머링 어드레스(ADD_RH)는 제2 연산 회로(220)에 제공될 수 있다. 그리고 위에서 설명한 바와 같이 비교 회로(230)는 어드레스 매칭 정보(INF_AM)를 생성할 수 있다.
한편, 어드레스 매칭 정보(INF_AM)는 도면에 도시되지 않았지만, 도 1 의 어드레스 생성 회로(110)에 제공될 수 있다. 그래서 어드레스 생성 회로(110)는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 다시 생성할 수 있다. 그리고 리프레쉬 제어 회로(140)는 다시 생성된 리프레쉬 대상 어드레스(ADD_REF)에 기초하여 리프레쉬 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 대응하여 정확하지 않게 잘못 생성된 경우, 어드레스 매칭 정보(INF_AM)에 기초하여 어드레스 생성 회로(110)를 다시 동작시켜 정확한 리프레쉬 대상 어드레스(ADD_REF)를 다시 생성할 수 있다. 따라서, 반도체 메모리 장치(100)는 로우 해머링 어드레스(ADD_RH)에 대응하는 정확한 리프레쉬 대상 어드레스(ADD_REF)를 통해 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 보장해 줄 수 있다.
도 3 은 도 1 의 반도체 메모리 장치(100)의 동작 방법을 보여주기 위한 순서도이다.
도 1 내지 도 3 을 참조하면, 반도체 메모리 장치(100)의 동작 방법은 로우 해머링을 검출하는 단계(S310), 로우 해머링 어드레스를 검출하는 단계(S320), 리프레쉬 대상 어드레스를 생성하는 단계(S330), 산술 연산을 수행하는 단계(S340), 및 정상 생성 여부를 판단하는 단계(S340)를 포함할 수 있다.
우선, 로우 해머링을 검출하는 단계(S310)는 도 1 의 복수의 워드 라인(WL1, WL2, ?? Wn)에 대한 로우 해머링을 검출하기 위한 단계일 수 있다. 로우 해머링을 검출하는 단계(S310)는 도 1 의 로우 해머링 검출 회로(130)에서 수행될 수 있다. 로우 해머링 검출 회로(130)는 로우 해머링을 검출하여 로우 해머링 검출 신호(DET_RH)를 생성할 수 있다.
다음으로, 로우 해머링 어드레스를 검출하는 단계(S320)는 복수의 워드 라인(WL1, WL2, ?? Wn) 중 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스(ADD_RH)를 검출하기 위한 단계일 수 있다. 로우 해머링 어드레스를 검출하는 단계(S320)는 로우 해머링 검출 회로(130)에서 수행될 수 있다. 로우 해머링 검출 회로(130)는 로우 해머링 발생시 로우 해머링 어드레스(ADD_RH)를 생성할 수 있다.
다음으로, 리프레쉬 대상 어드레스를 생성하는 단계(S330)는 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스(ADD_REF)를 검출하기 위한 단계일 수 있다. 리프레쉬 대상 어드레스를 생성하는 단계(S330)는 어드레스 생성 회로(110)에서 수행될 수 있다. 어드레스 생성 회로(110)는 로우 해머링 어드레스(ADD_RH)에 -1 및 +1에 대응하는 연산을 수행하여 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있다.
다음으로, 산술 연산을 수행하는 단계(S340)는 리프레쉬 대상 어드레스(ADD_REF) 각각에 대한 산술 연산을 수행하고 로우 해머링 어드레스(ADD_RH)와 자신 각각에 대한 산술 연산을 수행하기 위한 단계일 수 있다. 산술 연산을 수행하는 단계(S340)는 도 2 의 동작 판단 회로(120)의 제1 및 제2 연산 회로(210, 220)에서 수행될 수 있다. 제1 연산 회로(210)는 제1 리프레쉬 대상 어드레스와 제2 리프레쉬 대상 어드레스를 덧셈 연산하여 출력할 수 있다. 그리고, 제2 연산 회로(220)는 로우 해머링 어드레스(ADD_RH)와 자신을 덧셈 연산하여 출력할 수 있다.
다음으로, 정상 생성 여부를 판단하는 단계(S350)는 산술 연산을 수행하는 단계(S340)의 결과를 비교하여 리프레쉬 대상 어드레스(ADD_REF)에 대한 정상 생성 여부를 판단하기 위한 단계일 수 있다. 정상 생성 여부를 판단하는 단계(S350)는 도 2 의 비교 회로(230)에서 수행될 수 있다. 비교 회로(230)는 제1 연산 회로(210)와 제2 연산 회로(220)의 출력 값(OUT1, OUT2)을 비교하여 어드레스 매칭 정보(INF_AM)를 생성할 수 있다. 위에서 설명하였듯이, 어드레스 매칭 정보(INF_AM)는 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 대응하여 정확하지 생성되었는지에 대한 여부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 리프레쉬 대상 어드레스(ADD_REF)를 덧셈 연산한 결과와 로우 해머링 어드레스(ADD_RH)를 덧셈 연산한 결과를 비교하여 리프레쉬 대상 어드레스(ADD_REF)에 대한 정상 생성 여부를 판단할 수 있다.
한편, 도면에는 도시되지 않았지만, 반도체 메모리 장치(100)는 정상 생성 여부를 판단하는 단계(S350)에서 생성되는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스를 생성하는 단계(S330)를 다시 동작하는 단계를 더 포함할 수 있다. 다시 동작하는 단계는 어드레스 생성 회로(110)에서 수행될 수 있다. 그래서, 리프레쉬 대상 어드레스(ADD_REF)가 잘못 생성되었을 경우 어드레스 생성 회로(110)는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스를 생성하는 단계(S330)를 다시 동작할 수 있다. 다시 말하면, 어드레스 생성 회로(110)는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 다시 생성할 수 있다.
도 4 는 본 발명의 일 실시예에 따른 반도체 메모리 시스템(400)의 구성을 보여주기 위한 블록도이다.
도 4 를 참조하면, 반도체 메모리 시스템(400)은 반도체 메모리 장치(410), 시스템 제어 장치(420)를 포함할 수 있다.
우선, 반도체 메모리 장치(410)은 도 1 의 반도체 메모리 장치(100)에 대응하는 구성일 수 있다. 반도체 메모리 장치(410)는 도 1 에서 설명하였듯이, 복수의 워드 라인(WL1, WL2, … Wn)에 대한 로우 해머링을 검출하여 로우 해머링 검출 신호(DET_RH)를 생성하기 위한 구성일 수 있다. 그리고 반도체 메모리 장치(410)는 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스(ADD_RH)와 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스(ADD_REF)를 비교하여 어드레스 매칭 정보(INF_AM)를 생성하기 위한 구성일 수 있다.
참고로, 도 1 의 반도체 메모리 장치(100)는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 다시 생성할 수 있다. 다시 말하면, 반도체 메모리 장치(100)는 리프레쉬 대상 어드레스(ADD_REF)가 잘못 생성되었을 경우 리프레쉬 대상 어드레스(ADD_REF)를 반도체 메모리 장치(100) 내부에서 생성할 수 있다. 도 4 의 반도체 메모리 시스템(400)은 리프레쉬 대상 어드레스(ADD_REF)가 잘못 생성되었을 경우 리프레쉬 대상 어드레스(ADD_REF)를 반도체 메모리 장치(410)가 아닌 시스템 제어 장치(420)에서 생성할 수 있다. 다시 말하면, 반도체 메모리 시스템(400)의 반도체 메모리 장치(410)는 외부, 즉 시스템 제어 장치(420)에서 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있다.
다음으로, 시스템 제어 장치(420)는 로우 해머링 검출 신호(DET_RH) 및 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 반도체 메모리 장치(410)에 제공하기 위한 구성일 수 있다. 시스템 제어 장치(420)는 커맨드 신호(CMD), 어드레스 신호(ADD)를 반도체 메모리 장치(410)에 제공할 수 있다. 반도체 메모리 장치(410)는 커맨드 신호(CMD)에 기초하여 어드레스 신호(ADD)에 대응하는 메모리 셀에 쓰기 동작 및 읽기 동작을 수행할 수 있다. 이때, 쓰기 동작시 시스템 제어 장치(420)는 커맨드 신호(CMD)에 기초하여 데이터 신호(DAT)를 반도체 메모리 장치(410)로 송신할 수 있다. 그리고 읽기 동작시 시스템 제어 장치(420)는 커맨드 신호(CMD)에 기초하여 데이터 신호(DAT)를 반도체 메모리 장치(410)로부터 수신할 수 있다. 다시 말하면, 커맨드 신호(CMD)는 쓰기 동작 및 읽기 동작에 대응하는 제어 신호일 수 있다.
이어서, 시스템 제어 장치(420)는 로우 해머링 검출 신호(DET_RH) 및 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 어드레스 신호(ADD)를 통해 반도체 메모리 장치(410)에 제공할 수 있다. 이때, 시스템 제어 장치(420)는 반도체 메모리 장치(410)의 리프레쉬 동작을 위한 리프레쉬 커맨드 신호(CMD_REF)를 커맨드 신호(CMD)를 통해 반도체 메모리 장치(410)에 제공할 수 있다. 이에 대한 설명은 도 5 및 도 6 을 통해 보다 자세히 알아보기로 한다.
도 5 는 도 4 의 시스템 제어 장치(420)의 구성을 보여주기 위한 블록도이다.
도 5 를 참조하면, 시스템 제어 장치(420)는 커맨드 생성 회로(510), 어드레스 제어 회로(520)를 포함할 수 있다.
우선, 커맨드 생성 회로(510)는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 커맨드 신호(CMD_REF)에 대응하는 커맨드 신호(CMD)를 생성하기 위한 구성일 수 있다. 커맨드 생성 회로(510)는 도 4 의 반도체 메모리 장치(410)에 대한 쓰기 동작 및 읽기 동작 등을 제어할 수 있는 커맨드 신호(CMD)를 생성할 수 있다. 또한, 커맨드 생성 회로(510)는 반도체 메모리 장치(410)에 대한 리프레쉬 동작을 제어할 수 있는 리프레쉬 커맨드 신호(CMD_REF)를 생성할 수 있다. 다시 말하면, 커맨드 생성 회로(510)는 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 커맨드 신호(CMD_REF)를 생성할 수 있고 리프레쉬 커맨드 신호(CMD_REF)를 커맨드 신호(CMD)를 통해 반도체 메모리 장치(410)에 제공할 수 있다.
다음으로, 어드레스 제어 회로(520)는 로우 해머링 검출 신호(DET_RH) 및 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)에 대응하는 어드레스 신호(ADD)를 생성하기 위한 구성일 수 있다. 어드레스 제어 회로(520)는 어드레스 신호(ADD)를 생성할 수 있다. 여기서, 어드레스 신호(ADD)는 도 4 의 반도체 메모리 장치(410)에 대한 쓰기 동작 및 읽기 동작 등에 필요한 로우 어드레스(ADD_ROW) 및 컬럼 어드레스를 포함할 수 있다. 참고로, 컬럼 어드레스는 복수의 비트 라인(BL1, BL2, … BLm) 각각에 대응하는 어드레스 정보일 수 있다.
이어서, 어드레스 제어 회로(520)는 반도체 메모리 장치(410)에서 리프레쉬 대상 어드레스(ADD_REF)가 잘못 생성되었을 경우 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있다. 다시 말하면, 어드레스 제어 회로(520)는 로우 해머링 검출 신호(DET_RH) 및 어드레스 매칭 정보(INF_AM)에 기초하여 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있고, 리프레쉬 대상 어드레스(ADD_REF)를 어드레스 신호(ADD)를 통해 반도체 메모리 장치(410)에 제공할 수 있다.
도 6 은 도 5 의 어드레스 제어 회로(520)의 구성을 보여주기 위한 블록도이다.
도 6 을 참조하면, 어드레스 제어 회로(520)는 어드레스 래칭 회로(610), 어드레스 가감산 회로(620), 및 어드레스 출력 회로(630)를 포함할 수 있다.
우선, 어드레스 래칭 회로(610)는 로우 해머링 검출 신호(DET_RH)에 기초하여 로우 어드레스(ADD_ROW)를 래칭하기 위한 구성일 수 있다. 어드레스 래칭 회로(610)는 어드레스 신호(ADD)를 입력받을 수 있다. 이때, 어드레스 신호(ADD)는 위에서 설명하였듯이, 로우 어드레스(ADD_ROW)를 포함할 수 있다. 따라서, 어드레스 래칭 회로(610)는 로우 해머링 검출 신호(DET_RH)에 기초하여 로우 어드레스(ADD_ROW)를 래칭할 수 있다. 여기서, 로우 해머링 검출 신호(DET_RH)는 로우 해머링이 발생하는 경우 활성화되는 신호일 수 있다. 때문에, 로우 해머링 검출 신호(DET_RH)에 기초하여 어드레스 래칭 회로(610)에 래칭되는 로우 어드레스(ADD_ROW)는 로우 해머링 어드레스(ADD_RH)에 대응할 수 있다.
다음으로, 어드레스 가감산 회로(620)는 어드레스 매칭 정보(INF_AM)에 기초하여 어드레스 래칭 회로(610)에 래칭된 어드레스에 가감산 연산을 수행하기 위한 구성일 수 있다. 위에서 설명하였듯이, 어드레스 래칭 회로(610)에 래칭된 어드레스는 로우 해머링 어드레스(ADD_RH)에 대응할 수 있다. 따라서, 어드레스 가감산 회로(620)는 로우 해머링 어드레스(ADD_RH)에 가감산 연산을 수행한 리프레쉬 대상 어드레스(ADD_REF)를 생성할 수 있다.
다음으로, 어드레스 출력 회로(630)는 어드레스 매칭 정보(INF_AM)에 기초하여 로우 어드레스(ADD_ROW) 및 어드레스 가감산 회로(620)의 출력 어드레스인 리프레쉬 대상 어드레스(ADD_REF)를 선택적으로 출력하기 위한 구성일 수 있다. 여기서, 어드레스 매칭 정보(INF_AM)는 반도체 메모리 장치(410)에서 리프레쉬 대상 어드레스(ADD_REF)가 로우 해머링 어드레스(ADD_RH)에 대응하여 정확하지 생성되었는지에 대한 판단 결과를 포함할 수 있다. 따라서, 어드레스 출력 회로(630)는 반도체 메모리 장치(410)에서 리프레쉬 대상 어드레스(ADD_REF)가 정확하게 생성되지 않은 경우 리프레쉬 대상 어드레스(ADD_REF)를 출력할 수 있다.
이렇게 출력된 리프레쉬 대상 어드레스(ADD_REF)는 도 4 의 반도체 메모리 장치(410)에 제공될 수 있다. 이때, 시스템 제어 장치(420)에서 출력되는 리프레쉬 대상 어드레스(ADD_REF)는 어드레스 매칭 정보(INF_AM)에 기초하여 생성될 수 있다. 때문에, 반도체 메모리 장치(410) 입장에서는 로우 해머링에 의한 리프레쉬 동작 이후 다시 생성된 리프레쉬 대상 어드레스(ADD_REF)를 제공받는 것과 같을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템(400)은 반도체 메모리 장치(410)에 해머링이 발생한 이후 리프레쉬 대상 어드레스(ADD_REF)가 정확하게 생성되지 않은 경우, 정확한 리프레쉬 대상 어드레스(ADD_REF)를 반도체 메모리 장치(410)에 제공할 수 있다. 또한, 반도체 메모리 시스템(400)은 반도체 메모리 장치(410)로 제공되는 리프레쉬 대상 어드레스(ADD_REF)와 함께 리프레쉬 커맨드 신호(CMD_REF)에 기초하여 반도체 메모리 장치(410)에 대한 원활한 리프레쉬 동작을 제어할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 반도체 메모리 장치 110 : 어드레스 생성 회로
120 : 동작 판단 회로 130 : 로우 해머링 검출 회로
140 : 리프레쉬 제어 회로 150 : 메모리 셀 어레이 회로
160 : 감지 증폭 회로

Claims (20)

  1. 복수의 워드 라인 중 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 생성하는 어드레스 생성 회로; 및
    상기 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스와 상기 리프레쉬 대상 어드레스를 비교하여 어드레스 매칭 정보를 검출하는 동작 판단 회로를 포함하는
    반도체 메모리 장치.
  2. 제1항에 있어서,
    로우 어드레스가 동일한 어드레스 값으로 기 설정된 횟수만큼 입력되면 상기 로우 해머링 어드레스와 로우 해머링 검출 신호를 생성하는 로우 해머링 검출 회로를 더 포함하는
    반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 동작 판단 회로는
    상기 리프레쉬 대상 어드레스를 산술 연산하는 제1 연산 회로;
    상기 로우 해머링 어드레스를 산술 연산하는 제2 연산 회로; 및
    상기 제1 연산 회로와 상기 제2 연산 회로의 출력 값을 비교하여 상기 어드레스 매칭 정보를 생성하는 비교 회로를 포함하는
    반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 리프레쉬 대상 어드레스는 상기 로우 해머링 어드레스에 -1에 대응하는 연산을 수행한 제1 리프레쉬 대상 어드레스와 상기 로우 해머링 어드레스에 +1에 대응하는 연산을 수행한 제2 리프레쉬 대상 어드레스를 포함하는 것을 특징으로 하는
    반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 연산 회로는 상기 제1 리프레쉬 대상 어드레스와 상기 제2 리프레쉬 대상 어드레스를 덧셈 연산하는 것을 특징으로 하는
    반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 제2 연산 회로는 상기 로우 해머링 어드레스와 자신을 덧셈 연산하는 것을 특징으로 하는
    반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 동작 판단 회로는
    제1 제어 신호에 기초하여 상기 리프레쉬 대상 어드레스를 래칭하는 제1 래칭 회로;
    제2 제어 신호에 기초하여 상기 리프레쉬 대상 어드레스를 래칭하는 제2 래칭 회로; 및
    상기 로우 해머링 검출 신호에 기초하여 상기 로우 해머링 어드레스를 래칭하는 제3 래칭 회로를 더 포함하는
    반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 제어 신호는 리프레쉬 커맨드 신호에 기초하여 순차적으로 활성화되는 것을 특징으로 하는
    반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 어드레스 생성 회로는 상기 어드레스 매칭 정보에 기초하여 상기 리프레쉬 대상 어드레스를 다시 생성하는 것을 특징으로 하는
    반도체 메모리 장치.
  10. 복수의 워드 라인에 대한 로우 해머링을 검출하는 단계;
    상기 복수의 우드 라인 중 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스를 검출하는 단계;
    상기 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 생성하는 단계;
    상기 리프레쉬 대상 어드레스 각각에 대한 산술 연산을 수행하고, 상기 로우 해머링 어드레스와 자신 각각에 대한 산술 연산을 수행하는 단계; 및
    상기 산술 연산을 수행하는 단계의 결과를 비교하여 상기 리프레쉬 대상 어드레스에 대한 정상 생성 여부를 판단하는 단계를 포함하는
    반도체 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 산술 연산을 수행하는 단계는 덧셈 연산을 수행하는 것을 특징으로 하는
    반도체 메모리 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 판단하는 단계에서 생성되는 어드레스 매칭 정보에 기초하여 상기 리프레쉬 대상 어드레스를 생성하는 단계를 다시 동작하는 단계를 더 포함하는
    반도체 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 리프레쉬 대상 어드레스를 생성하는 단계 이후 리프레쉬 동작을 수행하고 상기 다시 동작하는 단계 이후 리프레쉬 동작을 수행하는 것을 특징으로 하는
    반도체 메모리 장치의 동작 방법.
  14. 복수의 워드 라인에 대한 로우 해머링을 검출하여 로우 해머링 검출 신호를 생성하고, 상기 로우 해머링이 발생한 워드 라인에 대응하는 로우 해머링 어드레스와 상기 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대응하는 리프레쉬 대상 어드레스를 비교하여 어드레스 매칭 정보를 생성하는 반도체 메모리 장치; 및
    상기 로우 해머링 검출 신호 및 상기 어드레스 매칭 정보에 기초하여 상기 리프레쉬 대상 어드레스를 상기 반도체 메모리 장치에 제공하는 시스템 제어 장치를 포함하는
    반도체 메모리 시스템.
  15. 제14항에 있어서,
    상기 반도체 메모리 장치는
    로우 어드레스가 동일한 어드레스 값으로 기 설정된 횟수만큼 입력되면 상기 로우 해머링 어드레스와 상기 로우 해머링 검출 신호를 생성하는 로우 해머링 검출 회로;
    상기 리프레쉬 대상 어드레스를 산술 연산하는 제1 연산 회로;
    상기 로우 해머링 어드레스를 산술 연산하는 제2 연산 회로; 및
    상기 제1 연산 회로와 상기 제2 연산 회로의 출력 값을 비교하여 상기 어드레스 매칭 정보를 생성하는 비교 회로를 더 포함하는
    반도체 메모리 시스템.
  16. 제15항에 있어서,
    상기 리프레쉬 대상 어드레스는 상기 로우 해머링 어드레스에 -1에 대응하는 연산을 수행한 제1 리프레쉬 대상 어드레스와 상기 로우 해머링 어드레스에 +1에 대응하는 연산을 수행한 제2 리프레쉬 대상 어드레스를 포함하는 것을 특징으로 하는
    반도체 메모리 시스템.
  17. 제16항에 있어서,
    상기 제1 연산 회로는 상기 제1 리프레쉬 대상 어드레스와 상기 제2 리프레쉬 대상 어드레스를 덧셈 연산하는 것을 특징으로 하는
    반도체 메모리 시스템.
  18. 제16항에 있어서,
    상기 제2 연산 회로는 상기 로우 해머링 어드레스와 자신을 덧셈 연산하는 것을 특징으로 하는
    반도체 메모리 시스템.
  19. 제14항에 있어서,
    상기 시스템 제어 장치는
    상기 어드레스 매칭 신호에 기초하여 리프레쉬 커맨드 신호에 대응하는 커맨드 신호를 생성하는 커맨드 생성 회로; 및
    상기 로우 해머링 검출 신호 및 상기 어드레스 매칭 정보에 기초하여 상기 리프레쉬 대상 어드레스에 대응하는 어드레스 신호를 생성하는 어드레스 제어 회로를 포함하는
    반도체 메모리 시스템.
  20. 제19항에 있어서,
    상기 어드레스 제어 회로는
    상기 로우 해머링 검출 신호에 기초하여 로우 어드레스를 래칭하는 어드레스 래칭 회로;
    상기 어드레스 매칭 정보에 기초하여 상기 어드레스 래칭 회로에 래칭된 어드레스에 가감산 연산을 수행하는 어드레스 가감산 회로; 및
    상기 어드레스 매칭 정보에 기초하여 상기 로우 어드레스 및 상기 어드레스 가감산 회로의 출력 어드레스를 선택적으로 출력하는 어드레스 출력 회로를 포함하는
    반도체 메모리 시스템.
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KR102469065B1 (ko) * 2016-06-03 2022-11-23 에스케이하이닉스 주식회사 메모리 장치
KR20220090937A (ko) * 2020-12-23 2022-06-30 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템

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