KR20080060373A - 반도체 메모리 소자 - Google Patents

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KR20080060373A
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Abstract

본 발명은 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자에서, 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간을 감소시킬 수 있는 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것으로서, 제1 및 제2 메모리 영역 선택신호에 의해 구분되는 제1 및 제2 메모리 영역을 구비하는 뱅크과, 상기 뱅크의 제1 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제1 감지증폭수단과, 상기 뱅크의 제2 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제2 감지증폭수단과, 제1 및 제2 메모리 영역 선택신호 및 테스트 모드 신호에 응답하여, 노멀 리드 동작시에는 상기 제1 또는 제2 감지증폭수단의 출력신호를 리드 데이터로서 선택적으로 출력하고, 병렬테스트 리드 동작시에는 상기 제1 및 제2 감지증폭수단의 출력신호를 합병하여 리드 데이터로서 출력하기 위한 제어수단, 및 상기 제어수단으로부터 출력된 리드 데이터를 감지증폭하여 글로벌 입/출력 라인으로 구동하기 위한 제3 감지증폭수단을 구비하는 반도체 메모리 소자를 제공한다.
로컬 라인 증폭회로, 로컬 입/출력 라인, 글로벌 입/출력 라인

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도.
도 2은 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도.
도 3은 도 2에서 도시된 본 발명의 실시예에 따른 로컬 라인 증폭회로의 구성요소 중 제어부를 상세히 도시한 회로도이다.
도 4a는 반도체 메모리 소자의 셀 라인에 저장하는 데이터(D1In, /D1In)의 파형을 도시한 타이밍 다이어그램.
도 4b는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램.
도 4c는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램.
* 도면의 주요부분에 대해 부호의 설명
10, 20 : 로컬 라인 증폭회로 11, 21 : 제1 감지증폭부
12, 22 : 제2 감지증폭부 23 : 제어부
24 : 제3 감지증폭부
본 발명은 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것으로, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자에서, 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간을 감소시킬 수 있는 반도체 메모리 소자의 로컬 라인 증폭회로에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM)에서 복수의 셀(CELL)에 저장된 데이터(DATA)를 리드(Read)하는 리드 경로(Read Path)는 다음과 같다.
워드 라인(Word Line : WL)과 비트 라인(Bit Line : BL)에 의해 리드(Read) 하고자하는 셀(CELL)을 선택하고, 선택된 셀(CELL)의 데이터(DATA)는 비트 라인 센스앰프(Bit Line Sens Amp : BLSA)에 의해 증폭되어 싱글 입/출력 라인(Single Input/Output Line : SIO)과 로컬 입/출력 라인(Local Input/Output Line : LIO)을 통과하며, 로컬 입/출력 라인(LIO)에 실린 데이터는 로컬 라인 증폭회로(LIO Amp)에 의해 다시 증폭되어 글로벌 입/출력 라인(Global Input/Output Line : GIO)과 데이터 패드(Data Pad : DQ)를 통과하여 외부로 출력된다.
반대로, 데이터 패드(DQ)의 데이터를 임의의 셀(CELL)에 라이트(Write)하는 라이트 경로(Write Path)는 다음과 같다.
데이터 패드(DQ)로부터 데이터를 입력받아 글로벌 입/출력 라인(GIO)과 로컬 입/출력 라인(LIO) 및 싱글 입/출력 라인(SIO)을 통과하고, 싱글 입/출력 라인(SIO)에 실린 데이터를 비트 라인 센스앰프(BLSA)를 통해 증폭하여 워드 라인(WL)과 비트 라인(BL)에 의해 선택된 라이트(Write) 하고자하는 셀(CELL)에 증폭된 데이터를 저장한다.
디램(DRAM) 생산시 실시하는 테스트 중에는, 전술한 리드 경로(Read Path)와 라이트 경로(Write Path) 및 복수의 셀(CELL)이 정상적으로 동작하는지 알아보기 위한 테스트(Operation Availability Test)가 포함된다.
테스트 방법으로는 주로 디램(DRAM) 내부의 리드 경로(Read Path)와 라이트 경로(Write Path)를 통해 동시에 모든 뱅크(Bank)를 테스트하는 병렬적인 라이트/리드 테스트(Parallel Write/Read Test)가 사용된다.
그런데, 데이터 입/출력 대역폭을 선택(Data Input/Output Bandwidth Option)하지 못하는 특수한 디램(DRAM)에서, 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test) 하게 되면, 고정되어 있는 데이터 입/출력 대역폭의 종류에 따라 테스트 시간이 차이가 나는 문제점이 발생할 수 있다.
예를 들어, 합동 전자장치 엔지니어링 협의회(Joint Electron Device Engineering Council : 이하 JEDEC이라 함)의 규격(Specification : 이하 SPEC.이라 함)에 따르면 DDR2 디램의 경우 내부에 속한 복수의 뱅크는 각각의 뱅크당 2개 의 하프 뱅크(Half Bank)를 갖는 구조로 되어있고, 복수의 뱅크 중 어느 하나의 뱅크가 선택되어 인에이블 되었을 때, 선택된 뱅크에 속하는 2개의 하프뱅크는 각각의 하프뱅크당 1개의 워드 라인(WL)만 인에이블 할 수 있다.
즉, 각각의 뱅크당 2개의 하프 뱅크(Half Bank)를 갖는 구조에서는, 복수의 뱅크 중 어느 하나의 뱅크가 선택되어 인에이블 되었을 때, 선택된 뱅크에서 최대 2개의 워드 라인(WL)이 인에이블 될 수 있다.
또한, JEDEC의 규격(SPEC.)에 따르면, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램의 경우 복수의 뱅크 중 어느 하나의 뱅크가 인에이블되면, 인에이블된 뱅크 내부에 속한 2개의 하프뱅크가 모두 인에이블되어 각각의 하프뱅크에 대응하는 2개의 워드 라인(WL)이 모두 인에이블 된다.
즉, 1개의 워드 라인(WL)에서는 한번에 8개의 데이터를 리드/라이트(Read/Write) 하도록 되어 있으므로, 뱅크가 한번 인에이블될 때 2개의 워드라인(WL)에서 총 16개의 데이터를 리드/라이트(Read/Write) 하도록 되어있다.
그리고, JEDEC의 규격(SPEC.)에 따르면, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램의 경우 복수의 뱅크 중 어느 하나의 뱅크가 인에이블되면, 인에이블된 뱅크 내부에 속한 2개의 하프뱅크 중 어느 하나의 하프뱅크만 인에이블되어 1개의 워드 라인(WL)만 인에이블 된다.
즉, 1개의 워드 라인(WL)에서는 한번에 8개의 데이터를 리드/라이트(Read/Write) 하도록 되어 있으므로, 뱅크가 한번 인에이블될 때 1개의 워드 라인(WL)에서 총 8개의 데이터를 리드/라이트(Read/Write) 하도록 결정되어 있다.
따라서, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램 내부에 속한 복수의 뱅크는 한 번 인에이블 될 때, 내부에 속한 2개의 하프 뱅크가 모두 인에이블 되지만, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램 내부에 속한 복수의 뱅크는 한 번 인에이블 될 때, 내부에 속한 2개의 하프 뱅크 중 1개의 하프 뱅크만 인에이블 된다.
때문에, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램과 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이 같은 개수의 뱅크를 갖는다면, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에 비해 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 더 많은 시간 - 이론적으로는 2배의 시간이 필요함 - 을 필요로 하는 문제점이 발생한다.
여기서, X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램과 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램은, 각각 X16과 X8로 고정된 데이터 입/출력 대역폭을 가지므로 둘 다 데이터 입/출력 대역폭을 선택할 수 없는 특수한 디램이다.
또한, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 있는 반도체 메모리 소자의 대표적인 예가, 전술한 X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이다.
마찬가지로, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 없는 반도체 메모리 소자의 대표적인 예가, 전술한 X8 의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이다.
도 1은 종래의 기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도이다.
도 1을 참조하면, 종래의 기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(10)는, 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 입력받아 감지증폭하여 출력하는 제1 감지증폭부(11)와, 제1 감지증폭부(11)의 데이터를 입력받아 감지증폭하여 글로벌 입/출력 라인(GIO)으로 출력하는 제2 감지증폭부(12)를 포함한다.
전술한 구성을 갖는 종래기술에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(10)는, 전술한 리드 경로(Read Path)에서 리드(Read) 동작을 수행할 때 사용되는 장치로서 반도체 메모리 소자의 데이터 입/출력 대역폭에 대응하여 반도체 메모리 소자에 포함되는 개수가 달라진다.
예를 들어, 데이터 입/출력 대역폭을 선택할 수 없고, X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 16개의 로컬 라인 증폭회로(10)를 포함한다.
마찬가지로, 데이터 입/출력 대역폭을 선택할 수 없고, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 8개의 로컬 라인 증폭회로(10)만 포함한다.
하지만, 데이터 입/출력을 선택할 수 있는 반도체 메모리 소자는 선택가능한 최대 데이터 입/출력 대역폭에 대응하는 로컬 라인 증폭회로(10)를 포함한다.
전술한 봐와 같은 로컬 라인 증폭회로(10)의 개수로 인해 반도체 메모리 소 자의 리드(Read) 동작시, X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 한번에 16개의 데이터를 출력해야 한다.
마찬가지로, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자는 한번에 8개의 데이터를 출력해야 한다.
이러한 차이는 한 개의 워드 라인(WL)에서 8개의 데이터를 리드/라이트(Read/Write) 해야하는 JEDEC의 규격(SPEC.)과 맞물려서 X16의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에 비해 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램이 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 더 많은 시간이- 약 2배 - 필요하도록 한다.
그런데, 종래의 기술에 따른 로컬 라인 증폭회로(10)는, 리드 경로(Read Path)에서 사용되고, 라이트 경로(Write Path)에서 사용되지 않는 구성요소이기 때문에, 라이트 경로(Write Path)를 통해 다음과 같이 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 동작이 가능하다.
동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 중이므로, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 없는 반도체 메모리 소자도, 내부에 속한 복수의 뱅크 중 각각의 뱅크를 한번에 리드/라이트(Full Read/Write) 할 수 있는 반도체 메모리 소자와 마찬가지로, 반도체 메모리 소자 내부에 속한 복수의 뱅크 중 각각의 뱅크가 인에이블되면 내부에 속한 2개의 하프뱅크를 모두 인에이블 시키는 방식을 사용하여 인에이블된 뱅크에 속하는 2개의 하프뱅크에 똑같은 데이터를 2번 저장해도 상관이 없다.
마찬가지로, 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 중이므로, 저장되는 데이터의 논리 값은 미리 알 수 있다.
하지만, 리드 경로(Read Path)를 통해 라이트 경로(Write Path)와 같은 방법으로 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하게 되면 전술한 로컬 라인 증폭회로(10)가 인에이블된 뱅크에 속하는 2개의 하프뱅크로부터 동시에 데이터를 입력받게 되어 데이터를 리드(Read) 하는 도중에 2개의 하프뱅크로부터 출력되는 데이터끼리 충돌하게 된다.
즉, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자를 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 같은 방법으로 동시에 모든 뱅크를 병렬적으로 테스트(Parallel Test)하게 되면, 라이트 경로(Write Path)를 이용한 라이트 테스트(Write Test)는 저장되는 값을 미리 안다면 수행해도 큰 문제가 없지만, 리드 테스트(Read Test)의 경우에는 충돌하는 데이터를 복구할 수 있는 방법이 없다.
그 이유는, 리드 경로(Read Path) 속하는 전술한 바와 같은 종래의 기술에 따른 로컬 라인 증폭회로(10)에서 데이터 충돌이 발생하기 때문이다.
따라서, 전술한 봐와 같은 로컬 라인 증폭회로(10)를 포함하고, 데이터 입/출력 대역폭이 고정되어 있는 반도체 메모리 소자에서 모든 뱅크를 병렬적으로 테스트(Parallel Test)하는 동작을 정상적으로 수행하기 위해서는 JEDEC의 규격(SPEC.)에 따를 수밖에 없다.
결국, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자 내부에 포함된 뱅크의 개수가 같다면, 각각의 뱅크가 인에이블 되었을 때 테스트할 수 있는 하프 뱅크 수가 차이가 발생하므로, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자가 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자에 비해 모든 뱅크를 한번 이상 더 인에이블 시켜야 병렬적으로 테스트(Parallel Test)하는 동작을 완료할 수 있다.
따라서, X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자의 경우, X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자에 비해 간단한 회로구성을 가지므로 - 예컨대, 로컬 라인 증폭회로의 개수가 적고, 그에 따른 주변회로도 더 간소화할 수 있음 - 더 작게 칩을 생산할 수 있다는 장점이 있지만, 생산과정에서 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 시간이 약 2배 정도 더 걸린다는 문제점이 발생한다.
그리고, 전술한 문제점은 데이터 입/출력 대역폭 옵션을 갖는 일반적인 디램(DRAM)의 경우 적용되지 않는데, 그 이유는 테스트시 가장 최적화된 데이터 입/출력 대역폭으로 선택하여 테스트할 수 있기 때문이다.
여기서, 데이터 입/출력 대역폭을 선택하는 것 - 예컨데, X4, X8, X16 - 은, 한 번의 어드레싱(addressing)에 의해서 동시에 리드(read)를 하거나 라이트(write)를 하는 데이터의 개수를 의미하는 것으로 디램(DRAM)의 사용용도에 따라 입/출력 데이터의 대역폭을 조절하기 위해 사용하는 기능이다.
다시 말하면, 일반적인 디램(DRAM)에서 'X4', 'X8', 'X16' 데이터 입/출력 대역폭은 각 4-비트, 8-비트, 16-비트 구조로 데이터를 리드/라이트(Read/Write)하는 디램(DRAM)을 의미하는데, 일반적으로 양산되는 디램(DRAM)의 경우 'X4', 'X8', 'X16' 데이터 입/출력 대역폭을 모두 만족시킬 수 있도록 설계되어 제작된 다음, 외부의 옵션 - 예컨데, 특정 핀 또는 볼에 VDD를 입력하는 방식 - 을 통해 'X4', 'X8', 'X16' 중 어느 하나의 데이터 입/출력 대역폭을 선택하여 동작할 수 있다.
그리고, 전술한 문제점은 예를 든 X8의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자 사이의 관계에서만 한정되는 것이 아니라, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자와, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자 사이의 관계에서는 전술한 문제점이 발생한다.
즉, X4의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와 X16의 데이터 입/출력 대역폭으로 고정되어 있는 반도체 메모리 소자와의 관계에서도 전술한 봐와 같이 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간이 더 많이 필요하다는 문제점이 발생한다.
마찬가지로, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자와 데이터 입/출력 대역폭을 선택할 수 있는 반도체 메모리 소자 사이 의 관계에서도 전술한 봐와 같이 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간이 더 많이 필요하다는 문제점이 발생한다.
여기서, 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭은, 전술한 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램의 JEDEC의 규격(SPEC.) 같은 경우처럼 1개의 뱅크를 한번 인에이블할 때 내부의 모든 하프 뱅크를 한번에 인에이블 하지 못하고 선택하여 인에이블 해야하는 데이터 입/출력 대역폭을 의미한다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자에서 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때, 테스트에 소요되는 시간을 감소시킬 수 있는 반도체 메모리 소자의 로컬 라인 증폭회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 제1 및 제2 메모리 영역 선택신호에 의해 구분되는 제1 및 제2 메모리 영역을 구비하는 뱅크; 상기 뱅크의 제1 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하 기 위한 제1 감지증폭수단; 상기 뱅크의 제2 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제2 감지증폭수단; 제1 및 제2 메모리 영역 선택신호 및 테스트 모드 신호에 응답하여, 노멀 리드 동작시에는 상기 제1 또는 제2 감지증폭수단의 출력신호를 리드 데이터로서 선택적으로 출력하고, 병렬테스트 리드 동작시에는 상기 제1 및 제2 감지증폭수단의 출력신호를 합병하여 리드 데이터로서 출력하기 위한 제어수단; 및 상기 제어수단으로부터 출력된 리드 데이터를 감지증폭하여 글로벌 입/출력 라인으로 구동하기 위한 제3 감지증폭수단을 구비하는 반도체 메모리 소자를 제공한다.
전술한 바와 같이, 데이터 입/출력 대역폭을 선택(Data Input/Output Bandwidth Option)하지 못하고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭을 갖는 반도체 메모리 소자일 경우, 데이터 입/출력 대역폭을 선택하지 못하고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭에 비해 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 더 많은 소요시간이 필요하다는 문제점이 있다.
그런데, 전술한 문제점을 갖는 반도체 메모리 소자가 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 뱅크를 풀 리드/라이트(Full Read/Write)로 할 수 없었던 이유는, 반도체 메모리 소자의 로컬 라인 증폭회로의 개수의 개수가 고정되어 있으므로 리드 경로(Read Path)에서 리드(Read) 동작시 발생하는 출력되는 데이터의 충돌로 인해 정확한 테스트 결과를 얻을 수 없었기 때문이다.
이에 따라, 본 발명에서는 모든 뱅크를 병렬적으로 테스트(Parallel Test)할 때 전술한 문제점을 갖는 반도체 메모리 소자에서 리드 경로(Read Path)에서 리드(Read) 동작시 발생하는 출력되는 데이터의 충돌을 방지하여 정확한 테스트를 수행할 수 있는 회로 및 방법을 제공한다.
그 구현 수단으로는, 반도체 메모리 소자의 리드 경로(Read Path)에서 로컬 입/출력 라인(LIO)에 걸린 데이터를 증폭시켜 글로벌 입/출력 라인(GIO)으로 전달하는 로컬 라인 증폭회로의 구조 및 회로를 변경하여 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구형될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2은 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로를 상세히 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(20)는, 제1 및 제2 메모리 영역 선택신호(LA13H, LA13L)에 의해 구분되는 제1 및 제2 메모리 영역(Half Bank1, Half Bank2)을 구비하는 뱅크(Bank)와, 뱅크(Bank)의 제1 메모리 영역(Half Bank1)의 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 감지증폭하기 위한 제1 감지증폭부(21)와, 뱅크(Bank)의 제2 메모리 영역(Half Bank2)의 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 감지증폭하기 위한 제2 감지증폭부(22)와, 제1 및 제2 메모리 영역 선택신호(LA13H, LA13L) 및 테스트 모드 신호(TPARA)에 응답하여, 노멀 리드 동작시(Normal Read Mode)에는 제1 또는 제2 감지증폭부(21, 22)의 출력신호를 리드 데이터(D1Out, /D1Out)로서 선택적으로 출력하고, 병렬테스트 리드 동작시(Parallel Test Read Mode)에는 제1 및 제2 감지증폭부(21, 22)의 출력신호를 합병하여 리드 데이터(D1Out, /D1Out)로서 출력하기 위한 제어부(23), 및 제어부(23)로부터 출력된 리드 데이터(D1Out, /D1Out)를 감지증폭하여 글로벌 입/출력 라인(GIO)으로 구동하기 위한 제3 감지증폭부(24)을 구비한다.
여기서, 제1 감지증폭부(21)는, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램처럼 내부에 속한 복수의 뱅크가 2개의 하프 뱅크(Half Bank)를 갖는 구조일 때, 2개의 하프 뱅크(Half Bank) 중 어느 하나의 하프 뱅크(Half Bank)의 로컬 입/출력 라인 쌍(LIO, /LIO)에서 출력되는 데이터를 증폭시킨다.
마찬가지로, 제2 감지증폭부(22)는, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램처럼 내부에 속한 복수의 뱅크가 2개의 하프 뱅크(Half Bank)를 갖는 구조일 때, 2개의 하프 뱅크(Half Bank) 중 제1 감지증폭부(21)와 연결되지 않은 하프 뱅크(Half Bank)의 로컬 입/출력 라인 쌍(LIO, /LIO)에서 출력되는 데이터를 증폭시킨다.
제1 감지증폭부(21) 및 제2 감지증폭부(22)는, 로컬 입/출력 라인 쌍(LIO, /LIO)의 데이터를 증폭시키도록 제어하는 제1 증폭신호(IAMPP1)에 응답하여 동작한다.
즉, X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램처럼 내부에 속한 복수의 뱅크가 2개의 하프 뱅크(Half Bank)를 갖는 구조일 때, 2개의 하프 뱅크(Half Bank)의 로컬 입/출력 라인 쌍(LIO, /LIO)에서 출력되는 각각의 데이터를 모두 증폭시킨다.
그리고, 제어부(23)는, 제1 감지증폭부(21)와 제2 감지증폭부(22)에서 출력되는 데이터(D0UP, /D0UP, D0DN, /D0DN)를 입력받고, 테스트 모드 신호(TPARA)에 응답하여 노멀 리드 동작(Normal Read Mode) 또는 병렬테스트 리드 동작(Parallel Test Read Mode)을 수행하는데, 병렬테스트 리드 동작(Parallel Test Read Mode)시에는 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)와 상관없이 제1 감지증폭부(21)의 출력데이터(D0UP, /D0UP)와 제2 감지증폭부(22)의 출력데이터(D0DN, /D0DN)를 합병하여 리드 데이터(D1Out, /D1Out)로서 출력한다.
또한, 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)에 응답하여 2개의 하프 뱅크(Half Bank) 중 인에이블 되는 하프 뱅크(Half Bank)를 선택하는데, 노멀 리드 동작(Normal Read Mode)시에는 제1 메모리 영역 선택신호(LA13H) 또는 제2 메모리 영역 선택신호(LA13L) 중 어느 하나의 신호가 선택되어 활성화됨으로써 제1 감지증폭부(21)의 출력데이터(D0UP, /D0UP) 또는 제2 감지증폭부(22)의 출력데이터(D0DN, /D0DN) 중 어느 하나의 데이터를 리드 데이터(D1Out, /D1Out)로서 출력한다.
그리고, 제3 감지증폭부(24)는, 제2 증폭신호(IAMPP2)에 응답하여 리드 데이터(D1Out, /D1Out)를 감지증폭하여 글로벌 입/출력 라인(GIO)으로 출력한다.
도 2에서 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(20)는, 종래기술에서 문제점을 지적하기 위해 예시한 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에서 종래기술에 따른 문제점을 해결하기 위해 적용할 수 있는 로컬 라인 증폭회로(20)를 상세히 도시한 회로도이다.
즉, 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 로컬 라인 증폭회로(20)는 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램에 적용되었을 때 효과가 발생한다.
하지만, 도 2에 도시된 로컬 라인 증폭회로(20)는, 반도체 메모리 소자 내부에 속한 복수의 뱅크가 각각의 뱅크당 2개의 하프 뱅크(Half Bank)를 갖는 구조인 경우를 가정한 상태에서 본 발명의 사상이 적용된 하나의 실시예이므로, 데이터 입/출력 대역폭을 선택할 수 없고 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자라면 내부의 설계를 수정하여 본 발명의 사상을 적용할 수 있다.
예를 들면, 반도체 메모리 소자 내부에 속한 복수의 뱅크가 각각의 뱅크당 4개의 쿼드 뱅크(Quad Bank)를 갖는 구조라면, 본 발명의 실시예에 따른 로컬 라인 증폭회로는, 각각의 쿼드 뱅크(Quad Bank)에 연결된 제1 내지 제4감지증폭부와 노멀 리드 동작(Normal Read Mode)시 제1 내지 제4감지증폭부에서 출력되는 데이터 중 어느 하나의 데이터를 선택하여 출력하고, 병렬테스트 리드 동작시(Parallel Test Read Mode) 제1 내지 제4감지증폭부에서 출력되는 데이터를 합병하여 출력하는 제어부, 및 제어부에 출력되는 데이터를 감지증폭하여 글로벌 입/출력 라인(GIO)으로 출력하는 제5감지증폭부를 포함하는 구성으로 바뀔 수 있다.
즉, 반도체 메모리 소자의 내부에 속한 복수의 뱅크가 각각의 뱅크당 몇 개의 내부 뱅크 - 하프 뱅크, 쿼드 뱅크 - 를 갖는 구조인지에 따라 본 발명의 실시예에 따른 로컬 라인 증폭회로의 구성도 바뀔 수 있다.
그리고, 종래기술의 문제점은 디램 생산시 실시하는 테스트 중 리드 경로(Read Path)와 라이트 경로(Write Path) 및 복수의 셀(CELL)이 정상적으로 알아보기 위한 테스트(Operation availability Test) 즉, 디램 내부의 모든 뱅크에 설정된 데이터를 병렬적으로 라이트/리드 테스트(Parallel Write/Read Test) 도중에 발생한다.
그런데, 도 2에 도시된 본 발명의 실시예에 따른 로컬 라인 증폭회로(20)는 종래기술에서 설명한 바와 같이 반도체 메모리 소자의 리드 경로(Read Path)에서 사용되는 장치이다.
즉, 본 발명의 실시예에 따른 로컬 라인 증폭회로(20)는, 디램 내부의 모든 뱅크에 설정된 데이터를 병렬적으로 라이트(Parallel Write)하는 테스트 동작이 정상적으로 종료되고, 모든 뱅크에 설정된 데이터를 병렬적으로 리드(Parallel Read)하는 테스트 동작에서 사용된다.
때문에, 디램 내부의 모든 뱅크에 설정된 데이터를 병렬적으로 라이트(Parallel Write)하는 테스트 동작이 정상적으로 종료되었을 때의 X8의 데이터 입/출력 대역폭으로 고정되어 있는 DDR2 디램 상태는 종래기술에서 설명한 봐와 같이 내부에 속하는 복수의 뱅크 중 인에이블 된 뱅크에 속하는 2개의 하프뱅크가 서로 동일한 셀(CELL) 영역에 동일한 데이터를 저장한 상태이다.
즉, 인에이블 된 뱅크에 속하는 일측 하프뱅크와 타측 하프뱅크는, 동일한 데이터를 각각 저장하고 있다.
도 3은 도 1에서 도시된 본 발명의 실시예에 따른 로컬 라인 증폭회로의 구성요소 중 제어부를 상세히 도시한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 로컬 라인 증폭회로(20)의 구성요소 중 제어부(23)는, 테스트 모드 신호(TPARA)와 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)의 논리를 조합하여 출력하는 논리조합부(231), 및
제1 및 제2 감지증폭부(21, 22)의 출력되는 데이터(D0UP, /D0UP, D0DN, /D0DN)를 입력받아 논리조합부(231)의 출력신호에 응답하여 리드 데이터(D1Out, /D1Out)로서 출력하는 리드 데이터 출력부(232) 구비한다.
제어부(23)의 동작은 다음과 같다.
테스트 모드 신호(TPARA)가 로직'로우'(Low)가 되면 노멀 리드 동작(Normal Read Mode)으로 동작하므로 제1 메모리 영역 선택신호(LA13H) 또는 제2 메모리 영역 선택신호(LA13L) 중 로직'하이'(High)로 활성화되는 어느 하나의 신호에 응답하여 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP) 또는 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN) 중 어느 하나의 데이터를 리드 데이터(D1Out, /D1Out)로서 출력한다.
테스트 모드 신호(TPARA)가 로직'하이'(High)가 되면 병렬테스트 리드 동작(Parallel Test Read Mode)으로 동작하므로 제1 메모리 영역 선택신호(LA13H) 및 제2 메모리 영역 선택신호(LA13L)의 논리레벨과 관계없이 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)를 합병하여 리드 데이터(D1Out, /D1Out)로서 출력한다.
그런데, 병렬테스트 리드 동작(Parallel Test Read Mode)시에는 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)를 합병하여 출력하므로 논리레벨이 결정된 리드 데이터(D1Out, /D1Out)가 정확한 데이터 인지 판정할 수 있어야 하는데, 그 방법은 다음과 같다.
첫 번째, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)에서 모두 오류가 발생하지 않는 경우에는, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)가 전술한 바와 같이 같은 데이터이므로 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크와 타측 하프뱅크에 저장했던 데이터와 같은 데이터가 리드 데이터(D1Out, /D1Out)로서 출력된다.
따라서, 테스트 라이트 동작(Test Write Mode)과 병렬테스트 리드 동작(Parallel Test Read Mode)이 모두 정상적으로 이루어진 것을 알 수 있다.
두 번째, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP) 또는 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN) 중 어느 하나의 데이터에서 오류가 발생하여 논리레벨이 반대로 바뀌는 경우, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)가 서로 반대 논리레벨을 갖게 되므로, 합병시 서로 충돌하여 논리레벨이 상쇄된다.
즉, 리드 데이터(D1Out, /D1Out)의 논리레벨은 로직'하이'(High)도 아니고, 로직'로우'(Low)도 아닌 상태로 출력된다.
따라서, 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크 또는 타측 하프뱅크에 중 어느 하나의 하프뱅크에 데이터를 제대로 저장하지 못했거나, 병렬테스트 리드 동작(Parallel Test Read Mode)시 일측 하프뱅크에서 출력되는 데이터 또는 타측 하프뱅크에서 출력되는 데이터 중 어느 하나의 데이터가 깨진 것을 알 수 있다.
세 번째, 제1 감지증폭부(21)에서 출력되는 데이터(D0UP, /D0UP)와 제2 감지증폭부(22)에서 출력되는 데이터(D0DN, /D0DN)에서 모두 오류가 발생하여 논리레벨이 반대로 바뀌는 경우, 두 번째 경우처럼 데이터가 충돌하여 논리레벨이 상쇄되지는 않지만 출력되는 리드 데이터(D1Out, /D1Out)와 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크와 타측 하프뱅크에 저장했던 데이터가 서로 반대되는 논리레벨을 갖는다.
따라서, 테스트 라이트 동작(Test Write Mode)시 일측 하프뱅크 및 타측 하프뱅크 모두에 데이터를 제대로 저장하지 못했거나, 병렬테스트 리드 동작(Parallel Test Read Mode)시 일측 하프뱅크에서 출력되는 데이터 및 타측 하프뱅크에서 출력되는 데이터가 모두 깨진 것을 알 수 있다.
도 4a는 반도체 메모리 소자의 셀 라인에 저장하는 데이터(D1In, /D1In)의 파형을 도시한 타이밍 다이어그램이다.
도 4b는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램이다.
도 4b를 참조하면, 출력되는 리드 데이터(D1Out, /D1Out)의 논리레벨이 로직'하이'(High)도 아니고, 로직'로우'(Low)도 아닌 경우에는 테스트가 실패(fail) 했다는 것을 알 수 있다.
하지만, 출력되는 리드 데이터(D1Out, /D1Out)의 논리레벨이 도 4a에서 도시된 저장하는 데이터(D1In, /D1In)의 논리레벨과 같다면 테스트가 성공(Pass) 했다는 것을 알 수 있다.
도 4c는 본 발명의 실시예에 따른 로컬 라인 증폭회로에서 출력되는 리드 데이터 파형의 일 예를 도시한 타이밍 다이어그램이다.
도 4c를 참조하면, 출력되는 리드 데이터(D1Out, /D1Out)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 나누어져서 테스트 성공(Pass)처럼 보이지만, 도 4a에서 도시된 저장하는 데이터(D1In, /D1In)의 논리레벨과 반대되는 논리레벨을 갖으므로 테스트가 실패(fail) 했다는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간을 1/2로 단축시켜, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간과 동일하게 할 수 있다.
결국, 반도체 메모리 소자를 생성하는 TAT(Turn Around Time)를 줄이고, 이는 반도체 메모리 소자의 생산성 향상 및 비용 감소를 가져올 수 있다.
데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 없는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간을 1/2로 단축시켜, 데이터 입/출력 대역폭을 선택할 수 없고, 각각의 뱅크를 풀 리드/라이트(Full Read/Write) 할 수 있는 데이터 입/출력 대역폭으로 고정된 반도체 메모리 소자를 병렬적으로 테스트(Parallel Test)하는데 걸리는 시간과 동일하게 할 수 있다.
결국, 반도체 메모리 소자를 생성하는 TAT(Turn Around Time)를 줄이고, 이는 반도체 메모리 소자의 생산성 향상 및 비용 감소를 가져올 수 있다.

Claims (6)

  1. 제1 및 제2 메모리 영역 선택신호에 의해 구분되는 제1 및 제2 메모리 영역을 구비하는 뱅크;
    상기 뱅크의 제1 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제1 감지증폭수단;
    상기 뱅크의 제2 메모리 영역의 로컬 입/출력 라인 쌍의 데이터를 감지증폭하기 위한 제2 감지증폭수단;
    제1 및 제2 메모리 영역 선택신호와 테스트 모드 신호에 응답하여, 노멀 리드 동작시에는 상기 제1 또는 제2 감지증폭수단의 출력신호를 리드 데이터로서 선택적으로 출력하고, 병렬테스트 리드 동작시에는 상기 제1 및 제2 감지증폭수단의 출력신호를 합병하여 리드 데이터로서 출력하기 위한 제어수단; 및
    상기 제어수단으로부터 출력된 리드 데이터를 감지증폭하여 글로벌 입/출력 라인으로 구동하기 위한 제3 감지증폭수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제어수단은,
    상기 테스트 모드 신호와 제1 메모리 영역 선택신호 및 제2 메모리 영역 선 택신호의 논리를 조합하여 출력하는 논리조합부; 및
    상기 제1 및 제2 감지증폭수단에서 출력되는 데이터를 입력받아 상기 논리조합부의 출력신호에 응답하여 상기 리드 데이터로서 출력하는 리드 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제어수단은,
    상기 테스트 모드 신호가 로직'로우'(Low)로 비활성화되면 상기 노멀 리드 동작을 수행하고, 상기 테스트 모드 신호가 로직'하이'(High)로 활성화되면 상기 병렬테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제어수단은,
    노멀 리드 동작을 수행 중 일 때, 상기 제1 메모리 영역 선택신호가 로직'하이'(High)로 활성화되고, 상기 제2 메모리 영역 선택신호가 로직'로우'(Low)로 비활성화되면, 상기 제1 감지증폭수단에서 출력되는 데이터를 상기 리드 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제어수단은,
    노멀 리드 동작을 수행 중 일 때, 상기 제2 메모리 영역 선택신호가 로직'하이'(High)로 활성화되고, 상기 제1 메모리 영역 선택신호가 로직'로우'(Low)로 비활성화되면, 상기 제2 감지증폭수단에서 출력되는 데이터를 상기 리드 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제어수단은,
    병렬테스트 리드 동작을 수행 중 일 때, 상기 제2 메모리 영역 선택신호와 상기 제1 메모리 영역 선택신호에 상관없이 상기 제1 및 제2 감지증폭수단에서 출력되는 데이터를 합병하여 상기 리드 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
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