KR20060136004A - 반도체 메모리 소자 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 리드 경로에 관한 것이다. 본 발명은 데이터 라인의 길이차에 따른 라인 로딩값에 관계 없이 입/출력 감지증폭기의 센싱 마진을 확보할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 입/출력 감지증폭기(IOSA)로부터 상대적으로 먼 블럭으로부터 데이터를 읽어내는 경우 입/출력 감지증폭기(IOSA)의 인에이블 시점을 지연시켜 줌으로써 데이터 라인의 길이 증가에 따라 차동 데이터 라인의 라인 로딩이 증가하더라도 충분히 라인의 전위가 벌어진 이후에 감지하도록 하여 센싱 마진을 확보할 수 있다. 선택되는 블럭에 따른 지연값의 차이는 블럭 정보를 나타낼 수 있는 신호, 예컨대 블럭 선택신호(로우 어드레스를 받아서 생성함)를 사용하여 반영할 수 있다.

리드, 입/출력 감지증폭기, 딜레이, 블럭 선택신호, 데이터 버스

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 반도체 메모리 소자의 리드 경로를 나타낸 개략적인 블럭 다이어그램.

도 2는 일반적인 입/출력 감지증폭기(IOSA)의 회로도.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리드 경로를 나타낸 개략적인 블럭 다이어그램.

도 4는 상기 도 3의 딜레이 회로의 로직 구현예를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명

300: 입/출력 감지증폭기(IOSA)

350: 딜레이 회로

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 리 드 경로에 관한 것이다.

일반적으로, 반도체 메모리 소자 내부에서의 데이터 전송을 위해 데이터 입/출력 라인을 사용하고 있다. 그리고, 각 메모리 셀과 데이터 입/출력 패드가 1:1로 매칭 되도록 데이터 입/출력 라인을 구현하는 것은 불가능하기 때문에 계층적인 구조의 데이터 입/출력 라인 구조를 사용하고 있다.

데이터 입/출력 패드와 메모리 셀 영역(코어) 사이의 데이터 전송을 위한 입/출력 데이터 라인을 흔히 글로벌 데이터 버스(GIO)라 부르고 있는데, 이는 글로벌 데이터 버스(GIO)가 다수의 뱅크에 걸쳐 글로벌하게 배치되기 때문이다. 한편, 메모리 셀 영역 내에도 로컬 데이터 버스를 적용하여 데이터 전송을 수행하고 있는데, 로컬 데이터 버스도 계층적인 구조를 이루고 있다.

따라서, 글로벌 데이터 버스와 로컬 데이터 버스 사이의 데이터 교환을 위한 회로가 필요한데, DRAM의 경우 리드 동작에서 로컬 데이터 버스에 실린 데이터를 글로벌 데이터 버스(GIO)에 옮기기 위하여 입/출력 감지증폭기(IOSA)를 사용하고, 라이트 동작에서 글로벌 데이터 버스(GIO)에 실린 데이터를 로컬 데이터 버스에 옮기기 위하여 라이트 드라이버(WD)를 사용하고 있다.

도 1은 종래기술에 따른 반도체 메모리 소자의 리드 경로를 나타낸 개략적인 블럭 다이어그램이다.

도 1을 참조하면, 셀 코어 블럭은 다수의 단위 블럭(블럭 0 ~ 블럭 N)으로 이루어지며, 단위 블럭(블럭 0 ~ 블럭 N) 각각에는 로우 방향으로 로컬 데이터 버스(LIOT, LIOB)가 배치되며, 셀 코어 블럭 전체에 걸쳐 컬럼 방향으로 로컬 데이터 버스(MIOT, MIOB)가 배치되어 있다.

리드 동작일 경우, 로우 어드레스에 의해서 워드라인을 인에이블 시킬 단위 블럭(블럭 0 ~ 블럭 N)이 선택되고, 컬럼 어드레스에 의해서 해당 컬럼 선택신호(yi)를 활성화시켜 원하는 셀의 데이터를 로컬 데이터 버스(LIOT, LIOB)에 실어주고, 로컬 데이터 버스(LIOT, LIOB)에 실린 데이터는 로컬 데이터 버스(MIOT, MIOB)를 거쳐 입/출력 감지증폭기(IOSA)(100)에 도달하게 된다.

이때, 차동 로컬 데이터 버스 MIOT와 MIOB는 일정 레벨(예컨대, 비트라인 프리차지 전압(VBLP))로 프리차지 되어 있다가 데이터가 전달되면 라인 로딩에 의해 수백 mV 정도 벌어지게 되며, 입/출력 감지증폭기(IOSA)(100)는 이 차이값을 증폭하여 출력(DOT, DOB)으로 내보내게 된다.

도 2는 일반적인 입/출력 감지증폭기(IOSA)의 회로도이다.

도 2를 참조하면, 일반적인 입/출력 감지증폭기(IOSA)(100)는 MIOT와 MIOB를 차동입력으로 하는 2개의 차동증폭기(120, 140)로 구성된다. 각 차동증폭기(120, 140)는 NMOS 타입 차동증폭 회로로 구현되며, 바이어스 NMOS 트랜지스터의 게이트 입력으로 입/출력 감지증폭기 인에이블신호(SA_ENABLE)를 사용하고 있다. 따라서, 입/출력 감지증폭기 인에이블신호(SA_ENABLE)가 논리레벨 하이로 활성화되면 2개의 차동증폭기(120, 140)가 MIOT와 MIOB를 감지 및 증폭하는 동작을 수행하게 된다.

이러한 입/출력 감지증폭기(IOSA)(100)를 이용하여 로컬 데이터 버스(MIOT, MIOB)에 실린 데이터를 증폭함에 있어서, 각 단위 블럭(블럭 0 ~ 블럭 N)으로부터 입/출력 감지증폭기(IOSA)(100)까지의 라인 길이가 다르기 때문에 어떤 단위 블럭( 블럭 0 ~ 블럭 N)이 선택되는가에 따라 라인 로딩이 다르게 된다.

즉, 블럭 0가 선택되는 경우, 블럭 N이 선택되는 경우에 비해 라인의 길이가 길어지고 그만큼 로컬 데이터 버스(MIOT, MIOB)의 라인 로딩이 커지게 된다. 이처럼 로컬 데이터 버스(MIOT, MIOB)의 라인 로딩이 달라지면 차동 로컬 데이터 버스 MIOT와 MIOB가 벌어지는 정도(차이값)가 달라지고 이는 입/출력 감지증폭기(IOSA)(100)의 센싱 마진 저하로 이어진다. 다시 말해, 입/출력 감지증폭기(IOSA)(100)로부터 가장 멀리 떨어진 블럭 0에서 데이터가 나오는 경우, 로컬 데이터 버스(MIOT, MIOB)의 라인 로딩이 최대가 되고, 이처럼 큰 라인 로딩에 의해 차동 로컬 데이터 버스 MIOT와 MIOB가 아주 미세하게 벌어지게 되고 이에 따라 입/출력 감지증폭기(IOSA)(100)는 더 작은 차이값을 감지 증폭해야 하는 부담을 안게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 라인의 길이차에 따른 라인 로딩값에 관계 없이 입/출력 감지증폭기의 센싱 마진을 확보할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 단위 셀 블럭; 각 단위 셀 블럭에 대응하는 다수의 차동 로컬 데이터 입/출력 라 인; 각 차동 로컬 데이터 입/출력 라인에 실린 데이터 신호를 감지 증폭하기 위한 입/출력 감지증폭기; 및 블럭 선택 정보신호에 응답하여 상기 입/출력 감지증폭기의 인에이블 시점을 차별적으로 지연시키기 위한 딜레이 회로를 구비하는 반도체 메모리 소자가 제공된다.

바람직하게, 상기 딜레이 회로는, 상기 블럭 선택 정보신호에 응답하여 상기 입/출력 감지증폭기로부터 상대적으로 멀리 떨어진 블럭이 선택되었는지를 판단하기 위한 제1 로직부; 입/출력 감지증폭기 인에이블신호를 일정시간만큼 지연시키기 위한 지연부; 및 상기 제1 로직부의 출력신호에 응답하여 상기 입/출력 감지증폭기 인에이블신호의 노말 출력 경로 또는 지연 패스 - 상기 지연부를 경유하는 경로 - 를 선택적으로 인에이블 시키기 위한 제2 로직부를 구비한다.

본 발명에서는 입/출력 감지증폭기(IOSA)로부터 상대적으로 먼 블럭으로부터 데이터를 읽어내는 경우 입/출력 감지증폭기(IOSA)의 인에이블 시점을 지연시켜 줌으로써 데이터 라인의 길이 증가에 따라 차동 데이터 라인의 라인 로딩이 증가하더라도 충분히 라인의 전위가 벌어진 이후에 감지하도록 하여 센싱 마진을 확보할 수 있다. 선택되는 블럭에 따른 지연값의 차이는 블럭 정보를 나타낼 수 있는 신호, 예컨대 블럭 선택신호(로우 어드레스를 받아서 생성함)를 사용하여 반영할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리드 경로를 나타낸 개략적인 블럭 다이어그램이다.

도 3을 참조하면, 셀 코어 블럭은 다수의 단위 블럭(블럭 0 ~ 블럭 N)으로 이루어지며, 단위 블럭(블럭 0 ~ 블럭 N) 각각에는 로우 방향으로 로컬 데이터 버스(LIOT, LIOB)가 배치되며, 셀 코어 블럭 전체에 걸쳐 컬럼 방향으로 로컬 데이터 버스(MIOT, MIOB)가 배치되어 있다. 이는 상기 도 1에 도시된 종래기술과 동일하다.

단, 본 실시예에는 입/출력 감지증폭기(IOSA)(300)의 인에이블 신호로서 기존의 입/출력 감지증폭기 인에이블신호(SA_ENABLE)를 사용하지 않고, 블럭 선택신호 BLOCK_SEL<0:M>에 응답하여 입/출력 감지증폭기 인에이블신호(SA_ENABLE)를 차별적으로 지연시키기 위한 딜레이 회로(350)의 출력신호를 사용한다.

도 4는 상기 도 3의 딜레이 회로(350)의 로직 구현예를 나타낸 회로도이다.

도 4를 참조하면, 딜레이 회로(350)는, 블럭 선택신호 BLOCK_SEL0 및 블럭 선택신호 BLOCK_SEL1를 입력으로 하는 노아 게이트(NOR1)와, 블럭 선택신호 BLOCK_SEL2 및 블럭 선택신호 BLOCK_SEL3을 입력으로 하는 노아 게이트(NOR2)와, 노아 게이트(NOR1) 및 노아 게이트(NOR2)의 출력신호를 입력으로 하는 낸드 게이트(NAND2)와, 낸드 게이트(NAND2)의 출력신호를 입력으로 하는 인버터(INV3)와, 입/출력 감지증폭기 인에이블신호(SA_ENABLE) 및 인버터(INV3)의 출력신호를 입력으로 하는 낸드 게이트(NAND1)와, 입/출력 감지증폭기 인에이블신호(SA_ENABLE)를 입력 으로 하는 인버터 체인(352)(여기에서는 2개의 인버터(INV1, INV2)로 구현됨)과, 인버터 체인(352)의 출력신호 및 낸드 게이트(NAND2)의 출력신호를 입력으로 하는 낸드 게이트(NAND3)와, 낸드 게이트(NAND1)와 낸드 게이트(NAND3)의 출력신호를 입력으로 하여 선택적으로 지연된 입/출력 감지증폭기 인에이블신호(SA_ENABLE_OUT)를 출력하기 위한 낸드 게이트(NAND4)를 구비한다.

여기서, 노아 게이트(NOR1), 노아 게이트(NOR2), 낸드 게이트(NAND2)는 입/출력 감지증폭기(IOSA)(300)로부터 상대적으로 멀리 떨어진 블럭(본 실시예에서는 블럭 0, 블럭 1, 블럭 2, 블럭3)이 선택되었는지를 판단하기 위한 로직이다.

또한, 인버터(INV3), 낸드 게이트(NAND1), 낸드 게이트(NAND3), 낸드 게이트(NAND4)는 블럭 선택 정보에 따라 입/출력 감지증폭기 인에이블신호(SA_ENABLE)의 노말 패스와 지연 패스(인버터 체인(352)을 경유하는 패스)를 선택적으로 인에이블 시키기 위한 로직이다.

만일, 입/출력 감지증폭기(IOSA)(300)로부터 상대적으로 가까운 블럭(여기에서는 블럭 4 이후)이 선택된 경우에는 블럭 선택신호 BLOCK_SEL<0:3>가 모두 논리레벨 로우이므로 낸드 게이트(NAND2)의 출력신호는 로우 레벨이 되고, 이에 따라 낸드 게이트(NAND1) 및 낸드 게이트(NAND4)를 통해 입/출력 감지증폭기 인에이블신호(SA_ENABLE)가 그대로 출력된다.

한편, 입/출력 감지증폭기(IOSA)(300)로부터 상대적으로 먼 블럭(여기에서는 블럭 0 ~ 블럭 3)이 선택된 경우에는 블럭 선택신호 BLOCK_SEL<0:3> 중 어느 하나가 논리레벨 하이가 되어 낸드 게이트(NAND2)의 출력신호가 하이 레벨이 되므로, 낸드 게이트(NAND3) 및 낸드 게이트(NAND4)를 통해 인버터 체인(352)의 지연시간만큼 지연된 입/출력 감지증폭기 인에이블신호(SA_ENABLE)가 출력된다.

결국, 본 실시예에 따르면 입/출력 감지증폭기(IOSA)(300)로부터 상대적으로 가까운 블럭이 선택되면 노멀한 입/출력 감지증폭기 인에이블신호(SA_ENABLE)에 의해 입/출력 감지증폭기(IOSA)(300)가 인에이블 되고, 입/출력 감지증폭기(IOSA)(300)로부터 상대적으로 먼 블럭이 선택되는 경우에는 지연된 입/출력 감지증폭기 인에이블신호(SA_ENABLE)에 의해 입/출력 감지증폭기(IOSA)(300)가 인에이블 된다. 즉, 입/출력 감지증폭기(IOSA)(300)로부터 상대적으로 먼 블럭이 선택되는 경우에는 입/출력 감지증폭기(IOSA)(300)의 인에이블 시점이 지연된다.

블럭 0 ~ 블럭 3과 같이 입/출력 감지증폭기(IOSA)(300)로부터 먼 블럭이 선택되는 경우, 로컬 데이터 버스(MIOT, MIOB)의 라인 로딩이 상대적으로 크기 때문에 입/출력 감지증폭기 인에이블신호(SA_ENABLE)가 노멀하게 활성화 되는 시점에서 MIOT와 MIOB의 차이값이 매우 미세하게 나타나는데, 본 실시예를 적용하면 입/출력 감지증폭기(IOSA)(300)가 인에이블 되는 시점이 인버터 체인(352)의 지연시간만큼 지연되고, 그 시간만큼 MIOT와 MIOB의 차이값이 보다 커지게 되므로 입/출력 감지증폭기(IOSA)(300)의 센싱 마진을 확보할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 선택 블럭 정보를 파악하기 위하여 로우 어드레스를 받아서 생성한 블럭 선택신호를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 선택 블럭의 정보를 포함하는 다른 신호(예컨대, 로우 어드레스 신호)를 사용하는 경우에도 적용된다.

또한, 전술한 실시예에서 예시된 딜레이 회로는 사용되는 신호의 극성에 따라 다른 게이트 로직으로 대체되거나 그 순서가 바뀔 수 있다.

전술한 본 발명은 입/출력 감지증폭기의 센싱 마진을 확보하는 효과가 있으며, 이로 인하여 반도체 메모리 소자의 오동작을 방지하고 신뢰도를 개선할 수 있다.

Claims (5)

1. 다수의 단위 셀 블럭;

   각 단위 셀 블럭에 대응하는 다수의 차동 로컬 데이터 입/출력 라인;

   각 차동 로컬 데이터 입/출력 라인에 실린 데이터 신호를 감지 증폭하기 위한 입/출력 감지증폭기; 및

   블럭 선택 정보신호에 응답하여 상기 입/출력 감지증폭기의 인에이블 시점을 차별적으로 지연시키기 위한 딜레이 회로

   를 구비하는 반도체 메모리 소자.
2. 제1항에 있어서,

   상기 딜레이 회로는,

   상기 블럭 선택 정보신호에 응답하여 상기 입/출력 감지증폭기로부터 상대적으로 멀리 떨어진 블럭이 선택되었는지를 판단하기 위한 제1 로직부;

   입/출력 감지증폭기 인에이블신호를 일정시간만큼 지연시키기 위한 지연부; 및

   상기 제1 로직부의 출력신호에 응답하여 상기 입/출력 감지증폭기 인에이블신호의 노말 출력 경로 또는 지연 패스 - 상기 지연부를 경유하는 경로 - 를 선택적으로 인에이블 시키기 위한 제2 로직부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
3. 제1항에 있어서,

   상기 딜레이 회로는,

   제1 블럭 선택신호 및 제2 블럭 선택신호를 입력으로 하는 제1 노아 게이트;

   제3 블럭 선택신호 및 제4 블럭 선택신호를 입력으로 하는 제2 노아 게이트;

   상기 제1 및 제2 노아 게이트의 출력신호를 입력으로 하는 제1 낸드 게이트;

   상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제1 인버터;

   상기 입/출력 감지증폭기 인에이블신호 및 상기 제1 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트;

   상기 입/출력 감지증폭기 인에이블신호를 입력으로 하는 인버터 체인;

   상기 인버터 체인의 출력신호 및 상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제3 낸드 게이트; 및

   상기 제2 및 제3 낸드 게이트의 출력신호를 입력으로 하여 선택적으로 지연된 입/출력 감지증폭기 인에이블신호를 출력하기 위한 제4 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
4. 제1항에 있어서,

   상기 블럭 선택 정보신호는 로우 어드레스를 받아서 생성된 블럭선택신호인 것을 특징으로 하는 반도체 메모리 소자.
5. 제1항에 있어서,

   상기 블럭 선택 정보신호는 로우 어드레스 신호인 것을 특징으로 하는 반도체 메모리 소자.

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