KR101047059B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

전체적인 회로의 배치면적을 감소시키고 컬럼선택신호의 스큐(SKEW)를 감소시킨 반도체 메모리 장치가 개시된다. 이를 위한 반도체 메모리 장치는, 제1 방향으로 소정의 간격을 두고 배치되는 복수의 메모리 뱅크; 상기 제1 방향으로 상기 복수의 메모리 뱅크의 외곽 영역에 배치되며, 상기 복수의 메모리 뱅크의 컬럼영역의 액세스를 공통적으로 제어하는 공통 컬럼선택 제어부; 및 상기 복수의 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 전송하는 공통 컬럼선택신호 전송라인;을 구비하며, 상기 공통 컬럼선택 제어부는 상기 컬럼선택신호의 전송경로의 길이를 고려하여 지연값이 조절된 상기 컬럼선택신호를 생성하는 것을 특징으로 한다.
스큐, 타이밍, 컬럼선택, 데이터 액세스, 뱅크

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 컬럼선택신호의 스큐(SKEW)를 조절하는 기술에 관한 것이다.
반도체 메모리 장치는 내부 메모리 영역을 복수의 메모리 뱅크로 구분하고 있다. 복수의 메모리 뱅크는 뱅크 어드레스 신호에 의해서 선택적으로 활성화 된다. 일반적으로 복수의 메모리 뱅크 및 내부회로의 배치구조는 동작 성능 및 공간의 효율성 등을 고려하여 결정된다.
도 1은 종래기술의 반도체 메모리 장치의 내부 배치도이다.
도 1을 참조하면 종래기술의 반도체 메모리 장치(1)는, 제1 메모리 뱅크(BANK0_0·BANK0_1, 110·120)와, 제2 메모리 뱅크(BANK1_0·BANK1_1, 210·220)와, 제1 내지 제4 컬럼선택 제어부(111,121,211,221)와, 제1 내지 제4 데이터 쓰기부(112,122,212,222)와, 제1 내지 제4 데이터 읽기부(113,123,213,223)로 구성된 다.
참고적으로, 제1 메모리 뱅크(BANK0_0·BANK0_1, 110·120)는 제1 서브 뱅크(110) 및 제2 서브 뱅크(120)로 구분되고, 제2 메모리 뱅크(BANK1_0·BANK1_1, 210·220)는 제3 서브 뱅크(210) 및 제4 서브 뱅크(220)로 구분되어 있다. 이와 같이 뱅크 어드레스 신호에 의해서 선택적으로 활성화 되는 메모리 뱅크는 물리적으로 복수의 서브 뱅크로 구분되어 배치될 수도 있다.
로우 제어영역(X LOGIC, 311·312)에는 메모리 뱅크의 로우영역의 액세스를 제어하기 위한 회로가 구비되고, 크로스 영역(XY CROSS, 320)에는 각종 내부신호의 드라이버(Driver) 및 리피터(Repeater) 등이 구비된다.
제1 데이터 쓰기부(112)는 제1 서브 뱅크(110)에 쓰기 데이터를 전달하고, 제1 데이터 읽기부(113)는 제1 서브 뱅크(110)에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 제2 데이터 쓰기부(122)는 제2 서브 뱅크(120)에 쓰기 데이터를 전달하고, 제2 데이터 읽기부(123)는 제2 서브 뱅크(120)에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 제3 데이터 쓰기부(212)는 제3 서브 뱅크(210) 에 쓰기 데이터를 전달하고, 제3 데이터 읽기부(213)는 제3 서브 뱅크(210)에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 제4 데이터 쓰기부(222)는 제4 서브 뱅크(220)에 쓰기 데이터를 전달하고, 제4 데이터 읽기부(223)는 제4 서브 뱅크(220)에서 전달되는 읽기 데이터를 감지 및 증폭한다.
한편, 제1 내지 제4 컬럼선택 제어부(111,121,211,221)는 제1 메모리 뱅 크(BANK0_0·BANK0_1, 110·120) 및 제2 메모리 뱅크(BANK1_0·BANK1_1, 210·220)의 컬럼영역의 액세스를 제어한다. 제1 내지 제4 컬럼선택 제어부(111,121,211,221)의 기본적인 동작은 동일하다. 따라서 대표적으로 제1 컬럼선택 제어부(111)의 내부동작 및 이와 관련된 내부회로를 상세히 설명하기로 한다.
제1 컬럼선택 제어부(111)에서 생성되는 컬럼선택신호(YI<0>,…,YI<i>)는 제1 메모리 뱅크의 제1 서브 뱅크(110)의 해당 메모리 셀에 대한 데이터 접근을 제어하게 된다. 컬럼선택신호(YI<0>,…,YI<i>)는 전송라인을 통해서 제1 서브 뱅크(110)로 전달된다. 즉, 특정 컬럼선택신호(YI<k>)가 활성화 되면 해당 메모리 셀에 대한 데이터 접근이 가능하게 되므로, 데이터 읽기모드(DATA READ MODE)에서 제1 데이터 읽기부(113)는 해당 메모리 셀에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 데이터 쓰기모드(DATA WRITE MODE)에서 제1 데이터 쓰기부(112)는 쓰기 데이터를 해당 메모리 셀에 전달하게 된다.
종래기술의 반도체 메모리 장치(1)는 각 메모리 뱅크마다 컬럼선택 제어부가 구비되어 있다. 본 예시에서는 메모리 뱅크의 각 서브 뱅크마다 컬럼선택 제어부가 구비되어 있다. 이와 같은 구조는 컬럼선택 제어부를 배치하기 위한 면적이 많이 소요된다. 따라서 컬럼영역의 액세스 성능을 저하시키지 않으면서 상술한 문제점을 개선하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 전체적인 회로의 배치면적을 감소시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
또한, 컬럼선택신호의 스큐(SKEW)를 감소시킨 반도체 메모리 장치를 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 방향으로 소정의 간격을 두고 배치되는 복수의 메모리 뱅크; 상기 제1 방향으로 상기 복수의 메모리 뱅크의 외곽 영역에 배치되며, 상기 복수의 메모리 뱅크의 컬럼영역의 액세스를 공통적으로 제어하는 공통 컬럼선택 제어부; 및 상기 복수의 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 전송하는 공통 컬럼선택신호 전송라인;을 구비하며, 상기 공통 컬럼선택 제어부는 상기 컬럼선택신호의 전송경로의 길이를 고려하여 지연값이 조절된 상기 컬럼선택신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 제1 방향으로 소정의 간격을 두고 배치되는 제1 및 제2 메모리 뱅크; 상기 제1 방향으로 상기 제1 및 제2 메모리 뱅크의 외곽 영역에 배치되며, 상기 제1 및 제2 메모리 뱅크의 컬럼영역의 액세스를 공 통적으로 제어하는 공통 컬럼선택 제어부; 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호 - 상기 공통 컬럼선택 제어부에서 생성됨 - 를 전송하는 공통 컬럼선택신호 전송라인; 및 상기 공통 컬럼선택신호 전송라인에 삽입되어, 상기 제1 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 해당 컬럼선택신호를 전달하는 컬럼선택신호 리피터;를 구비하며, 상기 제1 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로는 상기 제2 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로 보다 더 긴 것을 특징으로 하고, 상기 공통 컬럼선택 제어부는 상기 제2 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 상기 컬럼선택신호 리피터의 지연값만큼 지연시켜 생성하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
본 발명을 적용한 반도체 메모리 장치는 공통 컬럼선택신호 전송라인을 통해서 복수의 메모리 뱅크에 컬럼선택신호를 전송할 때, 공통 컬럼선택신호 전송라인의 길이가 길더라도 컬럼선택신호의 스큐(SKEW)를 감소시킬 수 있다. 또한, 공통 컬럼선택신호 전송라인에 삽입된 컬럼선택신호 리피터의 지연값으로 발생하는 스큐(SKEW)를 보정할 수 있다. 따라서 복수의 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근 타이밍의 변동이 감소한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 내부 배치도이다.
본 실시예에 따른 반도체 메모리 장치(2)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 2를 참조하면 반도체 메모리 장치(2)는, 제1 메모리 뱅크(BANK0_0·BANK0_1, 110A·120A)와, 제2 메모리 뱅크(BANK1_0·BANK1_1, 210A·220A)와, 제1 및 제2 공통 컬럼선택 제어부(410,420)와, 제1 내지 제4 데이터 쓰기부(112A,122A,212A,222A)와, 제1 내지 제4 데이터 읽기부(113A,123A,213A,223A)를 구비한다.
참고적으로, 제1 메모리 뱅크(BANK0_0·BANK0_1, 110A·120A)는 제1 서브 뱅크(110A) 및 제2 서브 뱅크(120A)로 구분되고, 제2 메모리 뱅크(BANK1_0·BANK1_1, 210A·220A)는 제3 서브 뱅크(210A) 및 제4 서브 뱅크(220A)로 구분되어 있다. 이와 같이 뱅크 어드레스 신호에 의해서 선택적으로 활성화 되는 메모리 뱅크는 물리적으로 복수의 서브 뱅크로 구분되어 배치될 수도 있다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 메모리 뱅크(BANK0_0·BANK0_1, 110A·120A) 및 제2 메모리 뱅크(BANK1_0·BANK1_1, 210A·220A)는 제1 방향으로 소정의 간격을 두고 배치된다.
로우 제어영역(X LOGIC, 311A·312A)에는 메모리 뱅크의 로우영역의 액세스를 제어하기 위한 회로가 구비되고, 크로스 영역(XY CROSS, 320A)에는 각종 내부신호의 드라이버(Driver) 및 리피터(Repeater) 등이 구비된다. 제1 로우 제어영역(311A)은 제2 방향으로 제1 서브 뱅크(110A) 및 제2 서브 뱅크(120A) 사이에 배치되며, 제2 로우 제어영역(312A)은 제2 방향으로 제3 서브 뱅크(210A) 및 제4 서브 뱅크(220A) 사이에 배치된다. 크로스 영역(XY CROSS, 320A)은 제1 방향으로 제1 로우 제어영역(311A) 및 제2 로우 제어영역(312A) 사이에 배치된다. 제1 방향 및 제2 방향으로 서로 수직하는 방향이다.
제1 데이터 쓰기부(112A))는 제1 서브 뱅크(110A)에 쓰기 데이터를 전달하고, 제1 데이터 읽기부(113A)는 제1 서브 뱅크(110A)에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 제2 데이터 쓰기부(122A)는 제2 서브 뱅크(120A)에 쓰기 데이터를 전달하고, 제2 데이터 읽기부(123A)는 제2 서브 뱅크(120A)에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 제3 데이터 쓰기부(212A)는 제3 서브 뱅크(210A)에 쓰기 데이터를 전달하고, 제3 데이터 읽기부(213A)는 제3 서브 뱅크(210A)에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 제4 데이터 쓰기 부(222A)는 제4 서브 뱅크(220A)에 쓰기 데이터를 전달하고, 제4 데이터 읽기부(223A)는 제4 서브 뱅크(220A)에서 전달되는 읽기 데이터를 감지 및 증폭한다.
한편, 제1 공통 컬럼선택 제어부(410)는 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 컬럼영역의 액세스를 제어한다. 또한, 제2 공통 컬럼선택 제어부(420)는 제1 메모리 뱅크의 제2 서브 뱅크(120A) 및 제2 메모리 뱅크의 제4 서브 뱅크(220A)의 컬럼영역의 액세스를 제어한다. 즉, 제1 및 제2 공통 컬럼선택 제어부(410,420)는 제1 및 제2 메모리 뱅크를 공통적으로 제어한다. 제1 및 제2 공통 컬럼선택 제어부(410,420)의 기본적인 동작은 동일하다. 따라서 대표적으로 제1 공통 컬럼선택 제어부(410)의 내부동작 및 이와 관련된 내부회로를 상세히 설명하기로 한다.
제1 공통 컬럼선택 제어부(410)에서 생성되는 컬럼선택신호(YI<0>,…,YI<i>)는 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 해당 메모리 셀에 대한 데이터 접근을 제어하게 된다. 컬럼선택신호(YI<0>,…,YI<i>)는 공통 컬럼선택신호 전송라인(511_0,…,511_i)을 통해서 제1 서브 뱅크(110A) 및 제3 서브 뱅크(210A)로 전달된다. 복수의 메모리 뱅크는 뱅크 어드레스 신호에 의해서 선택적으로 활성화 되므로, 공통 컬럼선택신호 전송라인(511_0,…,511_i)을 통해서 컬럼선택신호(YI<k>)를 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)로 공통적으로 전송하여도 반도체 메모리 장치는 정상적인 동작을 수행할 수 있다.
제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 특정 컬럼선택신호(YI<k>)가 활성화 되면 제1 서브 뱅크(110A)의 해당 메모리 셀에 대한 데이터 접근이 가능하게 되므로, 데이터 읽기모드(DATA READ MODE)에서 제1 데이터 읽기부(113A)는 해당 메모리 셀에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 데이터 쓰기모드(DATA WRITE MODE)에서 제1 데이터 쓰기부(112A)는 쓰기 데이터를 해당 메모리 셀에 전달하게 된다. 참고적으로 컬럼선택신호는 컬럼 어드레스 신호에 대응하여 활성화 되는 신호이다.
또한, 제2 메모리 뱅크의 제3 서브 뱅크(210A) 및 특정 컬럼선택신호(YI<k>)가 활성화 되면 제3 서브 뱅크(210A)의 해당 메모리 셀에 대한 데이터 접근이 가능하게 되므로, 데이터 읽기모드(DATA READ MODE)에서 제3 데이터 읽기부(213A)는 해당 메모리 셀에서 전달되는 읽기 데이터를 감지 및 증폭한다. 또한, 데이터 쓰기모드(DATA WRITE MODE)에서 제3 데이터 쓰기부(212A)는 쓰기 데이터를 해당 메모리 셀에 전달하게 된다.
이와 같은 구조의 반도체 메모리 장치(2)는 공통 컬럼선택 제어부를 통해서 제1 및 제2 메모리 뱅크의 컬럼영역의 액세스를 공통적으로 제어하게 되므로 회로를 배치하기 위한 공간이 절약된다.
도 3은 도 2의 반도체 메모리 장치에 대한 상세한 구성도이다.
도 3을 참조하면 반도체 메모리 장치(2)는, 제1 메모리 뱅크(BANK0_0·BANK0_1, 110A·120A)와, 제2 메모리 뱅크(BANK1_0·BANK1_1, 210A·220A)와, 제1 및 제2 공통 컬럼선택 제어부(410,420)와, 공통 컬럼선택신호 전송라인(511_0,…,511_i, 521_0,…,521_i)과, 컬럼선택신호 리피터(611_0,…,611_i, 621_0,…,621_i)를 구비한다.
참고적으로, 제1 메모리 뱅크(BANK0_0·BANK0_1, 110A·120A)는 제1 서브 뱅크(110A) 및 제2 서브 뱅크(120A)로 구분되고, 제2 메모리 뱅크(BANK1_0·BANK1_1, 210A·220A)는 제3 서브 뱅크(210A) 및 제4 서브 뱅크(220A)로 구분되어 있다. 이와 같이 뱅크 어드레스 신호에 의해서 선택적으로 활성화 되는 메모리 뱅크는 물리적으로 복수의 서브 뱅크로 구분되어 배치될 수도 있다.
제1 메모리 뱅크(BANK0_0·BANK0_1, 110A·120A) 및 제2 메모리 뱅크(BANK1_0·BANK1_1, 210A·220A)는 제1 방향으로 소정의 간격을 두고 배치된다.
제1 공통 컬럼선택 제어부(410)는 제1 방향으로 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 외곽 영역에 배치된다. 또한, 제2 공통 컬럼선택 제어부(420)는 제1 방향으로 제1 메모리 뱅크의 제2 서브 뱅크(120A) 및 제2 메모리 뱅크의 제4 서브 뱅크(220A)의 외곽 영역에 배치된다.
공통 컬럼선택신호 전송라인(511_0,…,511_i, 521_0,…,521_i)은 제1 메모리 뱅크 및 제2 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호(YI<0>,…,YI<i>)를 전송한다. 여기에서 컬럼선택신호(YI<0>,…,YI<i>)는 제1 및 제2 공통 컬럼선택 제어부(410,420)에서 생성된 신호이다.
컬럼선택신호 리피터(611_0,…,611_i, 621_0,…,621_i)는 공통 컬럼선택신호 전송라인(511_0,…,511_i, 521_0,…,521_i)에 삽입되어, 제1 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 해당 컬럼선택신호를 전달한다. 참고적으로 컬럼선택신호 리피터는 하나 이상의 버퍼 또는 인버터 등을 이용하여 구성될 수 있다.
본 실시예에서는 제안하고자 하는 기술적인 사상을 명확히 설명하기 위해, 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)에 대한 액세스 동작을 중심으로 설명하기로 한다. 제1 메모리 뱅크의 제2 서브 뱅크(120A) 및 제2 메모리 뱅크의 제4 서브 뱅크(220A)에 대한 액세스 동작은 중복된 설명을 피하기 위해 생략한다.
제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 특정 컬럼선택신호(YI<k>)가 활성화 되면 제1 서브 뱅크(110A)의 해당 메모리 셀에 대한 데이터 접근이 가능하게 된다. 또한, 제2 메모리 뱅크의 제3 서브 뱅크(210A) 및 특정 컬럼선택신호(YI<k>)가 활성화 되면 제3 서브 뱅크(210A)의 해당 메모리 셀에 대한 데이터 접근이 가능하게 된다. 이때 컬럼선택신호(YI<k>)는 공통 컬럼선택신호 전송라인을 통해서 전송된다. 즉, 제1 메모리 뱅크의 제1 서브 뱅크(110A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호는 공통 컬럼선택신호 전송라인을 통해서 공통적으로 전송된다.
이때, 제1 메모리 뱅크의 제1 서브 뱅크(110A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로는 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로 보다 더 길다. 따라서, 제1 메모리 뱅크의 제1 서브 뱅크(110A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호는 공통 컬럼선택신호 전송라인을 통해서 전송될 때 공통 컬럼선택신호 전송라인의 부하값(캐패시턴스 등)에 의해서 슬루우 레이트(SLEW RATE)가 낮아질 수 있다. 하지만, 본 실시예에서 제1 메모리 뱅크의 제1 서브 뱅크(110A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호는 컬럼선택신호 리피터(611_0,…,611_i)를 통해서 전달되므로 슬루우 레이트(SLEW RATE)가 보정된다. 따라서 공통 컬럼선택신호 전송라인의 길이가 길더라도 컬럼선택신호의 슬루우 레이트(SLEW RATE)의 변동을 억제시킬 수 있다.
한편, 제1 공통 컬럼선택 제어부(410)에서 생성되는 컬럼선택신호(YI<0>,…,YI<i>)에 대해서 자세히 살펴보기로 한다. 컬럼선택신호(YI<0>,…,YI<i>)는 모두 동일한 기술적 사상을 통해서 생성되므로, 대표적으로 제1 공통 컬럼선택신호 전송라인(511_0)을 통해서 전송되는 제1 컬럼선택신호(YI<0>)에 대해서 설명한다.
제1 공통 컬럼선택 제어부(410)에서 생성되는 제1 컬럼선택신호(YI<0>)는 제1 공통 컬럼선택신호 전송라인(511_0)을 통해서 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)로 전송된다. 이때, 제1 공통 컬럼선택신호 전송라인(511_0)의 제1 노드(NODE A) 및 제2 노드(NODE B)에 전송되는 제1 컬럼선택신호(YI<0>)의 타이밍은 서로 차이가 발생한다. 제1 노드(NODE A) 는 제1 메모리 뱅크의 제1 서브 뱅크(110A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 타이밍의 측정하는 기준이라고 정의하고, 제2 노드(NODE B)는 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 타이밍을 측정하는 기준이라고 정의할 수 있다.
제1 공통 컬럼선택신호 전송라인(511_0)은 매우 긴 배선으로 형성되므로 제1 노드(NODE A) 및 제2 노드(NODE B)에 전송되는 제1 컬럼선택신호(YI<0>)의 타이밍은 차이가 발생한다. 즉, 제1 노드(NODE A)와 제2 노드(NODE B) 사이의 제1 컬럼선택신호(YI<0>)의 스큐(SKEW)가 크다. 게다가 제1 컬럼선택신호(YI<0>)의 슬루우 레이트(SLEW RATE)가 낮아지는 것을 보정하기 위해서 제1 컬럼선택신호 리피터(611_0)가 구비되어 있으므로, 제1 컬럼선택신호 리피터(611_0)의 지연값에 의해 제1 컬럼선택신호(YI<0>)의 스큐(SKEW)가 더욱 커지게 된다.
따라서 본 실시예의 제1 공통 컬럼선택 제어부(410)는 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 메모리 셀에 대한 데이터 접근을 제어하는 제1 컬럼선택신호(YI<0>)를 제1 컬럼선택신호 리피터(611_0)의 지연값만큼 지연시켜 생성한다. 따라서 제1 노드(NODE A)와 제2 노드(NODE B) 사이의 제1 컬럼선택신호(YI<0>)의 타이밍 차이, 즉 제1 컬럼선택신호(YI<0>)의 스큐(SKEW)가 줄어들게 된다. 또한, 제1 메모리 뱅크 및 제2 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근 타이밍의 변동이 억제된다.
한편, 제1 공통 컬럼선택 제어부(410)는 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 메모리 셀에 대한 데이터 접근을 제어하는 제1 컬럼선택신호(YI<0>)를 생성할 때, 제1 컬럼선택신호 리피터(611_0)의 지연값에 추가적으로 전송경로 지연값 만큼 더 지연시켜 제1 컬럼선택신호(YI<0>)를 생성할 수도 있을 것이다. 여기에서 전송경로 지연값이란, 제1 메모리 뱅크의 제1 서브 뱅크(110A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로의 차이에 대응하는 지연값으로 정의된다. 본 실시예에서는 제1 노드(NODE A)와 제2 노드(NODE B) 사이의 제1 공통 컬럼선택신호 전송라인(511_0)의 지연값이 전송경로 지연값에 해당한다. 참고적으로 제1 메모리 뱅크의 제1 서브 뱅크(110A) 및 제2 메모리 뱅크의 제3 서브 뱅크(210A)에는 많은 수의 메모리 셀이 배치되므로, 실제적으로 전송경로 지연값은 특정 노드를 기준으로 결정되는 것이 아니라 메모리 뱅크 또는 서브 뱅크을 기준으로 하여 최적의 지연값이 결정되는 것이 바람직할 것이다.
도 4는 도 2의 반도체 메모리 장치의 간략도 및 제1 공통 컬럼선택 제어부에 대한 회로도를 나타낸 도면이다. 제1 공통 컬럼선택 제어부(410)는 컬럼선택신호(YI<0>,…,YI<i>)를 생성하지만, 여기에서는 제1 컬럼선택신호(YI<0>)를 생성하는 회로만을 도시하였다. 이하, 설명에서는 이를 제1-1 공통 컬럼선택 제어부(410_1)라고 지칭하기로 한다.
도 4를 참조하면 제1-1 공통 컬럼선택 제어부(410_1)는, 지연 모델부(411) 와, 선택부(412)와, 구동부(413)로 구성된다. 여기에서 컬럼 인에이블 신호(SY)는 제1 인버터(INV1)로 입력되는데, 제1 인버터(INV1)는 필수적으로 구비되어야 하는 것은 아니다.
지연 모델부(411)는 제1 인버터(INV1)에서 출력되는 제1 지연신호(SY_D1)를 제1 컬럼선택신호 리피터(611_0)의 모델 지연값 만큼 지연시켜 제2 지연신호(SY_D2)를 출력한다. 또한, 선택부(412)는 뱅크선택신호(BK_SEL)에 응답하여 제1 지연신호(SY_D1) 또는 제2 지연신호(SY_D2)를 선택적으로 출력한다. 또한, 구동부(413)는 선택부(412)에서 출력되는 신호를 제1 공통 컬럼선택신호 전송라인으로 구동한다.
따라서 제1 메모리 뱅크가 활성화 되었을 때의 제1 노드(NODE A)의 제1 컬럼선택신호(YI<0>)의 타이밍과 제2 메모리 뱅크가 활성화 되었을 때의 제2 노드(NODE B)의 제1 컬럼선택신호(YI<0>)의 타이밍은 거의 동일하다.
참고적으로 제1 실시예의 반도체 메모리 장치(2)에서는 컬럼선택신호를 생성할 때 컬럼선택신호 리피터의 지연값만을 반영한 예를 위주로 설명하였다. 하지만, 컬럼선택신호 리피터가 구비되지 않은 반도체 메모리 장치에서는 컬럼선택신호를 생성할 때 공통 컬럼선택신호 전송라인의 모델 지연값을 반영하여 컬럼선택신호의 스큐(SKEW)를 감소시킬 수 있다.
즉, 이를 위한 반도체 메모리 장치는, 제1 방향으로 소정의 간격을 두고 배치되는 복수의 메모리 뱅크와, 제1 방향으로 복수의 메모리 뱅크의 외곽 영역에 배 치되며 복수의 메모리 뱅크의 컬럼영역의 액세스를 공통적으로 제어하는 공통 컬럼선택 제어부와, 복수의 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 전송하는 공통 컬럼선택신호 전송라인을 구비한다. 이때, 공통 컬럼선택 제어부는 컬럼선택신호의 전송경로의 길이를 고려하여 지연값이 조절된 컬럼선택신호를 생성하게 된다.
여기에서 공통 컬럼선택 제어부는, 컬럼 인에이블 신호를 컬럼선택신호의 전송경로의 모델 지연값 만큼 지연시키는 지연 모델부와, 뱅크선택신호에 응답하여 컬럼 인에이블 신호 또는 지연 모델부에서 출력되는 지연신호를 선택적으로 출력하는 선택부와, 선택부에서 출력되는 신호를 공통 컬럼선택신호 전송라인으로 구동하는 구동부로 구성된다.
한편, 지연 모델부의 모델 지연값은 뱅크 어드레스 신호에 대응하여 조절되는 것이 바람직하다. 예를 들어 제1 방향으로 소정의 간격을 두고 배치되는 제1 내지 제4 메모리 뱅크가 존재한다고 하면 모델 지연값은 메모리 뱅크의 배치위치에 따른 컬럼선택신호의 전송경로의 길이를 고려하여 결정되어야 할 것이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 내부 배치도이다.
도 5를 참조하면 제2 실시예에 따른 반도체 메모리 장치(3)는, 제1 실시예의 반도체 메모리 장치(2)에 적용된 기술적 사상을 동일하게 적용하여 제1 메모리 뱅크(BANK0_0~BANK0_3) 및 제2 메모리 뱅크(BANK1_0~BANK1_3)와 공통 컬럼선택 제어 부 등을 배치하였다. 여기에서 제1 메모리 뱅크(BANK0_0~BANK0_3) 및 제2 메모리 뱅크(BANK1_0~BANK1_3)는 각각 4개의 서브 뱅크로 구분되어 있다.
제1 메모리 뱅크(BANK0_0~BANK0_3) 및 제2 메모리 뱅크(BANK1_0~BANK1_3)는 제1 방향으로 소정의 간격을 두고 배치되어 있다. 여기에서 제1 메모리 뱅크(BANK0_0~BANK0_3)를 구성하는 복수의 서브 뱅크은 제2 방향으로 소정의 간격을 두고 배치되며, 제2 메모리 뱅크(BANK1_0~BANK1_3)를 구성하는 복수의 서브 뱅크도 제2 방향으로 소정의 간격을 두고 배치된다.
제2 실시예에 따른 반도체 메모리 장치(3)는 패드(PAD)를 제1 데이터 입출력 패드 그룹(UDQ) 및 제2 데이터 입출력 패드 그룹(LDQ)으로 구분하였다. 이와 같은 패드(PAD)의 배치는 글로벌 전송라인의 배치를 분산시킬 수 있으므로 면적 측면에서 보다 유리하다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 시뮬레이션 결과를 나타낸 도면이다.
도 6을 참조하면 본 발명을 적용하기 전과 적용한 이후의 컬럼선택신호의 스큐(SKEW)를 비교할 수 있다. 본 발명을 적용하기 전의 컬럼선택신호의 스큐(SKEW)는 '553ps' 이며, 본 발명을 적용한 이후의 컬럼선택신호의 스큐(SKEW)는 '250ps'로 스큐(SKEW)가 거의 절반으로 감소하였다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술의 반도체 메모리 장치의 내부 배치도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 내부 배치도이다.
도 3은 도 2의 반도체 메모리 장치에 대한 상세한 구성도이다.
도 4는 도 2의 반도체 메모리 장치의 간략도 및 제1 공통 컬럼선택 제어부에 대한 회로도를 나타낸 도면이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 내부 배치도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 시뮬레이션 결과를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
511_0,…,511_i : 공통 컬럼선택신호 전송라인
611_0,…,611_i, 621_0,…,621_i : 컬럼선택신호 리피터
412 : 선택부
413 : 구동부

Claims (11)

  1. 제1 방향으로 소정의 간격을 두고 배치되는 복수의 메모리 뱅크;
    상기 제1 방향으로 상기 복수의 메모리 뱅크의 외곽 영역에 배치되며, 상기 복수의 메모리 뱅크의 컬럼영역의 액세스를 공통적으로 제어하는 공통 컬럼선택 제어부; 및
    상기 복수의 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 전송하는 공통 컬럼선택신호 전송라인;을 구비하며,
    상기 공통 컬럼선택 제어부는 상기 컬럼선택신호의 전송경로의 길이를 고려하여 지연값이 조절된 상기 컬럼선택신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 공통 컬럼선택 제어부는,
    컬럼 인에이블 신호를 상기 컬럼선택신호의 전송경로의 모델 지연값 만큼 지연시키는 지연 모델부;
    뱅크선택신호에 응답하여 상기 컬럼 인에이블 신호 또는 상기 지연 모델부에서 출력되는 지연신호를 선택적으로 출력하는 선택부; 및
    상기 선택부에서 출력되는 신호를 상기 공통 컬럼선택신호 전송라인으로 구 동하는 구동부;를 포함하며,
    상기 지연 모델부의 모델 지연값은 뱅크 어드레스 신호에 대응하여 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 컬럼선택신호는 컬럼 어드레스 신호에 대응하여 활성화 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 메모리 뱅크는 뱅크 어드레스 신호에 대응하여 선택적으로 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 컬럼선택신호는,
    상기 복수의 메모리 뱅크 중 활성화된 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 방향으로 소정의 간격을 두고 배치되는 제1 및 제2 메모리 뱅크;
    상기 제1 방향으로 상기 제1 및 제2 메모리 뱅크의 외곽 영역에 배치되며, 상기 제1 및 제2 메모리 뱅크의 컬럼영역의 액세스를 공통적으로 제어하는 공통 컬럼선택 제어부;
    상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크의 해당 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호 - 상기 공통 컬럼선택 제어부에서 생성됨 - 를 전송하는 공통 컬럼선택신호 전송라인; 및
    상기 공통 컬럼선택신호 전송라인에 삽입되어, 상기 제1 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 해당 컬럼선택신호를 전달하는 컬럼선택신호 리피터;
    를 구비하며,
    상기 제1 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로는 상기 제2 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로 보다 더 긴 것을 특징으로 하고,
    상기 공통 컬럼선택 제어부는 상기 제2 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 상기 컬럼선택신호 리피터의 지연값만큼 지연시켜 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 공통 컬럼선택 제어부는 상기 제2 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호를 상기 컬럼선택신호 리피터의 지연값에 추가적으로 전송경로 지연값 만큼 더 지연시켜 생성하며,
    상기 전송경로 지연값은 상기 제1 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로 및 상기 제2 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 컬럼선택신호의 전송경로의 차이에 대응하는 지연값인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 공통 컬럼선택 제어부는,
    컬럼 인에이블 신호를 상기 컬럼선택신호 리피터의 모델 지연값 및 상기 컬럼선택신호의 전송경로의 모델 지연값 만큼 지연시키는 지연 모델부;
    뱅크선택신호에 응답하여 상기 컬럼 인에이블 신호 또는 상기 지연 모델부에서 출력되는 지연신호를 선택적으로 출력하는 선택부; 및
    상기 선택부에서 출력되는 신호를 상기 공통 컬럼선택신호 전송라인으로 구동하는 구동부;를 포함하며,
    상기 지연 모델부의 모델 지연값은 뱅크 어드레스 신호에 대응하여 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 컬럼선택신호는 컬럼 어드레스 신호에 대응하여 활성화 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 제1 및 제2 메모리 뱅크는 뱅크 어드레스 신호에 대응하여 선택적으로 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 컬럼선택신호는,
    상기 제1 및 제2 메모리 뱅크 중 활성화된 메모리 뱅크의 메모리 셀에 대한 데이터 접근을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
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