KR20050022698A - 신호의 위상차를 줄이는 반도체 메모리 장치 - Google Patents

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KR20050022698A
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Abstract

본 발명은 신호선의 길이 차이에 의한 신호의 위상차를 줄이기 위한 반도체 메모리 장치에 관한 것이다.
본 발명에 따른 반도체 메모리 장치는, 세로축을 중심으로 좌우 대칭 구조를 이루는 복수개의 메모리 블록들과; 상기 메모리 블록들을 구동하는 데코더들과; 상기 데코더들에 입력되는 신호들을 발생하는 신호 발생기와; 상기 신호 발생기의 출력 신호를 상기 데코더들에 전송하도록 배치된 신호선들과; 상기 세로축을 중심으로 멀리 위치한 메모리 블록들과 가까이 위치한 메모리 블록들 사이의 상기 신호선들의 길이 차이에 의한 신호의 위상차 줄이는 지연 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 신호선의 길이 차이에 의한 신호의 위상차 문제 및 신호선이 길어짐으로써 발생되는 고주파 특성의 저하 문제가 해결된다.

Description

신호의 위상차를 줄이는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE REDUCING PHASE DIFFERENCE OF SIGNAL}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 신호선의 길이 차이에 의한 신호의 위상차를 줄이는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부의 데이타를 써넣은 뒤 다시 그 데이타를 읽어볼 수 있는 소자이다. 이러한 동작을 수행하기 위해서는 외부와 연결되는 신호들이 필요하다. 즉, 특정 셀을 선택하기 위한 주소 지정 신호, 데이타 입력 신호, 데이타 출력 신호 및 데이타를 밖으로 읽어낼 것인지 밖의 데이타를 메모리 내에 써넣을 것인지를 지정하는 신호 등이 필요하다.
고속의 반도체 메모리 장치를 설계하기 위해서는 상기 신호들의 지연 시간을 줄여야 한다. 상기 신호들의 지연 시간은 회로 자체의 동작 속도와 부하의 크기나 성질로 결정되는 전파 시간의 합으로 주어진다. 최근에는 반도체 메모리 장치의 미세화·복잡화 경향에 따라 회로 자체의 동작 속도는 개선되었지만, 메모리의 사이즈가 커져서 장거리 배선시 신호의 전파 지연이 문제로 대두되고 있다. 특히, 데코더를 구동하는 입력 신호들(예를 들면, Address 신호)의 전파 지연이 문제된다. 이러한 입력 신호들은 신호 발생부에서 멀리 떨어져 있는 데코더까지 와야 하기 때문이다.
또한, 워드 라인은 셀 트랜지스터의 게이트에 연결되며 일반적으로 폴리실리콘(Polysilicon)으로 형성된다. 상기 폴리실리콘(Polysilicon)은 비저항(R)이 크다. 또한, 상기 워드 라인은 셀 트랜지스터의 게이트 산화막 위를 지나므로 커패시턴스(C)도 매우 크다. 따라서 워드 라인의 길이가 길어지면 RC 지연이 증가한다. 워드 라인의 RC 지연을 만회하기 위해서는 워드 라인을 구동하는 데코더의 출력단이 커야 하는데, 이는 면적을 증가시키는 요인이 된다. 또한, 워드 라인 전체를 높은 전압으로 충전하고 방전하는데 많은 전력이 소모된다. 비트 라인이 길어질 경우에도 비트 라인 자체의 저항(R)과 커패시턴스(C)가 커져 상기와 같은 문제가 발생한다.
일반적으로 워드 라인 및 비트 라인은 장거리 배선이므로 이들의 전파 지연 시간이 점차 증가 되고 있다. 이와 더불어, 메모리 블록의 사이즈가 커지면서 이에 직접 연결되는 데코더 자체의 길이도 길어져서 지연 시간을 더욱 증가시킨다.
이러한 문제점을 해결하기 위해, 하나의 메모리 블록을 4개로 나누고, 각각의 블록들에 데코더를 사용한다. 이러한 분할 방식은 면적 소모라는 측면에서는 손해이지만 동작 속도, 전력 소모라는 측면에서는 이익이므로 대부분 메모리 셀 어레이를 분할하여 사용하고 있다.
도 1은 일반적인 메모리 분할 방식과 신호 입력 방식을 개략적으로 나타낸 블록도이다. 도 1을 참조하면, 하나의 메모리 셀 어레이가 4개의 메모리 뱅크들(100, 200, 300, 400)로 분할된 것을 알 수 있다. 각각의 메모리 뱅크들(예를 들면, 100)은 다시 4개의 메모리 블록들(예를 들면, 110, 120, 130, 140)로 분할되어 있다. 각각의 블록들 사이에는 데코더들(예를 들면, 150, 160, 170, 180)이 위치한다. 상기와 동일한 구조를 가지는 메모리 뱅크들이 메크릭스 형태로 배치되어 있다.
한편, 도 1에는 입력 신호를 발생하는 신호 발생기(600)가 도시되어 있다. 상기 신호 발생기(600)는 상기 메모리 블록에 있는 특정 셀을 지정하기 위한 어드레스(Address) 신호를 발생한다. 상기 어드레스 신호는 데코더에 입력된다.
상기 신호 발생기(600)는 각각의 메모리 뱅크들(100, 200, 300, 400)에 위치한 A 블록들(110, 210, 310, 410)을 동시에 선택하기 위해 어드레스 신호를 발생한다. 상기 어드레스 신호가 상기 A 블록들(110, 210, 310, 410)을 동시에 연동시키기 위해서는 신호선의 길이 차이에 의한 신호의 위상차 문제와 신호선 또는 데코더의 길이에 의한 전파 지연의 문제가 해결되어야 한다.
그러나 상기 메모리 블록들(A, B, C, D)의 사이즈가 커지고 데코더의 길이가 길어지면, 입력되는 신호선의 길이도 길어진다. 이때 메모리 뱅크들(100, 300)에 있는 A 블록(110, 310)과 메모리 뱅크들(200, 400)에 있는 A 블록(210, 410) 사이에 신호선의 길이 차이에 따른 신호의 위상차가 발생한다. 즉, 좌측에 위치한 A 블록(110, 310)을 구동하는데 걸리는 시간이 우측에 위치한 A 블록(210, 410)을 구동하는데 걸리는 시간보다 더 길게 되는 문제가 발생한다. 또한 데코더가 일정 길이 이상으로 길어지면 입력 신호가 풀 스윙(full swing)을 하지 못해서 주파수 특성이 저하될 수 있다. 그리고 블록의 위치에 따라 신호의 전달 및 상승/하강 시간(rising falling time)이 달라 신호의 위상차가 커지는 등의 문제가 있다. 고주파 동작 특성을 요구하는 회로에서는 더욱 문제가 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 신호선의 길이 차이에 의한 신호의 위상차를 줄이면서, 고주파 동작 특성에도 부합되는 반도체 메모리 장치를 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는,세로축을 중심으로 좌우 대칭 구조를 이루는 복수개의 메모리 블록들과; 상기 메모리 블록들을 구동하는 데코더들과; 상기 데코더들에 입력되는 신호를 발생하는 신호 발생기와; 상기 신호 발생기의 출력 신호를 상기 데코더들에 전송하도록 배치된 신호선들과; 상기 세로축을 중심으로 멀리 위치한 메모리 블록들과 가까이 위치한 메모리 블록들 사이의 상기 신호선들의 길이 차이에 의한 신호의 위상차를 줄이는 지연 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는, 상기 데코더들에 상기 신호들이 입력되기 전에, 상기 신호들을 증폭하는 수단을 더 구비하는 것을 특징으로 한다. 여기서, 상기 증폭하는 수단은 인버터 또는 버퍼만으로도 충분하다.
본 발명에 따른 반도체 메모리 장치의 다른 일면은, 가로축 또는 세로축 방향으로 평행 이동된 구조를 이루는 복수개의 메모리 블록들과; 상기 메모리 블록들을 구동하는 데코더들과; 상기 데코더들에 입력되는 신호들을 발생하는 신호 발생기와; 상기 신호 발생기의 출력 신호를 상기 데코더들에 전송하도록 배치된 신호선들과; 세로축을 중심으로 멀리 위치한 상기 메모리 블록들과 가까이 위치한 상기 메모리 블록들 사이의 상기 신호선들의 길이 차이에 의한 신호의 위상차를 줄이는 지연 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는, 상기 데코더들에 상기 신호들이 입력되기 전에, 상기 신호들을 증폭하는 수단을 더 구비하는 것을 특징으로 한다. 여기서, 상기 증폭하는 수단은 인버터 또는 버퍼만으로도 충분하다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2a 및 도 2b는 본 발명에 따른 제 1 반도체 메모리 장치의 실시예를 나타낸 블록도이다. 도 2a는 A 블록(110, 210)을 구동하기 위한 블록도이고, 도 2b는 C 블록(130, 230)을 구동하기 위한 블록도이다. 설명의 편의를 위해 도 2a 와 도 2b를 구분한 것이며, 원래는 하나의 반도체 메모리 장치이다. 또한 도 2a 와 도 2b에서는 메모리 뱅크들(100, 200)에 의한 설명만으로도 본 발명에 대한 설명이 충분하므로 도면의 복잡함을 피하기 위해 메모리 뱅크들(300, 400)을 생략하였다.
본 발명에 따른 제 1 반도체 메모리 장치는, 메모리 블록들(A, B, C, D), 데코더들(150, 160 등), 지연 회로(500), 신호 발생기(600)를 포함하여 구성된다.
도 2a 를 참조하면, 상기 메모리 블록들(A, B, C, D)은 하나의 메모리 셀 어레이가 4개의 메모리 뱅크(100, 200, 300, 400)로 분할되고, 상기 메모리 뱅크(100, 200)가 다시 각각 4개로 분할된 것이다. 여기서, 메모리 뱅크들(300, 400)은 도시하지 않았다. A 블록(110, 210)과 B 블록(120, 220) 사이에는 입력 신호(어드레스 신호)를 디코딩하여 선택된 또는 비선택된 워드 라인 또는 비트 라인으로 고전압을 인가하는 데코더(150, 250)가 위치한다.
본 발명에 따른 제 1 반도체 메모리 장치의 특징 중 하나는 메모리 블록들(A, B, C, D)의 배치에 있다. 종래에는 상기 메모리 블록들(A, B, C, D)이 가로축 또는 세로축 방향으로 평형 이동된 구조였다. 그러나 본 발명에서는 세로축(Y축)을 중심으로 좌우 대칭된 구조이다. 즉, 좌측에서 멀리 있는 A 블록(110)과 우측에서 멀리 있는 A 블록(210)이 대칭적이다. 이러한 블록 배치에 의하면, 신호선의 길이 차이에 의한 신호의 위상차 문제는 발생되지 않는다. 즉, 같은 시간에 어드레스 신호가 양 데코더(150, 250)에 동시에 입력된다. 위에서는 A 블록에 대해서만 설명하였지만, 동일한 원리가 B 블록에 대해서도 적용 가능함은 자명한 사실이다.
상기 신호 발생기(600)는 상기 A 블록(110, 210)에 있는 특정 셀을 지정하기 위한 어드레스 신호를 발생한다. 상기 어드레스 신호는 양분되어 상기 데코더(150, 250)에 입력된다. 상기 신호 발생기(600)는 각각의 메모리 뱅크들(100, 200, 300, 400)에 위치한 A 블록들(110, 210, 310, 410)을 동시에 연동시키는 어드레스 신호를 발생한다. 따라서 신호선 길이의 차이 또는 데코더의 길이에 의한 신호의 위상차 문제는 해결된다.
본 발명에 따른 제 1 반도체 메모리 장치의 다른 특징은 고주파 특성에 부합하도록 입력 신호가 데코더에 입력되기 전에 증폭 수단에 의해 증폭된다는 점이다. 예를 들면, 도 2a에서, 신호가 데코더(150, 250)에 입력되기 전에 인버터(또는 버퍼)를 지나도록 하는 방식이다. 이러한 방법을 쓰면, 신호선의 로딩(loading)이 줄어들게 되어 데코더(150, 250) 내부의 스큐(skew)는 작아지게 되고, 상승/하강 시간(rising falling time)이 감소한다. 그래서 동작 주파수가 커져 주파수 특성이 향상된다.
도 2b는 C 블록(130, 230)을 구동하는 블록도이다. 도 2b를 참조하면, 상기 C 블록(130, 230)은 세로축(Y축)을 중심으로 가까이에 위치한다. 상기 C 블록(130, 230)을 구동하기 위한 블록 배치 및 회로의 동작 원리는 상기 A 블록(110, 210)과 동일하므로 생략한다.
다만, 도 2b를 통해 나타난 본 발명에 따른 제 1 반도체 메모리 장치의 또 다른 특징은 지연 회로(500)에 있다. 상기 지연 회로(500)는 인버터 또는 버퍼로 이루어진 지연 소자들로 구성된다. 상기 지연 회로(500)는 상기 A 블록(110, 210)과 C 블록(130, 230)을 동일한 시간에 구동하기 위해 부가된 회로이다. 즉, 본 발명에 따른 제 1 반도체 메모리 장치는 동일한 시간에 각 메모리 블록들을 구동할 수 있도록 설계되는 것이 바람직하다. 이를 위해 가까이 위치한 메모리 블록들에 입력되는 신호들이 지연되도록 상기 지연 회로(500)을 부가한 것이다. 이를 통해 상기 신호 발생기(600)로부터 멀리 위치한 메모리 블록들에 입력되는 시간과 가까이 위치한 메모리 블록들에 입력되는 시간은 동일해진다.
도 3a 및 도 3b는 본 발명에 따른 제 2 반도체 메모리 장치의 실시예를 나타낸 블록도이다. 도 3a는 A 블록(110, 210)을 구동하기 위한 블록도이고, 도 3b는 C 블록(130, 230)을 구동하기 위한 블록도이다. 설명의 편의를 위해 도 3a 와 도 3b를 구분한 것이며, 원래는 하나의 반도체 메모리 장치이다. 또한 도 3a 와 도 3b에서는 메모리 뱅크들(100, 200)에 의한 설명만으로도 본 발명에 대한 설명이 충분하므로 도면의 복잡함을 피하기 위해 메모리 뱅크들(300, 400)을 생략하였다.
본 발명에 따른 제 2 반도체 메모리 장치는, 세로축 또는 가로축 방향으로 평행 이동된 구조를 이루는 메모리 블록들(A, B, C, D)과, 이들을 구동하는 데코더들(150, 160, 250, 260 등)과, 신호를 발생하는 신호 발생기(600)와, 상기 신호를 지연시키는 지연 회로(500)를 포함한다.
상기 메모리 블록들(A, B, C, D)은 하나의 메모리 셀 어레이가 4개의 메모리 뱅크(100, 200, 300, 400)로 분할되고, 상기 메모리 뱅크(100, 200)가 다시 4개로 분할된 것이다. 여기서, 메모리 뱅크들(300, 400)은 도시하지 않았다. A 블록(110, 210)과 B 블록(120, 220) 사이에는 입력 신호(어드레스 신호)를 디코딩하여 선택된 또는 비선택된 워드 라인 또는 비트 라인으로 고전압을 인가하는 데코더(150, 250)가 위치한다.
본 발명에 따른 제 2 반도체 메모리 장치가 제 1 반도체 메모리 장치와 다른 점은 메모리 블록들(A, B, C, D)의 배치에 있다. 즉, 본 발명에 따른 제 2 반도체 메모리 장치는 종래 방법에 의한 메모리 블록들(A, B, C, D)의 배치 방법을 그대로 유지하면서 신호선의 길이 차이에 의한 신호의 위상차 문제를 해결하고 고주파 동작 특성에도 부합된 반도체 메모리 장치이다.
도 3a는 A 블록(110, 210)을 구동하는 블록도이다.
도 3a를 참조하면, 상기 메모리 블록들(A, B, C, D)은 가로축 또는 세로축 방향으로 평형 이동된 구조이다. A 블록(110)은 좌측에서는 멀리 위치하고, A 블록(210)은 우측에서는 가까이 위치하고 있다. 메모리 블록들을 이와 같이 배치하면 신호선의 길이 차이에 의한 신호의 위상차 문제가 발생한다. 또한 멀리 있는 A 블록(110)은 전파 지연으로 인해 고주파 특성이 저하된다.
본 발명에 따른 제 2 반도체 메모리 장치는, 신호선의 길이 차이에 의한 신호의 위상차 문제를 해결하기 위해 상기 지연 회로(500)를 필요로 한다. 상기 지연 회로(500)는 인버터 또는 버퍼로 이루어진 지연 소자들로 구성된다. 상기 지연 회로(500)는 좌측에서 멀리 위치한 A 블록(110)과 우측에서 가까이 위치한 A 블록(210)을 동일한 시간에 구동하기 위해 부가된 회로이다. 즉, 본 발명에 따른 제 2 반도체 메모리 장치는 동일한 시간에 각 메모리 블록들을 구동할 수 있도록 설계되는 것이 바람직하다. 이를 위해 가까이 위치한 메모리 블록들에 입력되는 신호가 지연되도록 상기 지연 회로(500)를 도 3a과 같이 부가한다. 이를 통해 상기 신호 발생기(600)로부터 멀리 위치한 메모리 블록(110)에 입력되는 시간과 가까이 위치한 메모리 블록(210)에 입력되는 시간은 동일해진다. 이를 통해 신호선의 길이 차이에 의한 신호의 위상차 문제는 간단하게 해결된다.
본 발명에 따른 제 2 반도체 메모리 장치는 고주파 특성에 부합하도록 입력 신호가 데코더에 입력되기 전에 증폭 수단을 통과하도록 한다. 예를 들면, 도 3a에서 데코더(150, 250)에 입력되기 전에 인버터(또는 버퍼)를 두는 방식이다. 이러한 방법을 쓰면, 신호선의 로딩(loading)이 줄어들게 되어 데코더(150, 250) 내부의 스큐(skew)는 작아지게 되고, 상승/하강 시간(rising falling time)이 감소한다. 그래서 동작 주파수가 커져 주파수 특성이 향상된다.
도 3b는 C 블록(130, 230)을 구동하는 블록도이다.
도 3b를 참조하면, C 블록(130)은 좌측에서는 가까이 위치하고, C 블록(230)은 우측에서는 멀리 위치하고 있다. 메모리 블록들을 이와 같이 배치하면 신호선의 길이 차이로 인한 위상차 문제가 발생한다. 또한 멀리 있는 C 블록(230)은 전파 지연으로 인해 고주파 특성이 저하된다.
신호선의 길이 차이로 인한 위상차 문제를 해결하기 위해 상술한 바와 같이 상기 지연 회로(500)를 필요로 한다. 상기 지연 회로(500)는 좌측에서 가까이 위치한 C 블록(130)과 우측에서 멀리 위치한 C 블록(230)을 동일한 시간에 구동하기 위해 부가된 회로이다. 이를 통해 상기 신호 발생기(600)로부터 가까이 위치한 메모리 블록(130)에 입력되는 시간과 멀리 위치한 메모리 블록(230)에 입력되는 시간은 동일해진다. 따라서 신호선의 길이 차이로 인한 위상차 문제는 간단하게 해결된다.
고주파 특성에 부합하도록 입력 신호가 데코더에 입력되기 전에 증폭 수단을 두는 방식은 도 3a의 경우와 동일하다.
본 발명에 따른 반도체 메모리 장치는 상술한 바와 같이 신호선의 길이 차이로 인한 신호의 위상차 문제과 고주파 특성 저하 문제를 해결하기 위한 장치이다. 이를 위해 상술한 기술적 특징을 쓰게 되면, 상기 메모리 블록의 사이즈가 증가하거나 데코더의 길이가 증가하더라도 신호선의 길이 차이로 인한 위상차 문제와 고주파 특성 저하 문제는 발생하지 않게 된다.
이상에서, 본 발명에 따른 반도체 메모리 장치의 구성 및 동작을 첨부 도면에 의거하여 상세히 설명하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 신호선의 길이 차이에 의한 신호의 위상차 문제 및 신호선이 길어짐으로써 발생되는 고주파 특성의 저하 문제가 해결된다.
도 1은 일반적인 반도체 메모리 장치이다.
도 2a 및 도 2b는 본 발명에 의한 제 1 반도체 메모리 장치의 실시예이다.
도 3a 및 도 3b는 본 발명에 의한 제 2 반도체 메모리 장치의 실시예이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200, 300, 400 : 메모리 뱅크
110, 210, 310, 410 : 메모리 블록
120, 220, 320, 420 : 메모리 블록
130, 230, 330, 430 : 메모리 블록
140, 240, 340, 440 : 메모리 블록
150, 160, 250, 260, 350, 360, 450, 460 : 데코더
170, 180, 270, 280, 370, 380, 470, 480 : 데코더
500 : 지연 회로
600 : 신호 발생기

Claims (6)

  1. 세로축을 중심으로 좌우 대칭 구조를 이루는 복수개의 메모리 블록들과;
    상기 메모리 블록들을 각각 구동하는 데코더들과;
    상기 데코더들에 입력되는 신호를 발생하는 신호 발생기와;
    상기 신호 발생기의 출력 신호를 상기 데코더들에 전송하도록 배치된 신호선들과;
    상기 세로축을 중심으로 멀리 위치한 메모리 블록들과 가까이 위치한 메모리 블록들 사이의 상기 신호선들의 길이 차이에 의한 신호의 위상차를 줄이는 지연 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데코더들에 신호들이 입력되기 전에, 상기 신호들을 증폭하는 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 신호들을 증폭하는 수단은, 인버터 또는 버퍼인 것을 특징으로 하는 반도에 메모리 장치.
  4. 가로축 또는 세로축 방향으로 평행 이동된 구조를 이루는 복수개의 메모리 블록들과;
    상기 메모리 블록들을 각각 구동하는 데코더들과;
    상기 데코더들에 입력되는 신호들을 발생하는 신호 발생기와;
    상기 신호 발생기의 출력 신호를 상기 데코더들에 전송하도록 배치된 신호선들과;
    상기 세로축을 중심으로 멀리 위치한 메모리 블록들과 가까이 위치한 메모리 블록들 사이의 상기 신호선들의 길이 차이에 의한 신호의 위상차를 줄이는 지연 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데코더들에 신호들이 입력되기 전에, 상기 신호들을 증폭하는 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 신호들을 증폭하는 수단은, 인버터 또는 버퍼인 것을 특징으로 하는 반도에 메모리 장치.
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