KR100416622B1 - 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치 - Google Patents

동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치 Download PDF

Info

Publication number
KR100416622B1
KR100416622B1 KR10-2002-0023273A KR20020023273A KR100416622B1 KR 100416622 B1 KR100416622 B1 KR 100416622B1 KR 20020023273 A KR20020023273 A KR 20020023273A KR 100416622 B1 KR100416622 B1 KR 100416622B1
Authority
KR
South Korea
Prior art keywords
signal
timing control
control signal
data
time
Prior art date
Application number
KR10-2002-0023273A
Other languages
English (en)
Other versions
KR20030084510A (ko
Inventor
신충선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0023273A priority Critical patent/KR100416622B1/ko
Priority to US10/314,964 priority patent/US6839291B2/en
Priority to DE10309503A priority patent/DE10309503A1/de
Priority to TW092104908A priority patent/TW588381B/zh
Priority to JP2003111605A priority patent/JP4307894B2/ja
Publication of KR20030084510A publication Critical patent/KR20030084510A/ko
Application granted granted Critical
Publication of KR100416622B1 publication Critical patent/KR100416622B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

컬럼 디코더 인에이블 타이밍 제어방법이 개시된다. 상기 타이밍 제어방법은 연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 존재하는 갭의 유무를 판단하는 단계; 상기 판단결과에 따라, 수신된 클락신호를 서로 다른 시간만큼씩 지연시킨 타이밍 제어신호를 발생하는 단계; 및 상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비한다. 상기 타이밍 제어신호를 발생하는 단계는 상기 갭이 있는 경우 제1지연시간을 갖는 상기 타이밍 제어신호를 발생하고, 상기 갭이 없는 경우 제2지연시간을 갖는 상기 타이밍 제어신호를 발생하고, 상기 제1지연시간은 상기 제2지연시간보다 짧다. 따라서 데이터를 출력하는 시스템의 최대 동작 주파수는 증가되는 효과가 있다.

Description

동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍 제어방법 및 장치{Method for controlling column decoder enable timing and apparatus using the same at synchronous semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 데이터 기입명령신호와 데이터 독출명령신호사이에 갭이 있는 경우, 최대 동작 주파수를 증가시킬 수 있는 방법 및 장치에 관한 것이다.
도 1은 DRAM의 개략적인 데이터 입출력 회로를 나타낸다. 도 1의 입출력 회로(10)는 각 비트 라인(BL0, /BL0, BL2, /BL2)과 각 워드라인(WL_A, WL_B)의 교점에 접속되는 다수개의 메모리 셀들(MC), 데이터 입출력 라인쌍(IO, /IO), 데이터 입출력 라인쌍(IO, /IO)을 등화시키기 위한 등화회로(IO EQ), 데이터 입력버퍼(1) 및 데이터 출력버퍼(3)를 구비한다. 등화회로(IO EQ)는 제어신호(pEQ)에 응답하여 활성화된다.
도 2는 종래의 컬럼 선택회로의 블락도를 나타낸다. 컬럼 선택회로(20)는 명령 레지스터(21), 논리합 게이트(23), 지연회로(25) 및 컬럼 디코더(27)를 구비한다. 명령 레지스터(21)는 클락신호(CK), 칩 선택신호(chip select signal, /CS), 로우 어드레스 스트로브(row address strobe, /RAS), 컬럼 어드레스 스트로브(column address strobe, /CAS) 및 기입 인에이블(write enable, /WE)에 응답하여 기입명령신호(WRITE) 또는 독출명령신호(READ)를 발생하고 논리합 게이트(23)로 출력한다. 슬래쉬(/)는 액티브 로우(active low)를 나타낸다.
논리합 게이트(23)는 기입명령신호(WRITE) 및 독출명령신호(READ)를 논리합하고 그 결과를 지연회로(25)로 출력한다. 지연회로(25)는 논리합 게이트(23)의 출력신호에 응답하여 클락신호(CK)를 소정시간(td)지연시킨 타이밍 제어신호(pCD)를 컬럼 디코더(27)로 출력한다.
컬럼 디코더(27)는 n개의 컬럼 어드레스(A0 내지 A(n-1))를 수신하여 디코딩하고 2n개의 컬럼 선택신호선들(CSL0 내지 CSL2n-1)중에서 하나의 컬럼 선택신호선를 선택한다. 컬럼 디코더(27)는 타이밍 제어신호(pCD)에 응답하여 컬럼 선택신호선의 활성화 타이밍을 제어한다.
도 1 및 도 2를 참조하여 데이터가 메모리 셀로 기입되는 경우를 설명하면 다음과 같다. 명령 레지스터(21)가 명령신호들(CK, /RAS, /CAS, /WE)에 응답하여 데이터 기입명령신호(WRITE)를 출력하면, 지연회로(25)는 논리합 게이트(23)의 출력신호에 응답하여 클락신호(CK)를 소정시간(tD)만큼 지연시킨 타이밍 제어신호(pCD)를 컬럼 디코더(27)로 출력한다.
컬럼 디코더(27)가 타이밍 제어신호(pCD)에 응답하여 컬럼 선택신호선(CSL0)을 선택하고 활성화시키는 경우, 입력 데이터(Data-in)는 입력버퍼(1), 데이터 입출력쌍(IO, /IO) 및 비트라인쌍(BL0, /BL0)을 통하여 메모리 셀(MC)로 기입된다.
그러나, 명령 레지스터(21)가 명령신호들(CK, /RAS, /CAS, /WE)에 응답하여 데이터 독출 명령신호(READ)를 출력하며, 지연회로(25)는 논리합 게이트(23)의 출력신호에 응답하여 클락신호(CK)를 소정시간(tD)만큼 지연시킨 타이밍 제어신호(pCD)를 컬럼 디코더(27)로 출력한다.
컬럼 디코더(27)가 타이밍 제어신호(pCD)에 응답하여 컬럼 선택신호선(CSL0)을 선택하고 활성화시키는 경우, 메모리 셀(MC)에 저장된 데이터는 비트라인쌍(BL,/BL)을 통하여 감지 증폭기(S/A)로 출력되고 감지 증폭기(S/A)는 수신된 데이터를 증폭하고 데이터 입출력쌍(IO, /IO) 및 출력버퍼(3)를 통하여 데이터(Data-out)를 출력한다.
도 3은 데이터 기입명령신호와 데이터 독출명령신호사이에 갭이 없는 경우의 데이터 입출력 타이밍 도이다. 갭이 없는 경우는 데이터 기입 명령신호(WRITE)가 비활성화되고 클락신호의 1주기(tCK)이 경과되기 전에 데이터 독출명령(READ)이 활성화되는 경우를 의미한다. 갭이 없는 경우는 데이터 기입명령신호(WRITE)가 데이터 독출 명령신호에 의하여 인터럽트 되는 경우를 포함한다.
도 1 내지 3을 참조하면, 데이터(D23)를 메모리 셀들(MCs)에 기입한 후 데이터 입출력쌍(IO, /IO)을 등화(equalize)시키지 않고 메모리 셀들(MCs)에 저장된 데이터(Q01)를 독출하는 경우, 데이터 입출력쌍(IO, /IO)에 남아있던 데이터(D23)가 데이터(Q01)를 출력하는 비트라인에 기입되므로, 독출 하고자하는 데이터(Q01)가 소실되는 문제점이 있다.
따라서 이러한 문제점을 방지하기 위하여, 지연회로(25)의 지연시간(tD)은 데이터 입출력쌍(IO, /IO)을 등화시키기 위하여 필요한 등화시간(tEQ)이상으로 설정된다. 이러한 등화시간(tEQ)은 도 3과 같이 갭(gap)이 없는 기입-독출 연속 동작의 경우에 필요하다.
도 4는 데이터 기입명령신호와 데이터 독출명령신호사이에 1클락신호주기의 갭이 있는 경우의 데이터 입출력 타이밍 도이다. 도 4를 참조하면, 갭이 있는 경우는 데이터 기입 명령신호(WRITE)가 비활성화되고 클락신호의 1주기시간(tCK)이 경과된 후 데이터 독출명령신호(READ)가 활성화되는 경우를 의미한다. 따라서 갭이 있는 기입-독출 연속 동작은 등화시간(tEQ)을 요하지 않는다.
도 1, 2 및 도4를 참조하면, 클락신호(CK)가 컬럼 선택회로(20)로 입력된 후 컬럼 선택신호선(CSL)이 활성화되는데 까지 걸리는 지연시간을 tD 및 컬럼 선택신호선(CSL)이 활성화된 시간부터 데이터가 출력되는 까지 걸리는 지연시간을 tCA라 가정하면, CL(CAS latency)이 2클락주기(2*tCK)인 SDRAM의 최대 동작 주파수는 수학식 1과 같다.
CL이 2인 SDRAM의 최대 동작 주파수를 증가시키기 위하여, tCA 및/또는 tD는 감소되어야 한다. 이때 tCA가 일정하다면, CL이 2인 SDRAM의 최대 동작 주파수를 증가시키기 위하여, tD는 감소되어야 한다. 그러나 tD는 등화시간(tEQ)이상으로 제한된다.
따라서 도 2의 지연회로(25)의 지연시간(tD)은 일정하므로, 연속적인 데이터 기입명령신호와 데이터 독출명령신호사이의 갭(gap)의 유무에 무관하게 CL이 2인 SDRAM의 최대 동작 주파수는 수학식1로 제한된다.
따라서 갭이 있는 기입-독출 연속 동작을 사용하는 사용자는 CL이 2인 SDRAM의 최대 동작 주파수를 수학식1보다 증가시킬 수 없는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 갭(gap)이 있는 기입-독출연속 동작을 사용하는 경우, 반도체 장치의 최대 동작 주파수를 증가시킬 수 있는 방법 및 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 DRAM의 개략적인 데이터 입출력 회로를 나타낸다.
도 2는 종래의 컬럼 선택회로의 블락도를 나타낸다.
도 3은 데이터 기입명령신호와 데이터 독출명령신호사이에 갭(gap)이 없는 경우의 데이터 입출력 타이밍 도이다.
도 4는 데이터 기입명령신호와 데이터 독출명령신호사이에 1클락신호주기의 갭이 있는 경우의 데이터 입출력 타이밍 도이다.
도 5는 본 발명에 따른 컬럼 선택회로의 블락도를 나타낸다.
도 6은 본 발명에 따른 데이터 기입명령신호와 데이터 독출명령신호사이에 갭이 없는 경우의 데이터 입출력 타이밍 도이다.
도 7은 데이터 기입명령신호와 데이터 독출명령신호사이에 1클락신호주기의 갭이 있는 경우의 데이터 입출력 타이밍 도이다.
따라서 상기 기술적 과제를 달성하기 위한 컬럼 디코더 인에이블 타이밍 제어방법은 연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 존재하는 갭의 유무를 판단하는 단계; 상기 판단결과에 따라, 수신된 클락신호를 서로 다른 시간만큼씩 지연시킨 타이밍 제어신호를 발생하는 단계; 및 상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비한다.
상기 타이밍 제어신호를 발생하는 단계는 상기 갭이 있는 경우 제1지연시간을 갖는 상기 타이밍 제어신호를 발생하고, 상기 갭이 없는 경우 제2지연시간을 갖는 상기 타이밍 제어신호를 발생하고, 상기 제1지연시간은 상기 제2지연시간보다 짧다.
컬럼 디코더 인에이블 타이밍 제어방법은 상기 컬럼 디코더가 상기 타이밍 제어신호에 응답하여 입력되는 어드레스를 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 단계; 및 상기 컬럼 선택신호에 응답하여 상기 어드레스에 해당하는 비트라인쌍의 데이터를 데이터 입출력 라인쌍으로 출력하는 단계를 더 구비한다.
그리고, 컬럼 디코더 인에이블 타이밍 제어방법은 클락신호에 응답하여 입력되는 데이터기입명령신호를 상기 클락신호의 1주기만큼 지연시키는 단계; 지연된 데이터 기입명령신호와 현재 입력되는 데이터 독출명령신호가 동시에 활성화되는지의 여부를 판단하는 단계; 판단결과 동시에 활성화되지 않는 경우 상기 클락신호를 제1시간만큼 지연시킨 타이밍 제어신호를 발생하고, 동시에 활성화되는 경우 상기 클락신호를 제2시간만큼 지연시킨 상기 타이밍 제어신호를 발생하는 단계; 및 상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비한다.
상기 제1시간은 상기 제2시간보다 짧고, 상기 컬럼 디코더 인에이블 타이밍 제어방법은 상기 컬럼 디코더가 상기 타이밍 제어신호에 응답하여 입력되는 어드레스를 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 단계; 및 상기 컬럼 선택신호에 응답하여 상기 어드레스에 해당하는 비트라인쌍의 데이터를 데이터 입출력 라인쌍으로 출력하는 단계를 더 구비한다.
또한, 컬럼 디코더 인에이블 타이밍 제어방법은 데이터 기입명령이 비활성화된 후 클락신호의 1주기 경과 후에 데이터 독출 명령이 활성화되는 경우 상기 클락신호를 제1시간 지연시킨 타이밍 제어신호를 발생시키고, 상기 데이터 기입명령이 비활성화된 후 상기 클락신호의 1주기 경과 전에 데이터 독출 명령이 활성화되는 경우 상기 클락신호를 제2시간 지연시킨 상기 타이밍 제어신호를 발생시키는 단계; 및 상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비한다.
상기 제1시간은 상기 제2시간보다 짧고, 상기 컬럼 디코더 인에이블 타이밍 제어방법은 상기 컬럼 디코더가 상기 타이밍 제어신호에 응답하여 입력되는 어드레스를 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 단계; 및 상기 컬럼 선택신호에 응답하여 상기 어드레스에 해당하는 비트라인쌍의 데이터를 데이터 입출력 라인쌍으로 출력하는 단계를 더 구비한다. 상기 제2시간은 상기 데이터입출력쌍을 등화시키기 위한 시간보다 길다.
상기 기술적 과제를 달성하기 위한 컬럼 디코더는 제1모드; 및 제2모드를 구비하며, 상기 제1모드에서 상기 컬럼 디코더는 수신된 클락신호를 제1시간만큼 지연시켜 발생된 타이밍 제어신호에 응답하여 활성화되고, 상기 제2모드에서 상기 컬럼 디코더는 상기 클락신호를 제2시간만큼 지연시켜 발생된 상기 타이밍 제어신호에 응답하여 활성화된다.
상기 제1모드는 연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 갭이 있는 모드이고, 상기 제2모드는 상기 데이터기입명령신호와 상기 데이터 독출명령신호사이에 갭이 없는 모드리고, 상기 제1시간은 상기 제2시간보다 짧다.
또한, 상기 제1모드는 데이터 기입명령이 비활성화된 후 클락신호의 1주기 경과 후에 데이터 독출 명령이 활성화되는 모드이고, 상기 제2모드는 상기 데이터 기입명령이 비활성화된 후 상기 클락신호의 1주기 경과 전에 데이터 독출 명령이 활성화되는 모드이다.
상기 컬럼 디코더는 상기 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생한다.
상기 기술적 과제를 달성하기 위한 반도체 메모리장치는 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더; 및 상기 타이밍 제어신호를 발생하는 타이밍 제어신호 발생회로를 구비하며, 상기 타이밍 제어신호 발생회로는 연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 존재하는 갭의 유무에 따라 수신된 클락신호를 서로 다른 시간만큼씩 지연시킨 상기 타이밍 제어신호를 발생한다.
상기 갭이 있는 경우 상기 타이밍 제어신호 발생회로는 상기 클락신호를 제1지연시간 지연시킨 상기 타이밍 제어신호를 발생하고, 상기 갭이 없는 경우 상기 타이밍 제어신호 발생회로는 상기 제1지연시간보다 긴 제2지연시간을 갖는 상기 타이밍 제어신호를 발생한다.
그리고 본 발명에 따른 반도체 메모리장치는 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더; 및 상기 타이밍 제어신호를 발생하는 타이밍 제어신호 발생회로를 구비하며, 상기 타이밍 제어신호 발생회로는 데이터 기입명령이 비활성화된 후 클락신호의 N주기 경과 후에 데이터 독출 명령이 활성화되는 경우 상기 클락신호를 제1시간 지연시킨 상기 타이밍 제어신호를 발생시키고, 상기 데이터 기입명령이 비활성화된 후 상기 클락신호의 N주기 경과 전에 데이터 독출 명령이 활성화되는 경우 상기 클락신호를 제2시간 지연시킨 상기 타이밍 제어신호를 발생시킨다. 상기 제1시간은 상기 제2시간보다 짧고, 상기 N은 1이다.
상기 반도체 메모리장치는 메모리 셀의 데이터를 입출력하기 위한 비트라인쌍; 및 데이터 입출력 라인쌍을 더 구비하며, 상기 비트라인쌍의 데이터는 상기 컬럼 선택신호에 응답하여 상기 데이터 입출력 라인쌍으로 전송된다.
또 다른 반도체 메모리장치는 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더; 및 클락신호에 응답하여 데이터 기입명령신호를 상기 클락신호의 1주기만큼 지연시키기 위한 지연회로; 데이터 독출 명령신호와 상기 지연회로의 출력신호를 수신하고 제어신호를 출력하는 제1제어회로; 및 상기 제어신호가 활성화되는 경우 수신된 상기 클락신호를 제1시간 지연시킨 상기 타이밍 제어신호를 발생하고, 상기 제어신호가 비활성화되는 경우 상기 클락신호를 제2시간 지연시킨 상기 타이밍 제어신호를 발생하는 제2제어회로를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명에 따른 컬럼 선택회로의 블락도를 나타낸다. 도 5를 참조하면, 컬럼 선택회로(50)는 타이밍 제어신호 발생회로(51) 및 컬럼 디코더(53)를 구비한다. 컬럼 선택회로(50)는 반도체 메모리장치 또는 기타의 명칭으로 사용될 수 있다.
타이밍 제어신호 발생회로(51)는 클락신호(CK), 로우 어드레스 스트로브(/RAS), 컬럼 어드레스 스트로브(/CAS), 기입 인에이블 신호(/WE)에 응답하여 클락신호(CK)를 소정시간 지연시킨 타이밍 제어신호(pCD)를 컬럼 디코더(53)로 출력한다.
컬럼 디코더(53)는 타이밍 제어신호(pCD)에 응답하여 입력되는 어드레스를 디코딩하고, 컬럼 선택신호들(CSL0 내지 CSL2n-1) 중에서 디코딩 결과에 해당하는 컬럼선택신호를 활성화(예컨대 "하이")시킨다. 컬럼 선택신호는 컬럼 선택신호선상의 신호이므로, 컬럼 선택신호는 컬럼 선택신호선과 동일한 의미로 사용될 수 있다.
타이밍 제어신호 발생회로(51)는 명령 레지스터(501), 제1논리게이트(503), 제1지연회로(505), 제2지연회로(507), 제3지연회로(509), 감지회로(511), 제2논리게이트(513), 제3논리게이트(515), 제4논리게이트(517) 및 제 5논리게이트(519)를 구비한다.
본 발명은 감지회로(511), 제3논리게이트(515) 및 제4논리게이트(517)를 AND 게이트로 구현하였고, 제1논리게이트(503) 및 제 5논리게이트(519)를 OR 게이트로 구현하였다. 그러나 다양한 변경이 가능하다.
명령 레지스터(501)는 클락신호(CK), 로우 어드레스 스트로브(/RAS), 컬럼 어드레스 스트로브(/CAS), 기입 인에이블 신호(/WE)를 수신하고 각 신호(/RAS, /CAS, /WE)의 논리상태에 응답하여 데이터 기입명령신호(WRITE) 또는 데이터 독출명령신호(READ)를 출력한다.
제1논리게이트(503)는 명령 레지스터(501)로부터 출력되는 데이터 기입명령신호(WRITE) 및 데이터 독출명령신호(READ)를 수신하고 논리합하고 그 결과를 제1지연회로(505)로 출력한다.
제1지연회로(505)는 제1논리게이트(503)의 출력신호 및 클락신호(CK)를 수신하고 클락신호(CK)를 소정시간(tD1)만큼 지연시킨 제1지연신호(d1CK)를 제2지연회로(507) 및 제4논리게이트(517)로 출력한다.
제2지연회로(507)는 제1지연신호(d1CK)를 수신하고 제1지연신호(d1CK)를 소정시간(tD2)만큼 지연시킨 제2지연신호(d2CK)를 제3논리게이트(515)로 출력한다.
제3지연회로(509)는 클락신호(CK)에 클락되어(clocked) 데이터 기입명령신호(WRITE)를 클락신호(CK)의 N(N은 자연수)주기만큼 지연시킨 지연 데이터 기입명령신호(D_WRITE)를 감지회로(511)로 출력한다. 본 발명에서는 N이 1인 경우를 예를 들어 설명한다.
제3지연회로(509)가 D플립플롭으로 구현되는 경우, 데이터 기입명령신호(WRITE)는 D플립플롭의 입력단(D)으로 입력되고, 입력된 데이터 기입명령신호(WRITE)는 클락신호(CK)에 응답하여 D플립플롭의 출력단(Q)을 통하여 감지회로(511)로 전송된다. 지연 데이터 기입명령신호(D_WRITE)는 데이터 기입명령신호(WRITE)보다 한 주기 지연된 신호이다.
감지회로(511)는 지연 데이터 기입명령신호(D_WRITE)와 데이터 독출명령신호(READ)를 수신하여 논리곱하고, 그 결과인 감지신호(WIR)를 제2논리게이트(513) 및 제3논리게이트(515)로 출력한다. 즉, 지연 데이터 기입명령신호(D_WRITE)와 데이터 독출명령신호(READ)가 동시에 활성화(예컨대 논리 "하이")되는 경우, 감지회로(511)는 활성화된 감지신호(WIR)를 제2논리게이트(513) 및 제3논리게이트(515)로 출력한다.
즉, 감지회로(511)는 연속적으로 발생되는 데이터 기입명령신호(WRITE)와 데이터 독출명령신호(READ)사이에 존재하는 갭의 유무를 판단하는 기능을 한다.
제2논리게이트(513)는 인버터로 구현될 수 있으며, 제2논리게이트(513)는 감지회로(511)의 출력신호(WIR)를 수신하고, 반전시켜 반전된 감지신호(/WIR)를 제4논리게이트(517)로 출력한다. 제3논리게이트(515)는 제2지연회로(507)의 출력신호(d2CK) 및 감지회로(511)의 출력신호(WIR)를 수신하고, 논리곱하고 그 결과를 제 5논리게이트(519)로 출력한다.
제4논리게이트(517)는 지1지연회로(505)의 출력신호(d1CK) 및 제2논리게이트 (513)의 출력신호(/WIR)를 수신하고, 논리곱하고 그 결과를 제 5논리게이트(519)로 출력한다. 제 5논리게이트(519)는 제3논리게이트(515)의 출력신호와 제4논리게이트 (517)의 출력신호를 수신하고, 논리합하고 그 결과인 타이밍 제어신호(pCD)를 컬럼 디코더(53)로 출력한다.
즉, 제5논리 게이트(519)는 감지신호(WIR)의 활성화여부에 따라 제1지연회로 (505)의 출력신호(d1CK)를 출력하거나 또는 제2지연회로(507)의 출력신호(d2CK)를 출력한다. 따라서 데이터 기입명령신호(WRITE)와 데이터 독출명령신호(READ)사이에 존재라는 갭의 유무에 따라, 제5논리 게이트(519)는 수신된 클락신호(CK)를 제1지연시간(tD1) 또는 제2지연시간(tD1+tD2)만큼 지연시킨 타이밍 제어신호(pCD)를 발생한다.
회로 소자들(505, 507, 513, 515, 517, 519)은 타이밍 제어신호(pCD)를 발생시키는 타이밍 제어신호 발생회로를 구비한다.
따라서 타이밍 제어신호 발생회로(51)는 데이터 기입명령신호(WRITE)가 비활성화된 후 클락신호(CK)의 N(N은 자연수, 본 발명에서는 N은 1이다.)주기 경과 후에 데이터 독출 명령신호(READ)가 활성화되는 경우, 클락신호(CK)를 제1시간(tD1) 지연시킨 타이밍 제어신호(pCD)를 발생시킨다.
또한, 상기 데이터 기입명령신호(WRITE)가 비활성화된 후 클락신호(CK)의 N주기 경과 전에 데이터 독출 명령신호(READ)가 활성화되는 경우 클락신호(CK)를 제2시간(tD1+tD2)지연시킨 타이밍 제어신호(pCD)를 발생시킨다.
컬럼 디코더(53)는 타이밍 제어신호(pCD)에 응답하여 n(n은 자연수)개의 컬럼 어드레스들(A0 내지 A(n-1))을 수신하고 디코딩하고 2n개의 컬럼 선택선들(CSL0 내지 CSL2n-1)중에서 디코딩 결과에 해당하는 하나의 컬럼 선택선을 선택한다.
즉, 컬럼 디코더(50)는 연속적으로 발생되는 데이터기입명령신호(WRITE)와 데이터 독출명령신호(READ)사이에 갭이 있는 경우(이를 "제1모드"라 한다), 컬럼 디코더(50)는 수신된 클락신호(CK)를 제1시간(tD1)만큼 지연시켜 발생된 타이밍 제어신호(pCD)에 응답하여 활성화된다.
또한, 컬럼 디코더(50)는 연속적으로 발생되는 데이터기입명령신호(WRITE)와 데이터 독출명령신호(READ)사이에 갭이 없는 경우(이를 "제2모드"라 한다), 컬럼 디코더(50)는 수신된 클락신호(CK)를 제2시간(tD1+tD2)만큼 지연시켜 발생된 타이밍 제어신호(pCD)에 응답하여 활성화된다.
본 발명에서는 각 회로소자들(501, 503, 511, 513, 515, 517, 및 519)에 의하여 발생되는 지연은 무시한다.
도 1 및 도 5를 참조하여 본 발명에 따른 컬럼 선택회로(50)를 구비하는 반도체 메모리장치를 설명하면 다음과 같다. 상기 반도체 메모리장치는 메모리 셀들(MC)의 데이터를 입출력하기 위한 비트라인쌍 및 데이터 입출력 라인쌍을 더 구비하며, 상기 비트라인쌍의 데이터는 컬럼 디코더(53)의 출력신호인 컬럼 선택신호에 응답하여 상기 데이터 입출력 라인쌍으로 전송된다.
본 발명에 따른 컬럼 선택회로(50)를 구비하는 반도체 메모리장치의 데이터 입출력회로는 도 1의 데이터 입출력회로(10)와 동일하므로, 본 발명에 따른 컬럼 선택회로(50)를 구비하는 반도체 메모리장치의 데이터 입출력회로는 도 1의 데이터 입출력회로(10)를 인용하여 설명한다. 따라서 본 발명에 따른 컬럼 선택회로(50)를 구비하는 반도체 메모리장치는 제한되는 것이 아니다.
컬럼 선택신호(또는 컬럼 선택신호선)(CSL0)가 컬럼 디코더에 의하여 선택되어 활성화되는 경우를 설명하면 다음과 같다. 선택된 컬럼 선택신호(CSL0)는 소정의 스위치를 턴-온시켜 비트라인쌍(BL0, /BL0)과 데이터 입출력선쌍(IO, /IO)을 전기적으로 접속시킨다.
따라서 메모리 셀(MC)에 저장된 데이터는 비트라인쌍(BL0, /BL0), 감지증폭기(S/A), 데이터 입출력선쌍(IO, /IO) 및 출력버퍼(3)를 통하여 외부로 출력된다. 또한, 외부로부터 입력되는 데이터는 입력버퍼(1), 데이터 입출력선쌍(IO, /IO) 및 비트라인쌍(BL0, /BL0)을 통하여 메모리 셀(MC)로 저장된다.
도 6은 본 발명에 따른 데이터 기입명령신호와 데이터 독출명령신호사이에 갭이 없는 경우의 데이터 입출력 타이밍 도이다. 데이터(D0 내지 D3)는 입력데이터를 나타내고 데이터(Q0 내지 Q3)는 출력 데이터를 나타낸다.
데이터(D01)는 데이터 입출력 라인상(IO)의 데이터(D0, D1), 또는 데이터 입출력 라인상(IO)의 데이터(D0, D1)를 메모리 셀들로 기입하기 위한 컬럼 선택신호를 나타낸다. 데이터(Q01)는 데이터 입출력 라인상(IO)의 데이터(Q0, Q1), 또는 데이터 입출력 라인상(IO)의 데이터(Q0, Q1)를 독출하기 위한 컬럼 선택신호를 나타낸다.
도 5 및 도 6을 참조하면, 명령 레지스터(501)는 하이(high)에서 로우(low)로 천이하는 /CS, /RAS, /CAS 및 /WE에 응답하여 데이터 기입 명령신호(WRIRE)를 발생하고 출력한다.
지연회로(509)는 클락신호(CK)에 응답하여 데이터 기입명령(WRITE)을 수신하고 1클락주기(tCK)지연시켜 지연 데이터 기입명령(D_WRITE)을 출력한다. 이 경우 감지회로(511)는 활성화된 지연 데이터 기입명령(D_WRITE)과 활성화된 데이터 독출명령(READ)을 논리곱하고 활성화된 감지신호(WIR)를 출력한다.
활성화된 감지신호(WIR)는 지연 데이터 기입명령(D_WRITE)과 데이터 독출명령(READ)이 동시에 인에이블되었음을 지시한다. 즉, 데이터 기입명령(WRITE)이 비활성화된 후 클락신호의 1주기(tCK)경과 전에 데이터 독출 명령신호(READ)가 활성화되므로, 기입-독출 동작은 갭(gap)없이 연속적으로 수행된다.
따라서 제3논리 게이트(515)는 제1지연회로(505)와 제2지연회로(507)에 의하여 소정시간(tD1+tD2)만큼 지연된 클락신호를 제5논리 게이트(519)로 출력하므로, 타이밍 제어신호(pCD)는 클락신호(CK)보다 소정시간(tD1+tD2)만큼 지연된다. 그리고 제2논리 게이트(513)는 비활성화된 반전 감지신호(/WIR)를 출력하므로, 제4논리게이트(517)는 비활성화된다.
감지신호(WIR)가 활성화되는 경우, 등화시간(tEQ)이 필요하다. 지연시간 tD1과 tD2의 관계는 수학식 2와 같이 표현된다.
도 7은 데이터 기입명령신호와 데이터 독출명령신호사이에 1클락신호주기의 갭이 있는 경우의 데이터 입출력 타이밍 도이다. 도 5 및 도 7을 참조하면, 명령 레지스터(501)는 /CS, /RAS, /CAS 및 /WE에 응답하여 데이터 기입 명령신호(WRIRE)를 출력한다.
지연회로(509)는 클락신호(CK)에 응답하여 데이터 기입명령(WRITE)을 수신하고 1클락 주기(tCK)지연시켜 지연 데이터 기입명령(D_WRITE)을 출력한다. 이 경우 감지회로(511)는 활성화된 지연 데이터 기입명령(D_WRITE)과 비활성화된 데이터 독출명령(READ)을 논리곱하고 비활성화된 감지신호(WIR)를 출력한다. 이 경우 제3논리게이트(515)는 비활성화된다. 그러나 제2논리회로(513)는 활성화된 반전 감지신호(/WIR)를 출력한다.
비활성화된 감지신호(WIR)는 지연 데이터 기입명령(D_WRITE)과 데이터 독출명령(READ)사이에 1클락신호주기(tCK)이상의 갭이 있음을 의미한다. 즉, 데이터 기입명령(WRITE)이 비활성화된 후 클락신호의 1주기(tCK)경과 후 데이터 독출 명령신호(READ)가 활성화되므로, 기입-독출 동작은 1클락신호주기(tCK)의 갭을 갖고 연속적으로 수행된다.
따라서 제4논리 게이트(515)는 제1지연회로(505)에 의하여 소정시간(tD)만큼 지연된 제1지연신호(d1CK)와 제2논리 게이트(513)의 출력신호를 논리곱하고 그 결과를 제5논리 게이트(519)로 출력한다. 따라서 제5논리 게이트(519)는 클락신호(CK)보다 소정시간(tD1)만큼 지연된 타이밍 제어신호(pCD)를 컬럼 디코더로 출력한다.
이 경우 지연시간 tD1과 tD2의 관계는 수학식 3과 같이 표현된다.
따라서 CL이 2클락 주기(2*tCK)인 SDRAM의 최대 동작 주파수는 수학식 4와 같이 표현된다.
따라서 본 발명에 따른 타이밍 제어신호 발생회로(51)를 구비하는 컬럼 선택회로(53), 반도체 메모리장치 또는 반도체 메모리장치의 최대 동작 주파수는 수학식 1로 표현되는 종래의 컬럼 선택회로(20)를 구비하는 반도체 메모리 장치의 최대 동작주파수보다 증가된다.
도 2 및 도 6을 참조하면, 본 발명에 따른 컬럼 선택회로(50)를 구비하는 반도체 메모리장치의 최대 동작 주파수는 종래의 컬럼 선택회로(20)를 구비하는 반도체 메모리 장치의 최대 동작주파수와 같다.
도 4 및 도 7을 참조하면, 본 발명에 따른 컬럼 선택회로(50)를 반도체 메모리장치의 최대 동작 주파수는 수학식 1로 표현되는 종래의 컬럼 선택회로(20)를 구비하는 반도체 메모리 장치의 최대 동작주파수보다 증가된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 컬럼 디코더 인에이블 타이밍 제어방법은 반도체 메모리장치의 최대 동작 주파수는 증가되는 효과가 있다.
본 발명에 따른 컬럼 디코더 인에이블 타이밍 제어장치는 최대 동작 주파수를 증가시킬 수 있는 효과가 있다.

Claims (30)

  1. 컬럼 디코더 인에이블 타이밍 제어방법에 있어서,
    연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 존재하는 갭의 유무를 판단하는 단계;
    상기 판단결과에 따라, 수신된 클락신호를 서로 다른 시간만큼씩 지연시킨 타이밍 제어신호를 발생하는 단계; 및
    상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비하는 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  2. 제1항에 있어서, 상기 타이밍 제어신호를 발생하는 단계는,
    상기 갭이 있는 경우 제1지연시간을 갖는 상기 타이밍 제어신호를 발생하고,
    상기 갭이 없는 경우 제2지연시간을 갖는 상기 타이밍 제어신호를 발생하는 단계인 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  3. 제2항에 있어서, 상기 제1지연시간은 상기 제2지연시간보다 짧은 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  4. 제1항에 있어서, 컬럼 디코더 인에이블 타이밍 제어방법은
    상기 컬럼 디코더가 상기 타이밍 제어신호에 응답하여 입력되는 어드레스를 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 단계; 및
    상기 컬럼 선택신호에 응답하여 상기 어드레스에 해당하는 비트라인쌍의 데이터를 데이터 입출력 라인쌍으로 출력하는 단계를 더 구비하는 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  5. 컬럼 디코더 인에이블 타이밍 제어방법에 있어서,
    클락신호에 응답하여 입력되는 데이터기입명령신호를 상기 클락신호의 1주기만큼 지연시키는 단계;
    지연된 데이터 기입명령신호와 현재 입력되는 데이터 독출명령신호가 동시에 활성화되는지의 여부를 판단하는 단계;
    판단결과 동시에 활성화되지 않는 경우 상기 클락신호를 제1시간만큼 지연시킨 타이밍 제어신호를 발생하고, 동시에 활성화되는 경우 상기 클락신호를 제2시간만큼 지연시킨 상기 타이밍 제어신호를 발생하는 단계; 및
    상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비하는 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  6. 제5항에 있어서, 상기 제1시간은 상기 제2시간보다 짧은 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  7. 제5항에 있어서, 컬럼 디코더 인에이블 타이밍 제어방법은
    상기 컬럼 디코더가 상기 타이밍 제어신호에 응답하여 입력되는 어드레스를 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 단계; 및
    상기 컬럼 선택신호에 응답하여 상기 어드레스에 해당하는 비트라인쌍의 데이터를 데이터 입출력 라인쌍으로 출력하는 단계를 더 구비하는 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  8. 컬럼 디코더 인에이블 타이밍 제어방법에 있어서,
    데이터 기입명령이 비활성화된 후 클락신호의 1주기 경과 후에 데이터 독출 명령이 활성화되는 경우 상기 클락신호를 제1시간 지연시킨 타이밍 제어신호를 발생시키고, 상기 데이터 기입명령이 비활성화된 후 상기 클락신호의 1주기 경과 전에 데이터 독출 명령이 활성화되는 경우 상기 클락신호를 제2시간 지연시킨 상기 타이밍 제어신호를 발생시키는 단계; 및
    상기 타이밍 제어신호에 응답하여 컬럼 디코더가 활성화되는 단계를 구비하는 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  9. 제8항에 있어서, 상기 제1시간은 상기 제2시간보다 짧은 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  10. 제8항에 있어서, 컬럼 디코더 인에이블 타이밍 제어방법은,
    상기 컬럼 디코더가 상기 타이밍 제어신호에 응답하여 입력되는 어드레스를 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 단계; 및
    상기 컬럼 선택신호에 응답하여 상기 어드레스에 해당하는 비트라인쌍의 데이터를 데이터 입출력 라인쌍으로 출력하는 단계를 더 구비하는 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  11. 제10항에 있어서, 상기 제2시간은 상기 데이터 입출력쌍을 등화시키기 위한 시간보다 긴 것을 특징으로 하는 컬럼 디코더 인에이블 타이밍 제어방법.
  12. 컬럼 디코더에 있어서,
    제1모드; 및
    제2모드를 구비하며,
    상기 제1모드에서 상기 컬럼 디코더는 수신된 클락신호를 제1시간만큼 지연시켜 발생된 타이밍 제어신호에 응답하여 활성화되고,
    상기 제2모드에서 상기 컬럼 디코더는 상기 클락신호를 제2시간만큼 지연시켜 발생된 상기 타이밍 제어신호에 응답하여 활성화되는 것을 특징으로 하는 컬럼 디코더.
  13. 제12항에 있어서,
    상기 제1모드는 연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 갭이 있는 모드이고,
    상기 제2모드는 상기 데이터기입명령신호와 상기 데이터 독출명령신호사이에 갭이 없는 모드인 것을 특징으로 하는 컬럼 디코더.
  14. 제12항에 있어서, 상기 제1시간은 상기 제2시간보다 짧은 것을 특징으로 하는 컬럼 디코더.
  15. 제12항에 있어서, 상기 제1모드는 데이터 기입명령이 비활성화된 후 클락신호의 1주기 경과 후에 데이터 독출 명령이 활성화되는 모드이고,
    상기 제2모드는 상기 데이터 기입명령이 비활성화된 후 상기 클락신호의 1주기 경과 전에 데이터 독출 명령이 활성화되는 모드인 것을 특징으로 하는 컬럼 디코더.
  16. 제12항에 있어서, 상기 컬럼 디코더는 상기 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 것을 특징으로 하는 컬럼 디코더.
  17. 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더; 및
    상기 타이밍 제어신호를 발생하는 타이밍 제어신호 발생회로를 구비하며.
    상기 타이밍 제어신호 발생회로는,
    연속적으로 발생되는 데이터기입명령신호와 데이터 독출명령신호사이에 존재하는 갭의 유무에 따라 수신된 클락신호를 서로 다른 시간만큼씩 지연시킨 상기 타이밍 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제17항에 있어서,
    상기 갭이 있는 경우 상기 타이밍 제어신호 발생회로는 상기 클락신호를 제1지연시간 지연시킨 상기 타이밍 제어신호를 발생하고,
    상기 갭이 없는 경우 상기 타이밍 제어신호 발생회로는 상기 제1지연시간보다 긴 제2지연시간을 갖는 상기 타이밍 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치.
  19. 제17항에 있어서, 상기 반도체 메모리장치는
    클락신호 및 기입 인에이블 신호에 응답하여 상기 데이터 독출 명령신호 또는 상기 데이터 기입명령신호를 출력하는 명령 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  20. 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더; 및
    상기 타이밍 제어신호를 발생하는 타이밍 제어신호 발생회로를 구비하며.
    상기 타이밍 제어신호 발생회로는,
    데이터 기입명령이 비활성화된 후 클락신호의 N주기 경과 후에 데이터 독출 명령이 활성화되는 경우, 상기 클락신호를 제1시간 지연시킨 상기 타이밍 제어신호를 발생시키고,
    상기 데이터 기입명령이 비활성화된 후 상기 클락신호의 N주기 경과 전에 데이터 독출 명령이 활성화되는 경우, 상기 클락신호를 제2시간 지연시킨 상기 타이밍 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리장치.
  21. 제20항에 있어서, 상기 제1시간은 상기 제2시간보다 짧은 것을 특징으로 하는 반도체 메모리장치.
  22. 제20항에 있어서, 상기 반도체 메모리장치는
    메모리 셀의 데이터를 입출력하기 위한 비트라인쌍; 및
    데이터 입출력 라인쌍을 더 구비하며,
    상기 비트라인쌍의 데이터는 상기 컬럼 선택신호에 응답하여 상기 데이터 입출력 라인쌍으로 전송되는 것을 특징으로 하는 반도체 메모리장치.
  23. 제20항에 있어서, 상기 반도체 메모리장치는
    클락신호 및 기입 인에이블 신호에 응답하여 상기 데이터 독출명령신호 또는 상기 데이터 기입명령신호를 출력하는 명령 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  24. 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더; 및
    클락신호에 응답하여 데이터 기입명령신호를 상기 클락신호의 1주기만큼 지연시키기 위한 지연회로;
    데이터 독출 명령신호와 상기 지연회로의 출력신호를 수신하고 제어신호를 출력하는 제1제어회로; 및
    상기 제어신호가 활성화되는 경우 수신된 상기 클락신호를 제1시간 지연시킨 상기 타이밍 제어신호를 발생하고, 상기 제어신호가 비활성화되는 경우 상기 클락신호를 제2시간 지연시킨 상기 타이밍 제어신호를 발생하는 제2제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  25. 제24항에 있어서, 상기 제1지연시간은 제2지연시간보다 짧은 것을 특징으로 하는 반도체 메모리장치.
  26. 제24항에 있어서, 상기 지연회로는 상기 클락신호에 클락되어 상기 데이터 기입명령신호를 상기 클락신호의 1주기만큼 지연시키기 위한 D플립플롭인 것을 특징으로 하는 반도체 메모리장치.
  27. 제24항에 있어서, 상기 반도체 메모리장치는
    클락신호 및 기입 인에이블 신호에 응답하여 상기 데이터 독출명령신호 또는 상기 데이터 기입명령신호를 출력하는 명령 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  28. 타이밍 제어신호에 응답하여 입력되는 어드레스들을 디코딩하고 디코딩 결과에 해당하는 컬럼 선택신호를 발생하는 컬럼 디코더;
    명령신호에 응답하여 데이터 독출명령신호 또는 데이터 기입명령신호를 출력하는 명령 레지스터;
    상기 데이터 독출명령신호 또는 데이터 기입명령신호에 응답하여 상기 클락신호를 제1시간 또는 제2지연시킨 상기 타이밍 제어신호를 출력하는 지연회로;
    클락신호에 클락되어 상기 데이터 기입명령신호를 상기 클락신호의 1주기만큼 지연시키는 D 플립플롭;
    상기 데이터 독출명령신호와 상기 D플립플롭의 출력신호를 수신하고 감지신호를 출력하는 감지회로; 및
    상기 감지신호가 활성화되지 않는 경우 제1지연시간을 갖는 상기 타이밍 제어신호를 출력하고, 상기 감지신호가 활성화되는 경우 제2지연시간을 갖는 상기 타이밍 제어신호를 출력하는 출력회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  29. 제28항에 있어서, 상기 제1지연시간은 제2지연시간보다 짧은 것을 특징으로 하는 반도체 메모리장치.
  30. 제28항에 있어서, 상기 명령신호는 상기 클락신호 및 기입 인에이블 신호를 구비하는 것을 특징으로 하는 반도체 메모리장치.
KR10-2002-0023273A 2002-04-27 2002-04-27 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치 KR100416622B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0023273A KR100416622B1 (ko) 2002-04-27 2002-04-27 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
US10/314,964 US6839291B2 (en) 2002-04-27 2002-12-10 Method for controlling column decoder enable timing in synchronous semiconductor device and apparatus thereof
DE10309503A DE10309503A1 (de) 2002-04-27 2003-02-26 Verfahren zum Steuern eines Spaltendecoderfreigabezeitablaufs und zugehöriger Spaltendecoder und Halbleitspeicherbaustein
TW092104908A TW588381B (en) 2002-04-27 2003-03-07 Method for controlling column decoder enable timing in synchronous semiconductor device and apparatus thereof
JP2003111605A JP4307894B2 (ja) 2002-04-27 2003-04-16 同期式半導体メモリ装置のカラムデコーダ・イネーブルタイミングの制御方法及びその装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0023273A KR100416622B1 (ko) 2002-04-27 2002-04-27 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치

Publications (2)

Publication Number Publication Date
KR20030084510A KR20030084510A (ko) 2003-11-01
KR100416622B1 true KR100416622B1 (ko) 2004-02-05

Family

ID=29244802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0023273A KR100416622B1 (ko) 2002-04-27 2002-04-27 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치

Country Status (5)

Country Link
US (1) US6839291B2 (ko)
JP (1) JP4307894B2 (ko)
KR (1) KR100416622B1 (ko)
DE (1) DE10309503A1 (ko)
TW (1) TW588381B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121026B2 (ja) * 2004-01-21 2008-07-16 富士フイルム株式会社 撮像装置および方法並びにプログラム
FR2871920B1 (fr) * 2004-06-18 2007-01-05 St Microelectronics Sa Circuit de memorisation rapide comprenant une memoire a double acces et procede d'activation d'une memoire a double acces
KR100610018B1 (ko) * 2004-12-13 2006-08-08 삼성전자주식회사 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치
JP4586633B2 (ja) * 2005-05-25 2010-11-24 ソニー株式会社 デコーダ回路、デコード方法及びデータ記録装置
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
US7505358B2 (en) 2005-09-29 2009-03-17 Hynix Semiconductor Inc. Synchronous semiconductor memory device
KR100670730B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성기 및 그 생성방법
KR100712539B1 (ko) * 2005-11-23 2007-04-30 삼성전자주식회사 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR101080206B1 (ko) * 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 장치의 어드레스 출력 타이밍 제어 회로
KR102007364B1 (ko) * 2012-08-28 2019-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102222968B1 (ko) * 2014-09-01 2021-03-04 삼성전자주식회사 어드레스 정렬기 및 이를 포함하는 메모리 장치
CN105989894B (zh) * 2015-02-12 2023-09-15 上海晟矽微电子股份有限公司 一种一次性可编程存储器控制器、集成电路及程序烧写方法
US11955163B2 (en) * 2022-07-28 2024-04-09 Elite Semiconductor Microelectronics Technology Inc. Method and circuit for adaptive column-select line signal generation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252043B1 (ko) * 1997-11-07 2000-05-01 윤종용 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
KR100274602B1 (ko) * 1997-11-20 2000-12-15 윤종용 동기형 메모리 장치
KR100266899B1 (ko) * 1997-12-26 2000-10-02 윤종용 동기형 메모리 장치
KR100311038B1 (ko) * 1998-09-17 2001-12-17 윤종용 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법
KR100287542B1 (ko) * 1998-11-26 2001-04-16 윤종용 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법
KR100287184B1 (ko) * 1999-02-23 2001-04-16 윤종용 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법

Also Published As

Publication number Publication date
DE10309503A8 (de) 2004-07-08
US6839291B2 (en) 2005-01-04
US20030202385A1 (en) 2003-10-30
DE10309503A1 (de) 2003-11-13
TW588381B (en) 2004-05-21
KR20030084510A (ko) 2003-11-01
JP4307894B2 (ja) 2009-08-05
JP2003331579A (ja) 2003-11-21
TW200305888A (en) 2003-11-01

Similar Documents

Publication Publication Date Title
US5808961A (en) Internal clock generating circuit for clock synchronous type semiconductor memory device
KR100407361B1 (ko) 동기식 더블 데이터 속도용 디램
KR100233973B1 (ko) 동기형 반도체 기억 장치
KR100252043B1 (ko) 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
KR100416622B1 (ko) 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
KR970017656A (ko) 버스트 모드를 가진 고속 반도체 메모리
US6185151B1 (en) Synchronous memory device with programmable write cycle and data write method using the same
TWI520145B (zh) 積體電路
KR100377840B1 (ko) 반도체 기억 장치
US6529423B1 (en) Internal clock signal delay circuit and method for delaying internal clock signal in semiconductor device
KR20020085959A (ko) 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스
US6192003B1 (en) Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation
KR20020014563A (ko) 반도체 메모리 장치
KR100473747B1 (ko) 클럭 신호에 동기하여 동작하는 반도체 기억 장치
US6166970A (en) Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device
GB2371663A (en) Semiconductor memory device
US5923604A (en) Method and apparatus for anticipatory selection of external or internal addresses in a synchronous memory device
JP3917218B2 (ja) 半導体メモリ装置とそのカラムデコーダ回路
US5703829A (en) Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
JP2004335091A (ja) 一つのパッドを通じてデータを同時に入出力するための半導体装置及び方法
KR100413102B1 (ko) 동일뱅크 중복선택 방지 회로
KR100615610B1 (ko) 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법
JP2001067878A (ja) 半導体記憶装置
KR100903387B1 (ko) 전력 소모를 줄이는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111229

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee