TW588381B - Method for controlling column decoder enable timing in synchronous semiconductor device and apparatus thereof - Google Patents

Description

588381 玖、發明說明： 發明所屬之技術領域 本發明關於半導體記憶體裝置，及尤其，關於用於如果 在一資料寫入指令信號及一資料讀取指令信號之間具有一 間隙，增加一最大操作頻率之一方法及一裝置。 先前技術 圖1係一習知DRAM之概略資料輸入及輸出電路1 0。圖1 之輸入及輸出電路10包含位元線BLO、/BLO( “厂指示一 啟動低）、BL2及/BL2、記憶體細胞MC連接字元線WL_A& WL·—B之交叉點、感測放大器S/A、資料輸入及輸出線10及 /10、用於等化資料輸入及輸出線10及/10之等化電路10 EQ、一資料輸入緩衝器1，及一資料輸出緩衝器3。等化電 路10 EQ係響應於一控制信號pEQ啟動。 圖2係一習知欄選擇電路之一方塊圖。欄選擇電路20包含 一指令暫存器2 1、一或閘23、一延遲電路25，及一欄解碼 器27。 指令暫存器21響應於一時脈信號CK、一晶片選擇信號 /CS、一列位址選通/RAS，一欄位址選通/CAS及一寫入致 能/WE，產生一寫入指令信號WRITE或一讀取指令信號 READ及輸出寫入指令信號WRITE或讀取指令信號R^AD到 或閘23。 或閘23邏輯或寫入指令信號WRITE及讀取指令信號READ 及輸出結果到延遲電路25。延遲電路25響應於或閘23之一 輸出信號，延遲時脈信號CK用於一想要之時脈tD，及輸出 -6- :遲之信號如一時脈控制信號pCD到欄解碼器27。欄解碼 杏27接收及解碼_位址爛八㈤），及在㈣信號線 、SL(2 )之間選擇—欄仏號線。欄解碼器響應於時脈 控制信號PCD控制攔選擇信號線之啟動時脈。 參考於^及圖2,如下將資料寫入進入一記憶體細胞。 T果指令暫存器21響應於指令信號ck、/ras，/cas及觸， 知出窝入指令信號WRITE，延遲電路響應於或閘u之一 輸出信號，延遲時脈信號(；^用於想要之時脈山，及輸出如 —時脈控制信號pC：D之延遲信號到攔解碼器27。 如果攔解碼器2 7響應於時脈控制信號p c D選擇及啟動欄 L擇L號線CSLO將輸入資料Data-in通過輸入緩衝器1、資 料輸入及輸出線10及/1〇及位元線BL〇及/BL〇寫入進入一記 憶體細胞MC。 然而’如果指令暫存器2丨響應於指令信號ck、/Ras，/cas 及/WE輸出讀取指令信號rEad及延遲電路25響應於或閘23 之如出^號’延遲時脈信號CK用於想要之時脈tD，及輸 出如一時脈控制信號pCD之延遲信號到欄解碼器27。 如果攔解碼器27響應於時脈控制信號pCD選擇及啟動欄 選擇信號線CSLO，儲存於一記憶體細胞MC中之資料係通過 位元線BLO及/BLO輸出到一感測放大器s/A，感測放大器S/A 放大接收之資料及通過資料輸入及輸出線1〇及/1〇及輸出緩 衝器3輸出輸出資料Data_0llt。 圖3係在其中在資料寫入指令信號WRITE及資料讀取指令 信號READ之間不具有間隙之一狀態中，即在將資料寫入指 588381 令信號WRITE抑制之後之時脈信號CK之一週期tCK内啟動 資料讀取指令信號READ之一狀態，及進一步在藉由資料讀 取指令信號READ中斷資料寫入指令信號WRITE之一狀態中 之資料輸入及輸出之一時脈圖。 參考於圖1到圖3，在將資料D23寫入於記憶體細胞MCs 中，及讀取儲存於記憶體細胞MCs中之資料Q〇 1之後不等化 資料輸入及輸出線10及/10之一狀態中，因為將其係保留於 資料輸入及輸出線10及/10上之資料D23寫入於有關資料q01 之位元線，損失讀取之資料Q〇 1。 為防止該問題，延遲電路25之延遲時脈tD係設定多於用 於等化於資料輸入及輸出線1〇及/1〇需要之一等化時脈 tEQ。需要等化時脈tEQ用於其在如圖3所示之在寫入指令信 號WRITE及讀取指令信號read之間不具有間隙之狀態中連 續產生之讀取-寫入操作。 圖4係揭示資料輸入及輸出線在其中在資料寫入指令信號 及貝料項取:f曰令仏號之間具有一時脈信號週期之一間隙之 狀態中之時脈圖。參考於圖4’ 一間隙指示其中在將寫入指 令信號WRITE抑制及時脈信號之—週期収之後啟動讀取指 令信號_之狀態。因此，在其中具有一間隙之狀態中， 一連續寫入—讀取操作不需要等化時脈tEQ。 夺考於圖1、2及圖4，如果參考用於在將時脈信號ck輸 (襴1¾擇電路20〈 |啟動欄選擇信號線CSL之延遲時脈 4 tD、及♦考用於在將攔選擇信號線α啟動之後輸出資料 d遲時脈如tCA，藉由方程式冰得具有2時脈週期（2* η) 之一 CAS延遲CL之一 SDRAM之最大操作頻率。 〔方程式1〕 1/CK= 2/(tD+ tCA) ...(1) 為增加具有一2之CL之一 SDRAM之最大操作頻率，應該 減少tCA及tD。在此，如果tCA係固定，應該減少tD以增加 具有一 2之CL之一 SDRAM之最大操作頻率。然而，tD必須 係多於等化時脈tEQ。 因此，在圖2中延遲電路25之延遲時脈tD之係固定，藉由 方程式1取得具有一2之CL之一 SDRAM之最大操作頻率，不 論在資料指令信號及資料讀取指令信號之間是否具有一間 隙。 门此，一使用者在依序執行寫入—讀取操作之狀態中不 可以增加具有一 2之CL之一 SDRAM之最大操作頻率。 發明内容 在一舉例實施例中，本發明提供一種用於在依序執行寫 入—讀取操作之狀態中增加—半導體裝置之最大操作频率 之方法及其裝置。 ” 舉例實施例中，將本發日歧向於—種用於控制搁 午碼錢能時脈之方法，方法包含：決定如果在—資料窝 入心令及—貧料讀取指令之間具有其連續產生之—間隙. :生用於延遲用於其根據決定結果之時脈之一總數之接收 二…虎之—時脈控制信號；及響應於時脈控制信號啟動 -襴解碼器。產生時脈控制信號之步驟 ： 一間隙產生用於-第-延遲時脈之-時脈控制信號：： -9- 果不具有間隙 號。 產生用於一第 延遲時脈之一時脈控制信 =器致能時脈控制方法可以進一步包含 =柄碼位址輸入及響應於藉由搁解碼器 : 果產生一棚遗搞：户# ^ ^ 應於解碼心 及#㈣欄選擇信號輸出在-對相 ’、、" '《位凡線上之資料到—對輸入及輸出線。 入鄕广、’料控制欄解碼器致能時脈之方S可以進—步包 έ喜應於時脈存》I♦节 脈尸节、 D虎1遲一輸入資料窝入指令信號用於一時 週期；1決定如果係在同時啟錢遲之資 入指令信號及一目前於 士 一 y則軚入/貝料謂取指令信號，及，如果不 \同時啟動延遲之資料寫人指令信號及目前輸入資料讀 取指令信號’產生一時 、 一、 時脈控制#唬延遲時脈信號用於一第 -延料脈，ϋ係在同時啟動延遲之資料寫人指令信號 :目前輸入資料讀取指令信號，產生一時脈控制信號延遲 時脈信號用於_筮-f 、弟一 L遲時脈；及響應於時脈控制信號啟 動攔解碼器。 一第-延遲時脈係可以較短於第二延遲時脈。方法可以進 一步包含響應於時脈控制信號利用欄解碼器位址輸入解碼 才1解馬為中產生相應於一解碼結果之一攔選擇信號； 及響應於時脈控制信號輸出在一對相應於位址之位元線上 之貧料到一對輸入及輸出線。 而且，用於控制欄解碼器致能時脈之一 果係在將—資料寫人指令及時脈信號之—週期:後=/一 貧料1買取指令，藉由延遲—時脈信號用於—第—延遲時脈 •10- 產生時脈控制信號，及如果係在將資料寫入指令啟動之 後 < 時脈㈣之—週期内啟動—資料讀取指令，藉由延遲 時脈信號用於一第二延遲時脈產生一時脈控制信號；及 曰應於時脈控制信號啟動欄解碼器。 、第延遲時脈係可以較短於第二延遲時脈，該方法可以 ^步包含響應於時脈控制信號解碼位址輸入及在欄解碼 器中產生相應於藉由襴解碼器之一解碼結果之一攔選擇信 號’及％應於攔選擇信號輸出在—對相應於位址之位元線 上之資料到_對輸人及輸出、線。在此，第二延遲時脈係可 、車乂長糸用於等化該對輸入/輸出資料之時脈。 在另舉例貝訑例中，也將本發明定向於可以依據一第 一模式及-第二模式操作之—攔解碼器，纟中響應於藉由 依據第-模式延遲-接收時脈信號用於一第一延遲時脈產 生（-時脈控制信號啟動欄解碼器，&響應於藉由依據第 二模式延遲一接收時脈信號用於一第二延遲時脈產生之一 時脈控制信號啟動欄解碼器。 弟一模式可以係其中在一資料寫入指令信號及一資料讀 取指令信號之間具有其連續產生之一間隙之一模式，及第 一模式可以係其中在資料寫入指令信號及資料讀取指令信 號之間不具有間隙之一模式。 第模式可以係其中在資料寫入指令之抑制及時脈信號 之一週期之後啟動一資料讀取指令之一模式，及第二模式 可以係其中在貞料烏入指令之抑制之後之時脈信號之一週 期啟動一資料讀取指令之模式。 -11 - 588381 欄知碼器可以響應於時脈批 』^〒脈L制^唬解碼位址輸入及產生 相應万；解碼結果之一欄選擇信號。 在另-舉例實施财，切本發^向於^ —半導體 記憶體裝置’纟包含··用於㈣备時脈控制信號解碼位 址輸入及屋生相應於解碼結果之一欄選擇信號之一搁解碼 益，及用於產生時脈控制信號之一時脈控制信號產生電路， 其中時脈控制信號產生電路藉由其根據在一資料寫入指令 信號及其連續產生之資料讀取指令信號之間是否1有一間 隙之時脈之一總數延遲-接收時脈信號產生時脈控制信 號0 在例示半導體記憶體裝置中如果具有一間隙，時脈控制 信號產生電路藉由延遲時脈信號料_第—延遲時脈可以 產生-時脈控制信號’及如果不具有間隙，時脈控制信號 產生電路藉由延遲時脈信號用於較長於第—延遲時脈之一 第二延遲時脈可以產生一時脈控制信號。 在一舉例實施例中，也將本發明定向於可以一半導體記 憶體裝置’其包含：用於響應於—時脈控制信號解碼位址 輸入及產生相應於解碼結果之一攔選擇信號之一欄解碼 咨，及用於產生時脈控制信號之一時脈控制信號產生電路， 其中如果一資料讀取指令係在將資料寫入指令抑制及時脈 信號之N週期之後啟動，時脈控制信號產生電路藉由延遲時 脈信號用於一第一延遲時脈產生時脈控制信號，及如果一 資料讀取指令係在將資料寫入指令抑制之後之時脈信號之N 週期内啟動，藉由延遲時脈信號用於一第二延遲時脈產生 -12· k嶮時脈係可以較短於第二延遲時脈。 N可以係1或更大。丰遒触—卜立—_ 千寸植圮fe體裝置可以包含一對用於 入及輸出在-記憶體細胞中之資料之位元線；1一對用： 幸:入及輸出貝料d纟中響應於攔選擇信號將在該對位 兀、、泉上《貝料傳运到孩對用於輸入及輸出資料之線。 在另|例貝她例中，也將本發明定向於可以—半導舰 記憶體裝置，其包各用认纖e、λ 才心 _ 口 ； θ應於一時脈控制信號解碼位址 :入及產生相應於解碼結果之一攔選擇信號之—襴解碼 益；用於響應於時脈信號延遲資料寫入指令信號用於—時 脈信號之-週期之—延遲電路；料接收—資料讀取指令 “虎及延遲電路之_輸出信號，及輸出—控制信號之; :控制電路：及用於如果將控制信號啟動，藉由延遲接收 脈“虎用於一第一延遲時脈產生時脈控制信號，及用於 如果將控制信號抑制’冑由延遲接收時脈信號用於一第二 延遲時脈產生時脈控制信號之一第二控制電路。 - 實施方式 現在參考於附加圖式將更完整說明本發 :發明之舉例實施例。然而，可以依據許多不同：： 本發明及不應該解釋如限於其中提出之舉例實施例；當炊， ::這些舉例實施例如此本揭示將係完整…，對那此 :於此技者將％整表達本發明之觀念。在圖式巾， 提到類似元件“。在不同圖式中之類似參考數字 圖5係根據本發明之一舉例實施例之—襴選擇電路50之— _ 13 - 588381 方塊圖。參考於圖5，攔選擇電路50包含一時脈控制信號產 生電路5 1及一欄解碼器53。 時脈控制信號產生電路5 1響應於一時脈信號CK、一列位 址選通/RAS，一攔位址選通/CAS及一寫入致能/WE，延遲 時脈仏號ck用於一想要時脈及輸出如一時脈控制信號pCD 之延遲信號到欄解碼器53。

欄解碼器53，響應於時脈控制信號pCD，在攔選擇信號 CSL0到CSLpn·1)之間解碼輸入位址及啟動（高）相應於解碼 <結果之欄選擇信號。欄選擇信號係在欄選擇信號線上之 一信號，因此可以使用其同義於欄選擇信號線。時脈控制 信號產生電路51包含一指令暫存器5〇1、一第一邏輯閘5〇3、 一第一延遲電路505、一第二延遲電路5〇7、一第三延遲電 路509、-感測電路511、—第二邏輯閘川、_第三邏輯閑 515，一第四邏輯閘517及一第五邏輯閘^ 在圖5中說明之本發明之舉例實施例執行感測電路5ιι

弟二邏輯閘515及第四邏輯間S17如 -pr 0H 产卜 、科闲517如一及閘，及第一邏輯閘 5〇3及第五邏輯閘519如一戋閙，仞b” 名閘但疋在一或原先習於此技 者之能力内其它相等電路係適當。 指令暫存器5〇1接收-時脈信號⑶、一列位立止選通/ras， -襴位址選通/CAS及一寫入致能/WE及響應於各個信號 /RAS、/CAS及/WE之邏輯狀能，鈐山、欠丄丨心 ^ 如出一資料冩入指令信號 WRITE或一資料讀取指令信號11£八]〇。 第一邏輯閘5〇3接收及邏輯或 、科4 k和令暫存器5〇1輸出之資 料寫入指令信號WRITE及資料靖放扣入彳、咕 竹靖取扣令信號READ，及輸出 -14- 588381 結果到第一延遲電路5〇5。 第一延遲電路505接收第一邏輯閘5〇3之輸出信號及時脈 信號ck，延遲時脈信號CK用於一想要延遲時脈tDl，及輸 出一第一延遲信號dlCK到第二延遲電路5〇7及第四邏輯閘 517 ° 第二延遲電路5〇7接收第一延遲信號dlCK，延遲第—延 遲信號d1CK用於一想要延遲時脈山2，及輸出如一第二延 遲仏號d2CK之延遲信號到第三邏輯閘5 Μ。 藉由時脈k號CK計時第三延遲電路509，延遲資料寫入 指令信號WRITE用於時脈信號CKiN(N係一自然數）週期， 及輻出如一延遲資料寫入指令信號D-WRITE之延遲信號到 感測電路511。在本發明之舉例實施例中，N係等於i。 如果執行第三延遲電路5〇9如〇型正反器（一例示執行）， 資料寫入指令信號WRITE係輸入進入D型正反器5〇9之一輸 ^ 及喜應於時脈信號CK通過一輸出終端Q將輸入資 料寫入指令信號貿氾丁£傳送到感測電路511。延遲資料寫入 指令信號D_WRIT—藉由延遲資料寫人指令信號WRITE用 於一週期取得之一信號。 感測電路511接收及邏輯及延遲資料寫入指令信號d_ WRITE及資料讀取指令信號READ，及輸出结果，即一感測 仏唬WIR，到第二邏輯閘5丨3及第三邏輯閘$ 1 5。 換吕炙，如果係在相同時間啟動延遲資料寫入指令信號 二-WRITE及資料讀取指令信號READ, g卩走到邏輯高，感測 電路511輸出啟動之感測信號WIR到第二邏輯閘513及第三 -15 - 588381 遴輯閘515。感測電路511決定如果在資料寫入指令信號 WRITE及貧料繽取指令信號READ之間具有其連續產生之一 間隙。 第一避輯閘5 13，可以例示執行其如一反相器，接收及反 相感測電路511之輸出信號戰及輸出反相輸出信號/wir到 一第四邏輯閘5 1 7。 第三邏輯閘515接收及邏輯及第二延遲電路5〇5之輸出信 唬dlCK及感測電路511之輸出信號WIR，及輸出結果到第五 邏輯閘5 19。 第四邏輯閘5 17接收及邏輯及第二延遲電路5〇7之輸出信 唬dlCK及第二邏輯閘513之輸出信號/WIR，及輸出結果到 第五邏輯閘519。 第五遴輯閘5 1 9接收及邏輯及第三邏輯閘5丨5之輸出信號 及第四邏輯閘517之輸出信號及輸出結果，即一時脈控制信 號pCD，到欄解碼器53。 換言之，第五邏輯閘5 19根據是否係或係不啟動感測信號 WIR輸出或者第一延遲電路5〇5之輸出信號dlCK或第二延遲 電路507之輸出信號d2CK。 因此’第五邏輯閘5 1 9根據是否在資料寫入指令信號 WRITE及資料讀取指令信號rEAd之間具有一間隙，藉由延 遲接收之時脈信號CK用於第一延遲時脈tD 1或第二延遲時 脈tDl +tD2產生一時脈控制信號pCD。 產生一時脈控制信號pCD之一時脈控制信號產生電路5 j 包含電路裝置505、507、513、515，517及519。因此，如 -16- 588381 號之N(N係一自然 時脈控制信號產 於第一延遲時脈 皇在將資料“指令抑制之後之時脈信 數）週期内啟動資料讀取指令信號read， 生電路51藉由延遲接收之時脈信號CK用 tD1產生一時脈控制信號PCD。 N週料寫人指令抑制之後之時脈信號CK之 各 力貝科項取指令信號Read,時脈控制信號產生 私路5 1猎由延遲接收之每 寺脈仏唬ck用於第二延遲時脈tD1 tD2產生一時脈控制信號pCD。 響應於時脈控制信號PCD，攔解碼器53接收及解碼n(n是 自然數）欄位址A〇到A⑹），及在2n搁信號線咖〇到 … 之間選擇一欄信號線。 換3〈，如果在資料寫入指令信號WRITE及資料讀取指 令信號read之間具有其連續產生之—間隙，欄解碼器5〇響 應於時脈控制信號pCD啟動藉由延遲接收之時脈信號CK用 於第一延遲時脈tD1(參考如“一第一模式，，）。 另外，如果在資料寫入指令信號WRITE及資料讀取指令 仏號READ之間不具有其連續產生之一間隙，欄解碼器5〇響 應於時脈控制信號pCD啟動藉由延遲接收之時脈信號ck用 於第二延遲時脈tDl + tD2(參考如“一第二模式，，）。 在本發明之一舉例實施例中，來自電路裝置5、5〇3、 511、513、515，517及5 19中之各個裝置之延遲係不明顯及 可以忽略。參考於圖1及圖5，現在將說明包含攔選擇電路5〇 之一半導體記憶體裝置。半導體記憶體裝置包含用於輸入 資料到記憶體細胞/從記憶體細胞輸出資料之一對位元線及 -17- 588381 一對資料輸入及輸出線，及響應於欄解碼器53之一輸出信 號將在該對位元線上之資料到該對資料輸入及輸出線。 用於輸入及輸出在半導體記憶體裝置中之資料之電路包 含根據本發明之一舉例實施例之一欄選擇電路50，其實質 係相同如在圖1中輸入及輸出資料之一電路，如此將參考於 在圖1中用於輸入及輸出資料之電路1 〇說明其。然而，不藉 · 由圖1限制包含欄選擇電路50之本發明之半導體記憶體裝置 ， 之舉例實施例。 · 選擇之欄選擇信號CSL0導通一想要開關及分別電子連接 該對位元線BL0及/BL0到該對資料輸入及輸出線10及/10。 因此，儲存於一記憶體細胞MC中之資料表面上係通過該對 位元線BL0及/BL0、一感測放大器S/A、該對資料輸入及輸 出線10及/10，及一輸出緩衝器3輸出。 另外，資料輸入表面上係通過輸入緩衝器1、該對資料輸 入及輸出線10及/10，及該對位元線BL0及/BL0儲存於記憶 體細胞MC中。 馨1 圖6係根據本發明之一舉例實施例，在資料寫入指令信號 及資料讀取指令信號之間不具有間隙之一狀態中之資料輸 · 入及輸出之一時脈圖。在此，資料DO到D3指示輸入資料及 * 資料Q0到Q3指示輸出資料。資料DO 1指示用於寫入在資料 輸入及輸出線上之資料D〇、D1到記憶體細胞之一欄選擇信 號。資料Q0 1指示用於讀取在資料輸入及輸出線上之資料 Q0、Q1之一攔選擇信號。

參考於圖5及6，指令暫存器501響應於/CS、/RAS，/CAS -18- 588381 及/WE之一咼到低轉換產生及輸出一資料寫入指令信號 WRITE。 延遲電路509接收資料寫入指令信號WRITE，響應於—時 脈信號ck延遲其用於一時脈週期tCK及輸出一延遲資料寫 入指令k號D—WRITE。在此，感測電路5 11邏輯及啟動之延 遲貧料寫入指令信號D—WrIT]E及啟動之資料讀取指令信號 READ，及輸出一啟動之感測信號WIR。啟動之感測信號貨汛 才曰示在同時致能延遲資料寫入指令信號D一WRITE及資料讀 取指令信號READ。換言之，在抑制資料寫入指令信號write 之後之時脈信號之一週期tCK之内啟動資料讀取指令信號 READ。因此，依序沒有一間隙執行寫入—讀取操作。 第二邏輯閘515輸出藉由第一延遲電路5 〇5及第二延遲電 路5 07延遲，用於想要之時脈tEn + tD2之一時脈信號。因此， 藉由延遲時脈信號CK用於想要之時脈tIM + tD2取得想要之 時脈控制信號pCD。 第二邏輯閘5 1 3輸出一抑制反相感測信號/WIR及將抑制第 四邏輯閘517。如果係啟動感測信號WIR，需要等化時脈。 藉由方程式2代表延遲時脈tDl及tD2。 〔方程式2〕 tD=tEQ=(tDl + tD2) ...(2) 圖7係根據本發明之一舉例實施例，在一資料寫入指令信 號及一資料讀取指令信號之間具有一時脈信號週期之一狀 悲中之資料輸入及輸出之一時脈圖。

參考於圖5及7，指令暫存器501響應於/CS、/RAS，/CAS -19- 588381 及/WE之一高到低轉換產生及輸出一資料寫入指令信號 WRITE。 延遲電路509，響應於一時脈信號ck，接收資料寫入指 令信號WRITE，延遲其用於一時脈週期tCK及輸出一延遲資 料寫入指令信號D一WRITE。感測電路5 11邏輯及啟動之延遲 貝料爲入指令信號D一WRITE及啟動之資料讀取指令信號 READ，及輸出一啟動之感測信號WIR。將第四邏輯閘5 (5 抑制及第二邏輯閘513輸出一抑制反相感測信號/WIR。 抑制之感測信號WIR指示在延遲資料寫入指令信號 D—WRITE及資料讀取指令信號rEad之間具有多於一時脈 週期tCK之一間隙。換言之，在時脈信號之一週期tCK及抑 制資料寫入指令信號WRITE之後啟動資料讀取指令信號 READ。因此，依序沒有一間隙執行寫入—讀取操作。 第四邏輯閘515藉由第一延遲電路5〇5及第二延遲電路5〇7 又輸出信號，邏輯及延遲用於想要之時脈tD之第一延遲信 唬dlCK，及輸出結果到第五邏輯閘519。因此，藉由延遲 時脈信號ck用於想要之時脈tD1取得之一時脈控制信號pCD 係輸出到欄解碼器。 藉由方程式3代表第一及第二延遲時脈tD1及山2。 〔方程式3〕 tD2=tD+tDl (?) 因此’藉由方程式4代表具有2時脈週期（2* tCK)之一 CL 之一 SDRAM之最大操作頻率。 〔方程式4〕 -20 - 588381 ··· (4) 1/CK= 2/(tDl + tCA) 因此’欄解碼器53 ’及包含根據本發明之舉例實施例之 時脈控制信號產生電路51之—半導體記憶體裝置之最大# 作頻率係高於包含-習知欄選擇例如在方程式1中代表之： 路20之一半導體記憶體裝置之最大操作頻率。 .兒 ，考万；W 2及6，&含根據本發明之舉例實施例之搁選 私路50< -半導體記憶體裝置之最大操作頻率係相同如包

含-習知攔選擇電路例如電路2()之—半導體記憶體裝 最大操作頻率。 參考於圖4及7，包含根據本發明之舉例f施例之搁㈣ 電路50之-半導體記憶體裝置之最大操作頻率係高於包含 一習知攔選擇電路例如在方程式i中代表之電路之一半 體冗憶體裝置之最大操作頻率。 ’ 如上面說明’用於根據本發明之舉例實施例控制襴解碼 器致能時脈之方法及裝置增加一半導體記憶體裝置之—最 大操作頻率。 $

注意，已經依據一資料寫入指令信號WRITE及一资料讀 取指令信號READ之背景說明本發明。然而，可以將本發^ 《一些舉例實施例之指導施加於依據任何排序之任何其它 對之連績信號。 應該注意的是，本發明並不限於上面說明之舉例實施例， 且習於此技者顯然可在文後申請專利範圍定義之本發明精 神及範圍内產生改變及修改。 圖式簡單說明 -21 - 588381 藉由詳細實施例中之說明且參考於附圖將更瞭解本發 明，其中： 圖1係一習知DRAM之一概略輸入及輸出電路。 圖2係一習知欄選擇電路之方塊圖。 圖3係在一貧料寫入指令信號及一資料讀取指令信號之間 不具有間隙之一狀態中之資料輸入及輸出之時脈圖。 圖4係在一資料寫入指令信號及一資料讀取指令信號之間 具有一第一時脈信號週期之一狀態中之資料輸入及輸出之 時脈圖。

圖5係根據本發明之一舉例實施例之一欄選擇電路之方塊 圖。 A 圖6係根據本發明之一舉例實施例，在一資料寫入指令作 號及一資料讀取指令信號之間不具有間隙之一狀態中之資 料輸入及輸出之時脈圖。 貝 圖7係根據本發明之一舉例實施例，在一資料寫入指令^ 號及-資料讀取指令信號之間具有一第一時脈信號週期、 一狀怨中之貝料輸入及輸出之時脈圖。 ° 、 圖式代表符號說明 1 資料輸入緩衝器 3 資料輸出緩衝器 10 資料輸入及輸.出電路 20、50 欄選擇電路 21 、 501 指令暫存器 23 或閘 -22- 25588381 27 ^ 53 51 503 505 507 509 511 513 515 517 519 DO、D1、D2、D3、 延遲電路 欄解碼器 時脈控制信號產生電路 第一邏輯閘 第一延遲電路 第二延遲電路 第三延遲電路 感測電路 第二邏輯閘 第三邏輯閘 第四邏輯閘 第五邏輯閘 資料 Q0、Ql、Q2、Q3 MC 記憶體細胞 -23 -

Claims (1)

1. 588381 拾、申請專利範圍： i一種用於控制襴解碼器致能時脈之方法，該方法包含： 決疋疋否在〜資料寫入指令及一資料讀取指令之間且 有連績產生之—間隙； ^ 產生一時脈控制信號用於延遲用於根據該決定結果之 時脈〈一總數之—接收時脈信號；及 響應於m時脈控制信號，啟動一欄解碼器。 2·如申請專利範圍第1項之方法，其中該時脈控制信號之產 生包含如果具有一間隙產生具有一第一延遲時脈之〜時脈 控制信號，及如果不具有一間隙產生具有一第二延 之一時脈控制信號。 、R 3.如申請專利範圍第2項之方法’其中該第一延遲時脈係較 短於該第二延遲時脈。 乂 4. 如申請專利範圍第丨項之方法，其進一步包含： 響應於該時脈控制信號，解碼位址輸入，及產生相應 於藉由該欄解碼器之一解碼結果之欄選擇信號；及 響應於該攔選擇信號，在—對相應於該解碼位址之位 元線上輸出資料到—對輸入及輸出線。 上 5. —種用於控制欄解碼器致能時脈之方法，其包含： 延遲一資料寫入指令信號用於一 響應於該時脈信號， 時脈信號之一週期；及 決定是否該延遲資料寫入指令信號及，目前資料讀取 指令信號係同時啟動， 其中如果該延遲資料宜λ 4匕 ^ » η、， ”村罵入扣令信號及臧目珂資料讀取 588381 才曰令仏號並非同時啟動，為一第一延遲時脈產生一時脈幹 制信號延遲該時脈信號，及如果該延遲資料寫入指令俨號 及該目前資料讀取指令信號係同時啟動，為一第二延遲時 脈產生一時脈控制信號延遲該時脈信號；及 響應於該時脈控制信號，啟動一欄解碼器。 6·如申請專利範圍第5項之方法，其中該[延遲時脈係較 短於該第二延遲時脈。

   7·如申請專利範圍第5項之方法，其進一步包含·· 響應於該時脈控制信號，解碼位址輸入，及產生相應 於藉由該欄解碼器之一解碼結果之攔選擇信號；及 響應於該欄選擇信號，在一對相應於該解碼位址之位 元線上輸出資料到一對輸入及輸出線。 8· —種用於控制欄解碼器致能時脈之方法，其包含： 如果-資料讀取指令係在將一資料寫入指令抑制及該 時脈信號之-週期之後啟動，藉由延遲—時脈信號為一第

   —延遲時脈產生-時脈控制信號，及如果—資料讀取指人 係在將該資料寫入指令啟動之後之時脈信號之一週期内啟 動，藉由延遲該時脈信號為一第二延遲時脈產 制信號；及 響應於孩時脈控制信號，啟動—攔解碼哭。 9·如申請專利範圍第8項之方法，其中該第_：延遲時脈係 短於該第二延遲時脈。 10.如申請專利範園第8項之方法，其進一步包含： 響應於該時脈控制信號，解碼位址輸入，及產生相 -2- 588381 於藉由該欄解碼器之一解碼結果之一欄選擇信號；及 喜應於該欄選擇信號，在一對相應於該解碼位址之位 元線上輸出資料到一對輸入及輸出線。 π·如申請專利範圍第ίο項之方法，其中該第二延遲時脈係 較長於用於等化該對輸入及輸出資料線之一時脈。 12·—種攔解碼器，其響應於藉由依據一第一模式延遲一接 收時脈信號為一第一延遲時脈產生之一時脈控制信號啟 動，及響應於藉由依據一第二模式延遲該接收時脈信號為 一第二延遲時脈產生之一時脈控制信號啟動。 13·如申請專利範圍第12項之攔解碼器，其中該第一模式係 一模式，其中在一延遲資料窝入指令信號及一資料讀取指 令信號之間具有連續產生之一間隙，及該第二模式係一模 式，其中在該延遲資料寫入指令信號及該資料讀取指令信 戒之間不具有間隙。 14.如申請專利範圍第12項之攔解碼器，其中該第一延遲時 脈係較短於該第二延遲時脈。 15·如申請專利範圍第12項之攔解碼器，其中該第一模式係 一模式，其中一資料讀取指令係在該資料寫入指令之抑制 及該時脈信號之一週期之後啟動，及該第二模式係一模 式，其中一資料讀取指令係在該資料寫入指令之抑制之後 之時脈信號之一週期内啟動。 16.如申凊專利範圍第丨2項之欄解碼器，其中該欄解碼器相 應於該時脈控制信號，解碼位址輸入，及產生相應於該解 碼結果之一欄選擇信號。 588381 17. —種半導體記憶體裝置，其包含： 一欄解碼器’用於響應於—時脈控龍號，解碼位址 輸入，及屋生相應於該解碼結果之—襴選擇信號；及 -時脈控制信號產生電路，用於產生該時脈控制信號， 匕其中m時脈控制信號產生電路藉由根據在—資料窝入 指令信號及一連續資料讀取指令信號之間是否具有-間隙 藉由-總數之時脈延遲一接收時脈信號產生該時脈 號。 。 18·如申請專利範圍第17項之裝置，其中如果具有一間隙， 3時脈控制信號產生電路藉由延遲該時脈信號為—第一延 遲時脈產生-時脈控制信號，及如果不具有一間隙，該時 脈控制信號產生電路藉由延遲該時脈信號為一第二延遲時 脈產生日寺脈控制信號，纟中第一延遲時脈係較短於第二 延遲時脈。 19·如申請專利範圍第17項之裝置’其中該半導體記憶體裳 置進一步包含一指令暫存器，其響應於一時脈信號及一寫 入致能信號，輸出該資料讀取指令信號或該資料寫入指令 信號。 20· —種半導體記憶體裝置，其包含： 一攔解碼器，用於響應於一時脈控制信號，解碼位址 輸入，及產生相應於該解碼結果之一欄選擇信號；及 一時脈控制信號產生電路，用於產生該時脈控制信號， 其中如果一資料讀取指令係在將該資料寫入指令抑制 及認時脈信號之N週期之後啟動，該時脈控制信號產生電 f藉由延遲該時脈信號為一第-延遲時脈產生該時脈控制 L唬，及如果一資料讀取指令係在將該資料寫入指令抑制 之後又時脈信號之N週期内啟動，則藉由延遲該時脈信號 為第一延遲時脈產生該時脈控制信號。 21’如申請專利範圍第20項之裝置，其中該第一延遲時脈係 車父短於該第二延遲時脈。 22·如申請專利範圍第20項之裝置，其中該半導體記憶體裝 置包含： 對位元線，用於輸入及輸出在一記憶體細胞中之資 料；及 一對線，用於輸入及輸出資料， 其中響應於該欄選擇信號，將在該對位元線上之資料 傳送到用於輸入及輸出資料之該對線。 23.如申請專利範圍第2〇項之裝置，其中該半導體記憶體裝 置進一步包含一指令暫存器，其響應於一時脈信號或一寫 入致能信號，輸出該資料讀取指令信號或該資料寫入指令 信號。 24· —種半導體記憶體裝置，其包含： 一攔解碼器，用於響應於一時脈控制信號，解碼位址 幸雨入’及產生相應於該解碼結果之一爛選擇仏喊， 一延遲電路，用於響應於該時脈信號，為一時脈信號 之一週期延遲該資料寫入指令信號； 一第一控制電路，用於接收一資料讀取指令信號及該 延遲電路之一輸出信號，及輸出一控制信號；及 588381 /罘一控制電路，用於如 、、α、 禾係啟動該控制信號葬由 遲謂接收時脈信號為一第一 、 曰^ _ -a 4 s :時脈產生該時脈控制作 唬，及如果係不啟動該控制信 σ 心 γ ϋ猎由延遲孩接收時脈作號 為…延遲時脈產生該時脈控制信號。 …虎 25. 如申請專利範園第24項之裝 ，、Τ邊弟一延遲睡腺〆玄 較短於該第二延遲時脈。 崚呻脈係 26. 如申請專利範圍第24項之裝置，纟中該延遲電路係一 d刑 正反器，用於藉由該時脈信號計時為該時脈之, 延遲該資料寫入指令信號。 27. 如申請專利範圍第24項之裝置 ^ ^ 牛導體？己憶體裝 置^ 乂匕3 一指令暫存器，其響應於一時脈信號或一窝 入致能信im該資料讀取指令㈣或該資人 信號。 w曰7 28. —種半導體記憶體裝置，其包含： -攔解碼器，用於響應於一時脈控制信號，解碼位址 輸入，及產生相應於該解碼結果之一欄選擇信號· 一指令暫存器，用於響應於該指令信號，輸出一資料 讀取指令信號或一資料寫入指令信號； 一延遲電路，用於響應於該資料讀取 ▽ h唬或1茨資 料冩入指令信號，為-第一時脈或一第二時脈延遲該時脈 信號， 一 D型正反器，用於為該時脈信號之一週期延遲該資料 烏入指令k號； 一偵測電路’㈣接收該資料讀取指令信號之一輸出 588381 信號及該D型正反II < —輸出，及輸出一偵測信號；及 一輸出電路，用於 广 、D果不啟動該偵測信號，輸出具有 一弟一延遲時脈之一眭 、0ί>Γ咕 ^ 守脈控制信號，及用於如果啟動該偵 測信號，輸出具有一篦一 U 29 4 ^ ^ - 一 1遲時脈之一時脈控制信號。 置，其中該第一延遲時脈係 29·如申請專利範圍第28項之装 車父短於該第二延遲時脈。 3 0·如申請專利範圍第28項之 ^ 衣置，其中該指令信號包含該 時脈信號及一寫入致能信號。