JP2008310371A - 同期型メモリコントローラ、同期型メモリ及びその制御方法 - Google Patents

Abstract

【課題】ＳＤＲＡＭとの互換性を確保しつつ、アクセス動作に遅れが生じることを抑制することができる同期型メモリコントローラ、同期型メモリ及びその制御方法を提供する。
【解決手段】データバスＢＵＳに接続された一の同期型メモリ３を、データバスに接続された他の同期型メモリ（ＳＤＲＡＭ）を制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリにおいて、一の同期型メモリ３は、第１コマンド群を受信する第１コマンド受信部１０と、第１コマンド受信部１０によって受信した第１コマンド群の実行中に、第１コマンド群とは異なり一の同期型メモリ３に固有のコマンドを受信する第２コマンド受信部４０と、を備える。
【選択図】図１

Description

この発明は、同期型メモリコントローラ、同期型メモリ及びその制御方法に関する。

例えば、クロック同期型メモリであるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のパッケージピン配列に互換性のある不揮発性シンクロナスフラッシュメモリが知られている。特許文献１には、前記不揮発性シンクロナスフラッシュメモリとして、ＳＤＲＡＭのコマンドアーキテクチャをできるだけ維持し、フラッシュメモリ独自のコマンドのデコードも可能とする同期型メモリが開示されている。

特許文献１の同期型メモリにおいては、ＳＤＲＡＭのリフレッシュコマンドとして使用している３つのコマンドピンを、フラッシュメモリのロードコマンドレジスタ（ＬＣＲ）コマンドのために使用している。特許文献１の同期型メモリでは、書き込み処理を行うために、ＳＤＲＡＭでは使用されずにフラッシュメモリにおいて行われるプログラムセットアップ、消去セットアップをデコードするために、前記ＬＣＲコマンドが用いられている。

特許文献１の同期型メモリでは、例えば、特定のブロックの消去処理を行うために、３つの連続的なコマンドが発行されるＬＣＲ−ＡＣＴＩＶＥ−ＷＲＩＴＥコマンドサイクルが実行される。前記コマンドサイクルでは、１番目のサイクルにおいては、ＥＲＡＳＥセットコマンドが発行され、２番目のサイクルにおいては、消去されるブロックのバンクアドレスが発行される。その後、前記コマンドサイクルの３番目のサイクルにおいて、ＷＲＩＴＥコマンドが発行され、アドレスが指定されたブロックの消去処理が開始される。
特許第３７２５４７９号明細書

しかしながら、上記の同期型メモリにおいては、ＳＤＲＡＭとの互換性を持たせ、例えば、前記プログラムセットアップと前記消去セットアップとの内のいずれであるかを判別するため、同期型メモリへのアクセスを可能とするＡＣＴＩＶＥコマンドを発行する前に、ＬＣＲコマンドを発行しなければならない。このため、上記の同期型メモリにおいては、ＡＣＴＩＶＥコマンドの発行やＷＲＩＴＥコマンドの発行に加えて、ＬＣＲコマンドの発行が必要となり、ＬＣＲコマンドの発行に伴って、ＳＤＲＡＭのデータ出力が阻害されることが懸念される。そこで、上記の同期型メモリにおいては、ＳＤＲＡＭのデータ出力が阻害されると、ＳＤＲＡＭとの互換性を確保することが困難になると共に、アクセス動作に遅れが生じることが考えられる。

この発明は、このような状況に鑑み提案されたものであって、ＳＤＲＡＭとの互換性を確保しつつ、アクセス動作に遅れが生じることを抑制することができる同期型メモリコントローラ、同期型メモリ及びその制御方法を提供することを目的とする。

請求項１の発明に係る同期型メモリは、データバスに接続された一の同期型メモリを、前記データバスに接続された他の同期型メモリを制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリにおいて、前記一の同期型メモリは、前記第１コマンド群を受信する第１コマンド受信部と、前記第１コマンド受信部によって受信した前記第１コマンド群の実行中に、前記第１コマンド群とは異なり前記一の同期型メモリに固有のコマンドを受信する第２コマンド受信部と、を備えることを特徴とする。

請求項１の発明に係る同期型メモリによれば、他の同期型メモリを制御する第１コマンド群の実行中に、第２コマンド受信部によって、一の同期型メモリに固有のコマンドを受信するため、前記第１コマンド群の実行期間とは別に、前記固有のコマンドを受信するための特別なサイクル期間を設ける必要がない。したがって、請求項１の発明に係る同期型メモリによれば、固有のコマンドを受信するための特別なサイクル期間を設ける必要がないため、データバスに、一の同期型メモリと、該一の同期型メモリとは異なる他の同期型メモリとを共通接続した場合においても、前記特別なサイクル期間が、他の同期型メモリのデータ出力期間と重なることを防ぐことができ、従来技術に比べて、他の同期型メモリのデータ出力が阻害されることを抑えることができる。このため、請求項１の発明に係る同期型メモリによれば、他の同期型メモリ及び一の同期型メモリが接続されたデータバスの使用効率を高めることができ、一の同期型メモリの読み出しアクセス速度が低下することを抑制することができる。

請求項１０の発明に係る同期型メモリコントローラは、データバスに接続された一の同期型メモリを、前記データバスに接続された他の同期型メモリを制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリコントローラにおいて、前記同期型メモリコントローラは、クロック信号に応じ、前記第１コマンド群を発行すると共に、前記第１コマンド群の実行中に、前記第１コマンド群とは異なり前記一の同期型メモリに固有のコマンドを発行することを特徴とする。

請求項１０の発明に係る同期型メモリコントローラによれば、クロック信号に応じ、第１コマンド群を発行すると共に、第１コマンド群の実行中に、第１コマンド群とは異なり一の同期型メモリに固有のコマンドを発行するため、前記第１コマンド群の実行期間とは別に、前記固有のコマンドを受信するための特別なサイクル期間を設ける必要がない。したがって、請求項１０の発明に係る同期型メモリコントローラによれば、固有のコマンドを受信するための特別なサイクル期間を設ける必要がないため、データバスに、一の同期型メモリと、該一の同期型メモリとは異なる他の同期型メモリとを共通接続した場合においても、前記特別なサイクル期間が、他の同期型メモリのデータ出力期間と重なることを防ぐことができ、従来技術に比べて、他の同期型メモリのデータ出力が阻害されることを抑えることができる。このため、請求項１０の発明に係る同期型メモリコントローラによれば、他の同期型メモリ及び一の同期型メモリが接続されたデータバスの使用効率を高めることができ、一の同期型メモリの読み出しアクセス速度が低下することを抑制することができる。

請求項１８の発明に係る同期型メモリの制御方法は、データバスに接続された一の同期型メモリを、前記データバスに接続された他の同期型メモリを制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリの制御方法において、前記第１コマンド群を受信する第１コマンド受信ステップと、前記第１コマンド受信ステップによって受信した前記第１コマンド群の実行中に、前記第１コマンド群とは異なり前記一の同期型メモリに固有のコマンドを受信する第２コマンド受信ステップと、を備えることを特徴とする。

請求項１８の発明に係る同期型メモリの制御方法によれば、第１コマンド受信ステップによって受信した第１コマンド群の実行中に、第２コマンド受信ステップによって、第１コマンド群とは異なり一の同期型メモリに固有のコマンドを受信するため、前記第１コマンド群の実行期間とは別に、前記固有のコマンドを受信するための特別なサイクル期間を設ける必要がない。したがって、請求項１８の発明に係る同期型メモリの制御方法によれば、固有のコマンドを受信するための特別なサイクル期間を設ける必要がないため、データバスに、一の同期型メモリと、該一の同期型メモリとは異なる他の同期型メモリとを共通接続した場合においても、前記特別なサイクル期間が、他の同期型メモリのデータ出力期間と重なることを防ぐことができ、従来技術に比べて、他の同期型メモリのデータ出力が阻害されることを抑えることができる。このため、請求項１８の発明に係る同期型メモリの制御方法によれば、他の同期型メモリ及び一の同期型メモリが接続されたデータバスの使用効率を高めることができ、一の同期型メモリの読み出しアクセス速度が低下することを抑制することができる。

本発明の同期型メモリコントローラ、同期型メモリ及びその制御方法によれば、他の同期型メモリを制御する第１コマンド群の実行中に、一の同期型メモリに固有のコマンドを受信するため、前記第１コマンド群の実行期間とは別に、前記固有のコマンドを受信するための特別なサイクル期間を設ける必要がない。したがって、本発明の同期型メモリコントローラ、同期型メモリ及びその制御方法によれば、固有のコマンドを受信するための特別なサイクル期間を設ける必要がないため、データバスに、一の同期型メモリと、該一の同期型メモリとは異なる他の同期型メモリとを共通接続した場合においても、前記特別なサイクル期間が、他の同期型メモリのデータ出力期間と重なることを防ぐことができ、従来技術に比べて、他の同期型メモリのデータ出力が阻害されることを抑えることができる。このため、同期型メモリコントローラ、同期型メモリ及びその制御方法によれば、他の同期型メモリ及び一の同期型メモリが接続されたデータバスの使用効率を高めることができ、一の同期型メモリの読み出しアクセス速度が低下することを抑制することができる。

＜実施形態１＞
本発明の実施形態１を、図１を参照しつつ説明する。ここでは、実施形態１を、同期型メモリコントローラに、共通の制御信号、共通のアドレス信号および共通のデータ入出力信号によって制御するシンクロナスＤＲＡＭ及びシンクロナスフラッシュメモリを接続したメモリシステムを例に挙げて説明する。図１は、メモリシステム１の回路構成を示す概略ブロック図である。図中の矢印の方向は、各種信号の送信方向や発生電圧の供給方向を、それぞれ示す。メモリシステム１は、いわゆる同期型メモリコントローラであるコントロール回路２と、不揮発性メモリであるシンクロナスフラッシュメモリ３と、揮発性メモリであるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）と、バスＢＵＳとを備えている。バスＢＵＳには、コントロール回路２と複数のメモリ装置間を共通に接続するクロック信号線、クロックイネーブル信号線、コマンドを送信する複数の信号線、複数のアドレス線と複数のＩ／Ｏ線（ＤＱ線）などが接続されている。複数のメモリ装置（シンクロナスＤＲＡＭ、シンクロナスフラッシュメモリ３）は、チップセレクト信号ピンを除き、ピンコンパチブルの構成にすることができる。

コントロール回路２が発行するアクティブコマンド、リードコマンド及びライトコマンドは、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３に共通なコマンド制御体系である。シンクロナスフラッシュメモリ３に固有のコマンドであるプログラムセットアップコマンド、消去セットアップコマンドは、ライト制御系のコマンドである。揮発性メモリであるＳＤＲＡＭは、メモリセルデータを“０”から“１”、“１”から“０”へ変化させる場合、ビット線の電圧反転制御をライトアンプで行う。ＳＤＲＡＭでは、メモリセルデータを変化させるときに用いる電圧は、同一の電圧である。しかし、不揮発性メモリであるシンクロナスフラッシュメモリ３においては、ホットエレクトロン注入やＦＮトンネリングなどの物性を利用して、メモリセルデータを“０”から“１”（消去）、“１”から“０”（プログラム）へ変化させる不可逆性を備えている。シンクロナスフラッシュメモリ３では、消去に用いる電圧とプログラムに用いる電圧とが、異なる。よって、プログラムセットアップコマンド及び消去セットアップコマンドは、シンクロナスフラッシュメモリ３に固有のコマンドである。

コントロール回路２は、図示しないが、クロック発生回路を備えている。コントロール回路２は、本発明の同期型メモリコントローラに相当する。バスＢＵＳには、コントロール回路２と、シンクロナスフラッシュメモリ３と、ＳＤＲＡＭとが、それぞれ接続されている。シンクロナスフラッシュメモリ３は、一の同期型メモリに相当する。ＳＤＲＡＭは、他の同期型メモリに相当する。

コントロール回路２は、上述した不可逆性を考慮し、図示しないソフトウェアによって、消去するメモリセルと、プログラムするメモリセルとをそれぞれ分離する。コントロール回路２は、シンクロナスフラッシュメモリ３及びＳＤＲＡＭに共通に用いられるライトコマンドを発行することに加えて、消去であるかプログラムであるかを判別する付加情報（消去セットアップコマンド、プログラムセットアップコマンド）を発行する。この付加情報（消去セットアップコマンド、プログラムセットアップコマンド）は、本発明の固有のコマンドに相当する。

シンクロナスフラッシュメモリ３は、コントロール回路２が発行する各種コマンドを認識するコマンドデコーダ回路１０と、内部電圧発生回路２０と、ロウアドレス制御回路３０と、第１データインプットバッファ４０と、レイテンシ回路５０と、電圧制御回路６０と、コラムアドレス制御回路７０と、メモリセルアレイ８０と、データアウトプットバッファ９０とを備えている。内部電圧発生回路２０は、本発明の電圧発生部に相当する。コラムアドレス制御回路７０には、メモリセルアレイ８０のメモリセルデータを読み出すセンスアンプとメモリセルへの書き込みを行うライトアンプが含まれる。

コマンドデコーダ回路１０は、コントロール回路２が発行するアクティブコマンドを認識するアクティブコマンドデコーダ回路１１と、コントロール回路２が発行するリードコマンドを認識するリードコマンドデコーダ回路１２と、コントロール回路２が発行するライトコマンドを認識するライトコマンドデコーダ回路１３とを備えている。また、ライトコマンドデコーダ回路１３は、シンクロナスフラッシュメモリ３に固有のプログラムセットアップコマンド及び消去セットアップコマンドを認識する。各デコーダ回路１１〜１３は、チップセレクト信号と、ＳＤＲＡＭのコマンドデコーダ回路に入力されるローアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ等が転送されるバスＢＵＳに接続されている。アクティブコマンドデコーダ回路１１は、本発明のアクティブコマンド受信部に相当する。また、アクティブコマンドデコーダ回路１１、リードコマンドデコーダ回路１２及びライトコマンドデコーダ回路１３は、本発明の第１コマンド受信部に相当する。ライトコマンドデコーダ回路１３は、本発明のライトコマンド受信部に相当する。

内部電圧発生回路２０は、コマンドデコーダ回路１０が備えるアクティブコマンドデコーダ回路１１に接続されている。ロウアドレス制御回路３０は、内部電圧発生回路２０に接続されている。

第１データインプットバッファ４０は、コマンドデコーダ回路１０が備えるライトコマンドデコード回路１３に接続されている。レイテンシ回路５０は、リードコマンドデコーダ１２及びライトコマンドデコーダ回路１３に接続されている。レイテンシ回路５０には、外部クロック信号ＣＬＫが入力される。

電圧制御回路６０は、コマンドデコーダ回路１０が備えるライトコマンドデコーダ回路１３に接続されている。さらに、電圧制御回路６０は、前記内部電圧発生回路２０に接続されている。コラムアドレス制御回路７０は、内部電圧発生回路２０に接続されている。

メモリセルアレイ８０は、前記内部電圧発生回路２０及び前記ロウアドレス制御回路３０に接続されている。さらに、メモリセルアレイ８０は、前記コラムアドレス制御回路７０を介し、データアウトプットバッファ９０に接続されている。

前記第１データインプットバッファ４０及び前記データアウトプットバッファ９０は、シンクロナスフラッシュメモリ３のデータ入出力端子（ＤＱ）に接続されている。前記第１データインプットバッファ４０及び前記データアウトプットバッファ９０には、前記レイテンシ回路５０が接続されている。第１データインプットバッファ４０は、本発明の第２コマンド受信部に相当する。

次に、メモリシステム１の動作を、図２に図示するタイミングチャートを用いて説明する。図中の符号ＣＬＫはクロック信号、ＣＫＥはクロックイネーブル信号、ＤＱＭ０〜３は入力マスク端子、Ａ０〜Ａ１１は信号入力端子、ＢＡはバンクアドレス入力端子、ＤＱはデータ入出力端子である。なお、コントロール回路２がＳＤＲＡＭを選択するチップセレクト信号ＣＳ１と、コントロール回路２がシンクロナスフラッシュメモリ３を選択するチップセレクト信号ＣＳ２については、図示を省略している。

コントロール回路２が備える内部クロック発生回路は、図２に図示するクロック信号ＣＬＫを生成する。コントロール回路２が、時刻Ｔ０に先立って、ＳＤＲＡＭに、アクティブコマンドを与え、時刻Ｔ０において、図示するように、リードコマンドＲＥＡＤを与える。このとき、入力マスク端子ＤＱＭ０〜３の入力は、ドントケアに維持されている。

ＳＤＲＡＭには、バスＢＵＳを通じ、ＳＤＲＡＭの信号入力端子Ａ０〜Ａ１１から、列アドレス値ＣＯＬＵＭｎが、入力される。加えて、ＳＤＲＡＭには、バスＢＵＳを通じ、ＳＤＲＡＭのバンクアドレス入力端子ＢＡから、バンクアドレス値ＢＡＮＫｂが、入力される。

ＳＤＲＡＭでは、列アドレス値ＣＯＬＵＭｎによって、列アドレスが選択され、バンクアドレス値ＢＡＮＫｂによって、ＳＤＲＡＭのメモリセルアレイのバンクアドレスが選択される。リードコマンドＲＥＡＤ、列アドレス及びバンクアドレスは、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ０）において、ラッチされる。ＳＤＲＡＭは、リードコマンドＲＥＡＤがラッチされリードレイテンシであるＣＡＳレイテンシ（ここでは、図２に図示するＣＬ＝２）が経過した後に、ＳＤＲＡＭのコラムアドレス制御回路のセンスアンプ及びデータアウトプットバッファを経由させて、データ入出力端子ＤＱから、データＤｏｕｔ ｎを出力する。

時刻Ｔ１において、シンクロナスフラッシュメモリ３では、コントロール回路２によって、アクティブコマンドＡＣＴＩＶＥが入力されると、メモリセルアレイ８０に対してアクセスが可能となる。アクティブコマンドＡＣＴＩＶＥは、コマンドデコーダ回路１０のアクティブコマンドデコーダ回路１１によってデコードされ、アクティブ動作指令信号Ｓ５（図１参照。）が、ハイレベル（活性化状態）に遷移する。アクティブコマンドＡＣＴＩＶＥは、本発明のアクティブコマンドに相当する。

ハイレベルのアクティブ動作指令信号Ｓ５は、内部電圧発生回路２０に与えられる。内部電圧発生回路２０は、ハイレベルのアクティブ動作指令信号Ｓ５が与えられると、初期動作として、メモリセルアレイ８０のメモリセルの読み出しアクセスに必要な読み出し電圧を発生させる。時刻Ｔ１においては、活性化されたメモリセルアレイ８０は、リードモードであるかライトモードであるかを判別できない。更に、活性化されたメモリセルアレイ８０は、ライトモードに含まれるシンクロナスフラッシュメモリ３に固有のプログラムモードであるか消去モードであるかも判別できない。時刻Ｔ１において読み出しアクセスに必要な読み出し電圧を発生させるのは、読み出しアクセス速度値を、書き込みアクセス速度値に比べ、優先して決定することができるからである。

シンクロナスフラッシュメモリ３のロウアドレス制御回路３０は、図示しないアドレスバッファに接続された信号入力端子から入力された行アドレス値ＲＯＷによって、メモリセルアレイ８０の行アドレスを選択する。加えて、ロウアドレス制御回路３０は、図示しないアドレスバッファに接続されたバンクアドレス入力端子から入力されるバンクアドレス値ＢＡＮＫａによって、メモリセルアレイ８０のバンクアドレスを選択する。選択された行アドレスと選択されたバンクアドレスは、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ１）において、アクティブコマンドＡＣＴＩＶＥと共にラッチされる。

アクティブコマンドＡＣＴＩＶＥがラッチされることにより、メモリセルアレイ８０に対する読み出しアクセス制御を開始する。ラッチされた行アドレス及びラッチされたバンクアドレスは、アクセス対象の行とアクセス対象のバンクとを選択するために使用される。読み出し電圧は、選択された行と選択されたバンクとに応じて、アクセス対象のメモリセルに印加される。これにより、図２に図示するように、時刻Ｔ１から、ＢＡＮＫａに対する読み出しアクセス制御が開始する。

シンクロナスフラッシュメモリ３では、列アドレス値及びバンクアドレス値に応じて、列アドレスとバンクアドレスが選択され、アクセス対象のメモリセルが選択される。選択されたメモリセルから読み出されたメモリセルデータは、リードコマンドＲＥＡＤからのリードレイテンシであるＣＡＳレイテンシ（ここでは、図２に図示するＣＬ＝２と同じ）が経過した後に、データアウトプットバッファ９０を経由して、データ入出力端子ＤＱから、データＤｏｕｔを出力する。
本実施形態では、図１に図示するように、リードコマンドデコーダ回路１２が、レイテンシ回路５０に、リードコマンドラッチ信号Ｓ１を、送信する。レイテンシ回路５０は、リードコマンドラッチ信号Ｓ１を受信すると、データアウトプットバッファ９０に、ＣＡＳレイテンシ指令信号Ｓ２を送信する。ＣＡＳレイテンシ（ＣＬ＝２）は、ＣＡＳレイテンシ指令信号Ｓ２によって、設定される。

ＢＡＮＫａに対するシンクロナスフラッシュメモリ３の読み出しアクセスが行われている最中のクロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ２）においては、時刻Ｔ１においてコントロール回路２によって発行されたＳＤＲＡＭに対するリードコマンドに対応させて、ＳＤＲＡＭの入出力端子ＤＱから、データＤｏｕｔ ｎが、バスＢＵＳに出力される。

消去セットアップコマンドとプログラムセットアップコマンドについて説明する。シンクロナスフラッシュメモリ３においては、メモリセルアレイ８０に対する書き込みアクセス制御を開始する前に、ＳＤＲＡＭに用いられるライトコマンドＷＲＩＴＥに加えて、プログラムセットアップコマンドや消去セットアップコマンドを受信する必要がある。また、プログラムセットアップコマンド及び消去セットアップコマンドは、外部信号端子の組み合わせによって表現されるか、コードによって表現される。プログラムセットアップコマンド及び消去セットアップコマンドが、コードによって表現される場合には、例えば、コントロール回路２が、メモリセルアレイ８０に対するデータの書き込み処理を指令する場合に、１６進数によって４０で表現され、コントロール回路２が、メモリセルアレイ８０に対するイレース処理を指令する場合には、１６進数によって２０で表現される。

プログラムセットアップコマンドは、メモリセルアレイ８０に対するデータの書き込み処理のために用いられる。消去セットアップコマンドは、メモリセルアレイ８０に対するイレース処理のために用いられる。プログラムセットアップコマンドは、本発明のプログラムモード動作コマンドに相当する。消去セットアップコマンドは、本発明のイレースモード動作コマンドに相当する。

コントロール回路２によって、コマンドデコーダ回路１０のライトコマンドデコーダ回路１３に、ライトコマンドＷＲＩＴＥが入力されると、該ライトコマンドＷＲＩＴＥは、ライトコマンドデコーダ回路１３によってデコードされる。ライトコマンドデコーダ回路１３は、データ入出力端子ＤＱのデータをラッチする為の第１データインプットバッファ４０に、ラッチ指令を出力する。

コントロール回路２は、時刻Ｔ３において、ライトコマンドを発行することに加えて、消去であるかプログラムであるかを判別する付加情報（消去セットアップコマンド、プログラムセットアップコマンド）を発行する。更に、コントロール回路２は、時刻Ｔ３からライトレイテンシ（例えば、図２に図示するＷＣＬ＝１）が経過した時刻Ｔ４において、ライトデータＤｉｎ ｍを発行する。これより、実施形態１と同様に、シンクロナスフラッシュメモリ３が、時刻Ｔ３において、ライトコマンド及びプログラムセットアップコマンドをラッチした後に、時刻Ｔ４において、ライトデータＤｉｎ ｍをラッチする。

本実施形態では、時刻Ｔ３において、コントロール回路２によって、コマンドの入出力がなされていないデータ入出力端子ＤＱ（図１参照。）に、データコマンドコードＣＯＭＣＯＤＥ２（図２参照。）として、消去セットアップコマンドやプログラムセットアップコマンドが入力される。その時刻にコマンドの入出力がなされていないデータ入出力端子ＤＱは、本発明の未入力信号端子に相当する。消去セットアップコマンドやプログラムセットアップコマンドは、第１データインプットバッファ４０を通じて、ライトコマンドデコーダ回路１３に入力される。コントロール回路２が発行しメモリセルに書き込むデータ情報は、ライトレイテンシであるＣＡＳレイテンシ（ここでは、図２に図示するＷＣＬ＝１）が経過した後（時刻Ｔ４）に、データ入出力端子ＤＱから入力される。なお、時刻Ｔ３においてライトデータが発行されている際には、入力マスク端子ＤＱＭの入力は、前記ライトデータを無効にしない意味であるローレベルに維持されている。入力マスク端子ＤＱＭの入力をローレベルに維持することは、データ入出力端子ＤＱのグループ単位毎にライトデータを有効にするために必要であり、ユーザの選択によって行われる。

加えて、時刻Ｔ３において、コラムアドレス制御回路７０は、図示しないアドレスバッファに接続された信号入力端子Ａ０〜Ａ１１から入力された列アドレス値ＣＯＬＵＭｍによって、メモリセルアレイ８０の列アドレスを選択する。さらに、コラムアドレス制御回路７０は、図示しないアドレスバッファに接続されたバンクアドレス入力端子ＢＡから入力されるバンクアドレス値ＢＡＮＫａによって、メモリセルアレイ８０のバンクアドレスを選択する。選択された列アドレスと選択されたバンクアドレスは、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ３）において、ライトコマンドＷＲＩＴＥ、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）と共に、ラッチされる。なお、ライトコマンドＷＲＩＴＥが発行されている際には、入力マスク端子ＤＱＭの入力は、ドントケアに維持されている。

時刻Ｔ３において、電圧制御回路６０により、ＢＡＮＫａに対する読み出しアクセス制御からＢＡＮＫａに対する書き込みアクセス制御へ変更される。電圧制御回路６０の制御により内部電圧発生回路２０が発生する読み出しアクセスに必要な読み出し電圧は、メモリセルアレイ８０に対するデータの書き込み処理のために必要な電圧またはメモリセルアレイ８０に対するイレース処理のために必要な電圧に変更される。具体的には、ライトコマンドデコーダ回路１３は、ライトコマンドＷＲＩＴＥ、消去セットアップコマンドあるいはプログラムセットアップコマンドをラッチすると、図１に図示するように、電圧制御回路６０に、セットアップコマンド信号Ｓ６を送信する。第１データインプットバッファ４０によって、ライトコマンドデコーダ回路１３に、プログラムセットアップコマンドが入力された場合には、ライトコマンドデコーダ回路１３は、電圧制御回路６０に、セットアップコマンドＳ６Ａを送信する。一方、ライトコマンドデコーダ回路１３に、消去セットアップコマンドが入力された場合には、ライトコマンドデコーダ回路１３は、電圧制御回路６０に、セットアップコマンドＳ６Ｂを送信する。

電圧制御回路６０は、前記セットアップコマンドＳ６Ａを受信すると、内部電圧発生回路２０に、プログラム電圧制御信号Ｓ７Ａを送信する。内部電圧発生回路２０は、前記プログラム電圧制御信号Ｓ７Ａを受信すると、前記読み出し電圧の発生を中止する。その後、内部電圧発生回路２０は、メモリセルアレイ８０のメモリセルにデータを書き込むために必要なプログラム電圧を発生させる。電圧制御回路６０は、本発明の発生電圧変更部に相当する。

プログラム電圧は、ロウアドレス制御回路３０によって選択された行、コラムアドレス選択回路７０によって選択された列、バンクアドレス値によって選択されたバンクアドレスに応じて、アクセス対象のメモリセルに印加される。これにより、図２に図示するように、時刻Ｔ３から、ＢＡＮＫａに対する書き込みアクセス制御を開始する。本実施形態では、ライトコマンドＷＲＩＴＥがラッチされ、書き込みアクセス制御時のＣＡＳレイテンシ（ここでは、図２に図示するＷＣＬ＝１）が経過した後に、データ入出力端子ＤＱから入力されるデータＤｉｎ ｍが、コラムアドレス制御回路７０を通じてメモリセルに書き込まれる。本実施形態では、図１に図示するように、ライトコマンドデコーダ回路１３が、レイテンシ回路５０に、ライトコマンドラッチ信号Ｓ８を送信する。レイテンシ回路５０は、ライトコマンドラッチ信号Ｓ８を受信すると、第１データインプットバッファ４０に、ＣＡＳレイテンシ指令信号Ｓ９を送信する。書き込みアクセス制御時のＣＡＳレイテンシ（ＷＣＬ＝１）は、ＣＡＳレイテンシ指令信号Ｓ９によって、設定される。つまり、第１データインプットバッファ４０は、時刻Ｔ３においてデータ入出力端子ＤＱから消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチし、時刻Ｔ４においてライトデータをラッチするので、２回のラッチ動作を行う。

一方、電圧制御回路６０は、前記セットアップコマンドＳ６Ｂを受信すると、内部電圧発生回路２０に、消去電圧制御信号Ｓ７Ｂを送信する。内部電圧発生回路２０は、前記消去電圧制御信号Ｓ７Ｂを受信すると、前記読み出し電圧の発生を中止する。その後、内部電圧発生回路２０は、メモリセルアレイ８０のメモリセルからデータを消去するために必要なイレース電圧を発生させる。

イレース電圧は、ロウアドレス制御回路３０によって選択された行、コラムアドレス制御回路７０によって選択された列、バンクアドレス値によって選択されたバンクアドレスに応じ、アクセス対象のメモリセルに印加される。これにより、図２に図示するように、時刻Ｔ３から、ＢＡＮＫａに対する書き込みアクセス制御が開始する。なお、データの消去を行うメモリセルアレイ領域は、セクタ単位であっても良い。プログラム電圧またはイレース電圧は、本発明の書き込み電圧に相当する。

本実施形態では、アクティブコマンドＡＣＴＩＶＥがラッチされること、ライトコマンドＷＲＩＴＥがラッチされることが、それぞれ本発明の第１コマンド受信ステップに相当する。また、本実施形態では、消去セットアップコマンドがラッチされること、プログラムセットアップコマンドがラッチされることが、それぞれ本発明の第２コマンド受信ステップに相当する。

＜実施形態１の効果＞
本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３を備えたメモリシステム１では、シンクロナスフラッシュメモリ３のアクティブコマンドデコーダ回路１１がラッチしたアクティブコマンドＡＣＴＩＶＥと、ＳＤＲＡＭに用いられるライトコマンドＷＲＩＴＥとによって実行されるコマンド群の実行中であるアクティブコマンド−ライトコマンドサイクル実行サイクル内であるクロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ３）に同期して、シンクロナスフラッシュメモリ３のライトコマンドデコーダ回路１３により、消去セットアップコマンドあるいはプログラムセットアップコマンドが、ラッチされる。そこで、本実施形態では、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、シンクロナスフラッシュメモリ３にアクティブコマンドを投入する前に、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドをラッチするための特別なサイクル期間を、設ける必要がない。したがって、本実施形態では、特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。このため、本実施形態では、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本実施形態のシンクロナスフラッシュメモリ３を制御する方法によれば、アクティブコマンドＡＣＴＩＶＥと、ライトコマンドＷＲＩＴＥとによって実行されるアクティブコマンド−ライトコマンドサイクル実行サイクル内であるクロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ３）に同期して、消去セットアップコマンドあるいはプログラムセットアップコマンドが、ラッチされる。そこで、本実施形態の制御方法によれば、前記アクティブコマンド−ライトコマンド実行サイクル以外には、シンクロナスフラッシュメモリ３にアクティブコマンドを投入する前に、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドをラッチするための特別なサイクル期間を、設ける必要がない。したがって、本実施形態の制御方法によれば、特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。したがって、本実施形態では、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３を備えたメモリシステム１では、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（ここでは、時刻Ｔ３）に同期して、前記アクティブコマンド−ライトコマンド実行サイクル内において、コントロール回路２によって、データ入出力端子ＤＱから、第１データインプットバッファ４０に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が入力されている。したがって、本実施形態では、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（時刻Ｔ３）においては、前記ライトコマンドが入力がされない未入力信号端子によって、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を第１データインプットバッファ４０に受信するので、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を受信する特別なサイクル期間を設ける必要がない。したがって、本実施形態のように、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３をコントロール回路２のバスＢＵＳに共通接続した場合には、前記特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。したがって、本実施形態では、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３を備えたメモリシステム１では、メモリセルアレイ８０に対する書き込みアクセス制御を開始する前に、アクティブコマンドＡＣＴＩＶＥ、ライトコマンドＷＲＩＴＥに加えて、コントロール回路２により、コマンドの入力がなされていないデータ入出力端子ＤＱから、第１データインプットバッファ４０に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が入力されている。そこで、本実施形態によれば、ＳＤＲＡＭに用いられるライトコマンドＷＲＩＴＥに加えて、シンクロナスフラッシュメモリ３の書き込みアクセス制御に必要な消去セットアップコマンドあるいはプログラムセットアップコマンドが、第１データインプットバッファ４０に入力されると、入力されたコマンドに対応させて、シンクロナスフラッシュメモリ３は、メモリセルアレイ８０に対するデータの書き込み処理あるいはメモリセルアレイ８０に対するイレース処理のいずれかを特定することができる。したがって、本実施形態では、シンクロナスフラッシュメモリ３が、アクティブコマンドＡＣＴＩＶＥとライトコマンドＷＲＩＴＥを、ＳＤＲＡＭと互いに共通に使用しつつ、消去セットアップコマンドやプログラムセットアップコマンドを用いて、書き込みアクセス制御、メモリセルアレイ８０に対する読み出しアクセス制御をそれぞれ行なうことができる。

本実施形態のシンクロナスフラッシュメモリ３を制御する方法によれば、メモリセルアレイ８０に対する書き込みアクセス制御を開始する前に、アクティブコマンドＡＣＴＩＶＥ、ライトコマンドＷＲＩＴＥに加えて、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が入力されている。そこで、本実施形態の制御方法によれば、ＳＤＲＡＭに用いられるライトコマンドＷＲＩＴＥに加えて、シンクロナスフラッシュメモリ３の書き込みアクセス制御に必要な消去セットアップコマンドあるいはプログラムセットアップコマンドを用いると、両セットアップコマンドに対応させて、シンクロナスフラッシュメモリ３は、メモリセルアレイ８０に対するデータの書き込み処理あるいはメモリセルアレイ８０に対するイレース処理のいずれかを特定することができる。したがって、本実施形態の制御方法によれば、シンクロナスフラッシュメモリ３が、アクティブコマンドＡＣＴＩＶＥ及びリードコマンドＲＥＡＤを、ＳＤＲＡＭと互いに共通に使用しつつ、消去セットアップコマンドやプログラムセットアップコマンドを用いて、書き込みアクセス制御、メモリセルアレイ８０に対する読み出しアクセス制御をそれぞれ行なうことができる。

本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３を備えたメモリシステム１では、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（ここでは、時刻Ｔ３）に同期して、ライトコマンドＷＲＩＴＥと共に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を、ラッチすることができる。そこで、本実施形態によれば、時刻Ｔ３において、シンクロナスフラッシュメモリ３が、ライトコマンドＷＲＩＴＥ及び消去セットアップコマンドを同時にラッチした時に、ラッチした両コマンドを用いて、前記イレース処理を直ちに行うことができる。
また、本実施形態によれば、時刻Ｔ３において、シンクロナスフラッシュメモリ３が、ライトコマンドＷＲＩＴＥ及びプログラムセットアップコマンドを同時にラッチした時に、ラッチした両コマンドを用いて、前記書き込み処理を直ちに行うことができる。
また、本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３を備えたメモリシステム１では、レイテンシ回路５０が、ライトコマンドラッチ信号Ｓ８を受信すると、該レイテンシ回路５０が、第１データインプットバッファ４０に、ＣＡＳレイテンシ指令信号Ｓ９を送信する。第１データインプットバッファ４０は、ＣＡＳレイテンシ指令信号Ｓ９を受信すると、書き込みアクセス制御時のＣＡＳレイテンシ（ここでは、図２に図示するＷＣＬ＝１）が経過した時刻Ｔ４（クロック信号ＣＬＫの立ち上がりエッジ）において、データ入出力端子ＤＱから入力されるデータＤｉｎ ｍをラッチする。そこで、本実施形態では、シンクロナスフラッシュメモリ３が、時刻Ｔ３において、ライトコマンド及びプログラムセットアップコマンドをラッチした後に、時刻Ｔ４において、ライトデータＤｉｎ ｍをラッチするため、ライトコマンドＷＲＩＴＥ、プログラムセットアップコマンド及びライトデータを用い、前記書き込み処理を直ちに行うことができる。

本実施形態のシンクロナスフラッシュメモリ３を制御する方法によれば、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（ここでは、時刻Ｔ３）に同期して、ライトコマンドＷＲＩＴＥと共に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を、ラッチすることができる。そこで、本実施形態の制御方法によれば、時刻Ｔ３において、ライトコマンドＷＲＩＴＥ及び消去セットアップコマンドを同時にラッチした時に、ラッチした両コマンドを用いて、前記イレース処理を直ちに行うことができる。
また、本実施形態の制御方法によれば、時刻Ｔ３において、ライトコマンドＷＲＩＴＥ及びプログラムセットアップコマンドを同時にラッチした時に、ラッチした両コマンドを用いて、前記書き込み処理を直ちに行うことができる。

本実施形態のように、メモリシステム１が、バスＢＵＳに共通接続されたＳＤＲＡＭ及びシンクロナスフラッシュメモリ３を備えると、ＳＤＲＡＭの書き込み処理とシンクロナスフラッシュメモリ３の書き込み処理にそれぞれ必要なライトコマンドＷＲＩＴＥを、コントロール回路２により、前記バスＢＵＳを通じて、ＳＤＲＡＭ及びシンクロナスフラッシュッモリ３に、それぞれ送信することができる。なお、ＳＤＲＡＭは、本発明のシンクロナス揮発性メモリに相当し、シンクロナスフラッシュメモリ３は、本発明のシンクロナス不揮発性メモリに相当する。

本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメッモリ３を備えたメモリシステム１では、コントロール回路２によって、シンクロナスフラッシュメモリ３のアクティブコマンドデコーダ回路１１に、アクティブコマンドＡＣＴＩＶＥが入力され後には、アクティブコマンドデコーダ回路１１が、ハイレベルのアクティブ動作指令信号Ｓ５を、内部電圧発生回路２０に与える。内部電圧発生回路２０は、ハイレベルのアクティブ動作指令信号Ｓ５が与えられると、初期動作として、メモリセルアレイ８０のメモリセルの読み出しアクセスに必要な読み出し電圧を発生させる。そこで、本実施形態では、アクティブコマンドデコーダ回路１１に、アクティブコマンドＡＣＴＩＶＥが入力された後には、メモリセルに対する書き込み動作に先行して、メモリセルに対する読み出し動作を行うことができる。したがって、本実施形態では、初期動作として、シンクロナスフラッシュメモリ３が、メモリセルに対する読み出し動作を行うと、読み出し動作の遅れが生じることを抑制することができる。

本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメッモリ３を備えたメモリシステム１では、シンクロナスフラッシュメモリ３の内部電圧発生回路２０が、メモリセルアレイ８０のメモリセルの読み出しアクセスに必要な読み出し電圧を発生させている時に、ライトコマンドデコーダ回路１３によって、ライトコマンドＷＲＩＴＥ、プログラムセットアップコマンドあるいは消去セットアップコマンドがラッチされると、ライトコマンドデコーダ回路１３は、電圧制御回路６０に、セットアップコマンドＳ６ＡあるいはセットアップコマンドＳ６Ｂを送信する。セットアップコマンドＳ６Ａは、メモリセルアレイ８０のメモリセルにデータを書き込むために必要なプログラム電圧を発生させることを指示するコマンドである。セットアップコマンドＳ６Ｂは、メモリセルアレイ８０のメモリセルからデータを消去するために必要なイレース電圧を発生させることを指示するコマンドである。本実施形態のメモリシステム１では、メモリセルに対する書き込み動作に先行して、メモリセルに対する読み出し動作を行っている場合であっても、ライトコマンドデコーダ回路１３が、電圧制御回路６０に、セットアップコマンドＳ６ＡあるいはセットアップコマンドＳ６Ｂを送信したことに起因して、内部電圧発生回路２０により、書き込み電圧を発生させることができる。そこで、本実施形態のメモリシステム１では、内部電圧発生回路２０によって発生する書き込み電圧を用いて、読み出し動作から書き込み動作に移行させることができる。

＜実施形態２＞
本発明の実施形態２を、図３及び図４を参照しつつ説明する。図３は、メモリシステム１Ａの回路構成を示す概略ブロック図である。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。メモリシステム１Ａは、実施形態１のシンクロナスフラッシュメモリ３に代えて、シンクロナスフラッシュメモリ３Ａを備えている。

シンクロナスフラッシュメモリ３Ａにおいては、第１データインプットバッファ４０がライトコマンドデコーダ回路１３に接続される構成に代えて、第１データインプットバッファ４０が、アクティブコマンドデコーダ回路１１に接続されている。

次に、メモリシステム１Ａの動作を、図４に図示するタイミングチャートを用いて説明する。ここでは、実施形態１と同一の動作については、その説明を省略する。本実施形態のシンクロナスフラッシュメモリ３Ａでは、実施形態１に比べて、プログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）あるいは消去セットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチするタイミングを、ライトコマンドＷＲＩＴＥをラッチするタイミングよりも早め、アクティブコマンドをラッチするタイミング（時刻Ｔ１）としている。

アクティブコマンドデコーダ回路１１が、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ１）において、アクティブコマンドＡＣＴＩＶＥをラッチすると、該アクティブコマンドデコーダ回路１１は、第１データインプットバッファ４０に、アクティブコマンドラッチ信号Ｓ１１を送信する。その後、ライトコマンドデコーダ回路１３には、第１データインプットバッファ４０を経由して、データ入出力端子ＤＱから入力された消去セットアップコマンド（ＣＯＭＣＯＤＥ２）やプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が送信される。

シンクロナスフラッシュメモリ３Ａでは、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ１）において、アクティブコマンドＡＣＴＩＶＥに加えて、行アドレス（ＲＯＷ）、バンクアドレス（ＢＡＮＫａ）と共に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）やプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が、ラッチされる。

さらに、シンクロナスフラッシュメモリ３Ａでは、実施形態１のシンクロナスフラッシュメモリ３と同様に、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ３）において、ライトコマンドＷＲＩＴＥ、列アドレス（ＣＯＬＵＭｍ）、バンクアドレス（ＢＡＮＫａ）が、ラッチされる。なお、ここでは、ＣＡＳレイテンシ指令信号Ｓ９によって、書き込みアクセス制御時のＣＡＳレイテンシ（ＷＣＬ）は０（ゼロ）に設定され、時刻Ｔ３において、第１データインバッファ４０は、データ入出力端子ＤＱから入力されたライトデータを、ラッチする。よって、時刻Ｔ３においては、入力マスク端子ＤＱＭの入力が、ローレベルに設定されている。

時刻Ｔ１において、ライトコマンドデコーダ回路１３が、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を、ラッチしたことに続き、時刻Ｔ３において、ライトコマンドデコーダ回路１３が、ライトコマンドＷＲＩＴＥをラッチすると、実施形態１と同様に、ライトコマンドデコーダ回路１３は、電圧制御回路６０に、セットアップコマンドＳ６ＡあるいはセットアップコマンドＳ６Ｂを送信する。

その後、実施形態１と同様に、内部電圧発生回路２０は、プログラム電圧あるいはイレース電圧を発生させる。読み出し電圧の発生に用いられてアクティブコマンドデコーダ回路１１から出力されるアクティブ動作指令信号Ｓ５と、プログラム電圧あるいはイレース電圧を発生させるために用いられるセットアップコマンドＳ６ＡあるいはセットアップコマンドＳ６Ｂとの内で、最も早く内部電圧発生回路２０に入力される信号Ｓ５あるいはコマンドＳ６Ａ、Ｓ６Ｂによって、内部電圧発生回路２０の動作が、確定あるいは変更される。アクティブ動作指令信号Ｓ５、セットアップコマンドＳ６Ａ、Ｓ６Ｂを内部電圧発生回路２０に転送するための時間を決定することは、設計事項である。しかしながら、実施形態２においては、アクティブ動作指令信号Ｓ５、セットアップコマンドＳ６Ａ、Ｓ６Ｂを内部電圧発生回路２０に転送するための時間を考慮した設計をすることにより、実施形態１に比べて、内部電圧発生回路２０が一旦発生した読み出し電圧を無駄にすることを抑制することができる。そこで、実施形態２では、実施形態１と同様に、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することに加えて、内部電圧発生回路２０が一旦発生した読み出し電圧を無駄にすることを抑制することに伴って、実施形態１に比べて、消費電力の低減が可能となる。

＜実施形態２の効果＞
本実施形態の同期型メモリコントローラ、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３Ａを備えたメモリシステム１Ａでは、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（ここでは、時刻Ｔ１）に同期して、アクティブコマンドデコーダ回路１１がラッチしたアクティブコマンドＡＣＴＩＶＥによって、メモリセルアレイ８０のメモリセルにアクセスが可能な状態のときに、前記時刻Ｔ１において、信号の入出力がされていないデータ入出力端子ＤＱから、コントロール回路２が送信する消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチしている。これによって、本実施形態では、前記アクティブコマンドＡＣＴＩＶＥと、時刻Ｔ１から遅れた時刻Ｔ３において、ライトコマンドデコーダ回路１３がラッチしたライトコマンドＷＲＩＴＥとによって実行されるコマンド群の実行中であるアクティブコマンド−ライトコマンド実行サイクル内に、ライトコマンドデコーダ回路１３が、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信したかを特定しつつ、消去セットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルからデータを消去することや、プログラムセットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルにデータを書き込むことを、それぞれ可能にしている。そこで、本実施形態では、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれかを受信して特定する特別なサイクル期間を、シンクロナスフラッシュメモリ３Ａにアクティブコマンドを投入する前に、予め設ける必要がない。したがって、本実施形態では、特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。このため、本実施形態では、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本実施形態のシンクロナスフラッシュメモリ３Ａを制御する方法によれば、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（時刻Ｔ１）に同期してラッチしたアクティブコマンドＡＣＴＩＶＥによって、メモリセルアレイ８０のメモリセルにアクセスが可能な状態のときに、前記時刻Ｔ１において、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチしている。これによって、本実施形態の制御方法では、前記アクティブコマンドＡＣＴＩＶＥと、時刻Ｔ１から遅れた時刻Ｔ３においてラッチしたライトコマンドＷＲＩＴＥとによって実行されるコマンド群の実行中であるアクティブコマンド−ライトコマンド実行サイクル内に、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信したかを特定しつつ、消去セットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルからデータを消去することや、プログラムセットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルにデータを書き込むことを、それぞれ可能にしている。そこで、本実施形態の制御方法によれば、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれかを受信して特定する特別なサイクル期間を、シンクロナスフラッシュメモリ３Ａのアクティブコマンド投入前に、予め設ける必要がない。したがって、本実施形態の制御方法によれば、特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。このため、本実施形態の制御方法によれば、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

＜実施形態３＞
本発明の実施形態３を、図５及び図６を参照しつつ説明する。図５は、メモリシステム１Ｂの回路構成を示す概略ブロック図である。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付し、その説明を省略する。メモリシステム１Ｂは、前記シンクロナスフラッシュメモリ３、３Ａに代えて、シンクロナスフラッシュメモリ３Ｂを備えている。

シンクロナスフラッシュメモリ３Ｂにおいては、第２データインプットバッファ４５が、アクティブコマンドデコーダ回路１１及びライトコマンドデコーダ回路１３に接続されている。さらに、第２データインプットバッファ４５は、シンクロナスフラッシュメモリ３Ｂの入力マスク端子ＤＱＭに接続されている。第２データインプットバッファ４５は、本発明の第２コマンド受信部に相当する。

次に、メモリシステム１Ｂの動作を、図６に図示するタイミングチャートを用いて説明する。ここでは、実施形態１及び実施形態２のそれぞれと同一の動作については、その説明を省略する。本実施形態のシンクロナスフラッシュメモリ３Ｂでは、実施形態２と同様に、シンクロナスフラッシュメモリ３に比べて、プログラムセットアップコマンドあるいは消去セットアップコマンドをラッチするタイミングを、実施形態１のライトコマンドＷＲＩＴＥをラッチするタイミングよりも早めている。本実施形態のシンクロナスフラッシュメモリ１Ｂでは、実施形態１とは異なり、入力マスク端子の内でコマンドの入出力がなされていない入力マスク端子ＤＱＭ（図５参照。）から、第２データインプットバッファ４５に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が入力される。入力マスク端子の内でコマンドの入出力がなされていない入力マスク端子ＤＱＭは、本発明の未入力信号端子に相当する。

アクティブコマンドデコーダ回路１１が、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ１）に同期して、アクティブコマンドＡＣＴＩＶＥをラッチすると、該アクティブコマンドデコーダ回路１１は、第２データインプットバッファ４５に、アクティブコマンドラッチ信号Ｓ１１Ａを送信する。その後、ライトコマンドデコーダ回路１３には、第２データインプットバッファ４５を経由して、入力マスク端子ＤＱＭから入力された消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が送信される。なお、時刻Ｔ１においては、データ入出力端子ＤＱが、ドントケアに設定されている。

さらに、シンクロナスフラッシュメモリ３Ｂでは、時刻Ｔ１以降においては、実施形態１のフラッシュメモリ３及び実施形態２のフラッシュメモリ３Ｂのそれぞれと同一の処理を実行する。そして、実施形態１及び実施形態２と同様に、シンクロナスフラッシュメモリ３Ｂは、内部電圧発生回路２０によって、プログラム電圧又はイレース電圧を発生させる。

本実施形態では、第２データインプットバッファ４５を経由してライトコマンドデコーダ回路１３に入力される消去セットアップコマンドをラッチすること、第２データインプットバッファ４５を経由してライトコマンドデコーダ回路１３に入力されるプログラムセットアップコマンドをラッチすることが、それぞれ本発明の第２コマンド受信ステップに相当する。

＜実施形態３の効果＞
本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３Ｂを備えたメモリシステム１Ｂでは、時刻Ｔ１において、アクティブコマンドデコーダ回路１１がラッチしたアクティブコマンドＡＣＴＩＶＥによって、メモリセルアレイ８０のメモリセルにアクセスが可能な状態のときに、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（時刻Ｔ１）に同期して、信号の入出力がされていない入力マスク端子ＤＱＭから、コントロール回路２が送信する消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチしている。これによって、本実施形態では、前記アクティブコマンドＡＣＴＩＶＥと、時刻Ｔ１から遅れた時刻Ｔ３において、ライトコマンドデコーダ回路１３がラッチしたライトコマンドＷＲＩＴＥとによって実行されるコマンド群の実行中であるアクティブコマンド−ライトコマンド実行サイクル内に、ライトコマンドデコーダ回路１３が、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信したかを特定しつつ、消去セットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルからデータを消去することや、プログラムセットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルにデータを書き込むことを、それぞれ可能にしている。そこで、本実施形態では、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信して特定する特別なサイクル期間を、シンクロナスフラッシュメモリ３Ｂにアクティブコマンドを投入する前に、予め設ける必要がない。したがって、本実施形態では、特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。このため、本実施形態では、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本実施形態のシンクロナスフラッシュメモリ３Ｂを制御する方法によれば、時刻Ｔ１においてラッチしたアクティブコマンドＡＣＴＩＶＥによって、メモリセルアレイ８０のメモリセルにアクセスが可能な状態のときに、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（時刻Ｔ１）に同期して、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチしている。これによって、本実施形態の制御方法では、前記アクティブコマンドＡＣＴＩＶＥと、時刻Ｔ１から遅れた時刻Ｔ３においてラッチしたライトコマンドＷＲＩＴＥとによって実行されるコマンド群の実行中であるアクティブコマンド−ライトコマンド実行サイクル内に、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信したかを特定しつつ、消去セットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルからデータを消去することや、プログラムセットアップコマンドとライトコマンドＷＲＩＴＥとを用いて、メモリセルにデータを書き込むことを、それぞれ可能にしている。そこで、本実施形態の制御方法によれば、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれかを受信して特定する特別なサイクル期間を、シンクロナスフラッシュメモリ３Ｂにアクティブコマンドを投入する前に、予め設ける必要がない。したがって、本実施形態の制御方法によれば、特別なサイクル期間を設ける必要がないため、従来技術とは異なり、特別なサイクル期間とＳＤＲＡＭのデータ出力期間が重なってＳＤＲＡＭのデータ出力を阻害するということがない。このため、本実施形態の制御方法によれば、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

＜実施形態４＞
本発明の実施形態４を、図７及び図８を参照しつつ説明する。図７は、メモリシステム１Ｃの回路構成を示す概略ブロック図である。ここでは、実施形態３と同一の構成は同一の符号を付し、その説明を省略する。メモリシステム１Ｃは、前記シンクロナスフラッシュメモリ３Ｂに代えて、シンクロナスフラッシュメモリ３Ｃを備えている。

シンクロナスフラッシュメモリ３Ｃは、前記第２データインプットバッファ４５に代えて、第３データインプットバッファ４６を備えている。第３データインプットバッファ４６は、シンクロナスフラッシュメモリ３Ｃのコマンドデコーダ回路１０と共に、バスＢＵＳに接続されている。サブレイテンシ回路５５には、アクティブコマンドデコーダ回路１１によって出力されるアクティブコマンドラッチ信号Ｓ１１Ｂ及び外部クロック信号ＣＬＫが入力され、コマンドレイテンシ信号Ｓ１２を、第３データインプットバッファ４６に出力する。第３データインプットバッファ４６には、バスＢＵＳが接続され、コマンドレイテンシ信号Ｓ１２が入力される。第３データインプットバッファ４６は、ライトコマンドデコーダ回路１３に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を出力する。第３データインプットバッファ４６は、本発明の第２コマンド受信部に相当する。

次に、メモリシステム１Ｃの動作を、図８に示すタイミングチャートを用いて説明する。ここでは、実施形態３と同一の動作については、その説明を省略する。本実施形態のシンクロナスフラッシュメモリ３Ｃでは、クロック信号ＣＬＫのレベルがローからハイに変化する立ち上がりエッジ（時刻Ｔ１）において、アクティブコマンドＡＣＴＩＶＥをラッチしたことに続き、前記クロック信号ＣＬＫのレベルがハイからローに変化する立ち下がりエッジ（時刻Ｔ１´）において、プログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）あるいは消去セットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチする。なお、時刻Ｔ１においては、データ入出力端子ＤＱと入力マスク端子ＤＱＭが、ドントケアに設定されている。また、時刻Ｔ１´においては、信号入力端子Ａ０〜Ａ１１、バンクアドレス入力端子ＢＡ、データ入出力端子ＤＱと入力マスク端子ＤＱＭは、それぞれドントケアに設定されている。

本実施形態のシンクロナスフラッシュメモリ３Ｃでは、コマンドの入出力がなされていない時刻であって、アクティブコマンドＡＣＴＩＶＥが入力される以降の時刻に、コマンド入出力端子から、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が入力される。コマンド入出力端子は、バスＢＵＳに接続されている。

アクティブコマンドデコーダ回路１１は、クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ１）において、アクティブコマンドＡＣＴＩＶＥをラッチすると、該アクティブコマンドデコーダ回路１１は、サブレイテンシ回路５５に、アクティブコマンドラッチ信号Ｓ１１Ｂを送信する。サブレイテンシ回路５５は、コマンドレイテンシＣＯＭＬによって定められる所定周期（第４実施形態においては、ＣＯＭＬ＝０．５）が経過した外部クロックＣＬＫのエッジにおいて、第３データインプットバッファ４６に、コマンドレイテンシ信号Ｓ１２を出力する。第３データインプットバッファ４６は、コマンドレイテンシ信号Ｓ１２を受信すると、バスＢＵＳのデータをラッチして、ライトコマンドデコーダ回路１３に、コマンドコードが出力される。前記クロック信号ＣＬＫの立ち上がりエッジ（時刻Ｔ１）は、本発明の第１エッジに相当する。

具体的には、クロック信号ＣＬＫの立ち下がりエッジ（時刻Ｔ１´）に同期して、前記消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいは前記プログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が、第３データインプットバッファ４６に入力される。そして、第３データインプットバッファ４６は、ライトコマンドデコーダ回路１３に、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を送信する。前記クロック信号の立ち下がりエッジ（時刻Ｔ１´）は、本発明の第２エッジに相当する。

シンクロナスフラッシュメモリ３Ｃでは、時刻Ｔ１´以降においては、実施形態２のシンクロナスフラッシュメモリ３Ａと同一の処理を実行する。シンクロナスフラッシュメモリ３Ｃは、内部電圧発生回路２０によって、プログラム電圧又はイレース電圧を発生させる。

本実施形態では、第３データインプットバッファ４６を経由してライトコマンドデコーダ回路１３に入力される消去セットアップコマンドをラッチすること、第３データインプットバッファ４６を経由してライトコマンドデコーダ回路１３に入力されるプログラムセットアップコマンドをラッチすることが、それぞれ本発明の第２コマンド受信ステップに相当する。なお、コマンドレイテンシＣＯＭＬの値は、０．５に限られず、１であってもよい。この場合、アクティブコマンドＡＣＴＩＶのラッチ時刻と、ライトコマンドＷＲＩＴＥのラッチ時刻との間である時刻Ｔ２において、第３データインプットバッファ４６が、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）をラッチする。

実施形態４では、サブレイテンシ回路５５が出力するコマンドレイテンシ信号Ｓ１２に応じて、第３データインプットバッファ回路４６に、両セットアップコマンド（ＣＯＭＣＯＤＥ２）が入力されてラッチしているが、これに限るものではない。例えば、第３データインプットバッファ４６を、コマンドデコーダ回路１０の機能を備えるように構成してもよい。具体的には、コマンドデコーダ回路４６の機能を備えた第３データインプットバッファ４６を、チップセレクト信号と、ＳＤＲＡＭのコマンドデコーダ回路に入力されるローアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ等が伝送されるバスＢＵＳに接続し、アクティブコマンドラッチ信号Ｓ１１Ｂを、該第３データインプットバッファ４６に入力させるようにしてもよい。この場合には、アクティブコマンドラッチ信号Ｓ１１Ｂがアクティブであるときに、コマンドデコーダ回路４６の機能を備えた第３データインプットバッファ４６が、バスＢＵＳ上の両セットアップコマンド（ＣＯＭＣＯＤＥ２）を入力してラッチする。

実施形態４では、両セットアップコマンド（ＣＯＭＣＯＤＥ２）をライトコマンドデコーダ回路１３に入力することに代えて、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を、電圧制御回路６０に、直接入力してもよい。これにより、電圧制御回路６０は、時刻Ｔ３においてライトコマンドＷＲＩＴＥをラッチすることを待たずに、プログラム電圧制御信号Ｓ７Ａまたは消去電圧制御信号Ｓ７Ｂを、内部電圧発生回路２０に出力することができる。これによって、シンクロナスフラッシュメモリ３Ｃでは、読み出しアクセスに必要な読み出し電圧を、早急にプログラム電圧またはイレース電圧に変更することができる。実施形態２及び実施形態３においても、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を、電圧制御回路６０に、直接入力してもよい。

＜実施形態４の効果＞
本実施形態のコントロール回路２、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３Ｃを備えたメモリシステム１Ｃでは、時刻Ｔ１において、アクティブコマンドデコーダ回路１１がラッチしたアクティブコマンドＡＣＴＩＶＥによって、メモリセルアレイ８０のメモリセルへのアクセスが可能な状態のときに、アクティブコマンドＡＣＴＩＶＥをラッチする時刻とライトコマンドＷＲＩＴＥをラッチする時刻との間の時刻であるクロック信号ＣＬＫの立ち下がりエッジ（時刻Ｔ１´）に同期して、第３データインプットバッファ４６に、コマンド入出力端子の内でコマンドの入出力がなされていないコマンド入出力端子から、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が入力される。つまり、本実施形態では、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信して特定する特別なサイクル期間を、シンクロナスフラッシュメモリ３Ｃにアクティブコマンドを投入する前に、予め設ける必要がない。したがって、本実施形態では、コマンドの入出力がなされていないコマンド入出力端子によって、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）が、第３データインプットバッファ４６に入力されるため、ＳＤＲＡＭから出力されたデータが、データ入出力端子ＤＱに入力されることを阻害せずに、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を、第３データインプットバッファ４６に入力することができる。加えて、本実施形態では、前記データ入出力端子ＤＱを有効あるいは無効にする入力マスク端子ＤＱＭに、コントロール回路２から送信される信号が入力されることを阻害せずに、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を、第３データインプットバッファ４６に入力することができる。このため、本実施形態では、ＳＤＲＡＭから出力されたデータが、データ入出力端子ＤＱに入力されることが阻害されないため、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本実施形態のシンクロナスフラッシュメモリ３Ｃを制御する方法によれば、時刻Ｔ１においてラッチしたアクティブコマンドＡＣＴＩＶＥによって、メモリセルアレイ８０のメモリセルへのアクセスが可能な状態のときに、アクティブコマンドＡＣＴＩＶＥをラッチする時刻とライトコマンドＷＲＩＴＥをラッチする時刻との間の時刻であるクロック信号ＣＬＫの立ち下がりエッジ（時刻Ｔ１´）に同期して、第３データインプットバッファ４６が、コマンド入出力端子の内でコマンドの入出力がなされていないコマンド入出力端子から、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を受信している。つまり、本実施形態の制御方法によれば、コマンド群の実行中である前記アクティブコマンド−ライトコマンド実行サイクル以外には、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドのいずれを受信して特定する特別なサイクル期間を、シンクロナスフラッシュメモリ３Ｂにアクティブコマンドを投入する前に、予め設ける必要がない。したがって、本実施形態の制御方法によれば、コマンドの入出力がなされていないコマンド入出力端子によって、消去セットアップコマンド（ＣＯＭＣＯＤＥ２）あるいはプログラムセットアップコマンド（ＣＯＭＣＯＤＥ２）を、第３データインプットバッファ４６によって受信するため、ＳＤＲＡＭから出力されたデータが、データ入出力端子ＤＱに入力されることを阻害せずに、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を、第３データインプットバッファ４６に入力することができる。加えて、本実施形態の制御方法によれば、前記データ入出力端子ＤＱを有効あるいは無効にする入力マスク端子ＤＱＭに、コントロール回路２から送信される信号が入力されることを阻害せずに、両セットアップコマンド（ＣＯＭＣＯＤＥ２）を、第３データインプットバッファ４６に入力することができる。このため、本実施形態の制御方法によれば、ＳＤＲＡＭから出力されたデータが、データ入出力端子ＤＱに入力されることが阻害されないため、ＳＤＲＡＭ及びシンクロナスフラッシュメモリ３が接続されたバスＢＵＳの使用効率を高めることができ、シンクロナスフラッシュメモリ３の読み出しアクセス速度が低下することを抑制することができる。

本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した実施形態４とは異なり、クロック信号ＣＬＫの位相を反転させて、位相を反転させたクロック信号の立ち下がりエッジにおいて、アクティブコマンドＡＣＴＩＶＥ、行アドレス値（ＲＯＷ）、バンクアドレス値（ＢＡＮＫａ）のそれぞれをラッチすると共に、位相を反転させたクロック信号の立ち上がりエッジに同期させて、第３データインプットバッファ４６に、前記消去セットアップコマンドや前記プログラムセットアップコマンドを入力してもよい。また、ダブルデータレートシンクロナスフラッシュメモリにおいても、本発明を適用することができることは言うまでもない。

さらに、上述した実施形態１ないし実施形態４とは異なり、既存の各端子であるデータ入出力端子ＤＱ、入力マスク端子ＤＱＭ、コマンド入出力端子とは別に、セットアップコマンド入力端子を設け、シンクロナスフラッシュメモリに、該セットアップコマンド入力端子から、前記消去セットアップコマンドあるいは前記プログラムセットアップコマンドを入力してもよい。

加えて、上記のコントロール回路２を、メモリデバイス（ＳＤＲＡＭ、シンクロナスフラッシュメモリ）とは別個のＬＳＩパッケージによって構成してもよい。例えば、ＳＤＲＡＭ及びシンクロナスフラッシュメモリを１つのＬＳＩパッケージに包含したＭＣＰとしたり、前記コントロール回路２を、１つのＬＳＩパッケージに包含してもよい。また、複数のメモリデバイスを、それぞれアッセンブリパッケージに収納してもよいし、パッケージオンパッケージ（ＰＯＰ）の形態としてもよい。

さらに、上述した実施形態１ないし実施形態４とは異なり、メモリシステムにおいては、ＳＤＲＡＭ以外の同期型揮発性メモリを用いてもよく、フラッシュメモリ以外の同期型不揮発性メモリも用いてもよい。

実施形態１のメモリシステムの回路構成を示す概略ブロック図である。 実施形態１のメモリシステムの動作を示すタイミングチャートである。 実施形態２のメモリシステムの回路構成を示す概略ブロック図である。 実施形態２のメモリシステムの動作を示すタイミングチャートである。 実施形態３のメモリシステムの回路構成を示す概略ブロック図である。 実施形態３のメモリシステムの動作を示すタイミングチャートである。 実施形態４のメモリシステムの回路構成を示す概略ブロック図である。 実施形態４のメモリシステムの動作を示すタイミングチャートである。

符号の説明

１ メモリシステム
３ シンクロナスフラッシュメモリ
１０ コマンドデコーダ回路
Ａ０〜Ａ１１ 信号入力端子
ＡＣＴＩＶＥ アクティブコマンド
ＢＡ バンクアドレス入力端子
ＢＵＳ バス
ＣＬＫ クロック信号
ＣＯＭＣＯＤＥ２ セットアップコマンド
ＤＱ データ入出力端子
ＤＱＭ 入力マスク端子
ＲＥＡＤ リードコマンド

Claims (20)

1. データバスに接続された一の同期型メモリを、前記データバスに接続された他の同期型メモリを制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリにおいて、
   前記一の同期型メモリは、
   前記第１コマンド群を受信する第１コマンド受信部と、
   前記第１コマンド受信部によって受信した前記第１コマンド群の実行中に、前記第１コマンド群とは異なり前記一の同期型メモリに固有のコマンドを受信する第２コマンド受信部と、
   を備えることを特徴とする同期型メモリ。
2. 前記第２コマンド受信部は、クロック信号に同期して、前記一の同期型メモリのコマンドが入力されない未入力信号端子によって、前記固有のコマンドを受信することを特徴とする請求項１に記載の同期型メモリ。
3. 前記第１コマンド群は、アクティブコマンド及び前記アクティブコマンドに遅れて発行されるリードコマンド、または前記アクティブコマンド及び該アクティブコマンドに遅れて発行されるライトコマンドによってそれぞれ構成されると共に、
   前記固有のコマンドは、前記一の同期型メモリの記憶素子に対して書き込みを行うコマンドであるプログラムモード動作コマンドあるいは前記記憶素子に対して消去を行うコマンドであるイレースモード動作コマンドよって構成されることを特徴とする請求項２に記載の同期型メモリ。
4. 前記第２コマンド受信部は、前記クロック信号に同期して、前記ライトコマンドの実行中に、前記未入力信号端子によって、前記プログラムモード動作コマンドあるいは前記イレースモード動作コマンドを受信することを特徴とする請求項３に記載の同期型メモリ。
5. 前記ライトコマンドを受信した後に、前記クロック信号に同期して、前記ライトコマンドを受信してから前記記憶素子に書き込む書き込みデータを受信するまでのレイテンシを決定するレイテンシ回路を備えることを特徴とする請求項４に記載の同期型メモリ。
6. 前記第２コマンド受信部は、前記クロック信号に同期して、前記アクティブコマンドの実行中に、前記未入力信号端子によって、前記プログラムモード動作コマンドあるいは前記イレースモード動作コマンドを受信することを特徴とする請求項３に記載の同期型メモリ。
7. 前記第２コマンド受信部は、前記アクティブコマンドの実行中に、前記第１コマンド群を受信する前記クロック信号の第１エッジとは異なる該クロック信号の第２エッジに同期して、前記未入力信号端子によって、前記プログラムモード動作コマンドあるいは前記イレースモード動作コマンドを受信することを特徴とする請求項３に記載の同期型メモリ。
8. 前記第１コマンド受信部は、前記アクティブコマンドを受信するアクティブコマンド受信部を備えると共に、前記記憶素子に印加する電圧を発生させる電圧発生部を備え、
   前記アクティブコマンド受信部によって受信した前記アクティブコマンドに基づいて、前記電圧発生部は、前記記憶素子に対する読み出しに必要な読み出し電圧を発生することを特徴とする請求項１又は請求項３に記載の同期型メモリ。
9. 前記第１コマンド受信部は、前記ライトコマンドを受信するライトコマンド受信部を備え、
   前記読み出し電圧の発生中に、前記ライトコマンド受信部が、前記ライトコマンドまたは前記第２コマンド受信部によって転送される前記固有のコマンドを受信したことを条件に、前記電圧発生部が発生する電圧を、前記記憶素子に対する書き込みに必要な書き込み電圧に変更する発生電圧変更部を備えることを特徴とする請求項８に記載の同期型メモリ。
10. データバスに接続された一の同期型メモリを、前記データバスに接続された他の同期型メモリを制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリコントローラにおいて、
    前記同期型メモリコントローラは、
    クロック信号に応じ、前記第１コマンド群を発行すると共に、前記第１コマンド群の実行中に、前記第１コマンド群とは異なり前記一の同期型メモリに固有のコマンドを発行することを特徴とする同期型メモリコントローラ。
11. 前記同期型メモリコントローラは、クロック信号に同期して、前記第１コマンド群の実行中に、前記一の同期型メモリのコマンドが入力されない未入力信号端子に対して、前記固有のコマンドを発行することを特徴とする請求項１０に記載の同期型メモリコントローラ。
12. 前記第１コマンド群は、アクティブコマンド及び前記アクティブコマンドに遅れて発行されるリードコマンド、または前記アクティブコマンド及び該アクティブコマンドに遅れて発行されるライトコマンドとによってそれぞれ構成されると共に、
    前記固有のコマンドは、前記一の同期型メモリの記憶素子に対して書き込みを行うコマンドであるプログラムモード動作コマンドあるいは前記記憶素子に対して消去を行うコマンドであるイレースモード動作コマンドによって構成されることを特徴とする請求項１１に記載の同期型メモリコントローラ。
13. 前記一の同期型メモリは、シンクロナス不揮発性メモリであり、前記他の同期型メモリは、シンクロナス揮発性メモリであることを特徴とする請求項１２に記載の同期型メモリコントローラ。
14. 前記同期型メモリコントローラは、前記クロック信号に同期して、前記ライトコマンドの実行中に、前記未入力信号端子に対して、前記プログラムモード動作コマンドあるいは前記イレース動作コマンドを発行することを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の同期型メモリコントローラ。
15. 前記同期型メモリコントローラは、前記ライトコマンドを発行した後に、所定のレイテンシが経過したことを条件として、前記クロック信号に同期して、前記記憶素子に書き込む書き込むデータを発行することを特徴とする請求項１４に記載の同期型メモリコントローラ。
16. 前記同期型メモリコントローラは、前記クロック信号に同期して、前記アクティブコマンドの実行中に、前記未入力信号端子に対して、前記プログラムモード動作コマンドあるいは前記イレースモード動作コマンドを発行することを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の同期型メモリコントローラ。
17. 前記同期型メモリコントローラは、前記アクティブコマンドの実行中に、前記第１コマンド群を受信する前記クロック信号の第１エッジとは異なる該クロック信号の第２エッジに同期して、前記未入力信号端子に対して、前記プログラムモード動作コマンドあるいは前記イレースモード動作コマンドを発行することを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の同期型メモリコントローラ。
18. データバスに接続された一の同期型メモリを、前記データバスに接続された他の同期型メモリを制御する第１コマンド群とは異なる第２コマンド群によって制御する同期型メモリの制御方法において、
    前記第１コマンド群を受信する第１コマンド受信ステップと、
    前記第１コマンド受信ステップによって受信した前記第１コマンド群の実行中に、前記第１コマンド群とは異なり前記一の同期型メモリに固有のコマンドを受信する第２コマンド受信ステップと、
    を備えることを特徴とする同期型メモリの制御方法。
19. 前記第１コマンド群は、アクティブコマンド及び前記アクティブコマンドに遅れて発行されるリードコマンド、または前記アクティブコマンド及び該アクティブコマンドに遅れて発行されるライトコマンドによってそれぞれ構成されると共に、
    前記固有のコマンドは、前記一の同期型メモリの記憶素子に対して書き込みを行うコマンドであるプログラムモード動作コマンドあるいは前記記憶素子に対して消去を行うコマンドであるイレースモード動作コマンドによって構成されることを特徴とする請求項１８に記載の同期型メモリの制御方法。
20. 前記第２コマンド受信ステップは、前記クロック信号に同期して、前記アクティブコマンドの実行を開始して前記ライトコマンドの実行中の間に、前記プログラムモード動作コマンドあるいは前記イレースモード動作コマンドを受信することを特徴とする請求項１９に記載の同期型メモリの制御方法。

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