JP2008305350A - メモリシステム、メモリ装置、およびメモリ装置の制御方法 - Google Patents

メモリシステム、メモリ装置、およびメモリ装置の制御方法 Download PDF

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Abstract

【課題】 データの伝播遅延や消費電力も軽減されたメモリシステム、メモリ装置およびメモリ装置の制御方法を提供する。
【解決手段】 メモリシステム１は、コマンド信号およびアドレス信号ＡＤを出力し、データ信号ＤＱを入出力するメモリコントローラ２と、メモリコントローラ２からのコマンド信号およびアドレス信号ＡＤを入力し、データ信号ＤＱを入出力するＮＶメモリ４と、メモリコントローラ２からのコマンド信号およびアドレス信号ＡＤを入力し、データ信号ＤＱを入出力する第２メモリ装置と、を備え、コマンド信号、アドレス信号ＡＤおよびデータ信号ＤＱは直接に接続され、ＮＶメモリ４のライト動作と、ＳＤＲＡＭ３のライト動作とは共に同じデータレイテンシで且つ同時に行なわれることを特徴とするメモリシステムである。
【選択図】図１

Description

本発明は、複数種類のメモリ装置が同一接続でメモリコントローラと共に搭載されたメモリシステム、該メモリシステムに搭載されるメモリ装置、および該メモリシステムの制御方法に関するものであり、特に、メモリ装置間でのデータの整合性を確保するための技術に関するものである。
特許文献１に開示されている自動メモリバックアップ回路は、ＣＰＵと、前記ＣＰＵに接続されたＩ／Ｏポートと、前記Ｉ／Ｏポートの出力に結合されたマルチデータバスに接続された第１バッファと、前記第１バッファの出力マルチデータバスに接続された第２バッファと、前記第１バッファの出力マルチデータバスに接続された第３バッファと、アドレス端子が前記Ｉ／Ｏポートの出力に結合されたマルチアドレスバスに、データ入力端子が前記第２バッファ出力にそれぞれ接続されたデータメモリと、アドレス端子が前記Ｉ／Ｏポートの出力に結合されたマルチアドレスバスに、データ入力端子が前記第３バッファ出力にそれぞれ接続されたバックアップメモリと、前記データメモリのデータ出力端子に接続された第４バッファと、前記バックアップメモリのデータ出力端子に接続され、その出力が前記第４バッファ出力とともに前記Ｉ／Ｏポートの入力に接続された第５バッファとからなり、前記Ｉ／Ｏポートの出力を前記第１から第５までのバッファ、前記データメモリおよびバックアップメモリの制御端子に接続して構成されている。
このような構成とすることにより、ＲＡＭにデータを書き込むと同時にＣＰＵを介さずにＥＥＰＲＯＭにも自動的に書き込みを行うことができる。また、Ｉ／Ｏポートより各バッファおよび各メモリの制御設定を変え、アドレスバスを変化させることによりＣＰＵを介さずＬＯＡＤ、ＳＡＶＥを行うことができる。
特許文献２に開示されている電子ディスクサブシステムは、正副両系電子ディスク装置２、３に、電子ディスク制御装置４からの命令でセット状態およびリセット状態となるコピー指示レジスタ８、９と、副系電子ディスク装置３の正副指示レジスタ７がセット状態であると活性化されて電子ディスク制御装置４からの読み込み命令を書き込み命令と認識する命令変更手段１０および受信ストローブを電子ディスク制御装置４の送出するストローブから正系電子ディスク装置２の送出するストローブに切り換えるストローブ切り換え手段１１とを備える。このような構成とすることにより正系電子ディスク装置の保持するデータを副系電子ディスク装置にコピーする時間を短縮できる。
特開平２−１６３８４９号公報 特開平４−３３６６２２号公報
しかしながら、上記背景技術では、データメモリにデータを書き込むと同時にＣＰＵを介さずにバックアップメモリにも自動的に書き込みを行うことはできるものの、データメモリとバックアップメモリとは、各々、固有の制御信号で制御される。Ｉ／Ｏポートの出力から、データメモリおよびバックアップメモリの制御端子へは、各々個別に制御線が接続されている。このため、ＣＰＵは、データメモリおよびバックアップメモリを個別に制御しなければならず、更に、データバス上に備えられる第１乃至第５バッファを個別に制御しなければならない。制御が複雑となるおそれがある。また、データメモリとバックアップメモリとの両者に個別に書き込み制御を行うため、データメモリへの書き込み動作に比して余分な時間を要するおそれがあり問題である。
また、ＣＰＵの制御に伴いデータバス上を伝播するデータの伝播経路を制御しなければならない。このため、データ経路の選択のために、データバス上に第１乃至第５バッファを備えなければならない。回路構成が複雑になるおそれがある。また、データの伝播遅延や消費電力の増大なども懸念され、問題である。
また、特許文献２には、ストローブ信号を使うことなく同一サイクル内でデータ転送する手段が開示されない。ストローブとは、データに対しての取り込み余裕（セットアップ／ホールド）を規定するものであり、ストローブのエッジでデバイスは、データを取り込むので、前記取り込み余裕の精度が高まる。特に高周波数などに対応する技術で、ＤＤＲ−ＳＤＲＡＭではＤＱＳ信号などと呼ばれる。よって、ストローブは、コマンドから所定数の外部ＣＬＫ数によりデータ取り込みを規定する（データ）レイテンシの規定とは、異なる。
更に、転送元アドレスと転送先のアドレスを異ならせる手段が開示されない。
本発明は前記背景技術に鑑みなされたものであり、複数のメモリ装置間で制御線を共通とし、制御線を介して発せられるコマンドに対して、第１のメモリ装置でのアクセス動作と第２のメモリ装置でのアクセス動作との整合性を確保することが可能なメモリシステム、メモリ装置、およびメモリ装置の制御方法を提供することを目的とする。
その解決手段は、コマンド信号およびアドレス信号を出力し、データ信号を入出力するメモリコントローラと、前記メモリコントローラからの前記コマンド信号および前記アドレス信号を入力し、前記データ信号を入出力し、前記コマンド信号をデコードする第１コマンド判定回路を有する第１メモリ装置と、前記メモリコントローラからの前記コマンド信号および前記アドレス信号を入力し、前記データ信号を入出力し、前記コマンド信号をデコードする第２コマンド判定回路を有する第２メモリ装置と、を備え、前記コマンド信号、前記アドレス信号および前記データ信号は、前記第１メモリ装置と前記第２メモリ装置に同一直接に接続され、前記第１メモリ装置の第１動作と、第２メモリ装置の第２動作が、共に同じデータレイテンシで且つ同じサイクル内で同時に動作することを特徴とするメモリシステムである。
本発明のメモリシステムでは、第１メモリ装置と第２メモリ装置とは、メモリコントローラから出力される同一のコマンドで制御される。また、コマンド信号、アドレス信号およびデータ信号はバッファを介さずに共に同じデータレイテンシで直接的に同一接続される。このため、メモリアクセスの制御が単純となる。さらに、データ信号周りの回路構成が単純となり、データの伝播遅延や消費電力も軽減することができる。
また、他の解決手段は、メモリコントローラと複数のメモリ装置との間で、コマンド信号、アドレス信号およびデータ信号が、同一接続されるメモリシステム内のメモリ装置であって、前記複数のメモリ装置内の他メモリ装置への所定のコマンド信号を自メモリ装置のライトコマンドと認識するコマンド認識回路を備え、前記メモリコントローラから前記他メモリ装置へのライトデータ信号を、共に同じデータレイテンシで且つ同じサイクル内で前記自メモリ装置へライト動作する、または、前記他メモリ装置からのリードデータ信号を、共に同じデータレイテンシで且つ同じサイクル内で前記自メモリ装置へライト動作することを特徴とするメモリ装置である。
また、他の解決手段は、複数のメモリが所定のコマンドを発行するメモリコントローラに同一接続されたメモリシステム内のメモリ装置の制御方法であって、他メモリ装置への前記所定のコマンドを自メモリ装置のライトコマンドと認識するステップと、前記メモリコントローラおよび前記他メモリ装置からのデータ信号を接続し、データ信号の内容を前記自メモリ装置へ共に同じデータレイテンシでライト動作するステップと、を備えることを特徴とするメモリ装置の制御方法である。
本発明のメモリ装置およびメモリ装置の制御方法では、メモリコントローラから他のメモリ装置へ出力される所定のコマンドを自分自身のメモリ装置のライトコマンドと認識し、メモリコントローラから他メモリ装置へのライトデータ信号を共に同じデータレイテンシで且つ同じサイクル内で自メモリ装置へライト動作する、または、他メモリ装置からのリードデータ信号を共に同じデータレイテンシで且つ同じサイクル内で自メモリ装置へライト動作する。データ信号はバッファ等を介さずに接続される。このため、メモリアクセスの制御が単純となる。さらに、データ信号周りの回路構成が単純となり、データの伝播遅延や消費電力も軽減することができる。
本発明によれば、複数メモリ装置のデータ信号同士を、バッファを介さずに接続され、他のメモリ装置へのコマンドを自分自身のメモリ装置へのコマンドと認識し、共に同じデータレイテンシで動作することにより、メモリアクセスの制御が単純となり、データ信号周りの回路構成が単純となることにより、データの伝播遅延や消費電力も軽減されたメモリシステム、メモリ装置およびメモリ装置の制御方法を提供することができる。
効果の例として、以下の３つが挙げられる。１つ目の効果の例は、コントローラから第２メモリへのデータ書き込み時、第１メモリが同一接続されたＩ／Ｏから前記同一書き込みデータで且つ同一データレイテンシで書き込みするシャドウライト機能を有することにより、特別なＩ／Ｏ制御をすることなく同一制御コマンド体系（第２メモリはメモリコントローラから第２メモリへのライトコマンドを認識、第１メモリはそのライトコマンドを自動生成）を使って同一サイクル内で同時にデータのバックアップが可能となることである。これにより、メモリコントローラ内のデータバッファを経由しないで、またメモリコントローラからそれぞれのメモリ装置へライトコマンドを発行（合計２回のコマンド発行）しないで、データのバックアップが可能となる。
２つ目の効果の例は、第１メモリからコントローラ内のデータバッファへデータ読み出し時、第２メモリが同一接続されたＩ／Ｏから前記同一読み出しデータで且つ同一データレイテンシで書き込みするシャドウ転送機能を有することにより、特別なＩ／Ｏ制御をすることなく同一制御コマンド体系（第１メモリはメモリコントローラから第１メモリへのリードコマンドを認識し、第２メモリはそのリードコマンドからライトコマンドを自動生成）を使って同一サイクル内で同時にデータのロードが可能となることである。これにより、メモリコントローラ内のデータバッファを経由しないで、またメモリコントローラからそれぞれのメモリ装置へリードコマンドとライトコマンドを発行（合計２回のコマンド発行）しないで、第１メモリから第２メモリへデータのロードが可能となる。
３つ目の効果の例は、第１メモリの任意アドレスから第２メモリの任意アドレスへデータ転送時、第２メモリが同一接続されたＩ／Ｏから前記同一読み出しデータで且つ同一データレイテンシで書き込みするデータ転送機能と、書き込み先アドレスであるアドレスの取り込み制御を読み出し先アドレスよりも所定クロック数だけ遅らせたアドレスレイテンシ機能の２つを有することにより、特別なＩ／Ｏ制御をすることなく同一制御コマンド体系（第１メモリはメモリコントローラから第１メモリへのリードコマンド、第２メモリはそのリードコマンドからライトコマンドを自動生成）を使って同一サイクル内で同時にデータの転送が可能となることである。これによりメモリコントローラ内のデータバッファを経由しないで、またメモリコントローラからそれぞれのメモリ装置へリードコマンドとライトコマンドを発行（合計２回のコマンド発行）しないで、第１メモリの任意アドレスから第２メモリの任意アドレスへデータ転送が可能となる。
以下、本発明のメモリシステム、メモリ装置、およびメモリ装置の制御方法について具体化した実施形態を、図１乃至図１２に基づき図面を参照しつつ詳細に説明する。
（第１実施形態）
図１は、第１実施形態にかかるメモリシステム１を示すブロック図である。メモリシステム１は、ＳＤＲＡＭコントローラ２と、ＳＤＲＡＭ３と、ＮＶメモリ４とを備えている。
メモリシステム１では、ＳＤＲＡＭコントローラ２と、ＳＤＲＡＭ３と、ＮＶメモリ４とは、各種クロック信号、各種コマンド信号、アドレス信号ＡＤおよびデータ信号ＤＱを介して互いに直接接続されている。また、チップセレクト信号ＣＳ１＃は、ＳＤＲＡＭ３およびＮＶメモリ４に接続される。チップセレクト信号ＣＳ２＃は、ＮＶメモリ４に接続される。ＮＶメモリ４に接続されるチップセレクト信号ＣＳ１＃は、後述するように省略することが出来る。
ＮＶメモリ４は、ＤＰＤ制御回路５と、ＤＰＤコマンド判定回路６と、Ｒｅａｄｙ／ｂｕｓｙ判別回路８と、インターナルステートレジスタ９と、コマンド判定回路１０と、パーシャルライトコマンド判定回路１１と、パーシャルライトモードレジスタ１２と、パーシャルライト判定部１３と、ライト制御回路１４と、ＮＶメモリセル１５とを備えている。
図２は、ＮＶメモリ４に備えられたコマンド判定回路１０の回路の一例である。コマンド判定回路１０は、アンドゲート１６〜１９，２１と、オアゲート２０とを備えている。
アンドゲート１６において、チップセレクト信号ＣＳ１＃またはチップセレクト信号ＣＳ２＃がローレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるアクティブ信号ＡＣＴがハイレベルにされる。
アンドゲート１７において、チップセレクト信号ＣＳ１＃またはチップセレクト信号ＣＳ２＃がローレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、その出力であるライト信号ＷＴがハイレベルにされる。
アンドゲート１８において、チップセレクト信号ＣＳ１＃またはチップセレクト信号ＣＳ２＃がローレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、その出力であるプリチャージ信号ＰＲがハイレベルにされる。
アンドゲート２１において、チップセレクト信号ＣＳ２＃がローレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるリード信号ＲＤがハイレベルにされる。
これにより、リード動作以外は、チップセレクト信号ＣＳ１＃がローレベルの場合にＳＤＲＡＭ３の動作がＮＶメモリ４でも動作されることとなる。すなわち、ＳＤＲＡＭ３のメモリセルがライトデータに対応してライトされるのと並行して、ＮＶメモリ４のメモリセルがライトデータに対応してライトされる。このときのＮＶメモリ４のライトアドレスは、ＳＤＲＡＭ３のライトアドレスと同じである。更に、ＮＶメモリ４のライトデータは、ＳＤＲＡＭ３のライトデータと同じである。即ち、両者は同一のライトレイテンシまたはデータレイテンシである。
例えば、ＮＶメモリ４のディープパワーダウン（以後、ＤＰＤとも言う）エントリ完了時間の高速化と、電源瞬断時のデータ保護を図ることができる。なお、データ信号ＤＱにバッファを使用していないうえ、ＳＤＲＡＭコントローラ２から出力するコマンドを直接デコードしてＮＶメモリセル１５を制御している。このため、メモリアクセスの制御が単純となる。さらに、データ信号周りの回路構成が単純となり、データの伝播遅延や消費電力も軽減することができる。
図１に戻り、パーシャルライトコマンド判定回路１１は、アドレスバリッド信号ＡＤＶ＃と、不図示の出力イネーブル信号ＯＥ＃と、ライトイネーブル信号ＷＥ＃と、不図示のローワービット信号ＬＢ＃と、不図示のアッパービット信号ＵＢ＃とを入力としている。ＳＤＲＡＭのリフレッシュ活性領域（アドレス領域）を定義するパーシャルリフレッシュの種別を示すＣＲキー１は、ベリファイシーケンスの５回目のサイクルで読み出しされるので、パーシャルライトコマンド判定回路１１は、このシーケンスに従い、パーシャルライトモードレジスタ１２にＣＲキー１の読み出しを指令する。
ＣＲキー１はデータ信号ＤＱの０ビット目と１ビット目とに読み出される。以降の説明では、データ信号ＤＱの０ビット目をＤＱ０、データ信号ＤＱの１ビットをＤＱ１目とするとき、ＤＱ１、ＤＱ０の並びでＣＲキー１を表現することとする。このとき、ＣＲキー１が００の場合、３２Ｍビットパーシャルリフレッシュであり、ＣＲキー１が０１の場合１６Ｍビットパーシャルリフレッシュであり、ＣＲキー１が１０の場合６４Ｍビットパーシャルリフレッシュであり、ＣＲキー１が１１の場合、スリープであり、リフレッシュされない。
１６Ｍビットパーシャルリフレッシュの場合、データ保持領域はアドレス信号ＡＤの００００００ｈ〜０ＦＦＦＦＦｈであり、３２Ｍビットパーシャルリフレッシュの場合、データ保持領域はアドレス信号ＡＤの００００００ｈ〜１ＦＦＦＦＦｈであり、６４Ｍビットパーシャルリフレッシュの場合、データ保持領域はアドレス信号ＡＤの００００００ｈ〜３ＦＦＦＦＦｈである。
パーシャルライト判定部１３では、現在ＳＤＲＡＭに対してライト動作しているアドレスがＣＲキー１で設定されてデータ保持領域であるか否かが判定され、データ信号ＤＱの書き込み対象アドレスがデータ保持領域の範囲内の場合に、ＣＳ１＃がローレベルのときにコマンド判定回路１０から出力されるライト信号ＷＴがライト信号ＷＴ２として出力される。なお、ＣＳ２＃がローレベルの場合はパーシャルリフレッシュのデータ保持領域の範囲判定はなされず、ライト信号ＷＴは全ての場合において、ライト信号ＷＴ２として出力される。
これにより、パーシャルリフレッシュで宣言されているメモリ空間以外は、ＣＳ１＃がローレベルのシャドウライト機能が非活性となり、データ補償すればよい必要空間のみがＮＶメモリの書き込み対象となるため、ＮＶメモリの低消費電力化を図ることができる。
尚、前記パーシャルライトコマンド判定回路１１は、以下のように別の実施手段において簡素化できる。 ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＮＯ．７９−４に規定される拡張モードレジスタ設定サイクルにより、拡張モードレジスタ（Ａ０からＡ２の３ビット情報）へ前記ＣＲキー１に相当するＳＤＲＡＭのパーシャルリフレッシュの種別を格納する。この規定を使用すれば、前記ＪＥＤＥＣ基準に於いて使用されるメモリチップの外部端子は、ＣＬＫ、ＣＳ１、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃とアドレスのみであり、前記ＡＤＶ＃、ＯＥ＃、ＬＢ＃とＵＢ＃は、不要である。更に、前記パーシャルライトコマンド判定回路１１へ入力される外部制御端子は、後述するコマンド判定回路１０同様にチップセレクト信号ＣＳ１を削除することが出来る。これらによって、ＮＶメモリは、ＳＤＲＡＭとピンコンパチブルにすることができる。
ライト制御回路１４では、ライト信号ＷＴ２をライト信号ＷＴ３として出力し、ライト動作が完了すると共にインターナルステートレジスタ９がセット（“１”）される。尚、ＮＶメモリセル１５のテクノロジによって、ライト動作にはベリファイ動作を含む場合がある。
ＤＰＤコマンド判定回路６では、イネーブルクロック信号ＣＫＥ、チップセレクト信号ＣＳ１＃、ライトイネーブル信号ＷＥ＃がローレベル、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルか否かを判定して、メモリコントローラ２がＤＰＤモードを指令したか否かを判定する。
インターナルステートレジスタ９がセットされている場合、Ｒｅａｄｙ／ｂｕｓｙ判別回路８は、Ｒｅａｄｙ／ｂｕｓｙ信号を外部に出力すると共に、ＤＰＤ制御回路５にＲｅａｄｙ状態であることを通知する。ＤＰＤ制御回路５では、ＤＰＤモードであり、Ｒｅａｄｙ／ｂｕｓｙ判別回路８からＲｅａｄｙ状態である場合に、ＮＶメモリ停止信号ＮＶＳＴＯＰを出力する。ＮＶメモリ停止信号ＮＶＳＴＯＰが出力されると、ＮＶメモリ４内のメモリセルの電源回路、各種内部電源や常時ＤＣ電流を消費する回路が一時停止される。尚、メモリコントローラは、Ｒｅａｄｙ／ｂｕｓｙ信号を判定して、ＮＶメモリの電源を制御してもよい。具体的には、通常１．８Ｖの外部電源を１．２Ｖ程度に降圧してもよい。
尚、Ｒｅａｄｙ／ｂｕｓｙ判別回路８は、以下のように別の実施手段を取り得ることができる。ＤＰＤ制御回路５は前記インターナルステートレジスタ９とＲｅａｄｙ／ｂｕｓｙ判別回路８に接続される。ＤＰＤ制御回路５は、ＤＰＤコマンド判定回路６の出力とインターナルステートレジスタ９が共にセットされたとき、ＮＶメモリ停止信号ＮＶＳＴＯＰを出力する。ＤＰＤ制御回路５はＲｅａｄｙ／ｂｕｓｙ判別回路８へ接続され、ＮＶメモリ停止信号ＮＶＳＴＯＰが出力されると共に、Ｒｅａｄｙ／ｂｕｓｙ判別回路８は、Ｒｅａｄｙ／ｂｕｓｙ信号を外部に出力する。
更に、ＮＶメモリを停止したことを通知する手段は、Ｒｅａｄｙ／ｂｕｓｙ信号に限られない。例えば、ＮＶメモリを停止できる、または停止した情報を内部ステートレジスタに記憶し、メモリコントローラが内部ステートレジスタの情報を読み出し、その情報に従ってＮＶメモリの電源を制御してもよい。
これにより、ＤＰＤモード時における、ＮＶメモリ４の消費電力を抑制することができる。また、インターナルステートレジスタ９がセットされてから、ＮＶメモリ停止信号ＮＶＳＴＯＰを出力するため、確実にシャドウライト機能によるデータ保証が可能となる。
次いで、図３を参照して、メモリシステム１の動作について説明する。図３は、メモリシステム１の動作を示すタイミングチャートである。このうち、クロック信号ＣＬＫ、チップセレクト信号ＣＳ１＃、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃、アドレス信号ＡＤおよびデータ信号ＤＱはＳＤＲＡＭコントローラ２に接続されている信号である。前記ＣＬＫ、ＣＳ１＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＡＤおよびＤＱは、ＳＤＲＡＭコントローラ２が発行する。但し、前記ＤＱはメモリデバイスから発する場合もある。また、アクティブ信号ＡＣＴ、リード信号ＲＤ、ライト信号ＷＴおよびプリチャージ信号ＰＲは、ＮＶメモリセル１５に接続されている信号である。
タイミングＴ１において、チップセレクト信号ＣＳ１＃およびロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、ＳＤＲＡＭ３は、ロウアドレスをセット（ラッチ）すると共に、アクティブ信号ＡＣＴがハイレベルになるため、ＮＶメモリセル１５の前記ロウアドレスに応じた番地がアクティブになる。
タイミングＴ３において、チップセレクト信号ＣＳ１＃、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、ＳＤＲＡＭ３では、カラムアドレスがセット（ラッチ）されると共に、ライト信号ＷＴがハイレベルになるため、ＮＶメモリセル１５の前記カラムアドレスに応じた番地へデータ信号ＤＱ上のデータＤ１が、ＳＤＲＡＭ３と同一のデータレイテンシで書き込まれる。
タイミングＴ４〜Ｔ６において、データ信号ＤＱ上のデータＤ２〜Ｄ４がＮＶメモリセル１５のメモリセルにＳＤＲＡＭ３と同一のデータレイテンシで、それぞれ書き込まれる。
タイミングＴ７において、チップセレクト信号ＣＳ１＃、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、ＳＤＲＡＭ３はプリチャージ動作がなされる。また、プリチャージ信号ＰＲがハイレベルになるため、ＮＶメモリセル１５もプリチャージ動作がなされる。
ＳＤＲＡＭ３は、タイミングＴ１からタイミングＴ７において、公知のライト動作を行う。
このようにして、ＳＤＲＡＭ３およびＮＶメモリセル１５の同じアドレスに同一のデータレイテンシで、同じデータが書き込まれる。従って、共通なコマンドバスに接続されたＳＤＲＡＭ３とＮＶメモリ４との間で、ＳＤＲＡＭコントローラ２からＳＤＲＡＭ３へライトすることに並行して、ＮＶメモリ４もＳＤＲＡＭ３と同一データをシャドウライトすることができる。
（第２実施形態）
図４は、第２実施形態にかかるメモリシステム１Ａを示すブロック図である。メモリシステム１ＡはＳＤＲＡＭコントローラ２と、ＳＤＲＡＭ３と、ＮＶメモリ４Ａとを備えている。このうちＳＤＲＡＭコントローラ２およびＳＤＲＡＭ３は第１実施形態と同様のものである。また、ＮＶメモリ４Ａのうち、コマンド判定回路１０Ａおよび第１実施形態のＮＶメモリセル１５が、コードデータＮＶメモリセル１５Ａと、ＳＤＲＡＭＮＶメモリセル１５Ｂとに分割されている点が第１実施形態と異なる点である。ＳＤＲＡＭＮＶメモリセル１５Ｂは、ＳＤＲＡＭ３のデータバックアップ用の論理アドレスを同じにするシャドウアドレス空間である。従って、第１実施形態と異なる部分を重点的に説明し、同様の部分については簡略化あるいは省略して説明する。
第１実施形態のメモリシステム１ではＮＶメモリ４に備えられたコマンド判定回路１０にチップセレクト信号ＣＳ１＃が入力されていたが、第２実施形態のメモリシステム１ＡではＮＶメモリ４Ａに備えられたコマンド判定回路１０Ａにチップセレクト信号ＣＳ１＃が入力されていない点が大きく異なる点である。
図５にコマンド判定回路１０Ａの回路図の一例を示す。コマンド判定回路１０Ａは、アンドゲート２２〜３３とアドレス判別回路３４とを備えている。
アドレス判別回路３４は、アンドゲート２２の出力が入力され、アドレス信号ＡＤがＳＤＲＡＭ３のアドレス空間をアクセスする場合、ハイレベルが出力される。尚、アドレス判定回路と後述するアンドゲート２２〜２５の出力は、チップセレクト信号ＣＳ１＃、ＣＳ２＃に関係なく動作する。これによって、ＮＶメモリ４にチップセレクト信号ＣＳ１＃が入力されなくとも、ＳＤＲＡＭ３のライト動作をＮＶメモリ４がウォッチし、必要な時にシャドウライトすることができる。
アンドゲート２９において、アドレス判別回路３４の出力がハイレベル且つチップセレクト信号ＣＳ２＃がハイレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるアクティブ信号ＡＣＴ＿ＳＤがハイレベルにされる。
アンドゲート３０において、チップセレクト信号ＣＳ２＃がローレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるアクティブ信号ＡＣＴ＿ＮＶがハイレベルにされる。
アンドゲート２７において、アドレス判別回路３４の出力がハイレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、その出力であるライト信号ＷＴ＿ＳＤがハイレベルにされる。
アンドゲート３１において、チップセレクト信号ＣＳ２＃がローレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、その出力であるライト信号ＷＴ＿ＮＶがハイレベルにされる。
アンドゲート２８において、アドレス判別回路３４の出力がハイレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、その出力であるプリチャージ信号ＰＲ＿ＳＤがハイレベルにされる。
アンドゲート３２において、チップセレクト信号ＣＳ２＃がローレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、その出力であるプリチャージ信号ＰＲ＿ＮＶがハイレベルにされる。
アンドゲート３３において、チップセレクト信号ＣＳ２＃がローレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるリード信号ＲＤがハイレベルにされる。
これにより、リード動作以外は、ＳＤＲＡＭ３をアクセスするアドレスが出力される場合、ＳＤＲＡＭ３のライト動作がＮＶメモリ４Ａにおいてもライト動作されることとなる。すなわち、ＳＤＲＡＭ３のメモリセルがライトデータに対応してライトされるのと並行して、ＮＶメモリ４Ａのメモリセル１５Ｂが同一なライトデータに対応してライトされる。従って、ＮＶメモリ４ＡのＤＰＤエントリ完了時間の高速化と、電源瞬断時のデータ保護を図ることができる。
尚、ＳＤＲＡＭＮＶメモリセル１５Ｂから、バックアップされたデータを読み出す場合、コントローラは、バックアップしたいＳＤＲＡＭ３のアドレス空間とチップセレクト信号ＣＳ２＃を選択して、ＮＶメモリ４Ａのデバイスにリードアクセスのコマンドを発行すればよい。詳細を以下に示す。
チップセレクト信号ＣＳ２＃がローレベルであると、００００００００ｈ〜０ＦＦＦＦＦＦＦｈにはＳＤＲＡＭＮＶメモリセル１５Ｂがマッピングされ、１０００００００ｈ〜１ＦＦＦＦＦＦＦｈにはコードデータＮＶメモリセル１５Ａがマッピングされている。すなわち、チップセレクト信号ＣＳ２＃をローレベルにして、００００００００ｈ〜０ＦＦＦＦＦＦＦｈをアクセスするとＳＤＲＡＭＮＶメモリセル１５Ｂをアクセスでき、１０００００００ｈ〜１ＦＦＦＦＦＦＦｈをアクセスするとコードデータＮＶメモリセル１５Ａをアクセスできる。
次いで、図６を参照して、メモリシステム１Ａの動作について説明する。図６は、メモリシステム１Ａの動作を示すタイミングチャートである。チップセレクト信号ＣＳ１＃は、第１実施形態（図３）と同じであり省略している。クロック信号ＣＬＫ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃、アドレス信号ＡＤおよびデータ信号ＤＱはＳＤＲＡＭコントローラ２に接続されている信号である。また、アクティブ信号ＡＣＴ＿ＳＤ、リード信号ＲＤ、ライト信号ＷＴ＿ＳＤ３およびプリチャージ信号ＰＲ＿ＳＤは、ＮＶメモリセル１５に接続されている信号である。
タイミングＴ１において、アドレス信号ＡＤがＳＤＲＡＭ３のアクセス範囲内となり、ロウアドレスセレクト信号ＲＡＳ＃がローレベル、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃がハイレベルになると、ＳＤＲＡＭ３は、ロウアドレスをセット（ラッチ）すると共に、アクティブ信号ＡＣＴ＿ＳＤがハイレベルになるため、ＳＤＲＡＭＮＶメモリセル１５Ｂの前記ロウアドレスに応じた番地がアクティブになる。
タイミングＴ３において、アドレス信号ＡＤがＳＤＲＡＭ３のアクセス範囲内となり、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベル、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、カラムアドレスをセット（ラッチ）すると共に、ライト信号ＷＴ＿ＳＤがハイレベルになるため、ＳＤＲＡＭＮＶメモリセル１５Ｂの前記カラムアドレスに応じた番地へデータ信号ＤＱ上のデータＤ１が、ＳＤＲＡＭ３と同一のデータレイテンシでメモリセル１５Ｂに書き込まれる。
タイミングＴ４〜Ｔ６において、データ信号ＤＱ上のデータＤ２〜Ｄ４がＳＤＲＡＭＮＶメモリセル１５ＢのメモリセルにＳＤＲＡＭ３と同一のデータレイテンシで、それぞれ書き込まれる。
タイミングＴ７において、アドレス信号ＡＤがＳＤＲＡＭ３のアクセス範囲内となり、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベル、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、ＳＤＲＡＭ３はプリチャージ動作がなされる。また、プリチャージ信号ＰＲ＿ＳＤがハイレベルになるため、ＳＤＲＡＭＮＶメモリセル１５Ｂもプリチャージ動作がなされる。
尚、タイミングＴ７におけるアドレス信号ＡＤは、タイミングＴ１において入力されたバンクアドレスと同じバンクアドレスが入力される。
ＳＤＲＡＭ３は、タイミングＴ１からタイミングＴ７において、公知のライト動作を行う。
これにより、アドレス信号ＡＤ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃の制御により、ＳＤＲＡＭ３およびＳＤＲＡＭＮＶメモリセル１５Ｂの同じアドレスに同じデータが書き込まれる。従って、共通なコマンドバスに接続されたＳＤＲＡＭ３とＮＶメモリ４Ａとの間で、ＳＤＲＡＭコントローラ２からＳＤＲＡＭ３へライトすることに並行して、ＮＶメモリ４ＡもＳＤＲＡＭ３と同一データをシャドウライトすることができる。
更に、第１実施形態でＮＶメモリ４Ａへ入力されたチップセレクト信号ＣＳ１＃を、省略することができる。パーシャルライトコマンド判定回路１１に入力されるチップセレクト信号ＣＳ１＃は、前述したコマンド判定回路１０Ａ同様に削除することが出来る。これらによって、ＮＶメモリは、ＳＤＲＡＭとピンコンパチブルにすることができる。
（第３実施形態）
図７は、第３実施形態にかかるメモリシステム１Ｂを示すブロック図である。メモリシステム１ＢはＳＤＲＡＭコントローラ２と、ＳＤＲＡＭ３Ａと、ＮＶメモリ４Ｂとを備えている。
メモリシステム１Ｂでは、ＳＤＲＡＭコントローラ２と、ＳＤＲＡＭ３Ａと、ＮＶメモリ４Ｂとは、各種クロック信号、各種コマンド信号、アドレス信号ＡＤおよびデータ信号ＤＱを介して互いに直接接続されている。
ＮＶメモリ４Ｂは、ＳＤＲＡＭコントローラ２から出力されるコマンドであるロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃をデコードしてＮＶメモリセルにアクセスする不図示のコマンド判定回路を備えている。
ＳＤＲＡＭ３Ａは、ＤＰＤが終了すると共にＮＶメモリ４Ｂから読み出されたデータを同じアドレスに書き込む機能を有する。この機能はＳＤＲＡＭ３Ａに備えられたコマンド判定回路３０Ａによりなされる。
図８は、ＳＤＲＡＭ３Ａに備えられたコマンド判定回路３０Ａの一例の回路図である。コマンド判定回路３０Ａは、シャドウライト期間設定回路３５と、インバータ３６と、スイッチ３７と、オアゲート３８と、アンドゲート３９〜４３とを備えている。
シャドウライト期間設定回路３５では、ＤＰＤ終了信号ＤＰＤＥＮＤが入力されると、レジスタ信号ＲＥＧで設定された期間だけハイレベルを出力する。シャドウライト期間設定回路３５の出力はスイッチ３７およびオアゲート３８に接続されている。
スイッチ３７では、シャドウライト期間設定回路３５の出力信号がローレベルの場合は、ライトイネーブル信号ＷＥ＃を出力し、シャドウライト期間設定回路３５の出力信号がハイレベルの場合は、インバータ３６を介してライトイネーブル信号ＷＥ＃の反転信号を出力する。
また、オアゲート３８では、シャドウライト期間設定回路３５の出力信号がハイレベルの場合は常時ハイレベルが出力され、チップセレクト信号ＣＳ１＃が無効化される。
アンドゲート３９において、オアゲート３８の出力がハイレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるアクティブ信号ＡＣＴがハイレベルにされる。
アンドゲート４０において、オアゲート３８の出力がハイレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＤＰＤ＿ＷＥ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、その出力であるライト信号ＷＴがハイレベルにされる。
アンドゲート４１において、オアゲート３８の出力がハイレベルの状態で、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥがローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、その出力であるプリチャージ信号ＰＲがハイレベルにされる。
アンドゲート４２において、オアゲート３８の出力がハイレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力はハイレベルになる。
アンドゲート４３において、チップセレクト信号ＣＳ１＃がローレベルの状態で、アンドゲート４２の出力がハイレベルになると、その出力であるリード信号ＲＤがハイレベルになる。
上記のような回路構成になっているため、ＳＤＲＡＭ３ＡのＤＰＤ Ｅｘｉｔが開始され、ＳＤＲＡＭ３Ａの所定の復帰動作（ＪＥＤＥＣで規定された初期化シーケンス）が終了すると、シャドウライト期間設定回路３５の出力信号がハイレベルに変化する。これにより、チップセレクト信号ＣＳ１＃が無効化され、ＳＤＲＡＭ３Ａは、ＮＶメモリ４Ｂのリードコマンドに応答する。これと同時に、スイッチ３７のスイッチの入力がハイレベルに変化する。これにより、ライトイネーブル信号ＷＥ＃が反転され、ＮＶメモリ４Ｂのリードコマンドに応答して、ＳＤＲＡＭ３Ａのライトコマンドが活性化される。
ここで、レジスタ信号ＲＥＧはシャドウライト期間設定回路３５の出力信号がハイレベルに変化している期間を設定する。レジスタ信号ＲＥＧは、ＳＤＲＡＭ３Ａの所定の復帰動作中にＳＤＲＡＭコントローラ２からモードレジスタ設定サイクルによって与えられ、そのレジスタ値はＳＤＲＡＭ３Ａがデータ保持保証するアドレス空間を示す。すなわち、データ保証するアドレス空間が大きければ、ＮＶメモリ４ＢからＳＤＲＡＭ３Ａの書き込み回数（サイクル数）が大きくなり、チップセレクト信号ＣＳ１＃の無効化およびライトイネーブル信号ＷＥ＃の反転の時間も長くなる。
ここで、シャドウライト期間設定回路３５へ入力されるＤＰＤ終了信号ＤＰＤＥＮＤとレジスタ信号ＲＥＧは、ＳＤＲＡＭコントローラ２からモードレジスタ設定サイクルによって与えられるモードレジスタの出力信号に統一して接続入れ替えすることも出来る。ＳＤＲＡＭコントローラ２は欲しいＮＶメモリ４ＢのデータのみをＳＤＲＡＭ３Ａへシャドウ転送する場合、その前後のサイクルにシャドウ転送モードへエントリ／イグジットするためのモードレジスタ設定サイクルを挿入すればよい。
更に、ＳＤＲＡＭ３Ａがライト動作をする時に特徴ある動作を行う。通常、リードアクセス時にリードコマンドからデータ信号ＤＱへデータ出力するまでの外部クロックＣＬＫ数を規定するデータレイテンシ（ＲＣＬ）と、ライトコマンドからデータ信号ＤＱからライトデータを入力するデータレイテンシ（ＷＣＬ）がある。本発明では、ＳＤＲＡＭ３Ａがレイテンシ変更手段を備え、ＳＤＲＡＭ３Ａがリードレイテンシ値からライトレイテンシ値へ変更される。リードレイテンシとライトレイテンシが異なる場合、リードモードからライトモードへデバイス内部のモードを変更するのみでは、ライトデータの取り込みがマッチしないからである。
次いで、図９を参照して、メモリシステム１Ｂの動作について説明する。図９は、メモリシステム１Ｂの動作を示すタイミングチャートである。このうち、クロック信号ＣＬＫ、チップセレクト信号ＣＳ２＃、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃、アドレス信号ＡＤおよびデータ信号ＤＱはＳＤＲＡＭコントローラ２に接続されている信号である。中段のアクティブ信号ＡＣＴ、リード信号ＲＤ、ライト信号ＷＴおよびプリチャージ信号ＰＲは、ＮＶメモリ４Ｂのメモリコマンドを示す信号である。下段のアクティブ信号ＡＣＴ、リード信号ＲＤ、ライト信号ＷＴおよびプリチャージ信号ＰＲは、ＳＤＲＡＭ３Ａのシャドウライト期間設定回路３５の出力がハイレベルの場合のメモリコマンドを示す信号である。
タイミングＴ１において、チップセレクト信号ＣＳ２＃およびロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥがハイレベルになると、ＮＶメモリ４Ｂのアクティブ信号ＡＣＴおよびＳＤＲＡＭ３Ａのアクティブ信号ＡＣＴがハイレベルになる。これにより、ＮＶメモリ４ＢおよびＳＤＲＡＭ３Ａは、ロウアドレスをセット（ラッチ）する。
タイミングＴ３において、チップセレクト信号ＣＳ２＃およびカラムアドレスセレクト信号ＣＡＳ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、ＮＶメモリ４Ｂでは、カラムアドレスがセット（ラッチ）されると共に、ロウアドレスとカラムアドレスで指定されたメモリセルの内容が読み出される。一方、ＳＤＲＡＭ３Ａでは、インバータ３６およびスイッチ３７によりライトイネーブル信号ＷＥ＃の論理が反転されているため、カラムアドレスがセット（ラッチ）される。本実施形態では、転送元のリードレイテンシＲＣＬは＋２である。転送先のライトレイテンシＷＣＬは＋２であり、その数値は、転送元のリードレイテンシＲＣＬに合わせられる。
タイミングＴ５〜Ｔ８において、ＮＶメモリ４Ｂのメモリセルから読み出されたデータ信号ＤＱであるＤ１〜Ｄ４が、データレイテンシ（ＲＣＬ）＝２によってデータ信号ＤＱ上に出力される。一方、ＳＤＲＡＭ３Ａでは、ＮＶメモリ４Ｂから出力されるデータ信号ＤＱが、データレイテンシ（ＷＣＬ）＝２である同一データレイテンシで、ＳＤＲＡＭ３Ａのメモリセルに書き込まれる。
タイミングＴ９において、チップセレクト信号ＣＳ２＃、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、ＮＶメモリ４Ｂのメモリセルでは、プリチャージ信号ＰＲがハイレベルになるため、プリチャージ動作がなされる。また、ＳＤＲＡＭ３Ａでも、プリチャージ信号ＰＲがハイレベルになるため、プリチャージ動作がなされる。
このようにして、ＮＶメモリ４Ｂから読み出されたデータ信号ＤＱがＳＤＲＡＭ３Ａに書き込まれる。従って、ＳＤＲＡＭコントローラ２は、共通なコマンドバスに接続されたＳＤＲＡＭ３ＡおよびＮＶメモリ４Ｂに対して、リードコマンドを発行することにより、ＮＶメモリ４ＢからＳＤＲＡＭ３Ａの書き戻し（シャドウ転送）を行なうことができる。
これにより、ＤＰＤ Ｅｘｉｔ後のＳＤＲＡＭ３Ａのデータリカバリがシャドウ転送機能により高速にできるので、ＳＤＲＡＭ３Ａのアクセスエントリの開始を高速に出来る。また、データ信号ＤＱにバッファを使用していないため、メモリアクセスの制御が単純となる。さらに、データ信号周りの回路構成が単純となり、データの伝播遅延や消費電力も軽減することができる。
また、システムレベルでもＤＰＤ復帰後の起動が高速になる。具体的には、ＳＤＲＡＭ３Ａに入っていたＤＰＤエントリ前までの最新なアプリケーションプログラムやデータなどについて、ＳＤＲＡＭコントローラ２は、ＮＶメモリ４Ｂからデータを読み出すことによって高速にシステムが再復帰できる。且つ、そのＮＶメモリ４ＢからＳＤＲＡＭコントローラ２へ出力した読み出しデータを、同時にＳＤＲＡＭ３Ａが書き込んでいるので、改めてＳＤＲＡＭコントローラ２からＳＤＲＡＭ３Ａへデータ書き込みコマンドを発行する必要がない。
これらの発明思想は、ＤＰＤ後のシステムリカバリに限られず、例えばＯＳアップデート時の高速なシステム再起動などの多彩なシステムアプリケーションに適用することができる。
（第４実施形態）
図１０は、第４実施形態にかかるメモリシステム１Ｃを示すブロック図である。メモリシステム１ＣはＳＤＲＡＭコントローラ２Ａと、ＳＤＲＡＭ３Ｂと、ＮＶメモリ４Ｂとを備えている。
メモリシステム１Ｃでは、ＳＤＲＡＭコントローラ２Ａと、ＳＤＲＡＭ３Ｂと、ＮＶメモリ４Ｂとは、各種クロック信号、各種コマンド信号、アドレス信号ＡＤおよびデータ信号ＤＱを介して互いに直接接続されている。
ＮＶメモリ４Ｂは、ＳＤＲＡＭコントローラ２から出力されるコマンドであるロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃をデコードしてＮＶメモリセルにアクセスする不図示のコマンド判定回路を備えている。
ＳＤＲＡＭ３Ｂは、ＮＶメモリ４Ｂから読み出されたデータを異なるアドレスに書き込む機能を有する。この機能はコマンド判定回路３０Ｂおよびアドレス制御回路３１Ｂによりなされる。
図１１は、ＳＤＲＡＭ３Ｂに備えられたコマンド判定回路３０Ｂおよびアドレス制御回路３１Ｂの一例の回路図である。コマンド判定回路３０Ｂは、インバータ４５と、アンドゲート４６〜４９と、スイッチ５０，５１とを備えている。また、アドレス制御回路３１Ｂは、実行コード判定回路４４と、アドレスラッチレイテンシ付加回路５２と、ロウアドレスラッチ回路５３と、カラムアドレスラッチ回路５４とを備えている。
インバータ４５では、チップセレクト信号ＣＳ１＃の反転信号が出力される。すなわち、ＳＤＲＡＭ３Ｂが選択され、チップセレクト信号ＣＳ１＃がローレベルになるとハイレベルが出力される。
アンドゲート４６において、ロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力であるアクティブ信号ＡＣＴがハイレベルにされる。
アンドゲート４７において、チップセレクト信号ＣＳ１＃がローレベルの状態で、カラムアドレスセレクト信号ＣＡＳおよびライトイネーブル信号ＷＥ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃がハイレベルになると、その出力はハイレベルにされる。スイッチ５０において、後述の実行コード判定信号ＣＢＣがローレベルの場合には、アンドゲート４７の出力がライト信号ＷＴに出力され、実行コード判定信号ＣＢＣがハイレベルの場合には、ハイレベルのパルスが強制的にライト信号ＷＴに出力される。
アンドゲート４８において、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになると、その出力であるプリチャージ信号ＰＲはハイレベルになる。
アンドゲート４９において、チップセレクト信号ＣＳ１＃がローレベルの状態で、カラムアドレスセレクト信号ＣＡＳ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、その出力にハイレベルが出力される。スイッチ５１において、後述の実行コード判定信号ＣＢＣがローレベルの場合には、アンドゲート４９の出力がリード信号ＲＤに出力され、実行コード判定信号ＣＢＣがハイレベルの場合にはローレベルがリード信号ＲＤに出力される。
次いで、アドレス制御回路３１Ｂについて説明する。
実行コード判定回路４４では、データ信号ＤＱ、アクティブ信号ＡＣＴおよびプリチャージ信号ＰＲが入力されている。アクティブ信号ＡＣＴがハイレベルになると、データ信号ＤＱに出力された実行コードＣＭＤを取得する。実行コードＣＭＤが、アドレスのレイテンシを付加するか否かを決定する。実行コードＣＭＤにより、データの転送元と転送先とが異なる場合、実行コード判定信号ＣＢＣがハイレベルにされる。なお、この実行コード判定信号ＣＢＣは、プリチャージ信号ＰＲがハイレベルになると、ローレベルにされる。
アドレスラッチレイテンシ付加回路５２では、クロック信号ＣＬＫおよび実行コード判定信号ＣＢＣが入力されている。実行コード判定信号ＣＢＣがハイレベルであると、ロウアドレスラッチ回路５３およびカラムアドレスラッチ回路５４におけるアドレスにレイテンシを付加する制御信号が出力される。付加するアドレスのレイテンシの値は１であってもよいし、１を上回る値でもよい。実行コード判定信号ＣＢＣがローレベルであるとアドレスのレイテンシ値は０となる。レイテンシの値は、モードレジスタ設定サイクルによって予め設定することができる。
ロウアドレスラッチ回路５３では、アクティブ信号ＡＣＴと、アドレスラッチレイテンシ付加回路５２からのアドレスレイテンシ制御信号と、アドレス信号ＡＤとが入力されている。アクティブ信号ＡＣＴがハイレベルになると、アドレスラッチレイテンシ付加回路５２からのアドレスレイテンシ制御信号に応じたアドレスレイテンシで、ロウアドレスがラッチされ、ロウアドレスＲＯＷＡＤが出力される。
カラムアドレスラッチ回路５４では、ライト信号ＷＴと、リード信号ＲＤと、アドレスラッチレイテンシ付加回路５２からのアドレスレイテンシ制御信号と、アドレス信号ＡＤとが入力されている。ライト信号ＷＴがハイレベルになるとアドレスラッチレイテンシ付加回路５２からのアドレスレイテンシ制御信号に応じたアドレスレイテンシで、カラムアドレスがラッチされ、カラムアドレスＣＯＬＡＤが出力される。なお、リード信号ＲＤがハイレベルの場合には、アドレスレイテンシは０で、アドレス信号ＡＤがラッチされる。
ＮＶメモリ４Ｂのライト制御回路（不図示）について、説明する。後述するように、ＮＶメモリ４Ｂのライトデータは、ＳＤＲＡＭ３Ｂのリードデータをラッチする。よって、ＮＶメモリ４Ｂのライトレイテンシ（コマンドからライトデータをラッチするまでのＣＬＫ数規定）は、転送元であるＳＤＲＡＭ３Ｂのリードレイテンシと同じである。ＮＶメモリ４Ｂのライト制御回路に含まれるデータラッチレイテンシ付加回路は、アドレスラッチレイテンシ付加回路５２と同様な方式であり、実行コード判定回路４４の実行コード判定信号ＣＢＣとクロック信号ＣＬＫを入力し、データラッチ回路（不図示）を制御する。
次いで、図１２を参照して、メモリシステム１Ｃの動作について説明する。図１２は、メモリシステム１Ｃの動作を示すタイミングチャートである。このうち、クロック信号ＣＬＫ、チップセレクト信号ＣＳ２＃、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃、アドレス信号ＡＤおよびデータ信号ＤＱはＳＤＲＡＭコントローラ２に接続されている信号である。中段のアクティブ信号ＡＣＴ、リード信号ＲＤ、ライト信号ＷＴおよびプリチャージ信号ＰＲは、ＮＶメモリ４Ｂのメモリコマンドを示す信号である。下段のアクティブ信号ＡＣＴ、リード信号ＲＤ、ライト信号ＷＴおよびプリチャージ信号ＰＲは、ＳＤＲＡＭ３Ｂのメモリコマンドを示す信号である。
タイミングＴ１において、チップセレクト信号ＣＳ２＃およびロウアドレスセレクト信号ＲＡＳ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃およびライトイネーブル信号ＷＥがハイレベルになると、ＳＤＲＡＭ３Ｂのアクティブ信号ＡＣＴがハイレベルになる。これと共にデータ信号ＤＱに出力された実行コードＣＭＤが取得される、本実施形態では、転送先のアドレスレイテンシＡＬは＋１である。また、転送元のリードレイテンシＲＣＬは＋２である。転送先のライトレイテンシＷＣＬは＋２であり、その数値は、転送元のリードレイテンシＲＣＬに合わせられる。
また、ＮＶメモリ４Ｂのアクティブ信号ＡＣＴがハイレベルになる。これにより、ＮＶメモリ４Ｂでは、ロウアドレス“３Ａ”がセット（ラッチ）される。
タイミングＴ２において、転送先のアドレスレイテンシが１であるため、ＳＤＲＡＭ３Ｂでは、アクティブ信号ＡＣＴから１ＣＬＫ遅れたタイミングでロウアドレス“１Ｂ”がセット（ラッチ）される。
タイミングＴ３において、チップセレクト信号ＣＳ２＃およびカラムアドレスセレクト信号ＣＡＳ＃がローレベルに、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がハイレベルになると、ＮＶメモリ４Ｂのリード信号がハイレベルになる。これにより、ＮＶメモリ４Ｂのカラムアドレス“Ｂ０”がセット（ラッチ）される。
一方、ＳＤＲＡＭ３Ｂでは、実行コード判定信号ＣＢＣがハイレベルのため、ライト信号ＷＴがハイレベルにされる。
本実施形態ではＮＶメモリ４Ｂのリードレイテンシが２に設定されているため、２サイクル後（Ｔ５）からデータ信号ＤＱ上にＮＶメモリ４Ｂのデータが出力される。
タイミングＴ４において、転送先のアドレスレイテンシが１であるため、ＳＤＲＡＭ３Ｂでは、カラムアドレス“Ａ０”がセット（ラッチ）される。
転送先アドレスが、アドレスレイテンシ技術によって転送元アドレスと同一サイクル内（Ｔ２、Ｔ４）で確立できる。
タイミングＴ５〜Ｔ８において、ＮＶメモリ４Ｂにおいてアドレス“３ＡＢ０”から格納されるデータＤ１〜Ｄ４が、データレイテンシ（ＲＣＬ）＝２によって順次読み出されると共に、ＳＤＲＡＭ３Ｂにおいてアドレス“１ＢＡ０”から同時に、データレイテンシ（ＷＣＬ）＝２である同一のデータレイテンシで、データＤ１〜Ｄ４が書き込まれる。
タイミングＴ９において、ロウアドレスセレクト信号ＲＡＳ＃およびライトイネーブル信号ＷＥ＃がローレベルに、カラムアドレスセレクト信号ＣＡＳ＃がハイレベルになるため、ＳＤＲＡＭ３Ｂでは、プリチャージ信号ＰＲがハイレベルとなり、実行コード判定信号ＣＢＣがローレベルとなる。これにより、ＳＤＲＡＭ３Ｂは通常の動作に復帰する。
尚、タイミングＴ１においてデータ信号ＤＱに出力された実行コードＣＭＤを取得する方式に代えて、モードレジスタに設定されたデータ転送コードに従って第４実施形態と同様な機能を行う別の実施形態が可能である。
この場合、実行コード判定回路４４には、データ信号ＤＱに代えてモードレジスタが接続され、実行コード判定信号ＣＢＣが出力される。実行コード判定回路４４へのアクティブ信号ＡＣＴとプリチャージ信号ＰＲ信号の入力接続は必要ない。ＳＤＲＡＭコントローラ２Ａが、ＮＶメモリ４ＢからＳＤＲＡＭ３Ｂへデータ転送する場合、少なくともＮＶメモリ４Ｂへのリードコマンド発行前にモードレジスタ設定コマンドをＳＤＲＡＭ３Ｂへ発行して、データ転送モードへエントリする。これによって、ＳＤＲＡＭ３Ｂはデータ転送モードへ移行し、コマンド判定回路３０Ｂのスイッチ５０、スイッチ５１およびアドレス制御回路３１Ｂのアドレスラッチレイテンシ付加回路５２やデータラッチレイテンシ付加回路が前述同様に制御される。すべてのデータ転送が終了した時、ＳＤＲＡＭコントローラ２Ａが、モードレジスタ設定コマンドをＳＤＲＡＭ３Ｂへ発行してデータ転送モードを解除する。
以上、詳細に説明したとおり、第４実施形態にかかるメモリシステム１Ｃでは、互いに異なるアドレスの転送元のＮＶメモリ４Ｂから転送先のＳＤＲＡＭ３Ｂへのデータ転送をＳＤＲＡＭコントローラ２Ａから一つのコマンドで、しかも、ＳＤＲＡＭコントローラ２Ａ内のデータバッファを経由しないで行なうことができる。
第１実施形態から第４実施形態で開示されたコマンド判定回路とチップセレクト信号ＣＳについて詳述する。ＳＤＲＡＭとＮＶメモリとを区別する信号がチップセレクト信号ＣＳであり、ＳＤＲＡＭにはＣＳ１，ＮＶメモリにはＣＳ２が割り当てられる。本願は、メモリコントローラがどちらか一方のメモリデバイスに対して、前記ＣＳ信号を付帯させてアクセスする場合、他方のメモリデバイスが前記ＣＳに関係なく同一コマンドサイクル内で動作する前述の主に３つの機能（前記シャドウライト機能、前記シャドウ転送機能とデータ転送機能）を開示し、両メモリデバイスのコマンド判定回路とＣＳ信号との関係を開示した。しかし、これに限らず次の方法も簡素な方法であり、第５実施形態として開示する。
ＳＤＲＡＭのコマンド判定回路にはチップセレクト信号ＣＳ１が入力され、ＮＶメモリのコマンド判定回路にはチップセレクト信号ＣＳ２が入力される。且つＳＤＲＡＭには、チップセレクト信号ＣＳ１を無効化するモードレジスタ１が備えられ、ＮＶメモリには、チップセレクト信号ＣＳ２を無効化するモードレジスタ２が備えられる。ＳＤＲＡＭのコマンド判定回路にはモードレジスタ１が入力され、ＮＶメモリのコマンド判定回路にはモードレジスタ２が入力され、それぞれその値に応じてアクティブ信号ＡＣＴ、ライト信号ＷＴおよびプリチャージ信号ＰＲを生成する論理回路に前記モードレジスタの信号が加算される。モードレジスタ値が“０”であれば、ＣＳ信号が有効となりＡＣＴ，ＷＴとＰＲは、ＣＳ１と各コマンドによって生成される。モードレジスタ値が“１”であれば、ＣＳ信号が無効となりＡＣＴ，ＷＴとＰＲは、各コマンドのみによって生成される。
メモリコントローラは、前記３つの機能（前記シャドウライト機能、前記シャドウ転送機能とデータ転送機能）を使用する場合、その機能の前後に前記モードレジスタの設定（前記“１”）／解除（前記“０”）サイクルを付帯させればよい。
一例として第４実施形態のデータ転送モードを基本に、モードレジスタ１のみをセットした場合、ＳＤＲＡＭはＣＳ信号に関係なく各コマンドによってＡＣＴ，ＷＴとＰＲの内部信号を生成し、ＮＶメモリはＣＳ信号と各コマンドによってＡＣＴ，ＷＴとＰＲの内部信号を生成する。メモリコントローラからＮＶメモリへのリードアクセスのためのアクティブコマンド、リードコマンド、プリチャージコマンドを発行すれば、ＮＶメモリは前記図１２のリード動作を行い、ＳＤＲＡＭは前記図１２のライト動作を行う。第４実施形態の強制的にライト信号ＷＴを生成するスイッチ５０、スイッチ５１とアドレスラッチレイテンシ付加回路５２に入力される実行コード判定信号ＣＢＣは、前記モードレジスタ信号に入れ替えられ、前記モードレジスタによって制御される。これによって、実行コード判定回路４４は不要となる。
その他の実施形態の変更方法を以下に開示する。
第１実施形態のオアゲート２０へのチップセレクト信号ＣＳ１＃を前記モードレジスタ信号に入れ替え、その前記モードレジスタ信号に応答するオアゲート２０の入力部に付帯される否定論理素子は削除される。
第２実施形態のＡＣＴ＿ＳＤ、ＷＴ＿ＳＤとＰＲ＿ＳＤを生成するそれぞれの論理ゲート（アンドゲート２７〜２９）へ前記モードレジスタ信号が追加入力され、前記モードレジスタによって制御する。
第３実施形態のライトイネーブル信号ＷＥ＃を内部反転するか否かであるスイッチ３７も前記モードレジスタによって制御する。且つ、オアゲート３８に入力されるシャドウライト期間設定回路３５の出力が、前記モードレジスタの信号に入れ替えられる。これによって、シャドウライト期間設定回路３５は不要となる。
これらの手段によって、第１実施形態から第３実施形態のコマンド判定回路とその機能が、前述と同様に動作する。
尚、チップセレクト信号ＣＳを無効化するモードレジスタの論理を、リード信号ＲＤの生成に加算するには最大な注意が必要である。システムのデータ信号ＤＱ上でバスファイトする危険性がある。各メモリデバイスのＩ／Ｏ制御にチップセレクト信号ＣＳを加算することによって、そのリスクは回避される。
本発明に関するメモリコントローラと複数のメモリ装置のアセンブリパッケージ形態について以下に開示する。
ＮＶメモリとＳＤＲＡＭは、同一パッケージに収納されるＭＣＰパッケージもしくはパッケージオンパッケージ（ＰＯＰ）が望ましい。パッケージ部の寄生ＬＣＲ成分が少なく、ＮＶメモリとＳＤＲＡＭ間のデータ転送の高速性が実現できるからである。
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第４実施形態では、ＳＤＲＡＭ３Ｂ側にアドレス制御回路３１Ｂを備え、ＮＶメモリ４Ｂから、ＳＤＲＡＭ３Ｂへのデータ転送を行う例を示したが、ＮＶメモリ４Ｂ側にアドレス制御回路を備え、ＳＤＲＡＭ３ＢからＮＶメモリ４Ｂにデータを転送する場合も本発明を適用することができる。
また、第４実施形態において、アクティブ信号ＡＣＴがハイレベルの際、データ信号ＤＱに実行コードＣＭＤを出力して転送コマンドを定義したが、それ以外のピンの組み合わせの場合にも本発明を適用することができる。
また、第１実施形態から第４実施形態で開示されたコマンド判定回路は実施例を簡素に説明するものであり、本発明を阻害しない詳細な論理やタイミング調整などは省略している。
尚、ＳＤＲＡＭコントローラ２、ＳＤＲＡＭコントローラ２Ａはメモリコントローラの一例、ＮＶメモリ４、ＮＶメモリ４Ａ、ＮＶメモリ４Ｂは第１メモリ装置の一例、ＳＤＲＡＭ３、ＳＤＲＡＭ３Ａ、ＳＤＲＡＭ３Ｂは第２メモリ装置の一例、シャドウライト期間設定回路３５はライト期間信号生成回路の一例、オアゲート３８はチップセレクト無効化回路の一例、インバータ３６およびスイッチ３７はライト信号制御回路の一例、アドレス判別回路３４はアドレス判定回路の一例である。
第１実施形態にかかるメモリシステムのブロック図である。 第１実施形態にかかるコマンド判定回路の一例の回路図である。 第１実施形態にかかるメモリシステムの動作を示すタイミングチャートである。 第２実施形態にかかるメモリシステムのブロック図である。 第２実施形態にかかるコマンド判定回路の一例の回路図である。 第２実施形態にかかるメモリシステムの動作を示すタイミングチャートである。 第３実施形態にかかるメモリシステムのブロック図である。 第３実施形態にかかるコマンド判定回路の一例の回路図である。 第３実施形態にかかるメモリシステムの動作を示すタイミングチャートである。 第４実施形態にかかるメモリシステムのブロック図である。 第４実施形態にかかるコマンド判定回路およびアドレス制御回路の一例の回路図である。 第４実施形態にかかるメモリシステムの動作を示すタイミングチャートである。
符号の説明
１，１Ａ，１Ｂ，１Ｃ メモリシステム
２，２Ａ ＳＤＲＡＭコントローラ
３，３Ａ，３Ｂ ＳＤＲＡＭ
４，４Ａ，４Ｂ ＮＶメモリ
６ ＤＰＤコマンド判定回路
１０，１０Ａ コマンド判定回路
１１ パーシャルライトコマンド判定回路
１２ パーシャルライトモードレジスタ
１３ パーシャルライト判定部
１４ ライト制御回路
３６ インバータ
３７ スイッチ
３８ オアゲート
５０，５１ スイッチ

Claims (58)

  1. コマンド信号およびアドレス信号を出力し、データ信号を入出力するメモリコントローラと、
    前記メモリコントローラからの前記コマンド信号および前記アドレス信号を入力し、前記データ信号を入出力し、前記コマンド信号をデコードする第１コマンド判定回路を有する第１メモリ装置と、
    前記メモリコントローラからの前記コマンド信号および前記アドレス信号を入力し、前記データ信号を入出力し、前記コマンド信号をデコードする第２コマンド判定回路を有する第２メモリ装置と、を備え、
    前記コマンド信号、前記アドレス信号および前記データ信号は、前記第１メモリ装置と前記第２メモリ装置に同一接続され、
    前記第１メモリ装置の第１動作と、第２メモリ装置の第２動作が、共に同じデータレイテンシで且つ同じサイクル内で同時に動作することを特徴とするメモリシステム。
  2. 請求項１に記載のメモリシステムであって、
    前記第１動作および前記第２動作は、共にライト動作であることを特徴とするメモリシステム。
  3. 請求項２に記載のメモリシステムであって、
    前記第１メモリ装置は、前記第２メモリ装置のパーシャルデータ保持領域を示すパーシャルライトアドレス情報に応じて、パーシャルアドレス空間のみライト動作するパーシャルライト判定回路を備えることを特徴とするメモリシステム。
  4. 請求項３に記載のメモリシステムであって、
    前記第１メモリ装置は、パーシャルデータ保持領域の指定コマンドを判定し、前記パーシャルライトアドレス情報を保持するモードレジスタを備えることを特徴とするメモリシステム。
  5. 請求項２に記載のメモリシステムであって、
    前記第１メモリ装置は、前記第１メモリ装置がライトを完了した後に、前記第１メモリ装置を停止するディープパワーダウンコマンド制御回路を備える
    ことを特徴とするメモリシステム。
  6. 請求項５に記載のメモリシステムであって、
    前記ディープパワーダウン制御回路は、前記第１メモリ装置を停止したことを通知し、前記メモリコントローラは前記前記第１メモリ装置の電源を制御することを特徴とするメモリシステム。
  7. 請求項５に記載のメモリシステムであって、
    前記第１メモリ装置を停止できる情報、または停止した情報を内部ステートレジスタに記憶し、前記メモリコントローラが前記内部ステートレジスタの情報を読み出し、その情報に従って前記第１メモリ装置の電源を制御することを特徴とするメモリシステム。
  8. 請求項２に記載のメモリシステムであって、
    前記第１メモリ装置は、前記メモリコントローラからのアドレスを認識するアドレスデコーダを備え、前記メモリコントローラが前記第２メモリ装置へのライトアクセスと前記アドレスを発行した場合、前記第２メモリ装置がライト動作すると共に、前記アドレスデコーダによって前記第１メモリ装置がライト動作することを特徴とするメモリシステム。
  9. 請求項８に記載のメモリシステムであって、
    前記メモリコントローラは、前記第２メモリ装置のアドレス空間のアドレス情報を付帯させて前記第１メモリ装置へアクセスコマンドを発行する
    ことを特徴とするメモリシステム。
  10. 請求項１に記載のメモリシステムであって、
    共に同一のデータレイテンシで前記第１動作は前記データ信号を出力し、前記第２動作は前記データ信号を入力することを特徴とするメモリシステム。
  11. 請求項１０に記載のメモリシステムであって、
    前記第２メモリ装置は、あらかじめ設定保持されたモードレジスタ値に従って、前記第１メモリ装置へのリードコマンドを前記第２メモリ装置のライトコマンドに変換することを特徴とするメモリシステム。
  12. 請求項１０に記載のメモリシステムであって、
    前記メモリコントローラは、ディープパワーダウン終了を発行し、
    前記第２メモリ装置は、ディープパワーダウン終了後、所定期間、前記第２メモリ装置へのリードコマンドを前記第１メモリ装置のライトコマンドに変換することを特徴とするメモリシステム。
  13. 請求項１２に記載のメモリシステムであって、
    前記所定期間は、前記メモリコントローラが発行するプリチャージコマンドまたは予め前記メモリコントローラが与えた所定回数値で終了する
    ことを特徴とするメモリシステム。
  14. 請求項１０に記載のメモリシステムであって、
    前記メモリコントローラは、同一サイクル内で前記リード動作の転送元アドレスと、前記ライト動作の転送先アドレスとを、同じ一サイクル内で異なるアドレスレイテンシで前記第１メモリ装置と前記第２メモリ装置へ与えることを特徴とするメモリシステム。
  15. 請求項１４に記載のメモリシステムであって、
    前記第２メモリ装置は、前記メモリコントローラから予め発行されたモードレジスタ値により、前記アドレスレイテンシを活性化するか否かが決定されることを特徴とするメモリシステム。
  16. 請求項１４に記載のメモリシステムであって、
    前記転送元アドレスと前記転送先アドレスとのアドレスレイテンシであるデータ転送コードは、前記メモリコントローラからのアクティブコマンドとデータ信号との組み合わせによりデータ転送モードが決定されること
    を特徴とするメモリシステム。
  17. 請求項１４に記載のメモリシステムであって、
    前記アドレスラッチレイテンシ値は、前記メモリコントローラからモードレジスタ値が予め発行され、該モードレジスタ値に従って前記アドレスレイテンシ値が確定することを特徴とするメモリシステム。
  18. 請求項１０に記載のメモリシステムであって、
    前記アドレスレイテンシの制御は、前記メモリコントローラが発行するプリチャージコマンドで終了することを特徴とするメモリシステム。
  19. 請求項１６に記載のメモリシステムであって、
    前記第２メモリ装置は、前記データ転送モードの場合、
    前記第１メモリ装置のアドレスレイテンシに所定数を加えて前記第２メモリ装置のアドレスレイテンシとし、
    該第２メモリ装置のアドレスレイテンシに基づいて前記転送先アドレスのアドレスをラッチして前記転送先アドレスのアドレスとし、
    且つ、前記第１メモリ装置へのリードコマンドを前記第２メモリ装置へのライトコマンドにすることを特徴とするメモリシステム。
  20. 請求項２または請求項１０に記載のメモリシステムであって、
    前記コマンド信号の発行の前後に、前記メモリコントローラが前記第１メモリ装置または前記第２メモリ装置へモードレジスタ設定信号を発行し、チップ選択信号を無効化または有効化する
    ことを特徴とするメモリシステム。
  21. 請求項１に記載のメモリシステムであって、
    前記第１メモリ装置および前記第２メモリ装置は、ＭＣＰパッケージに収納される、またはパッケージオンパッケージであることを特徴とするメモリシステム。
  22. メモリコントローラと複数のメモリ装置との間で、コマンド信号、アドレス信号およびデータ信号が、同一接続されるメモリシステム内のメモリ装置であって、
    前記複数のメモリ装置内の他メモリ装置への所定のコマンド信号を自メモリ装置のライトコマンドと認識するコマンド認識回路を備え、
    前記メモリコントローラから前記他メモリ装置へのライトデータ信号を、共に同じデータレイテンシで且つ同じサイクル内で前記自メモリ装置へライト動作する、
    または、前記他メモリ装置からのリードデータ信号を、共に同じデータレイテンシで且つ同じサイクル内で前記自メモリ装置へライト動作する、
    ことを特徴とするメモリ装置。
  23. 請求項２２のメモリ装置であって、
    前記所定のコマンド信号は、ライトコマンドまたはリードコマンドである
    ことを特徴とするメモリ装置。
  24. 請求項２３のメモリ装置であって、
    前記メモリコントローラが発行するモードレジスタ信号に応じて、前記コマンド認識回路がチップセレクト信号を無効化する
    ことを特徴とするメモリ装置。
  25. 請求項２３のメモリ装置であって、
    前記自メモリ装置は、前記他メモリ装置のパーシャルデータ保持領域を示すパーシャルライトアドレス情報に応じて、パーシャルアドレス空間のみライト動作するパーシャルライト判定回路を備えることを特徴とするメモリ装置。
  26. 請求項２５のメモリ装置であって、
    前記他メモリ装置の前記パーシャルデータ保持領域の指定コマンドを判定するパーシャルライトコマンド判定回路と、
    前記パーシャルライトアドレス情報を保持するモードレジスタと、
    を備えることを特徴とするメモリ装置。
  27. 請求項２３のメモリ装置であって、
    ディープパワーダウンコマンドを判定するディープパワーダウンコマンド判定回路と、前記自メモリ装置がライト中であるか否かを判別するライト制御回路とを備え、
    前記ディープパワーダウンコマンド判定回路と前記ライト制御回路に従って前記自メモリ装置を停止することを特徴とするメモリ装置。
  28. 請求項２７のメモリ装置であって、
    前記自メモリ装置を停止したことを通知する自メモリ停止通知回路を備えることを特徴とするメモリ装置。
  29. 請求項２７のメモリ装置であって、
    前記自メモリ装置を停止できる情報、または停止した情報を記憶する内部ステートレジスタを備えることを特徴とするメモリシステム。
  30. 請求項２３のメモリ装置であって、
    前記メモリコントローラからのアドレスを認識するアドレスデコーダを備え、
    前記他メモリ装置のアクセス対象アドレスに対し、前記自メモリ装置のライト動作信号が生成されることを特徴とするメモリ装置。
  31. 請求項２３に記載のメモリ装置であって、
    前記コマンド認識回路は、あらかじめ設定保持されたモードレジスタ値に従って、前記リードコマンドをライトコマンドに変換することを特徴とするメモリ装置。
  32. 請求項２３のメモリ装置であって、
    前記メモリ装置のディープパワーダウンが終了してから、所定期間のライト期間信号を出力するライト期間信号生成回路と、
    前記ライト期間信号が出力されている場合、前記自メモリ装置のチップセレクト信号を無効にするチップセレクト無効化回路と、
    前記ライト期間信号が出力されている場合、前記他メモリ装置へのリード動作を前記自メモリ装置のライト動作に変換するライト信号制御回路と、を備えることを特徴とするメモリ装置。
  33. 請求項３２に記載のメモリ装置であって、
    前記所定期間は、前記コマンド認識回路のプリチャージコマンド認識信号または予め前記メモリコントローラがモードレジスタへ与えた所定回数値で終了することを特徴とするメモリ装置。
  34. 請求項２３のメモリ装置であって、
    前記他メモリ装置へのリード動作の為の転送元アドレスと、前記自メモリ装置へのライト動作の為の転送先アドレスは、同じサイクル内で異なるアドレスレイテンシで与えられ、
    前記転送先アドレスをラッチするアドレスラッチ回路には、そのラッチタイミングを前記転送元アドレスよりも少なくとも１つの外部クロック分だけ遅らせるアドレスラッチレイテンシ回路が接続される
    ことを特徴とするメモリ装置。
  35. 請求項２３のメモリ装置であって、
    モードレジスタが、前記コマンド認識回路またはアドレス制御回路へ接続され、そのモードレジスタ値に従ってデータ転送モード（ＣＢＣ）が確定することを特徴とするメモリ装置。
  36. 請求項３４に記載のメモリ装置であって、
    前記転送元アドレスと前記転送先アドレスとのアドレスレイテンシであるデータ転送コードは、前記メモリコントローラからのアクティブコマンドとデータ信号との組み合わせによりデータ転送モードが決定されること
    を特徴とするメモリ装置。
  37. 請求項３４に記載のメモリ装置であって、
    前記メモリコントローラから予め発行されたモードレジスタが、前記アドレスラッチレイテンシ回路へ接続され、そのモードレジスタ値に従ってアドレスレイテンシ値が確定することを特徴とするメモリ装置。
  38. 請求項３６に記載のメモリ装置であって、
    前記メモリコントローラが発行するプリチャージコマンドを認識する前記コマンド認識回路と、前記プリチャージプリチャージコマンドにより前記データ転送モードが終了することを特徴とするメモリ装置。
  39. 請求項３６に記載のメモリ装置であって、
    前記メモリコントローラから出力されるアクティブコマンドと共に、前記データ転送コードを取得するデータ転送コード取得回路と、
    前記データ転送コードが活性の場合、前記データ転送コードに応じて、アドレスラッチのレイテンシに所定数を加えるアドレスレイテンシ制御回路と、
    前記アドレスレイテンシ制御回路の出力に基づいて前記転送先アドレスのアドレスをラッチして前記転送先アドレスのアドレスとするアドレスラッチ回路と、
    前記データ転送コードが活性の場合、前記他メモリ装置へのリードコマンドを前記自メモリ装置へのライトコマンドに変換するコマンド制御回路と、
    を備えることを特徴とするメモリ装置。
  40. 請求項２２に記載のメモリ装置であって、
    前記複数のメモリ装置は、ＭＣＰパッケージに収納される、またはパッケージオンパッケージであることを特徴とするメモリ装置。
  41. 複数のメモリが所定のコマンドを発行するメモリコントローラに同一接続されたメモリシステム内のメモリ装置の制御方法であって、
    他メモリ装置への前記所定のコマンドを自メモリ装置のライトコマンドと認識するステップと、
    前記メモリコントローラおよび他メモリ装置からのデータ信号を接続し、データ信号の内容を自メモリ装置へ共に同じデータレイテンシでライト動作するステップと、
    を備えることを特徴とするメモリ装置の制御方法。
  42. 請求項４１のメモリ装置の制御方法であって、
    前記認識ステップは、前記他メモリ装置へのライトコマンドを前記自メモリ装置のライトコマンドと認識するステップ、または前記他メモリ装置へのリードコマンドを前記自メモリ装置のライトコマンドと認識するステップを備える
    ことを特徴とするメモリ装置の制御方法。
  43. 請求項４２のメモリ装置の制御方法であって、
    前記メモリコントローラが発行するモードレジスタ信号に応じて、前記自メモリ装置がチップセレクト信号を無効化するステップ
    を備えることを特徴とするメモリ装置の制御方法。
  44. 請求項４２のメモリ装置の制御方法であって、
    前記他メモリ装置のパーシャルデータ保持領域を示すパーシャルライトアドレス情報に応じて、前記自メモリ装置に対する前記ライト動作の対象アドレスを決定するステップを備えることを特徴とするメモリ装置の制御方法。
  45. 請求項４２のメモリ装置の制御方法であって、
    前記他メモリ装置のパーシャルデータ保持領域の指定コマンドを判定するステップと、
    前記パーシャルライトアドレス情報を保持するステップと、
    前記パーシャルライトアドレス情報に応じて、前記自メモリ装置の前記ライト動作の対象アドレスを決定するステップと、
    を備えることを特徴とするメモリ装置の制御方法。
  46. 請求項４２のメモリ装置の制御方法であって、
    前記メモリコントローラからのディープパワーダウンコマンドを判定するステップと、
    前記自メモリ装置がライト中であるか否かを判別するステップと、
    前記２つのステップに従って、前記自メモリ装置を停止するステップと、
    を備えることを特徴とするメモリ装置の制御方法。
  47. 請求項４６のメモリ装置の制御方法であって、
    前記停止したことを通知するステップを備えることを特徴とするメモリ装置の制御方法。
  48. 請求項４６のメモリ装置の制御方法であって、
    前記２つのステップに従って前記自メモリ装置を停止できる情報、または前記停止した情報を、内部ステートレジスタへ記憶するステップを備えることを特徴とするメモリ装置の制御方法。
  49. 請求項４２のメモリ装置の制御方法であって、
    前記他メモリ装置のアクセス対象アドレスを認識するステップと、
    前記他メモリ装置のアクセス対象アドレスに対し、前記自メモリ装置のライト動作信号を生成するステップと、
    を備えることを特徴とするメモリ装置の制御方法。
  50. 請求項４２に記載のメモリ装置の制御方法であって、
    前記自メモリ装置は、あらかじめ設定保持されたモードレジスタ値に従って、前記リードコマンドをライトコマンドに変換するステップ
    を備えることを特徴とするメモリ装置の制御方法。
  51. 請求項４２のメモリ装置の制御方法であって、
    前記メモリ装置のディープパワーダウンが終了してから、所定期間のライト期間信号を出力するステップと、
    前記ライト期間信号が出力されている場合、前記自メモリ装置のチップセレクト信号を無効にするステップと、
    前記ライト期間信号が出力されている場合、前記他メモリ装置へのリード動作を前記自メモリ装置のライト動作に変換するステップと、
    を備えることを特徴とするメモリ装置の制御方法。
  52. 請求項５１に記載のメモリ装置の制御方法であって、
    前記所定期間は、プリチャージコマンド認識ステップまたは前記メモリコントローラが予め与えた所定回数値で終了することを特徴とするメモリ装置の制御方法。
  53. 請求項４２のメモリ装置の制御方法であって、
    前記他メモリ装置へのリード動作の為の転送元アドレスと、前記自メモリ装置へのライト動作為の転送先アドレスとは、同じサイクル内で異なるアドレスレイテンシで与えられることを特徴とするメモリ装置の制御方法。
  54. 請求項４２のメモリ装置の制御方法であって、
    前記メモリコントローラから予め発行されたモードレジスタ値に従って、データ転送モード（ＣＢＣ）が確定するステップを備えることを特徴とするメモリ装置の制御方法。
  55. 請求項５３に記載のメモリ装置の制御方法であって、
    前記転送元アドレスと前記転送先アドレスとのアドレスレイテンシであるデータ転送コードは、前記メモリコントローラからのアクティブコマンドを認識するステップとデータ信号との組み合わせを認識するステップによりデータ転送モードが決定されることを特徴とするメモリ装置の制御方法。
  56. 請求項５３に記載のメモリ装置の制御方法であって、
    前記メモリコントローラから予め発行されたモードレジスタ値に従ってアドレスレイテンシ値が確定するステップ
    を備えることを特徴とするメモリ装置の制御方法。
  57. 請求項５５に記載のメモリ装置の制御方法であって、
    前記メモリコントローラが発行するプリチャージコマンドを認識するステップと、
    前記認識するステップにより前記データ転送モードを終了させるステップと、
    を備えることを特徴とするメモリ装置の制御方法。
  58. 請求項５５に記載のメモリ装置の制御方法であって、
    前記メモリコントローラから出力されるアクティブコマンドと共に、前記データ転送コードを取得するステップと、
    データ転送コードが活性の場合、データ転送コードに応じて、アドレスラッチのアドレスレイテンシに所定数を加えるステップと、
    前記アドレスレイテンシ制御回路の出力に基づいて前記転送先アドレスのアドレスをラッチして前記転送先アドレスのアドレスとするステップと、
    前記データ転送コードが活性の場合、前記他メモリ装置へのリードコマンドを前記自メモリ装置へのライトコマンドに変換するステップと、
    を備えることを特徴とするメモリ装置の制御方法。
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