JP4488800B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置における低消費電力化技術に関し、特に、不揮発性半導体メモリにおけるスタンバイモード時の消費電力の低減に適用して有効な技術に関するものである。

パーソナルコンピュータや多機能端末機などの記憶装置として、たとえば、マルチメディアカードなどのメモリカードが急速に普及している。メモリカードには、たとえば、２種類の電源電圧に対応したデュアルボルテージ対応品がある。

このようなメモリカードなどに用いられている半導体メモリとして、２種類の電源電圧（たとえば、３．３Ｖ程度と１．８Ｖ程度）に対応して動作するフラッシュメモリがある。

一般に、２種類（またはそれ以上）の電源電圧に対応するフラッシュメモリは、１つの半導体チップによって２種類（またはそれ以上）の電源電圧（たとえば、３．３Ｖ程度と１．８Ｖ程度）に対応する内部論理回路を備えている。

本発明者が検討したところによれば、２種類（またはそれ以上）の電源電圧に対応する内部論理回路を備えるのではなく、たとえば、フラッシュメモリ内部に降圧電源回路を設け、３．３Ｖ程度の電源電圧が供給された際には、該降圧電源回路によって１．８Ｖ程度の電圧レベルに降圧し、その降圧した電圧を内部電源電圧として内部論理回路に供給する技術が考えられる。

そして、１．８Ｖ程度の電源電圧が供給された場合には、その電源電圧を内部電源電圧として内部論理回路にそのまま供給する。

この種の降圧電源回路を用いて構成された半導体集積回路装置について述べてある技術としては、負荷回路がスタンバイモード時の場合、負荷回路に降圧電圧を供給して負荷回路におけるデータ保持動作を確保し、消費電力を低減するもの（特許文献１参照）、内部回路での消費電流が少なくなるスタンバイモード時における降圧回路の消費電力を低減し、消費電力を減少させるもの（特許文献２参照）、および１つのレギュレータを低電圧、低消費電流モードと高電圧・高速動作モードの異なるモードで使用するもの（特許文献３参照）などがある。
特開平０９−１９８１５１号公報 特開平１０−７４３９４号公報 特開平１０−１５０１５２号公報

ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。

すなわち、内部論理回路を２種類の電源電圧に対応させる場合、たとえば、低い電源電圧に合わせて内部論理回路を設計すると、高い電源電圧で使用する場合にトランジスタなどのドライバビリティが大きくなりすぎて消費電流が増加してしまうなどの問題が生じてしまう。

また、２種類の電源電圧に対応させる場合には、それぞれの電源電圧の仕様範囲（たとえば、２．７Ｖ程度〜３．６Ｖ程度、１．６５Ｖ程度〜１．９５Ｖ程度）において、動作保証をしなければならず、動作タイミングの最適な設計などが困難となり、設計コストも大きくなってしまうという問題がある。

さらに、降圧電源回路が設けられた半導体集積回路装置では、該半導体集積回路装置をメモリカードに用いると、該降圧電源回路の消費電流が大きいために消費電流を大幅に低減するディープスタンバイモード時における消費電流の仕様を満足させることができない恐れがある。

本発明の目的は、２種類以上の電源電圧に対応する半導体集積回路装置において、スタンバイモード時の消費電流を大幅に軽減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数の不揮発性メモリセルを有するメモリアレイと、外部から供給される外部電源電圧から、該不揮発性メモリの読み出し／書き込み／消去動作時に用いられる昇圧電圧、および降圧電圧を生成する昇降圧電源回路と、外部電源電圧から、内部論理回路に供給する降圧電源電圧を生成する降圧電源部とを有した半導体集積回路装置であって、該降圧電源部は、動作モード時に、外部電源電圧から降圧電源電圧を生成して内部論理回路に供給し、スタンバイモード時において、外部電源電圧の電圧レベルを判定し、外部電源電圧が判定電圧レベルよりも低い場合には外部電源電圧を降圧電源電圧として内部論理回路に供給し、外部電源電圧が判定電圧レベルよりも高い場合には、外部電源電圧を降圧用ＭＯＳトランジスタのしきい値電圧によってレベルシフトした降圧電源電圧を内部論理回路に供給するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記電圧判定部の制御信号に基づいて、動作モード時に外部電源電圧から降圧電源電圧を生成して内部論理回路に供給する動作モード電源電圧回路を有し、該動作モード電源電圧回路は、動作モードが、通常動作モード、または低消費電力モードのいずれかであるかを検出し、その結果に基づいて制御信号を出力するモード検出部と、該モード検出部から出力される制御信号に基づいて、外部電源電圧から降圧電源電圧を生成して内部論理回路に供給する第１の動作モード電源電圧回路と、第１の動作モード電源電圧回路よりも電流駆動能力が小さく設定された第２の動作モード電源電圧回路とを備え、モード検出部は、通常動作モードを検出すると、第１の動作モード電源電圧回路を動作させて、第２の動作モード電源電圧回路を停止させるように制御信号を出力し、低消費電力モードを検出すると、第２の動作モード電源電圧回路を動作させて、第１の動作モード電源電圧回路を停止させるように制御信号を出力するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）スタンバイモード時における降圧電源部の消費電流を大幅に低減することができる。

（２）また、低消費電力モード時において、降圧電源部の消費電力を通常動作モードよりも小さくすることができる。

（３）さらに、上記（１）、（２）により、半導体集積回路装置の低消費電力化を実現することができる。

（４）また、スタンバイモード時に、降圧用ＭＯＳトランジスタを用いて降圧電源電圧を生成することにより、降圧電源部の回路規模を小さくすることでき、半導体集積回路装置を小型化することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられた降圧電源部における概要動作の説明図、図３は、図１のフラッシュメモリに設けられた降圧電源部の回路図、図４は、図１のフラッシュメモリに設けられた外部電圧検出部のブロック図、図５は、スタンバイモード時における図３の降圧電源部の動作説明図である。

本実施の形態１において、フラッシュメモリ（半導体集積回路装置）１は、たとえば、１．８Ｖ程度と３．３Ｖ程度との２つの動作電圧に対応したデュアルボルテージ対応の不揮発性半導体メモリである。

フラッシュメモリ１は、図１に示すように、外部電圧検出部２、Ｉ／Ｏ部３、コマンドデコーダ４、制御系回路５、直接系回路６、内部電源生成回路（昇降圧電源回路）７、および降圧電源部８などから構成されている。

外部電圧検出部２は、外部から供給される電源電圧（外部電源電圧）ＶＣＣの電圧レベルを検出し、該電源電圧ＶＣＣの電圧レベルに応じて検出フラグＦ１〜Ｆ３を内部電源回路８、および制御系回路５にそれぞれ出力する。

Ｉ／Ｏ部３は、フラッシュメモリ１に入出力される信号のタイミング制御を行う。コマンドデコーダ４は、Ｉ／Ｏ部３を介して入力される各種の制御信号、ならびにデコードしたコマンド用信号を制御系回路５に出力する。

制御系回路５は、内部電圧検出部（内部論理回路）９、ＳＲＡＭ（内部論理回路）１０、アクセス系回路（内部論理回路）１１、論理系回路（内部論理回路）１２、救済系回路（内部論理回路）１３、ならびにオシュレータ（ＯＳＣ）１４などからなる。内部電圧検出部９は、降圧電源部８から出力される内部電源電圧（降圧電源電圧）ＶＤＤＰの電圧レベルを検出し、ある電圧以上になるとリセット信号を出力する。

ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０は、アクセス系回路１１のセンスアンプなど出力された書き込み対象セルのデータをそれぞれ保持する。アクセス系回路１１は、たとえば、メモリセルから出力されたデータをそれぞれ増幅して出力するセンスアンプ、ＳＲＡＭ１０から出力されたデータを一時的に格納した後転送するバッファ、およびデータ入出力におけるインタフェースなどからなり、直接系回路６におけるデータの読み出し／書き込みなどを行う。

論理系回路１２は、コマンドデコーダ４から出力されたデコード信号に基づいて各種制御信号を出力し、フラッシュメモリ１におけるすべての制御を司る。救済系回路１３は、救済情報に基づいて、不良のメモリセル、あるいはビット線などの救済を行う。オシュレータ１４は、内部動作クロック信号を生成し、制御系回路５の内部回路にそれぞれ供給する。

直接系回路６は、Ｘデコーダ１５、Ｙデコーダ１６、およびメモリマット１７などから構成されている。Ｘデコーダ１５は、アクセス系回路１１によってプリデコードされたロウ方向のアドレス信号をデコードする。Ｙデコーダ１４は、カラム（Ｙ）方向のアドレス信号をデコードする。メモリマット１７は、記憶の最小単位であるメモリセル（不揮発性メモリセル）が規則正しくアレイ状に並べられている。

内部電源生成回路７は、フラッシュメモリ１における書き込み／読み出し／消去などの動作時に用いられる各種の電源電圧を生成し、直接系回路６に供給する。

降圧電源部８は、内部電源電圧ＶＤＤＰを生成して制御系回路５に供給する。降圧電源部８は、ＶＤＣ制御回路（電圧判定部、モード検出部）１８、第１降圧電源回路（動作モード電源電圧回路）１９、第２降圧電源回路（動作モード電源電圧回路）２０、第３降圧電源回路（スタンバイモード降圧電源回路）２１、参照電圧部２２、ならびに分圧回路２３から構成されている。

ＶＤＣ制御回路１８は、外部電圧検出部２から出力される検出フラグＦ１〜Ｆ３に基づいて、制御信号Ｃ１〜Ｃ７を生成して出力する。第１降圧電源回路１９、第２降圧電源回路２０、および第３降圧電源回路２１は、電源電圧ＶＣＣを降圧して内部電源電圧ＶＤＤＰをそれぞれ生成する。

参照電圧部２２は、参照電圧Ｖｒｅｆを生成し、第１降圧電源回路１９、および第２降圧電源回路２０に供給する。分圧回路２３は、内部電源電圧ＶＤＤＰを分圧し、第１降圧電源回路１９、ならびに第２降圧電源回路２０に供給する。

第１降圧電源回路１９は、フラッシュメモリ１が通常の動作モード時に、制御系回路５に内部電源電圧ＶＤＤＰを供給する。第２降圧電源回路２０は、フラッシュメモリ１が低消費電力モード時に制御系回路５に内部電源電圧ＶＤＤＰを供給する。第３降圧電源回路２１は、フラッシュメモリ１がスタンバイモード時に制御系回路５に内部電源電圧ＶＤＤＰを供給する。

低消費電力モード時においては、通常動作時よりも低い電圧レベルの内部電源電圧ＶＤＤＰが制御系回路５に供給され、オシュレータ１４が生成するクロック信号の周波数も通常モードよりも低くなる。よって、低消費電力モードでは、通常モードよりも動作速度が遅くなり消費電力は低くなる。

スタンバイモード時は、第３降圧電源回路２１による内部電源電圧ＶＤＤＰの供給はあるが、フラッシュメモリ１において、外部電圧検出部２以外の内部回路は停止状態となっており、大幅に消費電力を低減するモードである。

図２は、第１降圧電源回路１９、第２降圧電源回路２０、および第３降圧電源回路２１の動作概要を説明する図である。

図示するように、外部から電源電圧ＶＣＣとして、３．３Ｖ程度が供給された場合、通常動作時は、第１降圧電源回路１９によって内部電源電圧ＶＤＤＰ（たとえば、１．８Ｖ程度）が制御系回路５に出力される。

低消費電力モードでは、第２降圧電源回路２０によって内部電源電圧ＶＤＤＰ（たとえば、１．６Ｖ程度）が制御系回路５に出力され、スタンバイモードにおいては、第３降圧電源回路２１のＮチャネルＭＯＳトランジスタによって降圧された内部電源電圧ＶＤＤＰ（たとえば、１．８Ｖ程度〜２．１Ｖ程度）が制御系回路５に出力される。

また、外部から１．８Ｖ程度の電源電圧ＶＣＣが供給された際には、通常動作時、ならびにスタンバイモード時において、該電源電圧ＶＣＣがそのまま、内部電源電圧ＶＤＤＰとして制御系回路５に出力される。外部から１．８Ｖ程度の電源電圧ＶＣＣが供給された場合の通常動作は、外部から電源電圧ＶＣＣとして３．３Ｖ程度が供給された場合の低消費電力モードと同程度の周波数がオシュレータ１４で生成される。

外部から１．８Ｖ程度の電源電圧が供給された場合の通常動作時のクロック信号の周波数は、外部から３．３Ｖ程度が供給された場合の周波数と同程度であってもよい。その場合、外部から１．８Ｖ程度の電源電圧が供給された場合においてもクロック信号の周波数が通常動作時のクロック信号の周波数より低い低消費電力モードを有してよく、図示していないが、外電源電圧ＶＣＣがそのまま、内部電源電圧ＶＤＤＰとして制御系回路５に出力される。

図３は、降圧電源部８の構成を示した回路図である。

第１降圧電源回路１９は、トランジスタＴ１〜Ｔ３、およびアンプＡＰ１から構成されている。第２降圧電源回路２０は、トランジスタＴ４〜Ｔ６、ならびにアンプＡＰ２から構成されており、第３降圧電源回路２１は、トランジスタＴ７〜Ｔ１２から構成されている。

トランジスタＴ１，Ｔ２，Ｔ４，Ｔ５，Ｔ７，Ｔ８，Ｔ１０は、ＰチャネルＭＯＳよりなり、残りのトランジスタＴ３，Ｔ６，Ｔ９，Ｔ１１，Ｔ１２は、ＮチャネルＭＯＳよりなる。

また、第１降圧電源回路１９のトランジスタＴ１、およびアンプＡＰ１は、第２降圧電源回路２０に設けられているトランジスタＴ５、ならびにアンプ２よりも電流駆動能力がそれぞれ大きいものとなっている。

トランジスタＴ１，Ｔ２，Ｔ４，Ｔ５，Ｔ７，Ｔ８，Ｔ１０の一方の接続部には、電源電圧ＶＣＣが供給されるようにそれぞれ接続されている。トランジスタＴ１の他方の接続部には、アンプＡＰ１の出力部、トランジスタＴ２のゲート、およびトランジスタＴ３の一方の接続部がそれぞれ接続されており、該トランジスタＴ１のゲートには、ＶＤＣ制御回路１８から出力される制御信号Ｃ４が入力されるように接続されている。

トランジスタＴ３の他方の接続部には、基準電位（グランド）ＶＳＳが接続されている。このトランジスタＴ３のゲートには、ＶＤＣ制御回路１８から出力される制御信号Ｃ４が入力されるように接続されている。

アンプＡＰ１，ＡＰ２は活性化信号ＡＰＥ１，ＡＰＥ２がＨｉ信号の時にＯＮし、一方の入力部には、参照電圧部が生成した参照電圧Ｖｒｅｆが入力されるようにそれぞれ接続されている。アンプＡＰ１，ＡＰ２は、参照電圧Ｖｒｅｆと分圧回路２３が分圧した電圧レベルを比較し、その比較結果を出力する。

トランジスタＴ４の他方の接続部には、アンプＡＰ２の出力部、トランジスタＴ５のゲート、およびトランジスタＴ６の一方の接続部がそれぞれ接続されている。トランジスタＴ６の他方の接続部には、基準電位ＶＳＳが接続されている。トランジスタＴ４，Ｔ６のゲートには、ＶＤＣ制御回路１８から出力される制御信号Ｃ６，Ｃ７が入力されるようにそれぞれ接続されている。

トランジスタＴ７〜Ｔ１０のゲートには、ＶＤＣ制御回路１８から出力される制御信号Ｃ１〜Ｃ３が入力されるようにそれぞれ接続されている。トランジスタ（第２のスイッチング手段、レベルシフト部）Ｔ８の他方の接続部には、トランジスタ（降圧用ＭＯＳトランジスタ、レベルシフト部）Ｔ９の一方の接続部、およびゲートがそれぞれ接続されている。

トランジスタ（第２のスイッチング手段、レベルシフト部）Ｔ１０の他方の接続部には、トランジスタ（降圧用ＭＯＳトランジスタ、レベルシフト部）Ｔ１１の一方の接続部、およびゲートがそれぞれ接続されており、該トランジスタＴ１１の他方の接続部には、トランジスタ（降圧用ＭＯＳトランジスタ、レベルシフト部）Ｔ１２の一方の接続部とゲートとがそれぞれ接続されている。

分圧回路２３は、複数のトランジスタが内部電源電圧ＶＤＤＰと基準電位ＶＳＳとの間に直列接続された構成からなり、各トランジスタにおける抵抗分圧によって電圧を発生させる。分圧回路２３によって分圧された電圧は、アンプＡＰ１，ＡＰ２の他方の入力部にそれぞれ入力されるように接続されている。

そして、トランジスタＴ２，Ｔ５，Ｔ７，Ｔ９，Ｔ１２の他方の接続部は相互に接続されており、降圧電源部８における内部電源電圧ＶＤＤＰの出力部となっている。

図４は、外部電圧検出部２の説明図である。

図４において、左側には、外部電圧検出部２のブロック図を示し、右側には、電源電圧ＶＣＣに応じて外部電圧検出部２から出力される検出フラグＦ１〜Ｆ３の信号状態を示す。

外部電圧検出部２は、電源電圧検出回路２ａとラッチ２ｂとから構成されている。電源電圧検出回路２ａは、図４の右側に示すように、電源電圧ＶＣＣの電圧レベルに応じて検出フラグＦ１〜Ｆ３を出力する。

たとえば、電源電圧ＶＣＣが２．４Ｖ程度（判定電圧レベル）よりも低い電圧レベルであると、検出フラグＦ１はＬｏ信号、検出フラグＦ２，Ｆ３はそれぞれＨｉ信号となる。また、電源電圧ＶＣＣが２．４Ｖ程度以上の場合、検出フラグＦ１，Ｆ３はそれぞれＨｉ信号、検出フラグＦ２はＬｏ信号となり、電源電圧ＶＣＣが３．０Ｖ程度以上になると、検出フラグＦ１，Ｆ２はそれぞれＨｉ信号、検出フラグＦ３はＬｏ信号となる。

ラッチ２ｂは、外部から入力されるスタンバイイネーブル信号に基づいて、電源電圧検出回路２ａから出力される検出フラグＦ１〜Ｆ３をラッチする。また、スタンバイイネーブル信号が入力された際には、電源電圧検出回路２ａはスリープ状態となる。

次に、本実施の形態における降圧電源部８の作用について説明する。

始めに、フラッシュメモリ１の通常動作時における降圧電源部８の動作について説明する。

フラッシュメモリ１が通常動作の場合には、論理系回路１２からＶＤＣ制御部１８に対して通常動作モードであることを知らせる信号が出力されている。よって、ＶＤＣ制御部１８は、第１降圧電源回路１９から内部電源電圧ＶＤＤＰを出力するように制御を行う。この場合、制御信号Ｃ１〜Ｃ４をＨｉ信号、制御信号Ｃ５〜Ｃ７をＬｏ信号、活性化信号ＡＰＥ１をＨｉ信号、活性化信号ＡＰＥ２をＬｏ信号とする。

第１降圧電源回路１９においては、トランジスタＴ１，Ｔ３がＯＦＦとなるので、アンプＡＰ１から出力される信号に応じてトランジスタＴ２を介して内部電源電圧ＶＤＤＰが出力される。アンプＡＰ１は、参照電圧部２２から出力された参照電圧Ｖｒｅｆと分圧回路２３によって分圧された電圧とを比較し、その比較結果を出力する。

第２降圧電源回路２０は、アンプＡＰ２がＯＦＦ、トランジスタＴ４がＯＮとなることによって、トランジスタＴ５がＯＦＦとなるので停止状態となる。また、第３降圧電源回路２１においても、トランジスタＴ７，Ｔ８，Ｔ１０がそれぞれＯＦＦとなるので停止状態となる。

次に、フラッシュメモリ１が低消費電力モードの場合における降圧電源部８の動作について説明する。

フラッシュメモリ１が低消費電力モードの場合には、論理系回路１２からＶＤＣ制御部１８に対して低消費電力モードであることを知らせる信号が出力されている。よって、ＶＤＣ制御部１８は、第２降圧電源回路２０から内部電源電圧ＶＤＤＰを出力するように制御を行う。この場合、制御信号Ｃ１〜Ｃ３，Ｃ６をＨｉ信号、制御信号Ｃ４，Ｃ５，Ｃ７をＬｏ信号、活性化信号ＡＰＥ１をＬｏ信号、活性化信号ＡＰＥ２をＨｉ信号とする。

それにより、第１降圧電源回路１９においては、アンプＡＰ１がＯＦＦ、トランジスタＴ１がＯＮとなるので、トランジスタＴ２がＯＦＦし、該第１降圧電源回路１９が停止する。第３降圧電源回路２１においても、トランジスタＴ７，Ｔ８，Ｔ１０がそれぞれＯＦＦとなるので停止状態となる。

第２降圧電源回路２０においては、トランジスタＴ１，Ｔ３がＯＦＦとなるので、アンプＡＰ２から出力される信号に応じてトランジスタＴ５を介して、１．６Ｖ程度の通常動作モードよりも低い電圧レベルの内部電源電圧ＶＤＤＰが出力される。アンプＡＰ２は、参照電圧部２２から出力された参照電圧Ｖｒｅｆと分圧回路２３によって分圧された電圧とを比較し、その比較結果を出力する。

ここで、前述したように、アンプＡＰ２、およびトランジスタＴ５は、アンプＡＰ１、ならびにトランジスタＴ２に比べて電流駆動能力が小さくなっているので、第２降圧電源回路２０によって内部電源電圧ＶＤＤＰを供給することにより、第１降圧電源回路１９よりも消費電力を小さくすることができる。

次に、フラッシュメモリ１がスタンバイモード時の場合における降圧電源部８の動作について説明する。

図５は、スタンバイモード時における内部電源電圧ＶＤＤＰと制御信号Ｃ１〜Ｃ７の状態とをそれぞれ示す説明図である。

フラッシュメモリ１がスタンバイモードの場合には、論理系回路１２からＶＤＣ制御部１８に対してスタンバイモードであることを知らせる信号が出力されており、該ＶＤＣ制御部１８は、第３降圧電源回路２１から内部電源電圧ＶＤＤＰを出力するように制御を行う。

このとき、たとえば、フラッシュメモリ１に３．３Ｖ程度の電源電圧ＶＣＣが供給されている場合、図４に示すように、電源電圧検出回路２ａから、Ｈｉ信号の検出フラグＦ１，Ｆ２、およびＬｏ信号の検出フラグＦ３が出力されている。

スタンバイイネーブル信号が入力されると、電源電圧検出回路２ａは、スリープ状態となるとともに、ラッチ２ｂに検出フラグＦ１〜Ｆ３の信号状態がラッチされ、ＶＤＣ制御部１８に出力される。

ＶＤＣ制御部１８は、入力された検出フラグＦ１〜Ｆ３の信号状態から、電源電圧ＶＣＣが３．０Ｖ程度以上であると判断し、第３降圧電源回路２１が最適な内部電源電圧ＶＤＤＰを生成するように、制御信号Ｃ１〜Ｃ７を出力する。

この場合、電源電圧ＶＣＣが３．３Ｖ程度と高い電圧レベルであるので、ＶＤＣ制御部１８は、第３降圧電源回路２１において最も大きく電圧レベルを降圧するパスを選択するように制御信号Ｃ１〜Ｃ７を生成する。

よって、ＶＤＣ制御回路１８からは、図５に示すように、Ｈｉ信号の制御信号Ｃ１，Ｃ２、およびＬｏ信号の制御信号Ｃ３〜Ｃ７がそれぞれ出力される。

これにより、第１降圧電源回路１９では、トランジスタＴ１がＯＮ、トランジスタＴ３がＯＦＦとなるので、トランジスタＴ２のゲートにはＨｉ信号が入力され、該トランジスタＴ２がＯＦＦとなる。

第２降圧電源回路２０においても、同様に、トランジスタＴ４がＯＮ、トランジスタＴ６がＯＦＦとなるので、トランジスタＴ５のゲートにはＨｉ信号が入力され、該トランジスタＴ５がＯＦＦとなる。

第３の降圧電源回路２１では、トランジスタＴ７，Ｔ８がそれぞれＯＦＦとなるが、Ｌｏ信号の制御信号Ｃ３によってトランジスタＴ１０がＯＮとなる。よって、電源電圧ＶＣＣは、トランジスタＴ１１，Ｔ１２を介して内部電源電圧ＶＤＤＰが出力される。

たとえば、トランジスタＴ１１，Ｔ１２のＯＮ時の電圧降下が、それぞれ０．６Ｖ程度であるので、２．１Ｖ程度の内部電源電圧ＶＤＤＰが出力されることになる。

電源電圧ＶＣＣが３．０Ｖ程度の際には、電源電圧ＶＣＣが３．３Ｖ程度の時と同様に、制御信号Ｃ１，Ｃ２がＨｉ信号、制御信号Ｃ３〜Ｃ７がＬｏ信号となる。よって、トランジスタＴ１１，Ｔ１２を介して出力される内部電源電圧ＶＤＤＰは、１．８Ｖ程度となる。

また、電源電圧ＶＣＣが２．４Ｖ程度の際には、図５に示すように、制御信号Ｃ１，Ｃ３がＨｉ信号、制御信号Ｃ２，Ｃ４〜Ｃ７がＬｏ信号となる。よって、第３の降圧電源回路２１において、トランジスタＴ７，Ｔ１０がそれぞれＯＦＦとなり、Ｌｏ信号がゲートに入力されたトランジスタＴ８のみがＯＮとなる。

トランジスタＴ８がＯＮすると、電源電圧ＶＣＣがトランジスタＴ９を介して内部電源電圧ＶＤＤＰとして出力されるので、１．８Ｖ程度の内部電源電圧ＶＤＤＰが生成されて出力される。

このように、第３降圧電源回路２１によって生成される内部電源電圧ＶＤＤＰは、１．８Ｖ程度〜２．１Ｖ程度と電圧精度があまりよくないが、スタンバイモード時では、制御系回路５における内部ノードの電圧が保持できればよいので、電圧値の精度が低くてもよい。

さらに、電源電圧ＶＣＣが１．８Ｖ程度の場合、降圧電源部８は、該電源電圧ＶＣＣを内部電源電圧ＶＤＤＰとしてそのまま出力する。

この場合、図５に示すように、制御信号Ｃ１をＬｏ信号（トランジスタＴ７をＯＮ）、制御信号Ｃ４，Ｃ５をＨｉ信号（トランジスタＴ２をＯＮ）、あるいは、制御信号Ｃ６，Ｃ７をＨｉ信号（トランジスタＴ５をＯＮ）にすることによって、電源電圧ＶＣＣをそのまま内部電源電圧ＶＤＤＰとして出力させることができる。

このように、第３降圧電源回路２１では、ＮチャネルＭＯＳであるトランジスタＴ９，Ｔ１１，Ｔ１２のしきい値電圧Ｖｔｈによるレベルシフトで内部電源電圧ＶＤＤＰを生成するので、消費電力を大きくすることなく広範囲の電源電圧ＶＣＣに対応することができる。

それにより、本実施の形態１においては、フラッシュメモリ１のスタンバイモード時における消費電流を大幅に低減することができる。

また、低消費電力モード時には、第１降圧電源回路よりも電流駆動能力の小さい第２降圧電源回路２０によって内部電源電圧ＶＤＤＰを生成するので、低消費電力モード時におけるフラッシュメモリ１の消費電力を小さくすることができる。

また、本実施の形態１では、降圧電源部８（図３）が、第１降圧電源回路１９、第２降圧電源回路２０、および第３降圧電源回路２１の３つの降圧電源回路から構成されていたが、これら第１降圧電源回路１９と第２降圧電源回路２０とを１つの回路によって構成してもよい。

図６は、第１降圧電源回路１９と第２降圧電源回路２０とを１つの回路によって構成した第４降圧電源回路２４の構成例である。

第４降圧電源回路２４は、トランジスタＴ１３〜Ｔ１５、およびアンプＡＰ３から構成されている。トランジスタＴ１３，Ｔ１５は、ＰチャネルＭＯＳよりなり、トランジスタＴ１４は、ＮチャネルＭＯＳよりなる。

トランジスタＴ１３，Ｔ１５の一方の接続部には、電源電圧ＶＣＣがそれぞれ供給されるように接続されており、トランジスタＴ１３の他方の接続部には、アンプＡＰ３の出力部、トランジスタＴ１４の一方の接続部、およびトランジスタＴ１５のゲートがそれぞれ接続されている。トランジスタＴ１４の他方の接続部には、基準電位ＶＳＳが接続されている。

トランジスタＴ１３のゲートには、ＶＤＣ制御部１８（図１）から出力される制御信号Ｃ４が入力されるように接続されており、トランジスタＴ１４のゲートには、ＶＤＣ制御部１８（図１）から出力される制御信号Ｃ５が入力されるように接続されている。

アンプＡＰ３の一方の入力部には、参照電圧部２２から出力される参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２のいずれかが入力されるように接続されており、該アンプＡＰ３の他方の入力部には、分圧回路２３の出力部が接続されている。活性化信号ＡＰＥがＨｉ信号のときＯＮとなる。

トランジスタＴ１５の他方の接続部は、第４降圧電源回路２４における内部電源電圧ＶＤＤＰの出力部となり、分圧回路２３は、内部電源電圧ＶＤＤＰと基準電位ＶＳＳとの間に接続され、内部電源電圧ＶＤＤＰを分圧した電圧を出力する。

ここで、参照電圧部２２には、２つの制御端子が設けられており、これら制御端子は、ＶＤＣ制御部１８に接続されている。ＶＤＣ制御部１８は、フラッシュメモリ１の動作モード（通常動作モード、または低消費電力モード）に応じて参照電圧イネーブル信号ＲＥ１，ＲＥ２を出力する。

参照電圧部２２は、参照電圧イネーブル信号ＲＥ１，ＲＥ２に基づいて、２つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２のいずれか一方を生成して出力する。

たとえば、通常動作モード時にＨｉ信号の参照電圧イネーブル信号ＲＥ１が出力され、低消費電力モード時にＨｉ信号の参照電圧イネーブル信号ＲＥ２がＶＤＣ制御部１８から出力されるものとする。

この場合、Ｈｉ信号の参照電圧イネーブル信号ＲＥ１が出力されると、参照電圧部２２は、たとえば、参照電圧Ｖｒｅｆ１を出力する。また、Ｈｉ信号の参照電圧イネーブル信号ＲＥ２が出力されると、参照電圧部２２は、参照電圧Ｖｒｅｆ１よりも低い電圧レベルの参照電圧Ｖｒｅｆ２を出力する。

そして、第４降圧電源回路２４は、これら参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２の電圧レベルに応じた内部電源電圧ＶＤＤＰを生成する。

これにより、第４降圧電源回路２４の回路構成を大幅に簡略化することができるので、フラッシュメモリ１におけるレイアウト面積を大幅に低減することができる。

さらに、本実施の形態１における第３降圧電源回路２１は、たとえば、図７に示す構成とすることによってトランジスタ数を削減することができる。

この場合、図７に示す第３降圧電源回路２１は、トランジスタＴ１６〜Ｔ２１から構成されている。トランジスタＴ１６〜Ｔ１８はＰチャネルＭＯＳよりなり、トランジスタＴ１９〜Ｔ２１はＮチャネルＭＯＳよりなる。

トランジスタＴ１６〜Ｔ１８の一方の接続部には、電源電圧ＶＣＣが接続されている。トランジスタＴ１６の他方の接続部には、トランジスタＴ１９の一方の接続部、ゲート、およびトランジスタＴ２０の他方の接続部がそれぞれ接続されている。

トランジスタＴ１７の他方の接続部には、トランジスタＴ２０の一方の接続部、ゲート、ならびにトランジスタＴ２１の他方の接続部がそれぞれ接続されている。トランジスタＴ１８の他方の接続部には、トランジスタＴ２１の一方の接続部、ゲートがそれぞれ接続されている。

トランジスタＴ１６〜Ｔ１８のゲートには、ＶＤＣ制御部１８から出力される制御信号Ｃ１〜Ｃ３がそれぞれ入力されるように接続されている。そして、トランジスタＴ１９の他方の接続部が、第３降圧電源回路２１における内部電源電圧ＶＤＤＰの出力部となっている。

図７では、たとえば、制御信号Ｃ１によってトランジスタＴ１６をＯＮさせると、トランジスタ１９を介した内部電源電圧ＶＤＤＰが出力され、制御信号Ｃ２によってトランジスタＴ１７をＯＮさせることによって、トランジスタＴ２０，Ｔ１９を介して内部電源電圧ＶＤＤＰが出力される。制御信号Ｃ３によってトランジスタＴ１８をＯＮさせた場合には、トランジスタＴ２１，Ｔ２０，Ｔ１９を介して内部電源電圧ＶＤＤＰが出力される。

このように、制御信号Ｃ１〜Ｃ３によって降圧させるトランジスタＴ２１，Ｔ２０，Ｔ１９のパスを選択することにより、内部電源電圧ＶＤＤＰの降圧レベルを任意に切り換えることができる。

これにより、降圧用のＮチャネルＭＯＳトランジスタ数を削減することができ、フラッシュメモリ１のレイアウト面積を小さくすることができる。

また、本実施の形態１における第３降圧電源回路２１を、たとえば、図８に示す構成にすることによって、降圧用ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきを小さくすることができる。

この場合、図８に示すように、トランジスタＴ２２〜Ｔ２９から構成されている。トランジスタＴ２２〜Ｔ２５はＰチャネルＭＯＳよりなり、トランジスタＴ２６〜Ｔ２９はＮチャネルＭＯＳよりなる。また、トランジスタＴ２８，Ｔ２９は、たとえば、ゲートサイズが異なった構成となっている。

トランジスタＴ２２〜２５の一方の接続部には、電源電圧ＶＣＣが供給されるように接続されている。トランジスタＴ２２の他方の接続部には、トランジスタＴ２６の一方の接続部、ゲート、およびトランジスタＴ２７の他方の接続部がそれぞれ接続されている。

トランジスタＴ２３の他方の接続部には、トランジスタＴ２７の一方の接続部、ゲート、およびトランジスタＴ２８の他方の接続部がそれぞれ接続されている。トランジスタＴ２４の他方の接続部には、トランジスタＴ２８の一方の接続部、ゲート、およびトランジスタＴ２９の他方の接続部がそれぞれ接続されている。トランジスタＴ２５の他方の接続部には、トランジスタＴ２９の一方の接続部、ゲートがそれぞれ接続されている。

トランジスタＴ２２〜Ｔ２５のゲートには、ＶＤＣ制御部１８（図１）から出力される制御信号Ｃ１〜Ｃ３，Ｃ３’がそれぞれ入力されるように接続されている。そして、トランジスタＴ２６の他方の接続部が、第３降圧電源回路２１における内部電源電圧ＶＤＤＰの出力部となっている。

図８では、制御信号Ｃ１〜Ｃ３による動作は、前述した図７と同様であるが、新たな制御信号Ｃ３’によってトランジスタＴ２４、またはゲートサイズの異なるトランジスタＴ２５のいずれかを任意に選択することにより、トランジスタのしきい値電圧ＶｔｈＨのばらつきをトリミングすることができ、より精度の高い内部電源電圧ＶＤＤＰを生成することができる。

（実施の形態２）
図９は、本発明の実施の形態２によるフラッシュメモリのブロック図である。

本実施の形態２において、フラッシュメモリ１は、図９に示すように、外部電圧検出部２、Ｉ／Ｏ部３、コマンドデコーダ４、制御系回路５、直接系回路６、内部電源生成回路７、および降圧電源部８からなる前記実施の形態１と同様の構成に、降圧電源部８ａを新たに設けた構成となっている。

また、制御系回路５における内部電源検出部９、ＳＲＡＭ１０、およびコマンドデコーダ４には、降圧電源部８から出力される内部電源電圧ＶＤＤＰが供給されるようにそれぞれ接続されており、制御系回路５におけるアクセス系回路１１、論理系回路１２、ならびに救済系回路１３は、降圧電源部８ａから出力される内部電源電圧ＶＤＤＰが供給されるようにそれぞれ接続されている。

降圧電源部８，８ａは、前記実施の形態１（図１）と同様に、降圧電源部８は、ＶＤＣ制御回路１８、第１降圧電源回路１９、第２降圧電源回路２０、第３降圧電源回路２１、参照電圧部２２、ならびに分圧回路２３からそれぞれ構成されている。

降圧電源部８，８ａにおけるＶＤＣ制御回路１８は、コマンドデコーダ４を介して、フラッシュメモリ１の各動作モード（通常モード、低消費電力モード、スタンバイモード、ディープスタンバイモード）を知らせる信号が入力されるようにそれぞれ接続されている。

本実施の形態２のフラッシュメモリでは、通常モード、低消費電力モード、スタンバイモード、およびディープスタンバイモードからなる４つの動作モードを有している。ディープスタンバイモードは、降圧電源部８ａによる内部電源電圧ＶＤＤＰの供給を停止させることによってスタンバイモードよりも消費電力を、より低減するモードである。

次に、本実施の形態２における降圧電源部８，８ａの動作について説明する。

まず、フラッシュメモリ１が通常動作の場合には、コマンドデコーダ４から、降圧電源部８，８ａのＶＤＣ制御部１８に対して通常動作モードであることを知らせる信号がそれぞれ出力されており、その信号に基づいて、降圧電源部８，８ａのＶＤＣ制御部１８は、第１降圧電源回路１９から内部電源電圧ＶＤＤＰを出力するように制御を行う。

また、フラッシュメモリ１が低消費電力モードの場合、降圧電源部８，８ａのＶＤＣ制御部１８は、コマンドデコーダ４から出力された低消費電力モードであることを知らせる信号に基づいて、降圧電源部８，８ａの第２降圧電源回路２０から内部電源電圧ＶＤＤＰをそれぞれ出力するように制御を行う。

フラッシュメモリ１がスタンバイモード時の場合、コマンドデコーダ４から出力された該スタンバイモードを知らせる信号により、ＶＤＣ制御部１８は、降圧電源部８，８ａの第３降圧電源回路２１から内部電源電圧ＶＤＤＰをそれぞれ出力するように制御を行う。

次に、フラッシュメモリ１がディープスタンバイモード時の場合、コマンドデコーダ４から出力されたディープスタンバイモードを知らせる信号を受け取ると、降圧電源部８のＶＤＣ制御部１８は、降圧電源部８の第３降圧電源回路２１から内部電源電圧ＶＤＤＰを出力するように制御を行う。

一方、降圧電源部８ａに設けられたＶＤＣ制御部１８は、該降圧電源部８ａの第１降圧電源回路１９、第２降圧電源回路２０、ならびに第３降圧電源回路２１のすべてを停止するように制御を行う。

よって、たとえば、ラッチなどの内部ノードの電圧保持が必要な内部回路（内部電源検出部９、ＳＲＡＭ１０、およびコマンドデコーダ４）のみに内部電源電圧ＶＤＤＰを供給し、アクティブ系の電圧保持が不要な内部回路（アクセス系回路１１、論理系回路１２、ならびに救済系回路１３）には、内部電源電圧ＶＤＤＰの供給を停止させることができる。

これにより、ディープスタンバイモード時において、アクセス系回路１１、論理系回路１２、ならびに救済系回路１３のＭＯＳトランジスタなどのオフリークを低減することが可能となる。

それにより、本実施の形態２によれば、フラッシュメモリ１のディープスタンバイモード時において、より消費電力を低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、２種類以上の電源電圧に対応する不揮発性半導体メモリにおいて、スタンバイモード時の消費電流を大幅に低減する技術に適している。

本発明の実施の形態１によるフラッシュメモリのブロック図である。 図１のフラッシュメモリに設けられた降圧電源部における概要動作の説明図である。 図１のフラッシュメモリに設けられた降圧電源部の回路図である。 図１のフラッシュメモリに設けられた外部電圧検出部のブロック図である。 スタンバイモード時における図３の降圧電源部の動作説明図である。 本発明の他の実施の形態によるフラッシュメモリに設けられた降圧電源回部の一例を示す回路図である。 本発明の他の実施の形態によるフラッシュメモリに設けられた第３降圧電源回路の一例を示す回路図である。 本発明の他の実施の形態によるフラッシュメモリに設けられた第３降圧電源回路の他の例を示す回路図である。 本発明の実施の形態２によるフラッシュメモリのブロック図である。

符号の説明

１ フラッシュメモリ（半導体集積回路装置）
２ 外部電圧検出部
３ Ｉ／Ｏ部
４ コマンドデコーダ
５ 制御系回路
６ 直接系回路
７ 内部電源生成回路（昇降圧電源回路）
８ 降圧電源部
８ａ 降圧電源部
９ 内部電圧検出部（内部論理回路）
１０ ＳＲＡＭ（内部論理回路）
１１ アクセス系回路（内部論理回路）
１２ 論理系回路（内部論理回路）
１３ 救済系回路（内部論理回路）
１４ オシュレータ
１５ Ｘデコーダ
１６ Ｙデコーダ
１７ メモリマット
１８ ＶＤＣ制御回路（電圧判定部、モード検出部）
１９ 第１降圧電源回路（動作モード電源電圧回路）
２０ 第２降圧電源回路（動作モード電源電圧回路）
２１ 第３降圧電源回路（スタンバイモード降圧電源回路）
２２ 参照電圧部
２３ 分圧回路
２４ 第４降圧電源回路
Ｔ１〜Ｔ６ トランジスタ
Ｔ７ トランジスタ（第１のスイッチング手段）
Ｔ８ トランジスタ（第２のスイッチング手段、レベルシフト部）
Ｔ９ トランジスタ（降圧用ＭＯＳトランジスタ、レベルシフト部）
Ｔ１０ トランジスタ（第２のスイッチング手段、レベルシフト部）
Ｔ１１ トランジスタ（降圧用ＭＯＳトランジスタ、レベルシフト部）
Ｔ１２ トランジスタ（降圧用ＭＯＳトランジスタ、レベルシフト部）
Ｔ１３〜Ｔ２１ トランジスタ
ＡＰ１〜ＡＰ３ アンプ
ＶＣＣ 電源電圧（外部電源電圧）
ＶＤＤＰ 内部電源電圧（降圧電源電圧）
ＶＳＳ 基準電位
Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２ 参照電圧
Ｆ１〜Ｆ３ 検出フラグ
ＡＰＥ，ＡＰＥ１，ＡＰＥ２ 活性化信号
Ｃ１〜Ｃ７ 制御信号
ＲＥ１，ＲＥ２ 参照電圧イネーブル信号

Claims (7)

1. 複数の不揮発性メモリセルを有するメモリアレイと、外部から第１電圧または第２電圧のいずれか一方の電圧が外部電源電圧として供給され、前記不揮発性メモリの読み出し／書き込み／消去動作時に用いられる昇圧電圧、および第１降圧電圧を生成する昇降圧電源回路と、前記外部電源電圧から、内部論理回路に供給する第２降圧電源電圧を生成する降圧電源部とを有した半導体集積回路装置であって、
   前記降圧電源部は、
   動作モード時に、前記外部電源電圧から前記第２降圧電源電圧を生成して前記内部論理回路に供給し、スタンバイモード時において、前記外部電源電圧の電圧レベルを判定し、前記外部電源電圧が判定電圧レベルよりも低い前記第１電圧である場合には前記外部電源電圧を前記第２降圧電源電圧として前記内部論理回路に供給し、前記外部電源電圧が前記判定電圧レベルよりも高い前記第２電圧である場合には、前記外部電源電圧を降圧用ＭＯＳトランジスタのしきい値電圧によってレベルシフトした電圧を前記第２降圧電源電圧として前記内部論理回路に供給することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記降圧電源部は、
   前記外部電源電圧の電圧レベルを判定し、その判定結果に基づいて制御信号を出力する電圧判定部と、
   前記電圧判定部の制御信号に基づいて、動作モード時に前記外部電源電圧から前記第２降圧電源電圧を生成して前記内部論理回路に供給する動作モード電源電圧回路と、
   前記電圧判定部の制御信号に基づいて、スタンバイモード時に前記外部電源電圧が前記判定電圧レベルよりも低い前記第１電圧である場合には、前記外部電源電圧を前記第２降圧電源電圧として前記内部論理回路に供給し、前記外部電源電圧が前記判定電圧レベルよりも高い場合には、前記外部電源電圧を降圧用ＭＯＳトランジスタのしきい値電圧によってレベルシフトした電圧を前記第２降圧電源電圧として前記内部論理回路に供給するスタンバイモード降圧電源回路とよりなることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記スタンバイモード降圧電源回路は、
   前記制御信号の第１状態に基づいて、前記外部電源電圧を出力する第１のスイッチング手段と、
   前記制御信号の第２状態に基づいて、前記外部電源電圧を出力する第２のスイッチング手段と、
   前記第２のスイッチング手段に接続され、前記第２のスイッチング手段を介して出力された前記外部電源電圧をレベルシフトする前記降圧用ＭＯＳトランジスタとよりなるレベルシフト部とよりなり、
   前記電圧判定部は、スタンバイモード時に、前記外部電源電圧が前記判定電圧レベルよりも低い場合に前記第１のスイッチング手段を動作させるように前記第１状態の前記制御信号を出力し、前記外部電源電圧が前記判定電圧レベルよりも高い場合に前記第２のスイッチング手段を動作させるように前記第２状態の前記制御信号を出力することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記レベルシフト部は、
   前記外部電源電圧が前記判定電圧レベルよりも高い場合に、前記外部電源電圧の電圧レベルに応じて前記降圧用ＭＯＳトランジスタによるレベルシフト量を可変することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記降圧用ＭＯＳトランジスタによるレベルシフト量は、前記降圧用ＭＯＳトランジスタの接続段数を可変することによって可変することを特徴とする半導体集積回路装置。
6. 請求項２〜５のいずれか１項に記載の半導体集積回路装置において、
   前記動作モード電源電圧回路は、
   動作モードが、通常動作モード、または低消費電力モードのいずれかであるかを検出し、その結果に基づいて第２制御信号を出力するモード検出部と、
   前記モード検出部から出力される前記第２制御信号に基づいて、前記外部電源電圧から前記第２降圧電源電圧を生成して前記内部論理回路に供給する第１の動作モード電源電圧回路と、
   前記第１の動作モード電源電圧回路よりも電流駆動能力が小さく設定された第２の動作モード電源電圧回路とを備え、
   前記モード検出部は、
   前記通常動作モードを検出すると、前記第１の動作モード電源電圧回路を動作させて、前記第２の動作モード電源電圧回路を停止させるように制御信号を出力し、
   低消費電力モードを検出すると、前記第２の動作モード電源電圧回路を動作させて、前記第１の動作モード電源電圧回路を停止させるように前記第２制御信号を出力することを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記第１の動作モード電源電圧回路は、
   前記通常動作モードにおいて、前記電圧判定部が、前記外部電源電圧の電圧レベルが前記判定電圧レベルよりも低いと判定した場合に、前記外部電源電圧を前記第２降圧電源電圧として前記内部論理回路に供給することを特徴とする半導体集積回路装置。

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