JP4663274B2

JP4663274B2 - メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法

Info

Publication number: JP4663274B2
Application number: JP2004234490A
Authority: JP
Inventors: 民圭金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-08-12
Filing date: 2004-08-11
Publication date: 2011-04-06
Anticipated expiration: 2024-08-11
Also published as: US20050038970A1; FR2858874A1; DE102004039178B4; CN1591368A; US7395398B2; KR20050018046A; JP2005063442A; FR2858874B1; KR100546362B1; DE102004039178A1

Description

本発明はメモリ装置に係り、特にメモリ装置のデータ読出し動作制御に関する。

最近、半導体の製造技術が発達するにつれて、ＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ、以下、ＳＯＣと称する）のように一つのチップ内に多数のシステムチップを集積化する作業が進んでいる。このようなＳＯＣは、一般的にＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）プログラムまたは前記ＯＳプログラムの実行過程で発生するデータを保存するメモリを含む。

一般的に、メモリは行列構造のメモリセルアレイを含む。前記メモリはメモリコントローラからローアドレス信号、カラムアドレス信号、およびデータ読出し制御信号またはデータ書込み制御信号を受信する。前記メモリは、前記データ読出し制御信号または前記データ書込み制御信号に応答して該当メモリセルのデータを出力するか、または該当メモリセルにデータを書込む。また、前記メモリは前記メモリコントローラから受信されるメモリクロック信号に同期してデータを読出し／または書込む。前記メモリコントローラはシステムクロック信号を受信して前記メモリクロック信号を発生させる。ここで、前記システムクロック信号は前記メモリコントローラおよび前記メモリコントローラを含む全体システムで使われる。前記メモリクロック信号は前記メモリでのみ使われる。前記全体システムは前記メモリコントローラおよび前記メモリを含むＳＯＣである。前述したように、システムクロック信号からメモリクロック信号を発生させて複数のメモリにそれぞれ提供するメモリコントローラの一例が特許文献１に開示されている。

図１は、従来技術によるメモリコントローラ１０およびメモリ２０を示すブロック図である。メモリコントローラ１０はＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１１およびメモリインターフェース装置１２を含み、前記メモリインターフェース装置１２はメモリ２０に連結される。また、前記ＣＰＵ１１および前記メモリ２０はデータバス３０に連結される。図１および図２を参照して、メモリコントローラ１０によるメモリ２０のデータ読出し動作制御過程を説明する。図２は、従来技術の一例におけるメモリコントローラによるメモリのデータ読出し動作と関連した信号のタイミング図である。

図２に示すように、前記メモリ２０のメモリセルを読出すのにローアドレス信号ＲＡＤＤ、カラムアドレス信号ＣＡＤＤおよびプリチャージ制御信号ＰＧＮが要求される。また、前記メモリクロック信号ＭＣＬＫがシステムクロック信号ＳＣＬＫと同じ場合を一例として図示している。
図２に示すように、センスアンプ制御信号ＳＥＮがイネーブルにされる時間（「Ｄ１」区間）はメモリセルから有効なデータ信号が出力されるのにかかる時間（「Ｃ」区間）より長くなければならない。

また、前記メモリセルから有効なデータ信号が出力されるためにはセルトランジスタが十分なセル電流を流さねばならない。前記セルトランジスタが十分なセル電流を流すためには、前記セルトランジスタのゲートに連結されたワードラインＷＬ１が十分に活性化されて設定された電圧レベルを有する必要がある。
前記ワードラインＷＬ１が十分に活性化されて前記設定された電圧レベルに遷移するのにかかる時間（「Ｅ」区間）が長くなるほど、前記「Ｃ」区間が長くなる。その結果、ビットラインセンスアンプがデータ信号を増幅してデータ値を評価する時間も長くなる。つまり、前記「Ｅ」区間が前記メモリ２０のデータ読出し動作速度に最も大きい影響を及ぼす。

図２に示すように、前記「Ｅ」区間では実質的にローアドレス信号が変わらない「Ａ２」区間と比較してローアドレス信号が変わる「Ａ１」区間が長い。したがって、前記「Ａ１」区間で前記メモリ２０のデータ読出し速度が遅くなる。このような現象は、システムの性能向上のために高い周波数でのメモリの動作が要求されながら大きい問題点として浮き彫りになっている。例えば、前記「Ａ１」区間で、前記メモリクロック信号ＭＣＬＫの周波数が高まれば前記チップ選択信号ＣＳＮのイネーブル区間が短くなるために、「Ｂ１」区間および前記「Ｄ１」区間がさらに短くなる。しかし、前記「Ｅ」区間は変わらずに一定に保持されるために、相対的に前記「Ｃ」区間が前記「Ｄ１」区間より長くなる。その結果、前記メモリ２０が誤ったデータを出力してしまう問題点がある。

高周波数動作でメモリが誤ったデータを出力することを防止するために、図３に示すように、従来技術の他の一例によるメモリインターフェース装置ではシステムクロック信号ＳＣＬＫを分周して、前記システムクロック信号ＳＣＬＫより低い周波数を有するメモリクロック信号ＭＣＬＫを発生させる。その結果、チップ選択信号ＣＳＮのイネーブル区間が長くなって、ワードラインＷＬが十分に活性化されるのにかかる時間（「Ｅ」区間）と、メモリセルから有効なデータ信号が出力されるのにかかる時間（「Ｃ」区間）とが保証されうる。しかし、このような方式はメモリのデータ読出し動作が頻繁なシステムの場合、前記メモリクロック信号ＭＣＬＫの周波数が低いほど全体的なシステムの動作性能が低下するという問題点がある。

米国特許第５，６３０，０９６号明細書

本発明が解決しようとする技術的課題は、高周波数動作でメモリから誤ったデータが出力されることを防止し、メモリのデータ読出し動作が頻繁なシステムで全体的なシステムの動作性能を改善させるメモリコントローラを提供するところにある。
本発明が解決しようとする他の技術的課題は、高周波数動作でメモリから誤ったデータが出力されることを防止し、メモリのデータ読出し動作が頻繁なシステムで全体的なシステムの動作性能を改善させるメモリコントローラを備えるスマートカードを提供するところにある。

本発明が解決しようとするさらに他の技術的課題は、高周波数動作でメモリから誤ったデータが出力されることを防止し、メモリのデータ読出し動作が頻繁なシステムで全体的なシステムの動作性能を改善させるメモリコントローラを利用したメモリのデータ読出し動作制御方法を提供するところにある。

前記技術的課題を達成するための本発明によるメモリコントローラは、メモリのデータ読出し動作またはデータ書込み動作を制御するメモリコントローラにおいて、ＣＰＵ、メモリインターフェース装置および周波数変更制御部を備えることを特徴とする。ＣＰＵはデータ読出し要請信号に応答して読出しコマンド信号を出力し、データ書込み要請信号に応答して書込みコマンド信号を出力する。メモリインターフェース装置は読出しコマンド信号または書込みコマンド信号に応答して複数の制御信号を出力し、システムクロック信号に基づいてメモリクロック信号を発生させ、周波数変更制御信号に応答してメモリクロック信号の周波数を変更する。周波数変更制御部は、複数の制御信号とメモリクロック信号とに応答して周波数変更制御信号を出力する。

前記他の技術的課題を達成するための本発明によるスマートカードは、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、クロック信号発生器、非正常検出器、不揮発性メモリおよびメモリコントローラを備えることを特徴とする。ＲＯＭはＯＳプログラムを保存する。クロック信号発生器はシステムクロック信号を発生させる。非正常検出器は外部環境の変化による非正常状態を検出し、その検出結果によってリセット信号を発生させる。不揮発性メモリはデータを保存する。メモリコントローラはシステムクロック信号に基づいてメモリクロック信号を発生させ、メモリクロック信号の周波数を選択的に変更させながら不揮発性メモリのデータ読出し動作またはデータ書込み動作を制御し、ＯＳプログラムを実行してユーザーの秘密情報を保存する。

前記さらに他の技術的課題を達成するための本発明によるメモリのデータ読出し動作制御方法は、データ読出し要請信号を受信する段階と、前記データ読出し要請信号に応答して制御信号を出力する段階と、周波数変更制御信号に応答してメモリクロック信号の周波数を決定し、その決定された周波数の前記メモリクロック信号を発生させる段階とを含むことを特徴とする。

本発明によるメモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法は、高周波数動作でメモリから誤ったデータが出力されることを防止できる。

本発明と本発明の動作上の利点、および本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を示す添付図面および図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図４は、本発明の代表的な一実施例によるメモリコントローラ１１０およびメモリ１２０を示すブロック図である。図４に示すように、メモリコントローラ１１０はＣＰＵ１１１、メモリインターフェース装置１１２および周波数変更制御部１１３を含み、前記メモリインターフェース装置１１２はメモリ１２０に連結される。前記ＣＰＵ１１１は外部からデータ読出し要請信号ＤＲＱまたはデータ書込み要請信号ＤＷＱを受信すると、読出しコマンド信号ＣＭＤ＿Ｒまたは書込みコマンド信号ＣＭＤ＿Ｗを前記メモリインターフェース装置１１２に出力する。

前記メモリインターフェース装置１１２は、前記読出しコマンド信号ＣＭＤ＿Ｒまたは前記書込みコマンド信号ＣＭＤ＿Ｗに応答して、データ読出し制御信号ＲＥＡＤまたはデータ書込み制御信号ＷＲＩＴＥを前記メモリ１２０に出力する。また、前記メモリインターフェース装置１１２はチップ選択信号ＣＳＮ、ローアドレス信号ＲＡＤＤおよびカラムアドレス信号ＣＡＤＤを前記メモリ１２０に出力する。図４では、前記メモリインターフェース装置１１２が同じアドレスラインを通じて前記ローアドレス信号ＲＡＤＤおよび前記カラムアドレス信号ＣＡＤＤを出力することを示している。しかし、前記メモリインターフェース装置１１２が分離された相異なるアドレスラインを通じて前記ローアドレス信号ＲＡＤＤおよび前記カラムアドレス信号ＣＡＤＤをそれぞれ出力することもある。

また、前記メモリインターフェース装置１１２はシステムクロック信号ＳＣＬＫを受信し、メモリクロック信号ＭＣＬＫを発生させる。前記メモリインターフェース装置１１２については図６を参照してさらに詳細に後述する。
ここで、前記システムクロック信号ＳＣＬＫは外部から前記メモリコントローラ１１０に印加されるか、または内部のクロック信号発生器により発生される。また、前記システムクロック信号ＳＣＬＫは前記メモリコントローラ１１０および全体システムで使われる。前記メモリクロック信号ＭＣＬＫは前記メモリ１２０で使われる。前記全体システムは前記メモリコントローラ１１０および前記メモリ１２０を含むＳＯＣである。

前記周波数変更制御部１１３は、前記メモリインターフェース装置１１２から前記データ読出し制御信号ＲＥＡＤまたは前記データ書込み制御信号ＷＲＩＴＥを受信する。また、前記周波数変更制御部１１３は前記チップ選択信号ＣＳＮ、ローアドレス信号ＲＡＤＤ、カラムアドレス信号ＣＡＤＤおよびメモリクロック信号ＭＣＬＫを受信する。

前記周波数変更制御部１１３は前記データ読出し制御信号ＲＥＡＤを受信すると、前記ローアドレス信号ＲＡＤＤをチェックして周波数変更制御信号ＷＴを発生させる。また、前記周波数変更制御部１１３は外部のリセット信号ＲＳＴを受信した後、最初にメモリのデータ読出し動作が実行される時、前記周波数変更制御信号ＷＴを発生させる。前記周波数変更制御部１１３については図５を参照してさらに詳細に後述する。

前記メモリ１２０は、前記データ読出し制御信号ＲＥＡＤまたは前記データ書込み制御信号ＷＲＩＴＥと、前記ローアドレス信号ＲＡＤＤおよび前記カラムアドレス信号ＣＡＤＤとに応答して、データＲＤＡＴＡを内部データバス１３０に出力するか、または前記内部データバス１３０から受信されるデータＷＤＡＴＡを書込む。前記メモリ１２０については当業者ならば理解できるので、図４で前記メモリ１２０の詳細な構成は図示しない。

また、前記ＣＰＵ１１１は前記データバス１３０を通じて前記メモリ１２０から受信される前記データＲＤＡＴＡを、外部のデータ読出しを要請した装置に出力する。また、前記ＣＰＵ１１１は外部のデータ書込みを要請した装置から受信される前記データＷＤＡＴＡを前記内部データバス１３０を通じて前記メモリ１２０に転送する。

図５は、図４に示す周波数変更制御部１１３を詳細に示す図である。図５に示すように、前記周波数変更制御部１１３はラッチクロック信号発生部５１、アドレスラッチ部５２、アドレス保存部５３、アドレス比較部５４、リセット信号感知部５５および周波数変更制御信号出力部５６を含む。
前記ラッチクロック信号発生部５１は前記メモリインターフェース装置１１２から受信されるメモリクロック信号ＭＣＬＫとチップ選択信号ＣＳＮとに応答して、ラッチクロック信号ＡＬＣＬＫを発生させる。

前記アドレスラッチ部５２は前記ラッチクロック信号ＡＬＣＬＫに応答して前記メモリインターフェース装置１１２から連続的に受信されるローアドレス信号ＲＡＤＤ（Ｎ）（Ｎは１以上の自然数）をラッチして出力する。前記アドレスラッチ部５２は、Ｇ（ゲート）入力に受信される前記ラッチクロック信号ＡＬＣＬＫがハイレベル状態である時に前記ローアドレス信号ＲＡＤＤ（Ｎ）を出力し、ローレベルである時に前記ローアドレス信号ＲＡＤＤ（Ｎ）を出力しない。

言い換えれば、前記ラッチクロック信号ＡＬＣＬＫがハイレベル状態である時、前記アドレスラッチ部５２はラッチされた前記ローアドレス信号ＲＡＤＤ（Ｎ）を連続的に出力する。また、前記アドレスラッチ部５２は前記ラッチクロック信号ＡＬＣＬＫがローレベルである時、最後にラッチされた前記ローアドレス信号ＲＡＤＤ（Ｎ）の出力を保持する。

前記アドレス保存部５３は前記ラッチクロック信号ＡＬＣＬＫに応答して、前記アドレスラッチ部５２から受信される前記ローアドレス信号ＲＡＤＤ（Ｎ）を保存する。前記アドレス保存部５３はＤフリップフロップとして具現されうる。前記Ｄフリップフロップ５３は前記ローアドレス信号ＲＡＤＤ（Ｎ）をＤ入力として受信し、前記ラッチクロック信号ＡＬＣＬＫをクロック入力として受信する。前記Ｄフリップフロップ５３は前記ラッチクロック信号ＡＬＣＬＫの立ち上がりエッジで前記ローアドレス信号ＲＡＤＤ（Ｎ）が変わる時にそれを受信して保存する。

ここで、前記アドレスラッチ部５２と前記アドレス保存部５３との関係をさらに詳細に説明すれば次の通りである。例えば、前記ラッチクロック信号ＡＬＣＬＫがハイレベルである時、ローアドレス信号ＲＡＤＤ０、ＲＡＤＤ１が連続的に前記アドレスラッチ部５２に入力されると仮定しよう。この場合、前記ラッチクロック信号ＡＬＣＬＫがハイレベルであるため、前記アドレスラッチ部５２は連続的に受信されるローアドレス信号ＲＡＤＤ０、ＲＡＤＤ１をラッチして出力する。

前記アドレス保存部５３は、前記ラッチクロック信号ＡＬＣＬＫの立ち上がりエッジに同期して前記ローアドレス信号ＲＡＤＤ０を受信して出力する。前記アドレス保存部５３は前記ラッチクロック信号ＡＬＣＬＫの次の立ち上がりエッジまで前記ローアドレス信号ＲＡＤＤ０のｖ出力を保持する。
その結果、前記アドレスラッチ部５２が前記ローアドレス信号ＲＡＤＤ１をラッチして出力する時、前記アドレス保存部５３は以前に受信された前記ローアドレス信号ＲＡＤＤ０を出力する。

次に、前記アドレス比較部５４は、前記アドレスラッチ部５２から受信される現在のローアドレス信号ＲＡＤＤ（Ｎ）と前記アドレス保存部５３から受信される以前のローアドレス信号ＲＡＤＤ（Ｎ−１）とを比較し、その比較結果を出力する。ここで、前記アドレス比較部５４は排他的なＯＲゲート（ＸＯＲゲート）５４として具現されうる。前記ＸＯＲゲート５４は、現在のローアドレス信号ＲＡＤＤ（Ｎ）と以前のローアドレス信号ＲＡＤＤ（Ｎ−１）とが相異なる時、ハイレベルの論理信号を出力する。

また、前記リセット信号感知部５５は前記チップ選択信号ＣＳＮ、前記ラッチクロック信号ＡＬＣＬＫおよびリセット信号ＲＳＴに応答してリセット感知信号ＲＳＴＡを出力する。これをさらに詳細に説明すれば、前記リセット信号感知部５５は前記リセット信号ＲＳＴを受信した後、前記チップ選択信号ＣＳＮおよび前記ラッチクロック信号ＡＬＣＬＫを最初に受信する時、前記リセット感知信号ＲＳＴＡをイネーブルにする。

前記周波数変更制御信号出力部５６は、前記アドレス比較部５４の出力信号および前記リセット感知信号ＲＳＴＡに応答して周波数変更制御信号ＷＴを出力する。前記周波数変更制御信号出力部５６はＯＲゲートとして具現されうる。前記ＯＲゲート５６は、前記アドレス比較部５４の出力信号または前記リセット感知信号ＲＳＴＡがハイレベルである時、前記周波数変更制御信号ＷＴをイネーブルにする。

図６は、図４に示すメモリインターフェース装置１１２を詳細に示す図である。図６に示すように、前記メモリインターフェース装置１１２はメモリクロック信号発生部６１およびコマンドデコーダ６２を含む。前記メモリクロック信号発生部６１は、前記周波数変更制御信号ＷＴおよびシステムクロック信号ＳＣＬＫに応答して所定の周波数のメモリクロック信号ＭＣＬＫを発生させる。ここで、前記メモリクロック信号発生部６１は、前記周波数変更制御信号ＷＴがイネーブルにされる時、前記システムクロック信号ＳＣＬＫを分周して第１周波数の前記メモリクロック信号ＭＣＬＫを出力する。また、前記メモリクロック信号発生部６１は、前記周波数変更制御信号ＷＴがディセーブルにされる時、第２周波数の前記メモリクロック信号ＭＣＬＫを出力する。ここで、前記第２周波数は前記第１周波数より高い。

また、前記コマンドデコーダ６２は、前記システムクロック信号ＳＣＬＫ、前記メモリクロック信号ＭＣＬＫおよび前記ＣＰＵ１１１から伝えられた読出しコマンド信号ＣＭＤ＿Ｒまたは書込みコマンド信号ＣＭＤ＿Ｗを受信する。前記コマンドデコーダ６２０は前記読出しコマンド信号ＣＭＤ＿Ｒに応答して、前記チップ選択信号ＣＳＮ、アドレス信号ＡＤＤ、およびデータ読出し制御信号ＲＥＡＤまたはデータ書込み制御信号ＷＲＩＴＥを出力する。前記アドレス信号ＡＤＤは、ローアドレス信号ＲＡＤＤおよびカラムアドレス信号ＣＡＤＤを含む。前記コマンドデコーダ６２は前記メモリクロック信号ＭＣＬＫに同期して前記信号ＣＳＮ、ＡＤＤ、ＲＥＡＤまたはＷＲＩＴＥを出力する。次に、図４から図９を参照して、本発明の一実施例によるメモリコントローラ１１０によるメモリ１２０のデータ読出し動作制御過程を説明する。

図７は、本発明の代表的な実施例によるメモリコントローラによるメモリ１２０のデータ読出し動作と関連した信号のタイミング図であり、図８は、本発明の代表的な実施例によるメモリコントローラ１１０によるメモリ１２０のデータ読出し動作制御過程を示すフローチャートである。
図４から図８に示すように、メモリコントローラ１１０のＣＰＵ１１１が外部から受信されるデータ読出し要請信号ＤＲＱに応答して読出しコマンド信号ＣＭＤ＿Ｒをメモリインターフェース装置１１２に出力する（１１００）。図７に示すように、前記メモリインターフェース装置１１２が前記読出しコマンド信号ＣＭＤ＿Ｒに応答して第１読出し制御信号ＲＥＡＤ１を出力した後、第２読出し制御信号ＲＥＡＤ２を出力する場合を例として説明する。

前記メモリインターフェース装置１１２は、システムクロック信号ＳＣＬＫ、周波数変更制御信号ＷＴ、および前記読出しコマンド信号ＣＭＤ＿Ｒまたは書込みコマンド信号ＣＭＤ＿Ｗを受信する。
前記メモリインターフェース装置１１２のコマンドデコーダ６２は前記読出しコマンド信号ＣＭＤ＿Ｒに応答して、前記第１読出し制御信号ＲＥＡＤ１、チップ選択信号ＣＳＮ、ローアドレス信号ＲＡＤＤ１およびカラムアドレス信号ＣＡＤＤ１を前記メモリ１２０および前記周波数変更制御部１１３に出力する（１２００）。

前記メモリインターフェース装置１１２のメモリクロック信号発生部６１は周波数変更制御信号ＷＴに応答して前記メモリクロック信号ＭＣＬＫの周波数を決定する。
また、前記メモリクロック信号発生部６１は、前記システムクロック信号ＳＣＬＫを分周して決定された前記周波数のメモリクロック信号ＭＣＬＫを発生させる（１３００）。

ここで、前記コマンドデコーダ６２は、前記メモリクロック信号ＭＣＬＫに同期して前記チップ選択信号ＣＳＮを「Ｐ１」区間中にイネーブルにした後、ディセーブルにする。また、前記コマンドデコーダ６２はメモリクロック信号ＭＣＬＫに同期して前記信号ＲＥＡＤ１、ＲＡＤＤ１、ＣＡＤＤ１を出力する。
前記段階１３００を図９を参照してさらに詳細に説明する。図９は、図８に示すメモリクロック信号ＭＣＬＫの周波数決定およびメモリクロック信号ＭＣＬＫの発生過程（１３００）を詳細に示すフローチャートである。

前記周波数変更制御部１１３は、前記メモリインターフェース装置１１２から前記第１読出し制御信号ＲＥＡＤ１を受信すると、前記ローアドレス信号ＲＡＤＤ１が変更されたかどうかをチェックする（１３０１）。
これを図５を参照してさらに詳細に説明すれば、前記メモリクロック信号ＭＣＬＫに応答してラッチクロック信号発生部５１がラッチクロック信号ＡＬＣＬＫを発生させる。前記ラッチクロック信号ＡＬＣＬＫがハイ状態である時、アドレスラッチ部５２が連続的に受信されるローアドレス信号ＲＡＤＤ０、ＲＡＤＤ１をラッチして出力する。この時、アドレス保存部５３は、前記ラッチクロック信号ＡＬＣＬＫの立ち上がりエッジに同期して前記ローアドレス信号ＲＡＤＤ０だけを受信して保存する。その結果、前記アドレスラッチ部５２は前記ローアドレス信号ＲＡＤＤ１を出力し、前記アドレス保存部５３は以前に受信された前記ローアドレス信号ＲＡＤＤ０を出力する。

アドレス比較部５４は、前記アドレスラッチ部５２から受信される前記ローアドレス信号ＲＡＤＤ１と前記アドレス保存部５３から受信される前記ローアドレス信号ＲＡＤＤ０とが相異なるので、ハイレベルの論理信号を出力する。
前記アドレス比較部５４の出力信号に応答して周波数変更制御信号出力部５６が前記周波数変更制御信号ＷＴを所定時間Ｔ１イネーブルにした後にディセーブルにする（１３０２）。ここで、前記所定時間Ｔ１は、前記アドレスラッチ部５２と前記アドレス保存部５３とが相異なるローアドレス信号を出力する時間である。

前記メモリクロック信号発生部６１は、前記周波数変更制御信号ＷＴのイネーブル区間である「Ｔ１」区間中に第１周波数の前記メモリクロック信号ＭＣＬＫを発生させる。この後、前記メモリクロック信号発生部６１は前記周波数変更制御信号ＷＴがディセーブルにされる時、第２周波数の前記メモリクロック信号ＭＣＬＫを発生させる（１３０３）。

図７で、前記第１周波数の前記メモリクロック信号ＭＣＬＫの１周期は前記システムクロック信号ＳＣＬＫの２周期と同一であると示しているが、その大きさは必要に応じて多様に可変である。また、図７で、前記第２周波数の前記メモリクロック信号ＭＣＬＫの１周期は前記システムクロック信号ＳＣＬＫの１周期と同一であると示しているが、その大きさは必要に応じて多様に可変である。

前記メモリ１２０は前記チップ選択信号ＣＳＮおよび前記第１周波数の前記メモリクロック信号ＭＣＬＫに応答して、図７に示す「Ｑ１」区間中にプリチャージ制御信号ＰＧＮをイネーブルにした後にディセーブルにする。前記プリチャージ制御信号ＰＧＮがイネーブルにされる時、前記メモリ１２０のビットライン（図示せず）がプリチャージされて所定の電圧レベルを有するように調整される。また、前記ローアドレス信号ＲＡＤＤ１に応答して前記メモリ１２０の該当ワードラインＷＬ１が活性化されて、前記ワードラインＷＬ１の電圧レベルが高まる。その結果、前記ワードラインＷＬ１に連結された前記メモリ１２０のセルトランジスタ（図示せず）がターンオンされ、前記セルトランジスタにより該当メモリセルのデータ信号が前記ビットラインに印加される。

この後、前記メモリ１２０は前記チップ選択信号ＣＳＮおよび前記第１周波数の前記メモリクロック信号ＭＣＬＫに応答して、「Ｒ１」区間中にセンスアンプ制御信号ＳＥＮをイネーブルにした後にディセーブルにする。ここで、前記センスアンプ制御信号ＳＥＮがイネーブルにされる時間（「Ｒ１」区間）は、メモリセルから有効なデータ信号が出力されるのにかかる時間（「Ｃ」区間）より長い。

前記センスアンプ制御信号ＳＥＮがイネーブルにされる時、前記メモリ１２０のビットラインセンスアンプ（図示せず）が活性化されて、前記ビットラインに印加された前記データ信号を増幅させる。その結果、該当メモリセルに保存されたデータの値が評価される。この後、前記メモリ１２０は、前記ビットラインセンスアンプにより増幅されたデータ信号をデータ出力回路（図示せず）を通じて出力データ信号ＤＡＴＡ１として出力する。

次に、前記コマンドデコーダ６２が前記読出しコマンド信号ＣＭＤ＿Ｒに応答して第２読出し制御信号ＲＥＡＤ２を出力する場合を説明する。
前記コマンドデコーダ６２は図７に示すように、前記第２読出し制御信号ＲＥＡＤ２、前記ローアドレス信号ＲＡＤＤ１およびカラムアドレス信号ＣＡＤＤ２を出力する。

前記周波数変更制御部１１３は前記第２読出し制御信号ＲＥＡＤ２を受信すると、前記ローアドレス信号ＲＡＤＤ１が変更されたかどうかをチェックする（１３０１）。
これを図５を参照してさらに詳細に説明すれば、前記アドレスラッチ部５２はラッチクロック信号ＡＬＣＬＫがハイ状態である時、前記ローアドレス信号ＲＡＤＤ１をラッチして出力する。この時、アドレス保存部５３は前記ラッチクロック信号ＡＬＣＬＫの立ち上がりエッジに同期して前記ローアドレス信号ＲＡＤＤ１を受信して保存する。その結果、前記アドレスラッチ部５２と前記アドレス保存部５３いずれも前記ローアドレス信号ＲＡＤＤ１を出力する。

前記アドレス比較部５４は、前記アドレスラッチ部５２から受信される前記ローアドレス信号ＲＡＤＤ１と前記アドレス保存部５３から受信される前記ローアドレス信号ＲＡＤＤ１とが相等しいので、ローレベルの論理信号を出力する。
前記アドレス比較部５４の出力信号に応答して周波数変更制御信号出力部５６が前記周波数変更制御信号ＷＴをディセーブル状態に保持する。

前記ローアドレス信号ＲＡＤＤ１が変更されていないので、前記周波数変更制御部１１３は図９に示すように、外部のリセット信号ＲＳＴがイネーブルにされたかどうかをチェックする（１３０４）。
これを図５を参照してさらに詳細に説明すれば、リセット信号感知部５５は前記リセット信号ＲＳＴを受信した後、前記チップ選択信号ＣＳＮおよび前記ラッチクロック信号ＡＬＣＬＫを最初に受信する時、前記リセット感知信号ＲＳＴＡをイネーブルにする。この後、前記段階１３０２にリターンして前記過程を反復実行する。

ここで、前記リセット信号ＲＳＴがイネーブルにされた後に最初に実行される前記メモリ１２０のデータ読出し動作で、前記システムクロック信号ＳＣＬＫの周波数より低い前記第１周波数の前記メモリクロック信号ＭＣＬＫを発生させる理由は、前記メモリ１２０の安定したデータ読出し動作を保証するためである。

また、前記段階１３０４で前記リセット信号ＲＳＴがイネーブルにされていない場合、すなわち、前記リセット感知信号ＲＳＴＡがディセーブル状態である時、前記周波数変更制御信号出力部５６は前記周波数変更制御信号ＷＴをイネーブルにしない。その結果、前記メモリクロック信号発生部６１は前記第２周波数の前記メモリクロック信号ＭＣＬＫを連続して発生させる（１３０５）。

前述したように、本発明の代表的な実施例によるメモリコントローラ１１０は、ローアドレス信号が変わらない「Ｐ２」区間よりローアドレス信号が変わる「Ｐ１」区間でさらに低い周波数の前記メモリクロック信号ＭＣＬＫを発生させる。その結果、ワードラインＷＬ１が十分に活性化されるのにかかる時間Ｓ、およびメモリセルから有効なデータ信号が出力されるのにかかる時間Ｃが保証される。したがって、高周波数動作でメモリ１２０の有効なデータを出力できる。

また、本発明の代表的な実施例によるメモリコントローラ１１０は、ローアドレス信号が変わる「Ｐ１」区間、またはリセット信号ＲＳＴがイネーブルにされる時のみに一時的に前記メモリクロック信号ＭＣＬＫの周波数を変更させる。したがって、メモリ１２０のデータ読出し動作が頻繁なシステムの場合、メモリ１２０の読出し動作速度により全体的なシステムの動作性能が低下することを防止できる。

次に、本発明によるメモリコントローラがスマートカードに適用された場合を例として説明する。図１０は、本発明の一実施例によるメモリコントローラ２１０を含むスマートカード２００を示す図である。図１０に示すように、スマートカード２００はシステムバス２０１を通じて相互連結されるメモリコントローラ２１０、不揮発性メモリ２２０、ＲＯＭ２３０、ＲＡＭ２４０、クロック信号発生器２５０、タイマー２６０、非正常検出器２７０、および入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、以下、ＩＯ）インターフェース装置２８０を含む。また、前記メモリコントローラ２１０はＣＰＵ２１１、メモリインターフェース装置２１２および周波数変更制御部２１３を含む。前記スマートカード２００のあらゆる構成要素はシステムバス２０１により連結される。

前記ＣＰＵ２１１は前記メモリインターフェース装置２１２を通じて前記不揮発性メモリ２２０にデータＷＤＡＴＡを書込むか、または前記不揮発性メモリ２２０からデータＲＤＡＴＡを読出す。これをさらに詳細に説明すれば、前記不揮発性メモリ２２０に前記データＷＤＡＴＡを書込むために、前記ＣＰＵ２１１はデータ書込みコマンド信号ＣＭＤ＿Ｗを前記メモリインターフェース装置２１２に出力し、前記システムバス２０１を通じて書込まれる前記データＷＤＡＴＡを前記不揮発性メモリ２２０に出力する。また、前記不揮発性メモリ２２０から前記データＲＤＡＴＡを読出すために、前記ＣＰＵ２１１は読出しコマンド信号ＣＭＤ＿Ｒを前記メモリインターフェース装置２１２に出力する。この後、前記ＣＰＵ２１１は前記システムバス２０１を通じて前記不揮発性メモリ２２０から読出された前記データＲＤＡＴＡを受信する。

また、前記ＣＰＵ２１１は、外部のスマートカードホストから前記ＩＯインターフェース装置２８０および前記システムバス２０１を通じてプログラムコードＰＲＯ＿ＣＯＤＥを受信する。前記ＣＰＵ２１１は前記プログラムコードＰＲＯ＿ＣＯＤＥに含まれた命令を実行し、前記スマートカード２００内の装置を制御するための制御信号ＳＣＴＬを前記システムバス２０１に出力する。前記ＣＰＵ２１１はＯＳプログラムを実行してユーザーの秘密情報を保存し、多様な暗号化演算を実行する。

前記メモリインターフェース装置２１２は、図４に示す前記メモリインターフェース装置１１２といくつかの差異点を除いて実質的に同一に動作する。前記メモリインターフェース装置２１２、１１２の差異点は、前記メモリインターフェース装置２１２が前記ＣＰＵ２１１から受信されるメモリ制御信号（図示せず）に応答して前記ＲＯＭ２３０にアドレス信号ＲＯＭ＿ＡＤＤを出力するか、または前記ＲＡＭ２４０にコマンド信号ＣＭＤおよびアドレス信号ＲＡＭ＿ＡＤＤをさらに出力することである。前記メモリインターフェース装置２１２、１１２の他の差異点は、前記メモリインターフェース装置２１２が前記システムバス２０１に連結されたことである。

前記不揮発性メモリ２２０は、前記ＣＰＵ２１１および前記メモリインターフェース装置２１２の制御により前記システムバス２０１を通じて受信される前記データＷＤＡＴＡを保存するか、または前記データＲＤＡＴＡを読出して前記システムバス２０１に出力する。
前記ＲＯＭ２３０は前記ＯＳプログラムを保存し、前記ＲＡＭ２４０は前記ＣＰＵ２１１が前記ＯＳプログラムを実行する時に発生するデータ（図示せず）を臨時保存する。前記クロック信号発生器２５０はシステムクロック信号ＳＣＬＫを発生させ、前記システムクロック信号ＳＣＬＫを前記スマートカード２００内のあらゆる装置に提供する。前記タイマー２６０は前記ＣＰＵ２１１がＯＳプログラムを実行するのに必要なタイミングを制御する。前記非正常検出器２７０は外部環境、例えば、電圧、周波数、温度、光などが正常状態を離脱する時にそれを感知し、リセット信号ＲＳＴを発生させて前記スマートカード２００内のあらゆる装置をリセットする。前記スマートカード２００が外部のスマートカードホストに連結される時、前記ＩＯインターフェース装置２８０が前記ＣＰＵ２１１と前記スマートカードホストとをインターフェースする。

以上、図面に図示された実施例を参照して説明したが、これは例示的なものに過ぎず、本技術分野の当業者ならばこれより多様な変形および均等な他の実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
（産業上の利用可能性）

本発明は、メモリのデータ読出し動作が頻繁なシステムに適用できる。

従来技術によるメモリコントローラおよびメモリを示すブロック図である。従来技術の一例によるメモリコントローラによるメモリのデータ読出し動作と関連した信号のタイミング図である。従来技術の他の一例によるメモリコントローラによるメモリのデータ読出し動作と関連した信号のタイミング図である。本発明の実施例によるメモリコントローラおよびメモリを示すブロック図である。本発明の実施例によるメモリコントローラの周波数変更制御部を詳細に示す模式図である。本発明の実施例によるメモリコントローラのメモリインターフェース装置を詳細に示す模式図である。本発明の実施例によるメモリコントローラによるメモリのデータ読出し動作と関連した信号のタイミング図である。本発明の実施例によるメモリコントローラによるメモリのデータ読出し動作制御方法を示すフローチャートである。本発明の実施例によるメモリのデータ読出し動作制御方法において、メモリクロック信号の周波数決定およびメモリクロック信号発生過程を詳細に示すフローチャートである。本発明の実施例によるメモリコントローラを含むスマートカードを示す模式図である。

符号の説明

１１０、２１０メモリコントローラ、１１１、２１１ＣＰＵ、１１２、２１２メモリインターフェース装置、１１３、２１３周波数変更制御部、１２０メモリ、１３０内部データバス、２２０不揮発性メモリ、２３０ＲＯＭ、２５０クロック信号発生器、２７０非正常検出器

Claims

メモリの読出し動作または書込み動作を制御するメモリコントローラにおいて、
データ読出し要請信号に応答して読出しコマンド信号を出力し、データ書込み要請信号に応答して書込みコマンド信号を出力するＣＰＵと、
前記読出しコマンド信号または前記書込みコマンド信号に応答して複数の制御信号を出力し、システムクロック信号に基づいてメモリクロック信号を発生させ、周波数変更制御信号に応答して前記メモリクロック信号の周波数を変更するメモリインターフェース装置と、
前記複数の制御信号と前記メモリクロック信号とに応答して前記周波数変更制御信号を出力する周波数変更制御部と、
を備え、
前記複数の制御信号は、読出し制御信号または書込み制御信号と、ローアドレス信号と、カラムアドレス信号と、チップ選択信号とを含み、
前記周波数変更制御部は、前記読出し制御信号を受信する時、前記ローアドレス信号が変更されるかどうかを判断し、その判断結果によって前記周波数変更制御信号を出力することを特徴とするメモリコントローラ。
前記周波数変更制御部は、
前記メモリクロック信号を受信してラッチクロック信号を発生させるラッチクロック信号発生部と、
前記ラッチクロック信号に応答して第１ローアドレス信号をラッチして出力するアドレスラッチ部と、
前記ラッチクロック信号に応答して前記アドレスラッチ部から受信される第２ローアドレス信号を保存するアドレス保存部と、
前記第１ローアドレス信号と前記第２ローアドレス信号とを比較し、その比較結果によって論理信号を出力するアドレス比較部と、
前記論理信号に応答して前記周波数変更制御信号をイネーブルまたはディセーブルにする周波数変更制御信号出力部とを有し、
前記第２ローアドレス信号は前記第１ローアドレス信号より時間的に先んずることを特徴とする請求項１に記載のメモリコントローラ。
前記周波数変更制御部は、リセット信号を受信した後、最初に受信される前記チップ選択信号および前記ラッチクロック信号に応答してリセット感知信号を発生させるリセット信号感知部をさらに有し、
前記周波数変更制御信号出力部は、前記論理信号および前記リセット感知信号に応答して前記周波数変更制御信号をイネーブルまたはディセーブルにすることを特徴とする請求項２に記載のメモリコントローラ。
前記メモリインターフェース装置は、
前記システムクロック信号を受信して前記メモリクロック信号を発生させ、前記周波数変更制御信号に応答して前記メモリクロック信号の周波数を変更するメモリクロック信号発生部と、
前記システムクロック信号と、前記メモリクロック信号と、前記読出しコマンド信号または前記書込みコマンド信号とを受信し、前記複数の制御信号を出力するコマンドデコーダと、
を有することを特徴とする請求項３に記載のメモリコントローラ。
前記メモリクロック信号発生部は、前記周波数変更制御信号がイネーブルにされる時に第１周波数の前記メモリクロック信号を発生させ、前記周波数変更制御信号がディセーブルにされる時に第２周波数の前記メモリクロック信号を発生させることを特徴とする請求項４に記載のメモリコントローラ。
前記第１周波数の前記メモリクロック信号の周期は前記第２周波数の前記メモリクロック信号の周期より長いことを特徴とする請求５に記載のメモリコントローラ。
ＯＳプログラムを保存するＲＯＭと、
システムクロック信号を発生させるクロック信号発生器と、
外部環境変化による非正常状態を検出し、その検出結果によってリセット信号を発生させる非正常検出器と、
データを保存する不揮発性メモリと、
前記システムクロック信号に基づいてメモリクロック信号を発生させ、前記メモリクロック信号の周波数を選択的に変更しながら前記不揮発性メモリの読出し動作または書込み動作を制御し、前記ＯＳプログラムを実行してユーザーの秘密情報を保存するメモリコントローラと、
を備え、
前記メモリコントローラは、
読出しコマンド信号または書込みコマンド信号を発生させ、システムバスを通じて前記不揮発性メモリに書込みデータ信号を出力するか、または前記システムバスを通じて前記不揮発性メモリから読出しデータ信号を受信し、前記ＯＳプログラムを実行してスマートカードホストと通信するＣＰＵと、
前記読出しコマンド信号または前記書込みコマンド信号に応答して複数の制御信号を出力し、前記システムクロック信号を受信して前記メモリクロック信号を発生させ、周波数変更制御信号に応答して前記メモリクロック信号の周波数を変更するメモリインターフェース装置と、
前記複数の制御信号と前記メモリクロック信号とに応答して前記周波数変更制御信号を出力する周波数変更制御部と、
を有し、
前記複数の制御信号は読出し制御信号または書込み制御信号と、ローアドレス信号と、カラムアドレス信号と、チップ選択信号とを含み、
前記周波数変更制御部は、前記読出し制御信号を受信する時、前記ローアドレス信号が変更されるかどうかを判断し、その判断結果によって前記周波数変更制御信号を出力することを特徴とするスマートカード。
前記ＣＰＵと前記スマートカードホストとをインターフェースするＩ／Ｏインターフェース装置と、
前記ＣＰＵが前記ＯＳプログラムを実行する時に発生するデータを保存するＲＡＭと、
をさらに備えることを特徴とする請求項７に記載のスマートカード。
メモリのデータ読出し動作制御方法において、
データ読出し要請信号を受信する段階と、
前記データ読出し要請信号に応答して制御信号を出力する段階と、
周波数変更制御信号に応答してメモリクロック信号の周波数を決定し、その決定された周波数の前記メモリクロック信号を発生させる段階と、
を含み、
前記メモリクロック信号の周波数を決定し、前記メモリクロック信号を発生させる段階は、
前記制御信号を受信してローアドレス信号が変更されたかどうかを判断する段階と、
前記ローアドレス信号が変更される時、所定時間中に前記周波数変更制御信号をイネーブルにした後にディセーブルにする段階と、
前記ローアドレス信号が変更されていない時、前記周波数変更制御信号をディセーブル状態に保持する段階と、
前記周波数変更制御信号がイネーブルにされる時に第１周波数の前記メモリクロック信号を発生させ、前記周波数変更制御信号がディセーブルにされる時に第２周波数の前記メモリクロック信号を発生させる段階と、
を含むことを特徴とするメモリのデータ読出し動作制御方法。
前記第１周波数の前記メモリクロック信号の周期は前記第２周波数の前記メモリクロック信号の周期より長いことを特徴とする請求項９に記載のメモリのデータ読出し動作制御方法。
前記メモリクロック信号の周波数を決定し、前記メモリクロック信号を発生させる段階は、
リセット信号がイネーブルにされるかどうかを判断する段階と、
前記リセット信号がイネーブルにされる時、所定時間中に前記周波数変更制御信号をイネーブルにした後にディセーブルにする段階と、
前記リセット信号がディセーブル状態である時、前記周波数変更制御信号をディセーブル状態に保持する段階と、
前記周波数変更制御信号がイネーブルにされる時に第１周波数の前記メモリクロック信号を発生させ、前記周波数変更制御信号がディセーブルにされる時に第２周波数の前記メモリクロック信号を発生させる段階と、
を含むことを特徴とする請求項９に記載のメモリのデータ読出し動作制御方法。
前記周波数変更制御信号をイネーブルにした後にディセーブルにする段階は、
前記リセット信号がイネーブルにされてから最初にメモリのデータ読出し動作が実行される時、前記周波数変更制御信号を前記所定時間中にイネーブルにした後にディセーブルにする段階を含むことを特徴とする請求項１１に記載のメモリのデータ読出し動作制御方法。
前記第１周波数の前記メモリクロック信号の周期は、前記第２周波数の前記メモリクロック信号の周期より長いことを特徴とする請求項１１に記載のメモリのデータ読出し動作制御方法。