JP4663274B2 - メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法 - Google Patents
メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法 Download PDFInfo
- Publication number
- JP4663274B2 JP4663274B2 JP2004234490A JP2004234490A JP4663274B2 JP 4663274 B2 JP4663274 B2 JP 4663274B2 JP 2004234490 A JP2004234490 A JP 2004234490A JP 2004234490 A JP2004234490 A JP 2004234490A JP 4663274 B2 JP4663274 B2 JP 4663274B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- clock signal
- frequency
- change control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 title claims description 284
- 238000000034 method Methods 0.000 title claims description 22
- 230000008859 change Effects 0.000 claims description 77
- 230000004044 response Effects 0.000 claims description 45
- 230000002159 abnormal effect Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 8
- 101000741396 Chlamydia muridarum (strain MoPn / Nigg) Probable oxidoreductase TC_0900 Proteins 0.000 description 7
- 101000741399 Chlamydia pneumoniae Probable oxidoreductase CPn_0761/CP_1111/CPj0761/CpB0789 Proteins 0.000 description 7
- 101000741400 Chlamydia trachomatis (strain D/UW-3/Cx) Probable oxidoreductase CT_610 Proteins 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0008—General problems related to the reading of electronic memory record carriers, independent of its reading method, e.g. power transfer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Artificial Intelligence (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Dram (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
図2に示すように、センスアンプ制御信号SENがイネーブルにされる時間(「D1」区間)はメモリセルから有効なデータ信号が出力されるのにかかる時間(「C」区間)より長くなければならない。
前記ワードラインWL1が十分に活性化されて前記設定された電圧レベルに遷移するのにかかる時間(「E」区間)が長くなるほど、前記「C」区間が長くなる。その結果、ビットラインセンスアンプがデータ信号を増幅してデータ値を評価する時間も長くなる。つまり、前記「E」区間が前記メモリ20のデータ読出し動作速度に最も大きい影響を及ぼす。
本発明が解決しようとする他の技術的課題は、高周波数動作でメモリから誤ったデータが出力されることを防止し、メモリのデータ読出し動作が頻繁なシステムで全体的なシステムの動作性能を改善させるメモリコントローラを備えるスマートカードを提供するところにある。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
ここで、前記システムクロック信号SCLKは外部から前記メモリコントローラ110に印加されるか、または内部のクロック信号発生器により発生される。また、前記システムクロック信号SCLKは前記メモリコントローラ110および全体システムで使われる。前記メモリクロック信号MCLKは前記メモリ120で使われる。前記全体システムは前記メモリコントローラ110および前記メモリ120を含むSOCである。
前記ラッチクロック信号発生部51は前記メモリインターフェース装置112から受信されるメモリクロック信号MCLKとチップ選択信号CSNとに応答して、ラッチクロック信号ALCLKを発生させる。
その結果、前記アドレスラッチ部52が前記ローアドレス信号RADD1をラッチして出力する時、前記アドレス保存部53は以前に受信された前記ローアドレス信号RADD0を出力する。
図4から図8に示すように、メモリコントローラ110のCPU111が外部から受信されるデータ読出し要請信号DRQに応答して読出しコマンド信号CMD_Rをメモリインターフェース装置112に出力する(1100)。図7に示すように、前記メモリインターフェース装置112が前記読出しコマンド信号CMD_Rに応答して第1読出し制御信号READ1を出力した後、第2読出し制御信号READ2を出力する場合を例として説明する。
前記メモリインターフェース装置112のコマンドデコーダ62は前記読出しコマンド信号CMD_Rに応答して、前記第1読出し制御信号READ1、チップ選択信号CSN、ローアドレス信号RADD1およびカラムアドレス信号CADD1を前記メモリ120および前記周波数変更制御部113に出力する(1200)。
また、前記メモリクロック信号発生部61は、前記システムクロック信号SCLKを分周して決定された前記周波数のメモリクロック信号MCLKを発生させる(1300)。
前記段階1300を図9を参照してさらに詳細に説明する。図9は、図8に示すメモリクロック信号MCLKの周波数決定およびメモリクロック信号MCLKの発生過程(1300)を詳細に示すフローチャートである。
これを図5を参照してさらに詳細に説明すれば、前記メモリクロック信号MCLKに応答してラッチクロック信号発生部51がラッチクロック信号ALCLKを発生させる。前記ラッチクロック信号ALCLKがハイ状態である時、アドレスラッチ部52が連続的に受信されるローアドレス信号RADD0、RADD1をラッチして出力する。この時、アドレス保存部53は、前記ラッチクロック信号ALCLKの立ち上がりエッジに同期して前記ローアドレス信号RADD0だけを受信して保存する。その結果、前記アドレスラッチ部52は前記ローアドレス信号RADD1を出力し、前記アドレス保存部53は以前に受信された前記ローアドレス信号RADD0を出力する。
前記アドレス比較部54の出力信号に応答して周波数変更制御信号出力部56が前記周波数変更制御信号WTを所定時間T1イネーブルにした後にディセーブルにする(1302)。ここで、前記所定時間T1は、前記アドレスラッチ部52と前記アドレス保存部53とが相異なるローアドレス信号を出力する時間である。
前記コマンドデコーダ62は図7に示すように、前記第2読出し制御信号READ2、前記ローアドレス信号RADD1およびカラムアドレス信号CADD2を出力する。
これを図5を参照してさらに詳細に説明すれば、前記アドレスラッチ部52はラッチクロック信号ALCLKがハイ状態である時、前記ローアドレス信号RADD1をラッチして出力する。この時、アドレス保存部53は前記ラッチクロック信号ALCLKの立ち上がりエッジに同期して前記ローアドレス信号RADD1を受信して保存する。その結果、前記アドレスラッチ部52と前記アドレス保存部53いずれも前記ローアドレス信号RADD1を出力する。
前記アドレス比較部54の出力信号に応答して周波数変更制御信号出力部56が前記周波数変更制御信号WTをディセーブル状態に保持する。
これを図5を参照してさらに詳細に説明すれば、リセット信号感知部55は前記リセット信号RSTを受信した後、前記チップ選択信号CSNおよび前記ラッチクロック信号ALCLKを最初に受信する時、前記リセット感知信号RSTAをイネーブルにする。この後、前記段階1302にリターンして前記過程を反復実行する。
前記ROM230は前記OSプログラムを保存し、前記RAM240は前記CPU211が前記OSプログラムを実行する時に発生するデータ(図示せず)を臨時保存する。前記クロック信号発生器250はシステムクロック信号SCLKを発生させ、前記システムクロック信号SCLKを前記スマートカード200内のあらゆる装置に提供する。前記タイマー260は前記CPU211がOSプログラムを実行するのに必要なタイミングを制御する。前記非正常検出器270は外部環境、例えば、電圧、周波数、温度、光などが正常状態を離脱する時にそれを感知し、リセット信号RSTを発生させて前記スマートカード200内のあらゆる装置をリセットする。前記スマートカード200が外部のスマートカードホストに連結される時、前記IOインターフェース装置280が前記CPU211と前記スマートカードホストとをインターフェースする。
(産業上の利用可能性)
Claims (13)
- メモリの読出し動作または書込み動作を制御するメモリコントローラにおいて、
データ読出し要請信号に応答して読出しコマンド信号を出力し、データ書込み要請信号に応答して書込みコマンド信号を出力するCPUと、
前記読出しコマンド信号または前記書込みコマンド信号に応答して複数の制御信号を出力し、システムクロック信号に基づいてメモリクロック信号を発生させ、周波数変更制御信号に応答して前記メモリクロック信号の周波数を変更するメモリインターフェース装置と、
前記複数の制御信号と前記メモリクロック信号とに応答して前記周波数変更制御信号を出力する周波数変更制御部と、
を備え、
前記複数の制御信号は、読出し制御信号または書込み制御信号と、ローアドレス信号と、カラムアドレス信号と、チップ選択信号とを含み、
前記周波数変更制御部は、前記読出し制御信号を受信する時、前記ローアドレス信号が変更されるかどうかを判断し、その判断結果によって前記周波数変更制御信号を出力することを特徴とするメモリコントローラ。 - 前記周波数変更制御部は、
前記メモリクロック信号を受信してラッチクロック信号を発生させるラッチクロック信号発生部と、
前記ラッチクロック信号に応答して第1ローアドレス信号をラッチして出力するアドレスラッチ部と、
前記ラッチクロック信号に応答して前記アドレスラッチ部から受信される第2ローアドレス信号を保存するアドレス保存部と、
前記第1ローアドレス信号と前記第2ローアドレス信号とを比較し、その比較結果によって論理信号を出力するアドレス比較部と、
前記論理信号に応答して前記周波数変更制御信号をイネーブルまたはディセーブルにする周波数変更制御信号出力部とを有し、
前記第2ローアドレス信号は前記第1ローアドレス信号より時間的に先んずることを特徴とする請求項1に記載のメモリコントローラ。 - 前記周波数変更制御部は、リセット信号を受信した後、最初に受信される前記チップ選択信号および前記ラッチクロック信号に応答してリセット感知信号を発生させるリセット信号感知部をさらに有し、
前記周波数変更制御信号出力部は、前記論理信号および前記リセット感知信号に応答して前記周波数変更制御信号をイネーブルまたはディセーブルにすることを特徴とする請求項2に記載のメモリコントローラ。 - 前記メモリインターフェース装置は、
前記システムクロック信号を受信して前記メモリクロック信号を発生させ、前記周波数変更制御信号に応答して前記メモリクロック信号の周波数を変更するメモリクロック信号発生部と、
前記システムクロック信号と、前記メモリクロック信号と、前記読出しコマンド信号または前記書込みコマンド信号とを受信し、前記複数の制御信号を出力するコマンドデコーダと、
を有することを特徴とする請求項3に記載のメモリコントローラ。 - 前記メモリクロック信号発生部は、前記周波数変更制御信号がイネーブルにされる時に第1周波数の前記メモリクロック信号を発生させ、前記周波数変更制御信号がディセーブルにされる時に第2周波数の前記メモリクロック信号を発生させることを特徴とする請求項4に記載のメモリコントローラ。
- 前記第1周波数の前記メモリクロック信号の周期は前記第2周波数の前記メモリクロック信号の周期より長いことを特徴とする請求5に記載のメモリコントローラ。
- OSプログラムを保存するROMと、
システムクロック信号を発生させるクロック信号発生器と、
外部環境変化による非正常状態を検出し、その検出結果によってリセット信号を発生させる非正常検出器と、
データを保存する不揮発性メモリと、
前記システムクロック信号に基づいてメモリクロック信号を発生させ、前記メモリクロック信号の周波数を選択的に変更しながら前記不揮発性メモリの読出し動作または書込み動作を制御し、前記OSプログラムを実行してユーザーの秘密情報を保存するメモリコントローラと、
を備え、
前記メモリコントローラは、
読出しコマンド信号または書込みコマンド信号を発生させ、システムバスを通じて前記不揮発性メモリに書込みデータ信号を出力するか、または前記システムバスを通じて前記不揮発性メモリから読出しデータ信号を受信し、前記OSプログラムを実行してスマートカードホストと通信するCPUと、
前記読出しコマンド信号または前記書込みコマンド信号に応答して複数の制御信号を出力し、前記システムクロック信号を受信して前記メモリクロック信号を発生させ、周波数変更制御信号に応答して前記メモリクロック信号の周波数を変更するメモリインターフェース装置と、
前記複数の制御信号と前記メモリクロック信号とに応答して前記周波数変更制御信号を出力する周波数変更制御部と、
を有し、
前記複数の制御信号は読出し制御信号または書込み制御信号と、ローアドレス信号と、カラムアドレス信号と、チップ選択信号とを含み、
前記周波数変更制御部は、前記読出し制御信号を受信する時、前記ローアドレス信号が変更されるかどうかを判断し、その判断結果によって前記周波数変更制御信号を出力することを特徴とするスマートカード。 - 前記CPUと前記スマートカードホストとをインターフェースするI/Oインターフェース装置と、
前記CPUが前記OSプログラムを実行する時に発生するデータを保存するRAMと、
をさらに備えることを特徴とする請求項7に記載のスマートカード。 - メモリのデータ読出し動作制御方法において、
データ読出し要請信号を受信する段階と、
前記データ読出し要請信号に応答して制御信号を出力する段階と、
周波数変更制御信号に応答してメモリクロック信号の周波数を決定し、その決定された周波数の前記メモリクロック信号を発生させる段階と、
を含み、
前記メモリクロック信号の周波数を決定し、前記メモリクロック信号を発生させる段階は、
前記制御信号を受信してローアドレス信号が変更されたかどうかを判断する段階と、
前記ローアドレス信号が変更される時、所定時間中に前記周波数変更制御信号をイネーブルにした後にディセーブルにする段階と、
前記ローアドレス信号が変更されていない時、前記周波数変更制御信号をディセーブル状態に保持する段階と、
前記周波数変更制御信号がイネーブルにされる時に第1周波数の前記メモリクロック信号を発生させ、前記周波数変更制御信号がディセーブルにされる時に第2周波数の前記メモリクロック信号を発生させる段階と、
を含むことを特徴とするメモリのデータ読出し動作制御方法。 - 前記第1周波数の前記メモリクロック信号の周期は前記第2周波数の前記メモリクロック信号の周期より長いことを特徴とする請求項9に記載のメモリのデータ読出し動作制御方法。
- 前記メモリクロック信号の周波数を決定し、前記メモリクロック信号を発生させる段階は、
リセット信号がイネーブルにされるかどうかを判断する段階と、
前記リセット信号がイネーブルにされる時、所定時間中に前記周波数変更制御信号をイネーブルにした後にディセーブルにする段階と、
前記リセット信号がディセーブル状態である時、前記周波数変更制御信号をディセーブル状態に保持する段階と、
前記周波数変更制御信号がイネーブルにされる時に第1周波数の前記メモリクロック信号を発生させ、前記周波数変更制御信号がディセーブルにされる時に第2周波数の前記メモリクロック信号を発生させる段階と、
を含むことを特徴とする請求項9に記載のメモリのデータ読出し動作制御方法。 - 前記周波数変更制御信号をイネーブルにした後にディセーブルにする段階は、
前記リセット信号がイネーブルにされてから最初にメモリのデータ読出し動作が実行される時、前記周波数変更制御信号を前記所定時間中にイネーブルにした後にディセーブルにする段階を含むことを特徴とする請求項11に記載のメモリのデータ読出し動作制御方法。 - 前記第1周波数の前記メモリクロック信号の周期は、前記第2周波数の前記メモリクロック信号の周期より長いことを特徴とする請求項11に記載のメモリのデータ読出し動作制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030055876A KR100546362B1 (ko) | 2003-08-12 | 2003-08-12 | 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005063442A JP2005063442A (ja) | 2005-03-10 |
JP4663274B2 true JP4663274B2 (ja) | 2011-04-06 |
Family
ID=34114325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004234490A Expired - Lifetime JP4663274B2 (ja) | 2003-08-12 | 2004-08-11 | メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7395398B2 (ja) |
JP (1) | JP4663274B2 (ja) |
KR (1) | KR100546362B1 (ja) |
CN (1) | CN1591368A (ja) |
DE (1) | DE102004039178B4 (ja) |
FR (1) | FR2858874B1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7299374B2 (en) * | 2005-02-03 | 2007-11-20 | International Business Machines Corporation | Clock control method and apparatus for a memory array |
EP1742143B1 (en) * | 2005-07-06 | 2018-11-21 | STMicroelectronics Srl | Method and system for power consumption management, and corresponding computer program product |
JP2007115099A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | メモリシステム、及び記録メディア |
CN100449513C (zh) * | 2005-12-23 | 2009-01-07 | 中兴通讯股份有限公司 | 一种cpu的读写方法及其实现电路 |
CN101499124B (zh) * | 2008-12-30 | 2010-11-03 | 北京握奇数据系统有限公司 | 一种对智能卡进行读写操作的方法、系统和装置 |
JP4772891B2 (ja) | 2009-06-30 | 2011-09-14 | 株式会社東芝 | ホストコントローラ、コンピュータ端末およびカードアクセス方法 |
EP2302519B1 (en) | 2009-09-09 | 2013-01-16 | ST-Ericsson SA | Dynamic frequency memory control |
CN102521155B (zh) * | 2011-12-12 | 2014-09-10 | 盛科网络(苏州)有限公司 | 实现表项在物理存储器上动态分配的方法和装置 |
CN103295622B (zh) * | 2012-03-05 | 2016-08-03 | 安凯(广州)微电子技术有限公司 | 一种动态随机存取存储器的变频方法 |
CN104380650B (zh) * | 2012-05-31 | 2017-08-01 | 松下知识产权经营株式会社 | 时钟转换电路、影像处理系统、以及半导体集成电路 |
CN103577110A (zh) * | 2012-07-19 | 2014-02-12 | 国民技术股份有限公司 | 片上系统及片上系统的读写方法 |
US9658644B2 (en) * | 2014-10-06 | 2017-05-23 | S-Printing Solution Co., Ltd. | CRUM unit mountable in consumable unit of image forming apparatus and image forming apparatus using the same |
CN105242874B (zh) * | 2015-09-09 | 2017-03-08 | 天津瑞发科半导体技术有限公司 | 一种闪存存储器控制装置及一种闪存移动存储装置 |
KR102647421B1 (ko) * | 2016-10-06 | 2024-03-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20180085605A (ko) * | 2017-01-19 | 2018-07-27 | 삼성전자주식회사 | 핸드쉐이크를 이용하여 메모리의 전력을 조절하는 시스템 온 칩 및 이의 동작 방법 |
US9818462B1 (en) * | 2017-01-19 | 2017-11-14 | Micron Technology, Inc. | Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device |
KR102697484B1 (ko) * | 2017-01-23 | 2024-08-21 | 에스케이하이닉스 주식회사 | 반도체장치 |
CN107632787B (zh) * | 2017-09-22 | 2020-11-17 | 北京融通高科微电子科技有限公司 | 数据读取方法、装置及系统 |
KR20200069905A (ko) | 2018-12-07 | 2020-06-17 | 삼성전자주식회사 | 스토리지 시스템 및 스토리지 시스템의 동작 방법 |
CN112306917A (zh) * | 2019-07-29 | 2021-02-02 | 瑞昱半导体股份有限公司 | 存储器时分控制的方法及存储器系统 |
KR20220087231A (ko) | 2020-12-17 | 2022-06-24 | 삼성전자주식회사 | 저전력 소모를 위하여 클럭 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치, 메모리 시스템 및 방법 |
CN113015001B (zh) * | 2021-02-26 | 2022-04-08 | 上海先基半导体科技有限公司 | 基于fpga的视频帧缓存控制器及其控制方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227374A (ja) * | 1995-02-22 | 1996-09-03 | Ricoh Co Ltd | メモリシステム |
JP2000066760A (ja) * | 1998-08-21 | 2000-03-03 | Nec Kofu Ltd | 消費電力低減回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4794523A (en) * | 1985-09-30 | 1988-12-27 | Manolito Adan | Cache memory architecture for microcomputer speed-up board |
US5692165A (en) * | 1995-09-12 | 1997-11-25 | Micron Electronics Inc. | Memory controller with low skew control signal |
JP3693201B2 (ja) | 1996-08-29 | 2005-09-07 | 富士通株式会社 | 内部動作周波数設定可能なdram |
US6073223A (en) * | 1997-07-21 | 2000-06-06 | Hewlett-Packard Company | Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory |
US6356738B1 (en) * | 1999-02-18 | 2002-03-12 | Gary W. Schneider | Method and apparatus for communicating data with a transponder |
GB2370667B (en) | 2000-09-05 | 2003-02-12 | Samsung Electronics Co Ltd | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same |
JP4694067B2 (ja) | 2001-09-28 | 2011-06-01 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
-
2003
- 2003-08-12 KR KR1020030055876A patent/KR100546362B1/ko active IP Right Grant
-
2004
- 2004-08-10 US US10/915,221 patent/US7395398B2/en active Active
- 2004-08-10 DE DE200410039178 patent/DE102004039178B4/de not_active Expired - Lifetime
- 2004-08-11 FR FR0408820A patent/FR2858874B1/fr not_active Expired - Lifetime
- 2004-08-11 JP JP2004234490A patent/JP4663274B2/ja not_active Expired - Lifetime
- 2004-08-12 CN CNA2004100874100A patent/CN1591368A/zh active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227374A (ja) * | 1995-02-22 | 1996-09-03 | Ricoh Co Ltd | メモリシステム |
JP2000066760A (ja) * | 1998-08-21 | 2000-03-03 | Nec Kofu Ltd | 消費電力低減回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2005063442A (ja) | 2005-03-10 |
FR2858874A1 (fr) | 2005-02-18 |
FR2858874B1 (fr) | 2007-02-02 |
US7395398B2 (en) | 2008-07-01 |
DE102004039178B4 (de) | 2015-05-13 |
CN1591368A (zh) | 2005-03-09 |
KR20050018046A (ko) | 2005-02-23 |
US20050038970A1 (en) | 2005-02-17 |
DE102004039178A1 (de) | 2005-03-17 |
KR100546362B1 (ko) | 2006-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4663274B2 (ja) | メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法 | |
US9653141B2 (en) | Method of operating a volatile memory device and a memory controller | |
JP4141520B2 (ja) | 同期型半導体記憶装置 | |
US9978430B2 (en) | Memory devices providing a refresh request and memory controllers responsive to a refresh request | |
EP0929075B1 (en) | Synchronous type semiconductor memory device | |
US20060112321A1 (en) | Transparent error correcting memory that supports partial-word write | |
US6751159B2 (en) | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode | |
US10614871B2 (en) | Semiconductor devices and semiconductor systems including the semiconductor devices | |
US6570791B2 (en) | Flash memory with DDRAM interface | |
US10083090B2 (en) | Nonvolatile dual in-line memory module and method for operating the same | |
US10019187B2 (en) | Nonvolatile memory module and operating method for the same | |
US20080037357A1 (en) | Double-rate memory | |
JP2006190459A (ja) | 読み出し時間を短縮させることができるフラッシュメモリ装置及び方法 | |
KR20140059684A (ko) | 집적회로 및 메모리 장치 | |
US10073744B2 (en) | Power-down interrupt of nonvolatile dual in-line memory system | |
US20170277463A1 (en) | Nonvolatile memory module and operating method for the same | |
US8654603B2 (en) | Test operation for a low-power double-data-rate (LPDDR) nonvolatile memory device | |
US6829195B2 (en) | Semiconductor memory device and information processing system | |
US6339560B1 (en) | Semiconductor memory based on address transitions | |
EP1248267A2 (en) | Semiconductor memory device and information processing system | |
JP2002015584A (ja) | 不揮発性メモリのリードプロテクト回路 | |
US6826114B2 (en) | Data path reset circuit using clock enable signal, reset method, and semiconductor memory device including the data path reset circuit and adopting the reset method | |
JP4759717B2 (ja) | 同期型不揮発性メモリおよびメモリシステム | |
KR102106588B1 (ko) | 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치 | |
US12073120B2 (en) | Activate information on preceding command |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100826 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101209 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110105 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4663274 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |