KR20050018046A - 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법 - Google Patents

메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법

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KR20050018046A
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Abstract

메모리 클럭 신호의 주파수를 선택적으로 가변시키는 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법이 개시된다. 본 발명에 의한 메모리 컨트롤러는, CPU, 메모리 인터페이스 장치, 및 주파수 변경 제어부를 구비하는 것을 특징으로 한다. CPU는 데이터 독출 요청 신호에 응답하여 독출 커맨드 신호를 출력하고, 데이터 기입 요청 신호에 응답하여 기입 커맨드 신호를 출력한다. 메모리 인터페이스 장치는 독출 커맨드 신호 또는 기입 커맨드 신호에 응답하여 복수의 제어신호들을 출력하고, 시스템 클럭 신호를 수신하여 메모리 클럭 신호를 발생하고, 소정의 주파수 변경 제어신호에 응답하여 메모리 클럭 신호의 주파수를 가변시킨다. 주파수 변경 제어부는 복수의 제어신호들과 메모리 클럭 신호에 응답하여 주파수 변경 제어신호를 출력한다. 본 발명에 의한 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법은 고주파수 동작에서 메모리로부터 잘못된 데이터가 출력되는 것을 방지할 수 있는 장점이 있다.

Description

메모리 클럭 신호의 주파수를 선택적으로 가변시키는 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법{Memory controller for changing a frequency of memory clock signal selectively and method of controlling read operation of the memory using the same}
본 발명은 메모리 장치에 관한 것으로서, 특히, 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법에 관한 것이다.
최근, 반도체의 제조 기술이 발달함에 따라, SOC(System-On-Chip, 이하, SOC라 함)와 같이 하나의 칩내에 다수 개의 시스템 칩들을 집적화 하는 작업이 진행되고 있다. 이러한, SOC는 일반적으로 OS(operating system) 프로그램 또는 상기 OS 프로그램의 실행 과정에서 발생되는 데이터들을 저장하는 메모리를 포함한다.
일반적으로, 메모리는 행렬구조의 메모리 셀 어레이를 포함한다. 상기 메모리는 메모리 컨트롤러로부터 로우(Row) 어드레스 신호와 칼럼(Column) 어드레스 신호 및 데이터 독출 제어신호 또는 데이터 기입 제어신호를 수신한다. 상기 메모리는 상기 데이터 독출 제어신호 또는 상기 데이터 기입 제어신호에 응답하여 해당 메모리 셀의 데이터를 출력하거나 또는 해당 메모리 셀에 데이터를 기입한다. 또, 상기 메모리는 상기 메모리 컨트롤러로부터 수신되는 메모리 클럭 신호에 동기하여 데이터를 독출하거나 또는 기입한다. 상기 메모리 컨트롤러는 시스템 클럭 신호를 수신하고 상기 메모리 클럭 신호를 발생한다. 여기에서, 상기 시스템 클럭 신호는 상기 메모리 컨트롤러와 상기 메모리 컨트롤러를 포함하는 전체 시스템에서 사용된다. 상기 메모리 클럭 신호는 상기 메모리에서만 사용된다. 상기 전체 시스템은 상기 메모리 컨트롤러와 상기 메모리를 포함하는 SOC이다. 상술한 것과 같이, 시스템 클럭 신호로부터 메모리 클럭 신호를 발생하여 복수의 메모리들에 각각 제공하는 메모리 컨트롤러의 일례가 미국특허 제5,630,096호에 기재되어 있다.
도 1은 종래 기술에 따른 메모리 컨트롤러와 메모리를 나타내는 블록도이다. 메모리 컨트롤러(10)는 CPU(11)와 메모리 인터페이스 장치(12)를 포함하고, 상기 메모리 인터페이스 장치(12)는 메모리(20)에 연결된다. 도 1 및 도 2를 참고하여, 종래 기술에 따른 메모리 컨트롤러(10)에 의한 메모리(20)의 데이터 독출 동작 제어 과정을 설명한다. 도 2는 종래 기술의 일례에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작과 관련된 신호들의 타이밍도이다.
도 2에서 메모리 클럭 신호(MCLK), 칩 선택 신호(CSN), 로우 어드레스 신호(RADD), 칼럼 어드레스 신호(CADD), 프리차지 제어신호(PGN), 센스 앰프 제어신호(SEN), 워드 라인들(word lines)(WL0, WL1)의 전압 레벨, 및 출력 데이터 신호(DOUT)가 도시된다. 또, 상기 메모리 클럭 신호(MCLK)가 시스템 클럭 신호(SCLK)와 동일한 경우가 일례로서 도시된다.
도 2에서, 상기 센스 앰프 제어신호(SEN)가 인에이블되는 시간("D1" 구간)은 메모리 셀로부터 유효한 데이터 신호가 출력되는데 걸리는 시간("C" 구간) 보다 더 길어야 한다.
또, 상기 메모리 셀로부터 유효한 데이터 신호가 출력되기 위해서는 셀 트랜지스터가 충분한 셀 전류를 흘려야 한다. 상기 셀 트랜지스터가 충분한 셀 전류를 흘리기 위해서는, 상기 셀 트랜지스터의 게이트에 연결된 상기 워드 라인(WL1)이 충분히 활성화되어 설정된 전압 레벨을 가져야 한다.
상기 워드 라인(WL1)이 충분히 활성화되어 상기 설정된 전압 레벨로 천이하는데 걸리는 시간("E" 구간)이 길어질 수록, 상기 "C" 구간이 더 길어진다. 그 결과, 비트 라인 센스 앰프가 데이터 신호를 증폭하여 데이터 값을 평가하는 시간도 길어진다. 결국, 상기 "E" 구간이 상기 메모리(20)의 데이터 독출 동작 속도에 가장 큰 영향을 미친다.
도 2에서, 상기 "E" 구간은 실질적으로 로우 어드레스 신호가 바뀌지 않는 구간(A2)에 비하여 로우 어드레스 신호가 바뀌는 구간(A1)이 더 길다. 따라서, 상기 "A1" 구간에서 상기 메모리(20)의 데이터 독출 속도가 더 감소된다. 이러한 현상은 시스템의 성능 향상을 위하여 높은 주파수에서의 메모리의 동작이 요구되면서 큰 문제점으로 대두되고 있다. 예를 들어, 상기 "A1" 구간에서, 상기 메모리 클럭 신호(MCLK)의 주파수가 높아지면 상기 칩 선택 신호(CSN)의 인에이블 구간이 더 짧아지기 때문에, 상기 "B1" 구간과 상기 "D1" 구간이 더 짧아진다. 그러나, 상기 "E" 구간은 변하지 않고 일정하게 유지되기 때문에, 상대적으로 상기 "C" 구간이 상기 "D1" 구간 보다 더 길어진다. 그 결과, 상기 메모리(20)가 잘못된 데이터를 출력하게 되는 문제점이 있다.
고주파수 동작에서 메모리가 잘못된 데이터를 출력하는 것을 방지하기 위해, 도 3에 도시된 것과 같이, 종래 기술의 다른 일례에 따른 메모리 인터페이스 장치는 시스템 클럭 신호(SCLK)를 분주하여, 상기 시스템 클럭 신호(SCLK) 보다 더 낮은 주파수를 가지는 메모리 클럭 신호(MCLK)를 발생한다. 그 결과, 칩 선택 신호(CSN)의 인에이블 구간이 더 길어지게 되어, 워드 라인(WL)이 충분히 활성화되는데 걸리는 시간(E 구간)과, 메모리 셀로부터 유효한 데이터 신호가 출력되는데 걸리는 시간(C 구간)이 보장될 수 있다. 그러나, 이러한 방식은 메모리의 데이터 독출 동작이 빈번한 시스템인 경우 상기 메모리 클럭 신호(MCLK)의 주파수가 낮을 수록 전체적인 시스템의 동작 성능이 저하된다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 고주파수 동작에서 메모리로부터 잘못된 데이터가 출력되는 것을 방지하는 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 메모리의 데이터 독출 동작이 빈번한 시스템에서 전체적인 시스템의 동작 성능을 개선시키는 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 컨트롤러는, 시스템 클럭 신호를 수신하고, 외부의 데이터 독출 요청 신호 또는 데이터 기입 요청 신호에 응답하여 복수의 제어신호들과 메모리 클럭 신호를 발생하여, 메모리의 데이터 독출 동작 또는 데이터 기입 동작을 제어하는 메모리 컨트롤러에 있어서, CPU, 메모리 인터페이스 장치, 및 주파수 변경 제어부를 구비하는 것을 특징으로 한다. CPU는 데이터 독출 요청 신호에 응답하여 독출 커맨드 신호를 출력하고, 데이터 기입 요청 신호에 응답하여 기입 커맨드 신호를 출력한다. 메모리 인터페이스 장치는 독출 커맨드 신호 또는 기입 커맨드 신호에 응답하여 복수의 제어신호들을 출력하고, 시스템 클럭 신호를 수신하여 메모리 클럭 신호를 발생하고, 소정의 주파수 변경 제어신호에 응답하여 메모리 클럭 신호의 주파수를 가변시킨다. 주파수 변경 제어부는 복수의 제어신호들과 메모리 클럭 신호에 응답하여 주파수 변경 제어신호를 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작 제어방법은, (a) 데이터 독출 요청 신호를 수신하는 단계;
(b) 상기 데이터 독출 요청 신호에 응답하여 제어신호들을 출력하는 단계; 및
(c) 소정의 주파수 변경 제어신호에 응답하여 메모리 클럭 신호의 주파수를 결정하고, 그 결정된 주파수의 상기 메모리 클럭 신호를 발생하고, 상기 (a) 단계로 리턴하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 메모리 컨트롤러와 메모리를 나타내는 블록도이다. 메모리 컨트롤러(110)는 CPU(111)와 메모리 인터페이스 장치(112) 및 주파수 변경 제어부(113)를 포함하고, 상기 메모리 인터페이스 장치(112)는 메모리(120)에 연결된다. 상기 CPU(111)는 외부로부터 데이터 독출 요청 신호(DRQ) 또는 데이터 기입 요청 신호(DWQ)를 수신하면, 독출 커맨드 신호(CMD_R) 또는 기입 커맨드 신호(CMD_W)를 상기 메모리 인터페이스 장치(112)에 출력한다.
상기 메모리 인터페이스 장치(112)는 상기 독출 또는 상기 기입 커맨드 신호(CMD_R 또는 CMD_W)에 응답하여, 데이터 독출 제어신호(READ) 또는 데이터 기입 제어신호(WRITE)를 상기 메모리(120)에 출력한다. 또, 상기 메모리 인터페이스 장치(112)는 칩 선택 신호(CSN), 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 상기 메모리(120)에 출력한다. 도 4에서는 상기 메모리 인터페이스 장치(112)가 동일한 어드레스 라인을 통하여 상기 로우 어드레스 신호(RADD) 및 상기 칼럼 어드레스 신호(CADD)를 출력하는 것이 도시된다. 그러나, 상기 메모리 인터페이스 장치(112)가 분리된 서로 다른 어드레스 라인들을 통하여 상기 로우 어드레스 신호(RADD)와 상기 칼럼 어드레스 신호(CADD)를 각각 출력할 수도 있다.
또, 상기 메모리 인터페이스 장치(112)는 시스템 클럭 신호(SCLK)를 수신하고, 메모리 클럭 신호(MCLK)를 발생한다. 상기 메모리 인터페이스 장치(112)는 도 6을 참고하여 좀 더 상세히 후술된다.
여기에서, 상기 시스템 클럭 신호(SCLK)는 외부로부터 인가되거나, 또는 내부의 별도의 클럭 신호 발생기로부터 발생될 수 있다. 또, 상기 시스템 클럭 신호(SCLK)는 상기 메모리 컨트롤러(110)와 전체 시스템에서 사용된다. 상기 메모리 클럭 신호(MCLK)는 상기 메모리(120)에서 사용된다. 상기 전체 시스템은 상기 메모리 컨트롤러(110)와 상기 메모리(120)를 포함하는 SOC이다.
상기 주파수 변경 제어부(113)는 상기 메모리 인터페이스 장치(112)로부터 상기 데이터 독출 제어신호(READ) 또는 상기 데이터 기입 제어신호(WRITE)를 수신한다. 또, 상기 주파수 변경 제어부(113)는 상기 칩 선택 신호(CSN), 로우 어드레스 신호(RADD), 칼럼 어드레스 신호(CADD), 및 메모리 클럭 신호(MCLK)를 수신한다.
상기 주파수 변경 제어부(113)는 상기 데이터 독출 제어신호(READ)를 수신하면, 상기 로우 어드레스 신호(RADD)를 체크하여 주파수 변경 제어신호(WT)를 발생한다. 또, 상기 주파수 변경 제어부(113)는 외부의 리셋 신호(RST)를 수신한 후, 최초로 메모리의 데이터 독출 동작이 수행될 때, 상기 주파수 변경 제어신호(WT)를 발생한다. 상기 주파수 변경 제어부(113)는 도 5를 참고하여 좀 더 상세히 후술된다.
상기 메모리(120)는 상기 데이터 독출 제어신호(READ) 또는 상기 데이터 기입 제어신호(WRITE)와 상기 로우 어드레스 신호(RADD) 및 상기 칼럼 어드레스 신호(CADD)에 응답하여, 데이터(RDATA)를 내부 데이터 버스(130)에 출력하거나 또는 상기 내부 데이터 버스(130)로부터 수신되는 데이터(WDATA)를 기입한다. 도 1에서, 상기 메모리(120)는 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로, 상기 메모리(120)의 상세한 구성은 도시되지 않는다.
또, 상기 CPU(111)는 상기 데이터 버스(130)를 통하여 상기 메모리(120)로부터 수신되는 상기 데이터(RDATA)를 외부의 데이터 독출을 요청한 장치로 출력한다. 또, 상기 CPU(111)는 외부의 데이터 기입을 요청한 장치로부터 수신되는 상기 데이터(WDATA)를 상기 내부 데이터 버스(130)를 통하여 상기 메모리(120)에 전송한다.
도 5는 도 4에 도시된 본 발명의 일실시예에 따른 주파수 변경 제어부(113)를 상세히 나타내는 도면이다.
도 5에서, 상기 주파수 변경 제어부(113)는 래치 클럭 신호 발생부(51), 어드레스 래치부(52), 어드레스 저장부(53), 어드레스 비교부(54), 리셋 신호 감지부(55), 및 주파수 변경 제어신호 출력부(56)를 포함한다.
상기 래치 클럭 신호 발생부(51)는 상기 메모리 인터페이스 장치(112)로부터 수신되는 메모리 클럭 신호(MCLK)와 칩 선택 신호(CSN)에 응답하여, 래치 클럭 신호(ALCLK)를 발생한다.
상기 어드레스 래치부(52)는 상기 래치 클럭 신호(ALCLK)에 응답하여 상기 메모리 인터페이스 장치(112)로부터 연속적으로 수신되는 로우 어드레스 신호들(RADD(N))(N은 1이상의 자연수)을 래치하여 출력한다. 상기 어드레스 래치부(52)는 G(게이트) 입력으로 수신되는 상기 래치 클럭 신호(ALCLK)가 하이 레벨 상태일 때 상기 로우 어드레스 신호들(RADD(N))을 수신하고, 로우 레벨일 때 상기 로우 어드레스 신호들(RADD(N))을 수신하지 않는다.
다시 말하면, 상기 래치 클럭 신호(ALCLK)가 하이 레벨 상태일 때 상기 어드레스 래치부(52)는 래치된 상기 로우 어드레스 신호들(RADD(N))을 연속적으로 출력한다. 또, 상기 어드레스 래치부(52)는 상기 래치 클럭 신호(ALCLK)가 로우 레벨일 때 최후에 래치된 상기 로우 어드레스 신호(RADD(N))의 출력을 유지한다.
상기 어드레스 저장부(53)는 상기 래치 클럭 신호(ALCLK)에 응답하여, 상기 어드레스 래치부(52)로부터 수신되는 상기 로우 어드레스 신호(RADD(N))를 저장한다. 상기 어드레스 저장부(53)는 D 플립플롭으로 구현될 수 있다. 상기 D 플립플롭(53)은 상기 로우 어드레스 신호(RADD(N))를 D 입력으로 수신하고, 상기 래치 클럭 신호(ALCLK)를 클럭 입력으로 수신한다. 상기 D 플립플롭(53)은 상기 래치 클럭 신호(ALCLK)의 라이징 에지에서 상기 로우 어드레스 신호(RADD(N))가 바뀔 때 이를 수신하여 저장한다.
여기에서, 상기 어드레스 래치부(52)와 상기 어드레스 저장부(53)의 관계를 좀 더 상세히 설명하면 다음과 같다. 예를 들어, 상기 래치 클럭 신호(ALCLK)가 하이 레벨일 때, 로우 어드레스 신호들(RADD0, RADD1)이 연속적으로 상기 어드레스 래치부(52)에 입력되는 것으로 가정하자. 이 경우, 상기 래치 클럭 신호(ALCLK)가 하이 레벨이므로, 상기 어드레스 래치부(52)는 연속적으로 수신되는 로우 어드레스 신호들(RADD0, RADD1) 래치하여 출력한다.
상기 어드레스 저장부(53)는 상기 래치 클럭 신호(ALCLK)의 라이징 에지에 동기하여 상기 로우 어드레스 신호(RADD0)를 수신하여 출력한다. 상기 어드레스 저장부(53)는 상기 래치 클럭 신호(ALCLK)의 차기 라이징 에지까지 상기 로우 어드레스 신호(RADD0)의 출력을 유지한다.
그 결과, 상기 어드레스 래치부(52)가 상기 로우 어드레스 신호(RADD1)를 래치하여 출력할 때, 상기 어드레스 저장부(53)는 이전에 수신된 상기 로우 어드레스 신호(RADD0)를 출력한다.
다음으로, 상기 어드레스 비교부(54)는 상기 어드레스 래치부(52)로부터 수신되는 현재의 로우 어드레스 신호(RADD(N))와 상기 어드레스 저장부(53)로부터 수신되는 이전의 로우 어드레스 신호(RADD(N-1))를 비교하고, 그 비교 결과를 출력한다. 여기에서, 상기 어드레스 비교부(54)는 배타적(exclusive) OR 게이트(XOR 게이트)(54)로 구현될 수 있다. 상기 XOR 게이트(54)는 현재의 로우 어드레스 신호(RADD(N))와 이전의 로우 어드레스 신호(RADD(N-1))가 다를 때 하이 레벨의 논리 신호를 출력한다.
또, 상기 리셋 신호 감지부(55)는 상기 칩 선택 신호(CSN), 상기 래치 클럭 신호(ALCLK), 및 리셋 신호(RST)에 응답하여 리셋 감지 신호(RSTA)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 리셋 신호 감지부(55)는 상기 리셋 신호(RST)를 수신한 후, 상기 칩 선택 신호(CSN)와 상기 래치 클럭 신호(ALCLK)를 최초로 수신할 때, 상기 리셋 감지 신호(RSTA)를 인에이블시킨다.
상기 주파수 변경 제어신호 출력부(56)는 상기 어드레스 비교부(54)의 출력 신호와 상기 리셋 감지 신호(RSTA)에 응답하여 주파수 변경 제어신호(WT)를 출력한다. 상기 주파수 변경 제어신호 출력부(56)는 OR 게이트로 구현될 수 있다. 상기 OR 게이트(56)는 상기 어드레스 비교부(54)의 출력 신호와 상기 리셋 감지 신호(RSTA) 중 어느 하나가 하이 레벨일 때, 상기 주파수 변경 제어신호(WT)를 인에이블시킨다.
도 6은 도 4에 도시된 본 발명의 일실시예에 따른 메모리 인터페이스 장치(112)를 상세히 나타내는 도면이다.
도 6에서, 상기 메모리 인터페이스 장치(112)는 메모리 클럭 신호 발생부(61)와 커맨드 디코더(62)를 포함한다. 상기 메모리 클럭 신호 발생부(61)는 상기 주파수 변경 제어신호(WT)와 시스템 클럭 신호(SCLK)에 응답하여 소정의 주파수의 메모리 클럭 신호(MCLK)를 발생한다. 여기에서, 상기 메모리 클럭 신호 발생부(61)는 상기 주파수 변경 제어신호(WT)가 인에이블될 때, 상기 시스템 클럭 신호(SCLK)를 분주하여, 제1 주파수의 상기 메모리 클럭 신호(MCLK)를 출력한다. 또, 상기 메모리 클럭 신호 발생부(61)는 상기 주파수 변경 제어신호(WT)가 디세이블될 때, 제2 주파수의 상기 메모리 클럭 신호(MCLK)를 출력한다. 여기에서, 상기 제2 주파수가 상기 제1 주파수 보다 더 높다.
또, 상기 커맨드 디코더(62)는 상기 시스템 클럭 신호(SCLK), 상기 메모리 클럭 신호(MCLK), 및 상기 CPU(111)로부터 수신되는 독출 커맨드 신호(CMD_R)를 수신한다. 상기 커맨드 디코더(620)는 상기 독출 커맨드 신호(CMD_R)에 응답하여, 상기 칩 선택 신호(CSN), 어드레스 신호(ADD), 및 데이터 독출 제어신호(READ) 또는 데이터 기입 제어신호(WRITE)를 출력한다. 상기 어드레스 신호(ADD)는 로우 어드레스 신호(RADD)와 칼럼 어드레스 신호(CADD)를 포함한다. 상기 커맨드 디코더(62)는 상기 메모리 클럭 신호(MCLK)에 동기하여 상기 신호들(CSN, ADD, READ 또는 WRITE)을 출력한다.
다음으로, 도 4 내지 도 9를 참고하여, 본 발명의 일실시예에 따른 메모리 컨트롤러(110)에 의한 메모리(120)의 데이터 독출 동작 제어 과정을 설명한다.
도 7은 본 발명의 일실시예에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작과 관련된 신호들의 타이밍도이고, 도 8은 본 발명의 일실시예에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작 제어 과정을 나타내는 플로우차트이다.
도 4 내지 도 8을 참고하면, 메모리 컨트롤러(110)의 CPU(111)가 외부로부터 수신되는 데이터 독출 요청 신호(DRQ)에 응답하여 독출 커맨드 신호(CMD_R)를 메모리 인터페이스 장치(112)에 출력한다(1100). 도 7에서는 상기 메모리 인터페이스 장치(112)가 상기 독출 커맨드 신호(CMD_R)에 응답하여 제1 독출 제어신호(READ1)를 출력한 후, 제2 독출 제어신호(READ2)를 출력하는 경우를 예를 들어 설명한다.
상기 메모리 인터페이스 장치(112)는 시스템 클럭 신호(SCLK), 주파수 변경 제어신호(WT), 및 상기 독출 커맨드 신호(CMD_R) 또는 기입 커맨드 신호(CMD_W)를 수신한다.
상기 메모리 인터페이스 장치(112)의 커맨드 디코더(62)는 상기 독출 커맨드 신호(CMD_R)에 응답하여, 상기 제1 독출 제어신호(READ1), 칩 선택 신호(CSN), 로우 어드레스 신호(RADD1) 및 칼럼 어드레스 신호(CADD1)를 상기 메모리(120)와 상기 주파수 변경 제어부(113)에 출력한다(1200).
상기 메모리 인터페이스 장치(112)의 메모리 클럭 신호 발생부(61)는 주파수 변경 제어신호(WT)에 응답하여 상기 메모리 클럭 신호(MCLK)의 주파수를 결정한다. 또, 상기 메모리 클럭 신호 발생부(61)는 상기 시스템 클럭 신호(SCLK)를 분주하여 결정된 상기 주파수의 메모리 클럭 신호(MCLK)를 발생한다(1300).
여기에서, 상기 커맨드 디코더(62)는 상기 메모리 클럭 신호(MCLK)에 동기하여 상기 칩 선택 신호(CSN)를 "P1" 구간 동안 인에이블시킨 후 디세이블시킨다. 또, 상기 커맨드 디코더(62)는 메모리 클럭 신호(MCLK)에 동기하여 상기 신호들(READ1, RADD1, CADD1)을 출력한다.
상기 단계(1300)를 도 9를 참고하여 좀 더 상세히 설명한다. 도 9는 도 8에 도시된 메모리 클럭 신호의 주파수 결정 및 메모리 클럭 신호 발생 과정(1300)을 상세히 나타내는 플로우차트이다.
상기 주파수 변경 제어부(113)는 상기 메모리 인터페이스 장치(112)로부터 상기 제1 독출 제어신호(READ1)를 수신하면, 상기 로우 어드레스 신호(RADD1)가 변경되었는지의 여부를 체크한다(1301).
이를 도 5를 참고하여 좀 더 상세히 설명하면, 상기 메모리 클럭 신호(MCLK)에 응답하여 래치 클럭 신호 발생부(51)가 래치 클럭 신호(ALCLK)를 발생한다. 상기 래치 클럭 신호(ALCLK)가 하이 상태일 때, 어드레스 래치부(52)가 연속적으로 수신되는 로우 어드레스 신호들(RADD0, RADD1)을 래치하여 출력한다. 이 때, 어드레스 저장부(53)는 상기 래치 클럭 신호(ALCLK)의 라이징 에지에 동기하여 상기 로우 어드레스 신호(RADD0)만을 수신하여 저장한다. 그 결과, 상기 어드레스 래치부(52)는 상기 로우 어드레스 신호(RADD1)를 출력하고, 상기 어드레스 저장부(53)는 이전에 수신된 상기 로우 어드레스 신호(RADD0)를 출력한다.
어드레스 비교부(54)는 상기 어드레스 래치부(52)로부터 수신되는 상기 로우 어드레스 신호(RADD1)와 상기 어드레스 저장부(53)로부터 수신되는 상기 로우 어드레스 신호(RADD0)가 서로 다르므로, 하이 레벨의 논리 신호를 출력한다.
상기 어드레스 비교부(54)의 출력 신호에 응답하여 주파수 변경 제어신호 출력부(56)가 상기 주파수 변경 제어신호(WT)를 소정 시간(T1) 동안 인에이블시킨 후 디세이블시킨다(1302). 여기에서, 상기 소정 시간(T1)은 상기 어드레스 래치부(52)와 상기 어드레스 저장부(53)가 서로 다른 로우 어드레스 신호를 출력하는 시간이다.
상기 메모리 클럭 신호 발생부(61)는 상기 주파수 변경 제어신호(WT)의 인에이블 구간(T1) 동안 제1 주파수의 상기 메모리 클럭 신호(MCLK)를 발생한다. 이 후, 상기 메모리 클럭 신호 발생부(61)는 상기 주파수 변경 제어신호(WT)가 디세이블될 때, 제2 주파수의 상기 메모리 클럭 신호(MCLK)를 발생한다(1303).
도 7에서, 상기 제1 주파수의 상기 메모리 클럭 신호(MCLK)의 1주기는 상기 시스템 클럭 신호(SCLK)의 2주기와 동일한 것으로 도시되었지만, 그 크기는 필요에 따라 다양하게 가변될 수 있다. 또, 도 7에서, 상기 제2 주파수의 상기 메모리 클럭 신호(MCLK)의 1주기는 상기 시스템 클럭 신호(SCLK)의 1주기와 동일한 것으로 도시되었지만, 그 크기는 필요에 따라 다양하게 가변될 수 있다.
상기 메모리(120)는 상기 칩 선택 신호(CSN)와 상기 제1 주파수의 상기 메모리 클럭 신호(MCLK)에 응답하여, 도 7에 도시된 "Q1" 구간 동안 프리차지 제어신호(PGN)를 인에이블시킨 후 디세이블시킨다. 상기 프리차지 제어신호(PGN)가 인에이블될 때, 상기 메모리(120)의 비트 라인(미도시)이 프리차지 되어 소정의 전압 레벨을 갖도록 조정된다. 또, 상기 로우 어드레스 신호(RADD1)에 응답하여 상기 메모리(120)의 해당 워드 라인(word line)(WL1)이 활성화되어, 상기 워드 라인(WL1)의 전압 레벨이 높아진다. 그 결과, 상기 워드 라인(WL1)에 연결된 상기 메모리(120)의 셀 트랜지스터(미도시)가 턴 온되고, 상기 셀 트랜지스터에 의해 해당 메모리 셀의 데이터 신호가 상기 비트 라인에 인가된다.
이 후, 상기 메모리(120)는 상기 칩 선택 신호(CSN)와 상기 제1 주파수의 상기 메모리 클럭 신호(MCLK)에 응답하여, "R1" 구간 동안 센스 앰프 제어신호(SEN)를 인에이블시킨 후 디세이블시킨다. 여기에서, 상기 센스 앰프 제어신호(SEN)가 인에이블되는 시간(R1 구간)은 메모리 셀로부터 유효한 데이터 신호가 출력되는데 걸리는 시간(C 구간) 보다 더 길다.
상기 센스 앰프 제어신호(SEN)가 인에이블될 때, 상기 메모리(120)의 비트 라인 센스 앰프(미도시)가 활성화되어 상기 비트 라인에 인가된 상기 데이터 신호를 증폭시킨다. 그 결과 해당 메모리 셀에 저장된 데이터의 값이 평가된다. 이 후, 상기 메모리(120)는 상기 비트 라인 센스 앰프에 의해 증폭된 데이터 신호를 데이터 출력 회로(미도시)를 통하여 출력 데이터 신호(DATA1)로서 출력한다.
다음으로, 상기 커맨드 디코더(62)가 상기 독출 커맨드 신호(CMD_R)에 응답하여, 제2 독출 제어신호(READ2)를 출력하는 경우를 설명한다.
상기 커맨드 디코더(62)는 도 7에 도시된 것과 같이, 상기 제2 독출 제어신호(READ2)와 상기 로우 어드레스 신호(RADD1) 및 칼럼 어드레스 신호(CADD2)를 출력한다.
상기 주파수 변경 제어부(113)는 상기 제2 독출 제어신호(READ2)를 수신하면, 상기 로우 어드레스 신호(RADD1)가 변경되었는지의 여부를 체크한다(1301).
이를 도 5를 참고하여 좀 더 상세히 설명하면, 상기 어드레스 래치부(52)는 래치 클럭 신호(ALCLK)가 하이 상태일 때, 상기 로우 어드레스 신호(RADD1)를 래치하여 출력한다. 이 때, 어드레스 저장부(53)는 상기 래치 클럭 신호(ALCLK)의 라이징 에지에 동기하여 상기 로우 어드레스 신호(RADD1)를 수신하여 저장한다. 그 결과, 상기 어드레스 래치부(52)와 상기 어드레스 저장부(53) 모두 상기 로우 어드레스 신호(RADD1)를 출력한다.
상기 어드레스 비교부(54)는 상기 어드레스 래치부(52)로부터 수신되는 상기 로우 어드레스 신호(RADD1)와 상기 어드레스 저장부(53)로부터 수신되는 상기 로우 어드레스 신호(RADD1)가 서로 동일하므로, 로우 레벨의 논리 신호를 출력한다.
상기 어드레스 비교부(54)의 출력 신호에 응답하여 주파수 변경 제어신호 출력부(56)가 상기 주파수 변경 제어신호(WT)를 디세이블 상태로 유지한다.
상기 로우 어드레스 신호(RADD1)가 변경되지 않았으므로, 상기 주파수 변경 제어부(113)는 도 9에 도시된 것과 같이, 외부의 리셋 신호(RST)가 인에이블되었는지의 여부를 체크한다(1304).
이를 도 5를 참고하여 좀 더 상세히 설명하면, 리셋 신호 감지부(55)는 상기 리셋 신호(RST)를 수신한 후, 상기 칩 선택 신호(CSN)와 상기 래치 클럭 신호(ALCLK)를 최초로 수신할 때, 상기 리셋 감지 신호(RSTA)를 인에이블시킨다. 이 후, 상기 단계(1302)로 리턴하여 상기 과정들을 반복 수행한다.
여기에서, 상기 리셋 신호(RST)가 인에이블된 후 최초로 수행되는 메모리의 데이터 독출 동작에서, 상기 시스템 클럭 신호(SCLK)의 주파수 보다 더 낮은 상기 제1 주파수의 상기 메모리 클럭 신호(MCLK)를 발생하는 이유는, 상기 메모리(120)의 안정적인 데이터 독출 동작을 보장해 주기 위함이다.
또, 상기 단계(1304)에서 상기 리셋 신호(RST)가 인에이블되지 않은 경우, 즉, 상기 리셋 감지 신호(RSTA)가 디세이블 상태일 때, 상기 주파수 변경 제어 신호 출력부(56)는 상기 주파수 변경 제어신호(WT)를 인에이블시키지 않는다. 그 결과, 상기 메모리 클럭 신호 발생부(61)는 상기 제2 주파수의 상기 메모리 클럭 신호(MCLK)를 연속하여 발생한다(1305).
상술한 것과 같이, 본 발명의 일실시예에 따른 메모리 컨트롤러(110)는 로우 어드레스 신호가 바뀌지 않는 구간(P2) 보다 로우 어드레스 신호가 바뀌는 구간(P1)에서 더 낮은 주파수의 상기 메모리 클럭 신호(MCLK)를 발생한다. 그 결과, 워드 라인(WL1)이 충분히 활성화되는데 걸리는 시간(S)과, 메모리 셀로부터 유효한 데이터 신호가 출력되는데 걸리는 시간(C)이 보장될 수 있다. 따라서, 고주파수 동작에서 메모리(120)가 유효한 데이터를 출력할 수 있다.
또, 본 발명의 일실시예에 따른 메모리 컨트롤러(110)는 로우 어드레스 신호가 바뀌는 구간(P1) 또는 리셋 신호(RST)가 인에이블될 때에만 일시적으로 상기 메모리 클럭 신호(MCLK)의 주파수를 변경시킨다. 따라서, 메모리의 데이터 독출 동작이 빈번한 시스템인 경우 메모리(120)의 독출 동작 속도에 의해 전체적인 시스템의 동작 성능이 저하되는 것을 방지할 수 있다.
다음으로, 도 10을 참고하여, 본 발명의 일실시예에 따른 메모리 컨트롤러가 스마트 카드에 적용된 경우를 설명한다. 도 10은 본 발명의 일실시예에 따른 메모리 컨트롤러를 포함하는 스마트 카드의 일례를 나타내는 도면이다.
도 10에서, 스마트 카드(200)는 클럭 발생기(201), 비정상 검출기(202), 리셋신호 발생기(203), 주변회로(204), 제1 CPU(205), 메모리 컨트롤러(208), 및 메모리(209)를 포함한다. 상기 제1 CPU(205)는 RAM(206) 및 ROM(207)과 연결된다. 또, 상기 메모리 컨트롤러(208)는 내부 데이터 버스(210)를 통하여 상기 메모리(209)와 연결된다.
도 10에서, 상기 메모리 컨트롤러(208)의 구성 및 구체적 동작 설명은 도 4에 도시된 상기 메모리 컨트롤러(110)와 동일하므로 생략된다.
상기 클럭 발생기(201)는 시스템 클럭 신호(SCLK)를 발생하고, 상기 시스템 클럭 신호(SCLK)를 칩내의 모든 장치들에 제공한다. 상기 비정상 검출기(202)는 외부 환경, 즉, 전압, 주파수, 온도, 빛 등이 정상 상태를 벗어날 때 이를 감지하고 소정의 검출 신호(DET)를 출력한다.
상기 리셋신호 발생기(203)는 상기 검출 신호(DET)에 응답하여 리셋 신호(RST)를 발생하여 칩내의 모든 장치들을 리셋시킨다. 상기 주변회로(204)는 상기 제1 CPU(205)와 소정의 데이터(DATA)를 송수신한다.
상기 제1 CPU(205)는 OS(operating system) 프로그램을 실행한다. 상기 제1 CPU(205)는 상기 메모리 컨트롤러(208)를 통하여 상기 메모리(209)에 데이터를 기입하거나 또는 독출한다.
이를 좀 더 상세히 설명하면, 상기 메모리(209)에 소정의 데이터(DATA)를 기입하기 위해, 상기 제1 CPU(205)는 기입될 상기 데이터(DATA)를 데이터 기입 요청 신호(DWQ)와 함께 상기 메모리 컨트롤러(208)에 출력한다.
또, 상기 메모리(209)로부터 소정의 데이터(DATA)를 독출하기 위해, 상기 제1 CPU(205)는 데이터 독출 요청 신호(DRQ)를 상기 메모리 컨트롤러(208)에 출력한다. 이 후, 상기 제1 CPU(205)는 상기 메모리 컨트롤러(208)를 통하여 상기 메모리(209)로부터 독출된 데이터(DATA)를 수신한다.
상기 RAM(206)은 상기 CPU(205)가 상기 OS 프로그램을 실행하면서 발생되는 데이터를 임시 저장한다. 상기 ROM(207)에는 상기 OS 프로그램이 저장된다.
상기 메모리(209)는 상기 메모리 컨트롤러(208)의 제어에 의해 상기 내부 데이터 버스(210)로 수신되는 데이터를 저장하거나 또는 저장된 데이터를 상기 내부 데이터 버스(210)에 출력한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 의한 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법은 고주파수 동작에서 메모리로부터 잘못된 데이터가 출력되는 것을 방지할 수 있는 효과가 있다.
또, 본 발명에 의한 메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출 동작 제어방법은 메모리의 데이터 독출 동작이 빈번한 시스템인 경우 메모리에 의한 전체적인 시스템의 동작 성능이 저하되는 것을 방지할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 메모리 컨트롤러와 메모리를 나타내는 블록도이다.
도 2는 종래 기술의 일례에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작과 관련된 신호들의 타이밍도이다.
도 3은 종래 기술의 다른 일례에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작과 관련된 신호들의 타이밍도이다.
도 4는 본 발명의 일실시예에 따른 메모리 컨트롤러와 메모리를 나타내는 블록도이다.
도 5는 도 4에 도시된 본 발명의 일실시예에 따른 주파수 변경 제어부를 상세히 나타내는 도면이다.
도 6은 도 4에 도시된 본 발명의 일실시예에 따른 메모리 인터페이스 장치를 상세히 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작과 관련된 신호들의 타이밍도이다.
도 8은 본 발명의 일실시예에 따른 메모리 컨트롤러에 의한 메모리의 데이터 독출 동작 제어 과정을 나타내는 플로우차트이다.
도 9는 도 8에 도시된 메모리 클럭 신호의 주파수 결정 및 메모리 클럭 신호 발생 과정을 상세히 나타내는 플로우차트이다.
도 10은 본 발명의 일실시예에 따른 메모리 컨트롤러를 포함하는 스마트 카드의 일례를 나타내는 도면이다.

Claims (15)

  1. 시스템 클럭 신호를 수신하고, 외부의 데이터 독출 요청 신호 또는 데이터 기입 요청 신호에 응답하여 복수의 제어신호들과 메모리 클럭 신호를 발생하여, 메모리의 데이터 독출 동작 또는 데이터 기입 동작을 제어하는 메모리 컨트롤러에 있어서,
    상기 데이터 독출 요청 신호에 응답하여 독출 커맨드 신호를 출력하고, 상기 데이터 기입 요청 신호에 응답하여 기입 커맨드 신호를 출력하는 CPU;
    상기 독출 커맨드 신호 또는 상기 기입 커맨드 신호에 응답하여 상기 복수의 제어신호들을 출력하고, 상기 시스템 클럭 신호를 수신하여 상기 메모리 클럭 신호를 발생하고, 소정의 주파수 변경 제어신호에 응답하여 상기 메모리 클럭 신호의 주파수를 가변시키는 메모리 인터페이스 장치; 및
    상기 복수의 제어신호들과 상기 메모리 클럭 신호에 응답하여 상기 주파수 변경 제어신호를 출력하는 주파수 변경 제어부를 구비하는 것을 특징으로 하는 메모리 컨트롤러.
  2. 제1항에 있어서,
    상기 복수의 제어신호들은 독출 제어신호 또는 기입 제어신호, 로우 어드레스 신호, 칼럼 어드레스 신호 및 칩 선택 신호를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제2항에 있어서,
    상기 주파수 변경 제어부는 상기 독출 제어신호를 수신할 때, 상기 로우 어드레스 신호가 변경되는지의 여부를 판단하고, 그 판단 결과에 따라 상기 주파수 변경 제어신호를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  4. 제3항에 있어서, 상기 주파수 변경 제어부는,
    상기 메모리 클럭 신호를 수신하고 래치 클럭 신호를 발생하는 래치 클럭 신호 발생부;
    상기 래치 클럭 신호에 응답하여 상기 로우 어드레스 신호(이하, 제1 로우 어드레스 신호라 함)를 래치하여 출력하는 어드레스 래치부;
    상기 래치 클럭 신호에 응답하여 상기 어드레스 래치부로부터 수신되는 상기 로우 어드레스 신호(이하, 제2 로우 어드레스 신호라 함)를 저장하는 어드레스 저장부;
    상기 제1 로우 어드레스 신호와 상기 제2 로우 어드레스 신호를 비교하고, 그 비교 결과에 따라 소정의 논리 신호를 출력하는 어드레스 비교부; 및
    상기 논리 신호에 응답하여 상기 주파수 변경 제어신호를 인에이블시키거나 또는 디세이블시키는 주파수 변경 제어신호 출력부를 구비하고,
    상기 제2 로우 어드레스 신호는 상기 제1 로우 어드레스 신호 보다 시간적으로 앞서는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제4항에 있어서,
    상기 주파수 변경 제어부는 외부의 리셋 신호를 수신한 후, 최초로 수신되는 상기 칩 선택 신호 및 상기 래치 클럭 신호에 응답하여 리셋 감지 신호를 발생하는 리셋 신호 감지부를 더 구비하고,
    주파수 변경 제어신호 출력부는 상기 논리 신호 및 상기 리셋 감지 신호에 응답하여 상기 주파수 변경 제어신호를 인에이블시키거나 또는 디세이블시키는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제5항에 있어서, 상기 메모리 인터페이스 장치는,
    상기 시스템 클럭 신호를 수신하여 상기 메모리 클럭 신호를 발생하고, 상기 주파수 변경 제어신호에 응답하여 상기 메모리 클럭 신호의 주파수를 가변시키는 메모리 클럭 신호 발생부; 및
    상기 시스템 클럭 신호, 상기 메모리 클럭 신호, 및 상기 독출 커맨드 신호 또는 상기 기입 커맨드 신호를 수신하고, 상기 복수의 제어신호들을 출력하는 커맨드 디코더를 구비하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제6항에 있어서,
    상기 메모리 클럭 신호 발생부는 상기 주파수 변경 제어신호가 인에이블될 때 제1 주파수의 상기 메모리 클럭 신호를 발생하고, 상기 주파수 변경 제어신호가 디세이블될 때 제2 주파수의 상기 메모리 클럭 신호를 발생하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제7항에 있어서,
    상기 제1 주파수의 상기 메모리 클럭 신호의 주기는 상기 제2 주파수의 상기 메모리 클럭 신호의 주기 보다 더 큰 것을 특징으로 하는 메모리 컨트롤러.
  9. OS 프로그램을 실행하고, 데이터 독출 요청 신호 또는 데이터 기입 요청 신호를 발생하는 제1 CPU, 외부 환경 변화에 따른 비정상 상태를 검출하고 그 검출 신호를 출력하는 비정상 검출기, 상기 검출 신호에 응답하여 리셋 신호를 발생하는 리셋신호 발생기, 시스템 클럭 신호를 발생하는 클럭 발생기, 및 소정의 데이터를 저장하는 메모리를 구비하는 스마트 카드에 있어서,
    상기 데이터 독출 요청 신호에 응답하여 독출 커맨드 신호를 출력하고, 상기 데이터 기입 요청 신호에 응답하여 기입 커맨드 신호를 출력하는 제2 CPU;
    상기 독출 커맨드 신호 또는 상기 기입 커맨드 신호에 응답하여 상기 복수의 제어신호들을 출력하고, 상기 시스템 클럭 신호를 수신하여 상기 메모리 클럭 신호를 발생하고, 소정의 주파수 변경 제어신호에 응답하여 상기 메모리 클럭 신호의 주파수를 가변시키는 메모리 인터페이스 장치; 및
    상기 복수의 제어신호들과 상기 메모리 클럭 신호에 응답하여 상기 주파수 변경 제어신호를 출력하는 주파수 변경 제어부를 포함하는 메모리 컨트롤러를 더 구비하고,
    상기 메모리는 상기 복수의 제어신호들과 상기 메모리 클럭 신호에 응답하여 상기 데이터를 저장하거나 또는 출력하는 것을 특징으로 하는 스마트 카드.
  10. 메모리의 데이터 독출 동작 제어방법에 있어서,
    (a) 데이터 독출 요청 신호를 수신하는 단계;
    (b) 상기 데이터 독출 요청 신호에 응답하여 제어신호들을 출력하는 단계; 및
    (c) 소정의 주파수 변경 제어신호에 응답하여 메모리 클럭 신호의 주파수를 결정하고, 그 결정된 주파수의 상기 메모리 클럭 신호를 발생하고, 상기 (a) 단계로 리턴하는 단계를 포함하는 것을 특징으로 하는 메모리의 데이터 독출 동작 제어방법.
  11. 제10항에 있어서, 상기 (c) 단계는,
    (c1) 상기 제어신호들을 수신하고, 로우 어드레스 신호가 변경되었는지의 여부를 판단하는 단계;
    (c2) 상기 로우 어드레스 신호가 변경될 때, 소정 시간 동안 상기 주파수 변경 제어신호를 인에이블시킨 후 디세이블시키는 단계;
    (c3) 상기 로우 어드레스 신호가 변경되지 않을 때, 상기 주파수 변경 제어신호를 디세이블 상태로 유지하는 단계; 및
    (c4) 상기 주파수 변경 제어신호가 인에이블될 때 제1 주파수의 상기 메모리 클럭 신호를 발생하고, 상기 주파수 변경 제어신호가 디세이블될 때 제2 주파수의 상기 메모리 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 메모리의 데이터 독출 동작 제어방법.
  12. 제11항에 있어서,
    상기 제1 주파수의 상기 메모리 클럭 신호의 주기는 상기 제2 주파수의 상기 메모리 클럭 신호의 주기 보다 더 큰 것을 특징으로 하는 메모리의 데이터 독출 동작 제어방법.
  13. 제10항에 있어서, 상기 (c) 단계는,
    (c1) 외부로부터 수신되는 리셋 신호가 인에이블되는지의 여부를 판단하는 단계;
    (c2) 상기 리셋 신호가 인에이블될 때, 소정 시간 동안 상기 주파수 변경 제어신호를 인에이블시킨 후 디세이블시키는 단계;
    (c3) 상기 리셋 신호가 디세이블 상태일 때, 상기 주파수 변경 제어신호를 디세이블 상태로 유지하는 단계; 및
    (c4) 상기 주파수 변경 제어신호가 인에이블될 때 제1 주파수의 상기 메모리 클럭 신호를 발생하고, 상기 주파수 변경 제어신호가 디세이블될 때 제2 주파수의 상기 메모리 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 메모리의 데이터 독출 동작 제어방법.
  14. 제13항에 있어서, 상기 (c2) 단계는,
    상기 리셋 신호가 인에이블된 후, 최초로 메모리의 데이터 독출 동작이 수행될 때, 상기 주파수 변경 제어신호를 상기 소정 시간 동안 인에이블시킨 후 디세이블시키는 것을 특징으로 하는 메모리의 데이터 독출 동작 제어방법.
  15. 제13항에 있어서,
    상기 제1 주파의 상기 메모리 클럭 신호의 주기는 상기 제2 주파수의 상기 메모리 클럭 신호의 주기 보다 더 큰 것을 특징으로 하는 메모리의 데이터 독출 동작 제어방법.
KR1020030055876A 2003-08-12 2003-08-12 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법 KR100546362B1 (ko)

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