JP3119628B2 - 消費電力低減回路 - Google Patents
消費電力低減回路Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Description
【０００１】
【発明の属する技術分野】本発明は、消費電力低減回路
に関し、特に、同期型半導体記憶装置に用いて好適な消
費電力低減回路に関する。
に関し、特に、同期型半導体記憶装置に用いて好適な消
費電力低減回路に関する。
【０００２】
【従来の技術】クロック同期型のダイナミックランダム
アクセスメモリ（シンクロナスＤＲＡＭ、以下「ＳＤＲ
ＡＭ」という）を用いた従来の記憶装置として、動作時
の消費電力の低減を図るため、例えばＳＤＲＡＭのクロ
ックイネーブル信号（ＣＫＥ）を操作して低消費電力化
を図る装置が知られている。
アクセスメモリ（シンクロナスＤＲＡＭ、以下「ＳＤＲ
ＡＭ」という）を用いた従来の記憶装置として、動作時
の消費電力の低減を図るため、例えばＳＤＲＡＭのクロ
ックイネーブル信号（ＣＫＥ）を操作して低消費電力化
を図る装置が知られている。
【０００３】例えば特開平９−１８０４３８号公報に
は、ＳＤＲＡＭがアクティブ状態の期間においてＳＤＲ
ＡＭへのアクセス期間中以外はクロックイネーブル信号
（ＣＫＥ）がインアクティブ状態に保持されるよう制御
し、ＳＤＲＡＭへの次のアクセス要求が来た時点で、ク
ロックイネーブル信号（ＣＫＥ）を再びアクティブにす
るように制御するメモリ制御回路が提案されている。こ
の装置では、通常の動作時に、ＳＤＲＡＭを部分的にパ
ワーダウンモードにすることでＳＤＲＡＭの低消費電力
化を図っている。また例えば特開平８−８７４４５号公
報には、一部のバンクのＳＤＲＡＭのクロックイネーブ
ル（ＣＫＥ）端子を一定レベルの固定してリフレッシュ
動作を行わないようにすることで、パワーダウンモード
にすることなく消費電力を低減するようにしたメモリシ
ステムが提案されている。
は、ＳＤＲＡＭがアクティブ状態の期間においてＳＤＲ
ＡＭへのアクセス期間中以外はクロックイネーブル信号
（ＣＫＥ）がインアクティブ状態に保持されるよう制御
し、ＳＤＲＡＭへの次のアクセス要求が来た時点で、ク
ロックイネーブル信号（ＣＫＥ）を再びアクティブにす
るように制御するメモリ制御回路が提案されている。こ
の装置では、通常の動作時に、ＳＤＲＡＭを部分的にパ
ワーダウンモードにすることでＳＤＲＡＭの低消費電力
化を図っている。また例えば特開平８−８７４４５号公
報には、一部のバンクのＳＤＲＡＭのクロックイネーブ
ル（ＣＫＥ）端子を一定レベルの固定してリフレッシュ
動作を行わないようにすることで、パワーダウンモード
にすることなく消費電力を低減するようにしたメモリシ
ステムが提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記特
開平９−１８０４３８号公報等に提案されている従来の
メモリ制御システムにおいては、電源投入時には、この
パワーダウン機能を利用することができない、という問
題点を有している。
開平９−１８０４３８号公報等に提案されている従来の
メモリ制御システムにおいては、電源投入時には、この
パワーダウン機能を利用することができない、という問
題点を有している。
【０００５】すなわち、ＳＤＲＡＭは、電源投入時のパ
ワーオンシーケンスにおいて、クロックイネーブル信号
（ＣＫＥ）をアクティブ状態（例えばハイレベル）に保
ち、クロックを供給しておく必要があるため、クロック
イネーブル信号（ＣＫＥ）をインアクティブとして、Ｓ
ＤＲＡＭをパワーダウンモードにすることはできない。
これを、図７に示したタイミング図を参照して以下に説
明する。
ワーオンシーケンスにおいて、クロックイネーブル信号
（ＣＫＥ）をアクティブ状態（例えばハイレベル）に保
ち、クロックを供給しておく必要があるため、クロック
イネーブル信号（ＣＫＥ）をインアクティブとして、Ｓ
ＤＲＡＭをパワーダウンモードにすることはできない。
これを、図７に示したタイミング図を参照して以下に説
明する。
【０００６】図７は、従来のＳＤＲＡＭ（例えばＮＥＣ
社製μＰＤ４１６４２１等）のパワーオン・シーケンス
の動作の一例を示すタイミング図である。図７におい
て、ＣＬＫはクロック信号、ＣＫＥはクロックイネーブ
ル信号、ＣＳ￣、ＲＡＳ￣、ＣＡＳ￣、ＷＥ￣はチップ
セレクト、ロウアドレスストローブ、カラムアドレスス
トローブ、ライトイネーブル、Ａ１０、Ａ１１、ＡＤは
アドレス信号、ＤＱＭはデータマスク信号、ＤＱは出力
データであり、図中ハッチングを施した部分は「不定」
状態（Don't Care）を表わす。ＳＤＲＡＭでは内部回
路安定化のため電源投入後所定期間のポーズ期間（例え
ば１００μｓ）をおき、プリチャージコマンドによりバ
ンクのプリチャージを行い、プリチャージ完了後、モー
ドレジスタの設定（図ではレジスタライトコマンド）が
行われる。
社製μＰＤ４１６４２１等）のパワーオン・シーケンス
の動作の一例を示すタイミング図である。図７におい
て、ＣＬＫはクロック信号、ＣＫＥはクロックイネーブ
ル信号、ＣＳ￣、ＲＡＳ￣、ＣＡＳ￣、ＷＥ￣はチップ
セレクト、ロウアドレスストローブ、カラムアドレスス
トローブ、ライトイネーブル、Ａ１０、Ａ１１、ＡＤは
アドレス信号、ＤＱＭはデータマスク信号、ＤＱは出力
データであり、図中ハッチングを施した部分は「不定」
状態（Don't Care）を表わす。ＳＤＲＡＭでは内部回
路安定化のため電源投入後所定期間のポーズ期間（例え
ば１００μｓ）をおき、プリチャージコマンドによりバ
ンクのプリチャージを行い、プリチャージ完了後、モー
ドレジスタの設定（図ではレジスタライトコマンド）が
行われる。
【０００７】注目すべき点は、図７において、クロック
イネーブル信号ＣＫＥは時刻Ｔ０〜Ｔ１（この間のサイ
クルは省略されている）、Ｔ２…においてハイレベルと
しておくことが必要とされており、この間、クロックＣ
ＬＫをＳＤＲＡＭに供給する必要がある。すなわち、電
源投入時のパワーオン・リセットシーケンスの初めのい
くつかのクロックサイクルにおいて、クロックイネーブ
ル信号（ＣＫＥ）をインアクティブとして、ＳＤＲＡＭ
をパワーダウンモードにすることはできない。
イネーブル信号ＣＫＥは時刻Ｔ０〜Ｔ１（この間のサイ
クルは省略されている）、Ｔ２…においてハイレベルと
しておくことが必要とされており、この間、クロックＣ
ＬＫをＳＤＲＡＭに供給する必要がある。すなわち、電
源投入時のパワーオン・リセットシーケンスの初めのい
くつかのクロックサイクルにおいて、クロックイネーブ
ル信号（ＣＫＥ）をインアクティブとして、ＳＤＲＡＭ
をパワーダウンモードにすることはできない。
【０００８】そして、記憶装置に、大量のＳＤＲＡＭを
実装する場合、電源投入時には、全ＳＤＲＡＭが通常の
電力消費モードとなり、このため記憶装置の消費電力
は、通常動作時の消費電力を上回る場合がある。その結
果、電源投入時の電力消費に対応するため、より大容量
の電源部が必要とされ、装置の小型化を困難としてい
る。
実装する場合、電源投入時には、全ＳＤＲＡＭが通常の
電力消費モードとなり、このため記憶装置の消費電力
は、通常動作時の消費電力を上回る場合がある。その結
果、電源投入時の電力消費に対応するため、より大容量
の電源部が必要とされ、装置の小型化を困難としてい
る。
【０００９】近時、記憶装置の大容量化に伴い、記憶装
置が内蔵する記憶素子数が大量になればなるほど、電源
投入時の消費電力は記憶装置の最大消費電力値を左右
し、電源装置の大型化、高価格化等、装置の設計に大き
な影響を与えるようになってきている。
置が内蔵する記憶素子数が大量になればなるほど、電源
投入時の消費電力は記憶装置の最大消費電力値を左右
し、電源装置の大型化、高価格化等、装置の設計に大き
な影響を与えるようになってきている。
【００１０】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、電源投入時のクロ
ック同期型半導体記憶装置の消費電力を低減する回路を
提供することにある。
なされたものであって、その目的は、電源投入時のクロ
ック同期型半導体記憶装置の消費電力を低減する回路を
提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成する本発
明は、電源投入を検出してパワーオンリセット信号を出
力するリセット回路からの出力により、電源投入時の所
定期間、クロック同期型半導体装置を駆動するクロック
の周波数を、通常動作時よりも低く設定するように切替
制御する手段を備え、電源投入時の消費電力を低減する
ものである。
明は、電源投入を検出してパワーオンリセット信号を出
力するリセット回路からの出力により、電源投入時の所
定期間、クロック同期型半導体装置を駆動するクロック
の周波数を、通常動作時よりも低く設定するように切替
制御する手段を備え、電源投入時の消費電力を低減する
ものである。
【００１２】本発明は、半導体装置が通常動作を開始す
る前の起動時においてクロック信号の供給が必要とされ
る所定期間、前記半導体装置に対して、電源投入を検出
してパワーオンリセット信号を出力するリセット回路か
らの出力により、通常動作時に供給するクロック信号の
周波数よりも低い周波数のクロック信号を供給するよう
に切替制御する手段を備え、前記起動時にクロックを停
止することなく消費電力を低減するようにしたものであ
る。
る前の起動時においてクロック信号の供給が必要とされ
る所定期間、前記半導体装置に対して、電源投入を検出
してパワーオンリセット信号を出力するリセット回路か
らの出力により、通常動作時に供給するクロック信号の
周波数よりも低い周波数のクロック信号を供給するよう
に切替制御する手段を備え、前記起動時にクロックを停
止することなく消費電力を低減するようにしたものであ
る。
【００１３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、図
１を参照すると、通常動作用の高速クロック発振器
（１）と、消費電力低減用の低速クロック発振器（２）
と、を備え、電源投入時にリセット回路（５）によって
生成されるパワーオンリセット信号により、クロック切
り替え回路（３）にて、ＳＤＲＡＭ（４）に供給するク
ロック信号ＳＤＲＡＭ ＣＬＫ（６）を、低速クロック
側に所定時間切り替える。本発明の実施の形態におい
て、電源投入時のこの所定期間の間、クロックイネーブ
ル信号（ＣＫＥ）はアクティブとされていることは勿論
である。
する。本発明は、その好ましい実施の形態において、図
１を参照すると、通常動作用の高速クロック発振器
（１）と、消費電力低減用の低速クロック発振器（２）
と、を備え、電源投入時にリセット回路（５）によって
生成されるパワーオンリセット信号により、クロック切
り替え回路（３）にて、ＳＤＲＡＭ（４）に供給するク
ロック信号ＳＤＲＡＭ ＣＬＫ（６）を、低速クロック
側に所定時間切り替える。本発明の実施の形態におい
て、電源投入時のこの所定期間の間、クロックイネーブ
ル信号（ＣＫＥ）はアクティブとされていることは勿論
である。
【００１４】このように、本発明の実施の形態において
は、ＳＤＲＡＭ（４）は、電源投入後の一定時間、低速
クロック信号で動作するため、電源投入時のＳＤＲＡＭ
４の消費電力を低減することができる。以下実施例に即
して詳説する。
は、ＳＤＲＡＭ（４）は、電源投入後の一定時間、低速
クロック信号で動作するため、電源投入時のＳＤＲＡＭ
４の消費電力を低減することができる。以下実施例に即
して詳説する。
【００１５】
【実施例】図２は、本発明の一実施例の構成を示す図で
ある。図２を参照すると、クロック切り替え回路３は、
高速クロック発振器１からの入力信号と低速クロック発
振器２からの入力信号をパワーオンリセット信号８の論
理値によって選択し、選択した信号を、複数のＳＤＲＡ
Ｍ（＃１〜＃ｎ）４へのクロックＳＤＲＡＭ ＣＬＫ６
として出力する。
ある。図２を参照すると、クロック切り替え回路３は、
高速クロック発振器１からの入力信号と低速クロック発
振器２からの入力信号をパワーオンリセット信号８の論
理値によって選択し、選択した信号を、複数のＳＤＲＡ
Ｍ（＃１〜＃ｎ）４へのクロックＳＤＲＡＭ ＣＬＫ６
として出力する。
【００１６】なお、本発明の一実施例において、高速ク
ロック発振器１、低速クロック発振器２は、例えば水晶
発振回路で構成することができ、必要に応じて逓倍回路
もしくは分周回路を備えて構成される。
ロック発振器１、低速クロック発振器２は、例えば水晶
発振回路で構成することができ、必要に応じて逓倍回路
もしくは分周回路を備えて構成される。
【００１７】複数のＳＤＲＡＭ（＃１〜＃ｎ）４は、ク
ロック切り替え回路３から出力されるＳＤＲＡＭ ＣＬ
Ｋ６を動作クロックとして動作する。
ロック切り替え回路３から出力されるＳＤＲＡＭ ＣＬ
Ｋ６を動作クロックとして動作する。
【００１８】リセット回路５は、電源投入時に、電源電
圧が予め定められた一定値以上になったことを検出し、
その時点から、所定時間Ｙ［ｍｓ］の間、論理０の信号
を出力する。なお、リセット回路５は、電源電位を予め
定められた所定の基準電位と比較しパワーオンを検出す
る比較器と、比較器での検出結果に基づき所定時間ワン
ショットパルス信号を生成する公知の回路等で構成され
ており、図１では、集積回路（ＩＣ）よりなる。このリ
セット回路５からの信号を反転器７で反転してパワーオ
ンリセット信号８を出力し、クロック切り替え回路３に
入力する。
圧が予め定められた一定値以上になったことを検出し、
その時点から、所定時間Ｙ［ｍｓ］の間、論理０の信号
を出力する。なお、リセット回路５は、電源電位を予め
定められた所定の基準電位と比較しパワーオンを検出す
る比較器と、比較器での検出結果に基づき所定時間ワン
ショットパルス信号を生成する公知の回路等で構成され
ており、図１では、集積回路（ＩＣ）よりなる。このリ
セット回路５からの信号を反転器７で反転してパワーオ
ンリセット信号８を出力し、クロック切り替え回路３に
入力する。
【００１９】クロック切り替え回路３は、パワーオンリ
セット信号８が論理１の間低速クロック発振器２からの
入力信号を選択出力し、低速クロックがＳＤＲＡＭ Ｃ
ＬＫ６としてＳＤＲＡＭ４に供給される。
セット信号８が論理１の間低速クロック発振器２からの
入力信号を選択出力し、低速クロックがＳＤＲＡＭ Ｃ
ＬＫ６としてＳＤＲＡＭ４に供給される。
【００２０】図３は、本発明の一実施例の動作を説明す
るための信号波形図であり、図３（ａ）は電源投入時の
電源電圧、図３（ｂ）はリセット回路５の出力、図３
（ｃ）はパワーオンリセット信号８の信号波形をそれぞ
れ示す図ある。電源投入時に電源電圧Ｖがロウレベルか
らハイレベルに変化するとき、リセット回路５の出力信
号は、Ｙ［ｍｓ］間ロウレベルになる。このときパワー
オンリセット信号８は、Ｙ［ｍｓ］間ハイレベルとな
る。なお、このパワーオンリセット信号８は、不図示の
他の回路において、電源投入時のリセット（初期化）用
の信号として用いられる。なお、電源投入時のこのＹ
［ｍｓ］の間、ＳＤＲＡＭ４のクロックイネーブル信号
（ＣＫＥ）端子はアクティブに保持されている。
るための信号波形図であり、図３（ａ）は電源投入時の
電源電圧、図３（ｂ）はリセット回路５の出力、図３
（ｃ）はパワーオンリセット信号８の信号波形をそれぞ
れ示す図ある。電源投入時に電源電圧Ｖがロウレベルか
らハイレベルに変化するとき、リセット回路５の出力信
号は、Ｙ［ｍｓ］間ロウレベルになる。このときパワー
オンリセット信号８は、Ｙ［ｍｓ］間ハイレベルとな
る。なお、このパワーオンリセット信号８は、不図示の
他の回路において、電源投入時のリセット（初期化）用
の信号として用いられる。なお、電源投入時のこのＹ
［ｍｓ］の間、ＳＤＲＡＭ４のクロックイネーブル信号
（ＣＫＥ）端子はアクティブに保持されている。
【００２１】図４は、本発明の一実施例を説明するため
の図であり、クロック切り替え回路３における、選択信
号であるパワーオンリセット信号８の値と、高速クロッ
ク発振器１からの入力信号と低速クロック発振器２から
の入力信号の選択状態の関係の一例を示す真理値表であ
る。クロック切り替え回路３はこの真理値表の動作を行
うセレクタ回路で構成される。パワーオンリセット８が
論理０のとき、ＳＤＲＡＭ ＣＬＫ６は高速クロック発
振器１の出力信号となり、パワーオンリセット８が論理
１のとき、ＳＤＲＡＭ ＣＬＫ６は低速クロック発振器
２の出力信号となる。なお、クロック切り替え回路３に
おいて、低速クロックから高速クロックへの切替はパワ
ーオンリセット信号８が論理１から論理０に変化した時
点で行われるが、この切替時点（図３（ｃ）のＹ［ｍ
ｓ］経過時点）では、ＳＤＲＡＭ４は通常動作開始前で
あるため、クロックの位相・タイミング調整等を行なわ
なくても、問題はない。
の図であり、クロック切り替え回路３における、選択信
号であるパワーオンリセット信号８の値と、高速クロッ
ク発振器１からの入力信号と低速クロック発振器２から
の入力信号の選択状態の関係の一例を示す真理値表であ
る。クロック切り替え回路３はこの真理値表の動作を行
うセレクタ回路で構成される。パワーオンリセット８が
論理０のとき、ＳＤＲＡＭ ＣＬＫ６は高速クロック発
振器１の出力信号となり、パワーオンリセット８が論理
１のとき、ＳＤＲＡＭ ＣＬＫ６は低速クロック発振器
２の出力信号となる。なお、クロック切り替え回路３に
おいて、低速クロックから高速クロックへの切替はパワ
ーオンリセット信号８が論理１から論理０に変化した時
点で行われるが、この切替時点（図３（ｃ）のＹ［ｍ
ｓ］経過時点）では、ＳＤＲＡＭ４は通常動作開始前で
あるため、クロックの位相・タイミング調整等を行なわ
なくても、問題はない。
【００２２】一例として、クロック切り替え回路３を構
成するセレクタ回路は、高速クロック発振器１、低速ク
ロック発振器２の出力をそれぞれ入力し、出力をワイヤ
ード接続した２つの３ステートバッファで構成してもよ
く、この場合、２つの３ステートバッファの出力イネー
ブル制御端子に、パワーオンリセット信号８及びこれを
反転した信号をそれぞれ供給し、パワーオンリセット信
号８がアクティブのときに低速クロック発振器２を入力
とする３ステートバッファのみが出力イネーブル状態と
する。
成するセレクタ回路は、高速クロック発振器１、低速ク
ロック発振器２の出力をそれぞれ入力し、出力をワイヤ
ード接続した２つの３ステートバッファで構成してもよ
く、この場合、２つの３ステートバッファの出力イネー
ブル制御端子に、パワーオンリセット信号８及びこれを
反転した信号をそれぞれ供給し、パワーオンリセット信
号８がアクティブのときに低速クロック発振器２を入力
とする３ステートバッファのみが出力イネーブル状態と
する。
【００２３】次に、本発明の一実施例の動作について説
明する。電源投入時、図３に示すように、リセット回路
５によって、パワーオンリセット信号８がＹ［ｍｓ］間
論理１となる。この時、クロック切り替え回路３は、Ｓ
ＤＲＡＭ ＣＬＫ６として低速クロック発振器２の値を
出力し、ＳＤＲＡＭ４は低速クロックで動作する。
明する。電源投入時、図３に示すように、リセット回路
５によって、パワーオンリセット信号８がＹ［ｍｓ］間
論理１となる。この時、クロック切り替え回路３は、Ｓ
ＤＲＡＭ ＣＬＫ６として低速クロック発振器２の値を
出力し、ＳＤＲＡＭ４は低速クロックで動作する。
【００２４】そして、電源投入時点からＹ［ｍｓ］後
に、パワーオンリセット信号８は論理０となり、この
時、クロック切り替え回路３は、ＳＤＲＡＭ ＣＬＫ６
として高速クロック発振器１の値を出力する。ＳＤＲＡ
Ｍ４は高速クロックで動作する。
に、パワーオンリセット信号８は論理０となり、この
時、クロック切り替え回路３は、ＳＤＲＡＭ ＣＬＫ６
として高速クロック発振器１の値を出力する。ＳＤＲＡ
Ｍ４は高速クロックで動作する。
【００２５】次に、本発明の第２の実施例について説明
する。図５は、本発明の第２の実施例の構成を示す図で
ある。図５を参照すると、本発明の第２の実施例におい
ては、クロック切り替え回路３とＳＤＲＡＭ４との間
に、ＰＬＬ（位相同期ループ）回路９が設けられてい
る。ＰＬＬ（位相同期ループ）回路９は、例えば電圧制
御発振回路（ＶＣＯ）の出力と入力信号との位相差を検
出する位相差検出回路、チャージポンプ、及びループフ
ィルタよりなり、このループフィルタの出力電圧がＶＣ
Ｏの発振周波数を定める制御電圧として供給され、ＶＣ
Ｏの発振出力が位相差検出回路に帰還入力される。この
ＰＬＬ回路９は、さらにＰＬＬスルー信号１０を入力す
る制御端子を有し、ＰＬＬスルー信号１０が活性化時に
は、位相同期動作を行なわず、すなわち、入力信号を位
相差検出回路、ループフィルタ、ＶＣＯのパスには供給
せず、入力信号をそのまま出力端子に出力する経路にバ
イパスさせる構成とされる。なお、この種のＰＬＬスル
ー機能を備えたＰＬＬ回路として例えばモトローラ社製
のＭＰＣ９９０（ＰＬＬクロックドライバ）等が参照さ
れる。
する。図５は、本発明の第２の実施例の構成を示す図で
ある。図５を参照すると、本発明の第２の実施例におい
ては、クロック切り替え回路３とＳＤＲＡＭ４との間
に、ＰＬＬ（位相同期ループ）回路９が設けられてい
る。ＰＬＬ（位相同期ループ）回路９は、例えば電圧制
御発振回路（ＶＣＯ）の出力と入力信号との位相差を検
出する位相差検出回路、チャージポンプ、及びループフ
ィルタよりなり、このループフィルタの出力電圧がＶＣ
Ｏの発振周波数を定める制御電圧として供給され、ＶＣ
Ｏの発振出力が位相差検出回路に帰還入力される。この
ＰＬＬ回路９は、さらにＰＬＬスルー信号１０を入力す
る制御端子を有し、ＰＬＬスルー信号１０が活性化時に
は、位相同期動作を行なわず、すなわち、入力信号を位
相差検出回路、ループフィルタ、ＶＣＯのパスには供給
せず、入力信号をそのまま出力端子に出力する経路にバ
イパスさせる構成とされる。なお、この種のＰＬＬスル
ー機能を備えたＰＬＬ回路として例えばモトローラ社製
のＭＰＣ９９０（ＰＬＬクロックドライバ）等が参照さ
れる。
【００２６】すなわちＰＬＬ回路９は、パワーオンリセ
ット８をＰＬＬスルー信号１０として入力し、ＰＬＬス
ルー信号１０が、論理１の時、ＰＬＬ９はＰＬＬスルー
モードとなる。
ット８をＰＬＬスルー信号１０として入力し、ＰＬＬス
ルー信号１０が、論理１の時、ＰＬＬ９はＰＬＬスルー
モードとなる。
【００２７】ＳＤＲＡＭクロックが高速になり、またＳ
ＤＲＡＭクロックを分配するＳＤＲＡＭの数が多くなる
と、安定したクロック信号供給のために、ＰＬＬ回路も
しくはＤＬＬ（Delay Locked Loop）等の同期回路が
必要になる。ＰＬＬ回路は、動作周波数帯域に制限があ
り、この制限外の周波数のクロックを使用する場合に
は、ＰＬＬ回路をＰＬＬスルーモードに設定する必要が
ある。
ＤＲＡＭクロックを分配するＳＤＲＡＭの数が多くなる
と、安定したクロック信号供給のために、ＰＬＬ回路も
しくはＤＬＬ（Delay Locked Loop）等の同期回路が
必要になる。ＰＬＬ回路は、動作周波数帯域に制限があ
り、この制限外の周波数のクロックを使用する場合に
は、ＰＬＬ回路をＰＬＬスルーモードに設定する必要が
ある。
【００２８】本発明の第２の実施例では、低速クロック
発振器２からのクロックを用いる場合には、ＰＬＬ９の
ＰＬＬスルー信号１０を論理１とし、ＰＬＬスルーモー
ドにすることにより、低速クロック発振器２の周波数
が、ＰＬＬ回路９の動作範囲外の場合にも動作すること
ができる。すなわち、ＳＤＲＡＭ４へのクロック分配に
ＰＬＬ回路を使用する装置において、ＰＬＬ動作範囲外
の低速クロックで動作できる。
発振器２からのクロックを用いる場合には、ＰＬＬ９の
ＰＬＬスルー信号１０を論理１とし、ＰＬＬスルーモー
ドにすることにより、低速クロック発振器２の周波数
が、ＰＬＬ回路９の動作範囲外の場合にも動作すること
ができる。すなわち、ＳＤＲＡＭ４へのクロック分配に
ＰＬＬ回路を使用する装置において、ＰＬＬ動作範囲外
の低速クロックで動作できる。
【００２９】次に、本発明の第３の実施例について説明
する。図６は、本発明の第３の実施例の構成を示す図で
ある。図６を参照すると、本発明の第３の実施例は、図
１に示したＳＤＲＡＭ４を論理（ロジック）集積回路
４′で置き換えたものであり、他の構成は、図１に示し
たものと同様とされる。このように本発明は、クロック
同期型半導体記憶装置のみに限定されず、クロックで駆
動されるロジック回路に対しても適用可能である。この
ロジック集積回路４′は、電源投入時において何サイク
ルかクロックを供給しその後、所定のリセットシーケン
スが開始する構成とされる。本発明の第３の実施例で
は、この電源投入時の初期のクロックサイクルを低速ク
ロック発振器２からのクロックで駆動することで、消費
電力の低減を図るものである。
する。図６は、本発明の第３の実施例の構成を示す図で
ある。図６を参照すると、本発明の第３の実施例は、図
１に示したＳＤＲＡＭ４を論理（ロジック）集積回路
４′で置き換えたものであり、他の構成は、図１に示し
たものと同様とされる。このように本発明は、クロック
同期型半導体記憶装置のみに限定されず、クロックで駆
動されるロジック回路に対しても適用可能である。この
ロジック集積回路４′は、電源投入時において何サイク
ルかクロックを供給しその後、所定のリセットシーケン
スが開始する構成とされる。本発明の第３の実施例で
は、この電源投入時の初期のクロックサイクルを低速ク
ロック発振器２からのクロックで駆動することで、消費
電力の低減を図るものである。
【００３０】なお、上記実施例ではリセット回路５から
出力されるパワーオンリセット信号をＬｏｗアクティブ
の信号（論理０で活性状態）とし、これを反転器７で反
転した信号をパワーオンリセット信号としてクロック切
り替え回路３の選択信号として入力する構成を例に説明
したが、リセット回路５からの出力の論理値は上記構成
にのみ限定されるものでなく、リセット回路５からのパ
ワーオンリセット信号をＨｉｇｈアクティブの信号（論
理１で活性状態）とした場合、反転器は不要となり、ま
た、クロック切り替え回路３の選択の論理も図３に示し
た真理値表の論理にのみ限定されるものでないことは勿
論である。
出力されるパワーオンリセット信号をＬｏｗアクティブ
の信号（論理０で活性状態）とし、これを反転器７で反
転した信号をパワーオンリセット信号としてクロック切
り替え回路３の選択信号として入力する構成を例に説明
したが、リセット回路５からの出力の論理値は上記構成
にのみ限定されるものでなく、リセット回路５からのパ
ワーオンリセット信号をＨｉｇｈアクティブの信号（論
理１で活性状態）とした場合、反転器は不要となり、ま
た、クロック切り替え回路３の選択の論理も図３に示し
た真理値表の論理にのみ限定されるものでないことは勿
論である。
【００３１】そして、本発明において、このクロック切
り替え回路３は、ＳＤＲＡＭもしくはロジック集積回路
内部に備えてもよいことは勿論である。
り替え回路３は、ＳＤＲＡＭもしくはロジック集積回路
内部に備えてもよいことは勿論である。
【００３２】さらに、本発明において、通常動作時のク
ロックを供給する高速クロック発振器１、低速クロック
発振器２、クロック切り替え回路３の構成を、例えば、
通常動作時のクロックを供給する高速クロック発振器
１、分周回路、セレクタで構成し、電源投入時におい
て、パワーオンリセット信号がアクティブ時、セレクタ
は高速クロック発振器１の出力を分周回路で分周した信
号を出力し、パワーオンリセット信号がインアクティブ
となった時点で、高速クロック発振器１の出力をそのま
ま出力するように切替える構成としてもよい。例えば通
常動作時１００ＭＨｚのクロックを供給し電源投入時に
はこれを２もしくは４分周した５０ＭＨｚ、２５ＭＨｚ
で駆動する場合など、この構成を適用することができ
る。なお、低速クロック発振器２から出力されるクロッ
クの周波数は高速クロック発振器１から出力されるクロ
ックの周波数よりも低い周波数であれば、ＳＤＲＡＭ等
の許容動作範囲内の任意の周波数が設定され、消費電力
低減のためにはデバイスの動作可能な範囲の低速クロッ
クが用いられる。
ロックを供給する高速クロック発振器１、低速クロック
発振器２、クロック切り替え回路３の構成を、例えば、
通常動作時のクロックを供給する高速クロック発振器
１、分周回路、セレクタで構成し、電源投入時におい
て、パワーオンリセット信号がアクティブ時、セレクタ
は高速クロック発振器１の出力を分周回路で分周した信
号を出力し、パワーオンリセット信号がインアクティブ
となった時点で、高速クロック発振器１の出力をそのま
ま出力するように切替える構成としてもよい。例えば通
常動作時１００ＭＨｚのクロックを供給し電源投入時に
はこれを２もしくは４分周した５０ＭＨｚ、２５ＭＨｚ
で駆動する場合など、この構成を適用することができ
る。なお、低速クロック発振器２から出力されるクロッ
クの周波数は高速クロック発振器１から出力されるクロ
ックの周波数よりも低い周波数であれば、ＳＤＲＡＭ等
の許容動作範囲内の任意の周波数が設定され、消費電力
低減のためにはデバイスの動作可能な範囲の低速クロッ
クが用いられる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００３４】本発明の第１の効果は、電源投入時の消費
電力を低減でき、このため、電源装置の小型化を図るこ
とができる、ということである。
電力を低減でき、このため、電源装置の小型化を図るこ
とができる、ということである。
【００３５】その理由は、本発明においては、電源投入
時のＳＤＲＡＭの動作クロック周波数を低く設定してい
る、ためである。
時のＳＤＲＡＭの動作クロック周波数を低く設定してい
る、ためである。
【００３６】本発明の第２の効果は、回路規模の増大を
抑止低減することができ、このため、装置の小型化、原
価の増加を低減できる、ということである。
抑止低減することができ、このため、装置の小型化、原
価の増加を低減できる、ということである。
【００３７】その理由は、本発明においては、クロック
の切替にパワーオンリセット信号を流用している、ため
である。
の切替にパワーオンリセット信号を流用している、ため
である。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図３】本発明の一実施例の動作を説明するための信号
波形図である。
波形図である。
【図４】本発明の一実施例の動作を説明するための図で
あり、クロック切替回路の動作を説明するための真理値
表である。
あり、クロック切替回路の動作を説明するための真理値
表である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】ＳＤＲＡＭのパワーオンリセットシーケンスの
一例を示すタイミング図である。
一例を示すタイミング図である。
１ 高速クロック発振器 ２ 低速クロック発振器 ３ クロック切替回路 ４ シンクロナスＤＲＡＭ ４′ ロジック集積回路 ５ リセット回路 ６ シンクロナスＤＲＡＭへのクロック ７ インバータ ８ パワーオンリセット信号 ９ ＰＬＬ １０ ＰＬＬスルー信号
Claims (1)
- 【請求項１】クロック同期型半導体記憶装置へ通常動作
時に供給するクロック信号を生成出力する第１のクロッ
ク発生手段と、 前記第１のクロック発生手段から出力されるクロック信
号よりも低速のクロック信号を生成出力する第２のクロ
ック発生手段と、電源電位を監視して電源投入から所定の期間、パワーオ
ンリセット信号を生成するリセット回路と、 前記第１のクロック発生手段の出力と前記第２のクロッ
ク発生手段の出力とを入力とし、前記パワーオンリセッ
ト信号を選択信号として、前記第１のクロック発生手段
の出力と前記第２のクロック発生手段の出力のいずれか
一方を選択出力するクロック切替回路と、前記クロック切替回路の出力と前記クロック同期型半導
体記憶装置のクロック入力端との間にＰＬＬ回路とを備
え、 前記パワーオンリセット信号が活性化時は、前記クロッ
ク切替回路は前記第２のクロック発生手段の出力を前記
同期型半導体記憶装置へのクロック信号として供給し、
前記ＰＬＬ回路は前記クロック切替回路で選択された前
記第２のクロック発生手段からの出力を前記ＰＬＬ回路
をスルーさせて前記同期型半導体記憶装置へのクロック
信号として供給する、ことを特徴とする消費電力低減回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235158A JP3119628B2 (ja) | 1998-08-21 | 1998-08-21 | 消費電力低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235158A JP3119628B2 (ja) | 1998-08-21 | 1998-08-21 | 消費電力低減回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066760A JP2000066760A (ja) | 2000-03-03 |
| JP3119628B2 true JP3119628B2 (ja) | 2000-12-25 |
Family
ID=16981919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10235158A Expired - Fee Related JP3119628B2 (ja) | 1998-08-21 | 1998-08-21 | 消費電力低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119628B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049707A (ja) * | 2009-11-30 | 2010-03-04 | Fujitsu Microelectronics Ltd | リセット制御回路及びリセット制御方法 |
| US8963591B2 (en) | 2012-10-31 | 2015-02-24 | Nec Corporation | Clock signal initialization circuit and its method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100546362B1 (ko) * | 2003-08-12 | 2006-01-26 | 삼성전자주식회사 | 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법 |
| CN1300660C (zh) * | 2003-12-05 | 2007-02-14 | 宏碁股份有限公司 | 动态管理装置电源的系统及其方法 |
| GB2431025B (en) | 2004-07-29 | 2009-04-29 | Spansion Llc | Initialization control method of a non-volatile memory device and non-volatile memory device |
| JP4437541B2 (ja) | 2004-11-17 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | リセット制御回路及びリセット制御方法 |
| JP2006155190A (ja) | 2004-11-29 | 2006-06-15 | Sony Corp | データ記憶装置、データ処理方法、記録媒体、およびプログラム |
| JP5662701B2 (ja) | 2010-05-26 | 2015-02-04 | キヤノン株式会社 | クロック供給装置 |
| CN105051823B (zh) * | 2013-04-02 | 2019-01-25 | 太阳诱电株式会社 | 半导体装置 |
| WO2015040504A1 (en) * | 2013-09-18 | 2015-03-26 | Freescale Semiconductor, Inc. | Method of resetting a processor |
-
1998
- 1998-08-21 JP JP10235158A patent/JP3119628B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049707A (ja) * | 2009-11-30 | 2010-03-04 | Fujitsu Microelectronics Ltd | リセット制御回路及びリセット制御方法 |
| US8963591B2 (en) | 2012-10-31 | 2015-02-24 | Nec Corporation | Clock signal initialization circuit and its method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000066760A (ja) | 2000-03-03 |
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000926 |
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