WO2014163098A2 - 半導体装置 - Google Patents

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佐藤　正幸
満徳 勝
吉田　英明
博之 小堤
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太陽誘電株式会社
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a system-on-chip device configured as a single chip or a reconfigurable semiconductor device.
  • SoC System on Chip
  • a memory is often mounted inside a chip, and the storage capacity of the mounted memory is increasing year by year.
  • a power saving design called a voltage island may be performed in order to reduce power consumption.
  • the circuit in the ASIC is divided into a plurality of modules, the power gate circuit is controlled, and the power source can be switched on and off independently for each divided module. Then, the leakage current of the module can be eliminated by turning off the power of the module that is not used.
  • the power supply of most unnecessary circuits can be turned off, so that the leakage current of the ASIC can be minimized.
  • the power consumption is suppressed by stopping the power supply to the unused module inside the SoC.
  • SRAM Static Random Access Memory
  • the CPU Central Processing Unit
  • the voltage of the synchronous SRAM is increased and accessed.
  • the voltage of the synchronous SRAM is lowered to a retention level that can hold the cache contents.
  • a power gate circuit has been introduced to save power by turning off the power when there is no access. Normally, however, the power is turned on when there is access. Remains. In any case, the conventional technique requires complicated control from the CPU in order to reduce power consumption.
  • a synchronous SRAM is used as the SRAM used for the cache memory.
  • the address line and various control signals operate in synchronization with the clock signal, so that one of the word lines is selected according to the clock signal.
  • an asynchronous SRAM that operates asynchronously with a clock signal consumes more power than a synchronous SRAM because the word line is active even when there is no clock.
  • asynchronous SRAM is not employed.
  • an embodiment of the present invention aims to suppress power consumption of a system-on-chip device by using a storage unit that activates a word line asynchronously with a clock synchronized with a processor.
  • a processor that executes arithmetic processing in synchronization with a clock;
  • a storage unit that operates asynchronously to the clock;
  • An address transition detection unit for detecting a transition of an address output from the processor to the storage unit;
  • the address transition detection unit activates a word line of the storage unit that operates asynchronously when the address transition is detected.
  • the storage unit according to claim 1, wherein when the address transition is detected, the storage unit generates a clock according to the address, and the storage unit activates the word line in synchronization with the generated clock.
  • the storage unit has a latch unit; 3.
  • the system-on-chip device according to item 1 or 2, wherein when the address transition detection unit does not detect the address transition, the storage unit outputs data held in the latch unit to the processor. 4).
  • the storage unit stores truth table data for outputting a logical operation of input values specified by a plurality of address lines to a data line, operates as a logic circuit, and / or uses a certain address line.
  • the storage unit includes first and second memory cell units, The first memory cell unit is connected to a part of a plurality of address lines input to the storage unit, The system-on-chip device according to any one of items 1 to 5, wherein the second memory cell unit is connected to another part of the plurality of address lines input to the storage unit. 7).
  • the first and second memory cell units output data in the first direction in response to an address input from the first direction, or address from a second direction opposite to the first direction. Item 7.
  • the system-on-chip device which stores truth table data for outputting data in the second direction with respect to an input and operates as a connection circuit. 8).
  • the first and second memory cell units store truth table data for outputting data in the second direction in response to an address input from the first direction, and operate as a connection circuit.
  • Item 7. The system-on-chip device according to item 6. 9. 7. The system-on-chip device according to item 6, wherein a plurality of data lines output from the storage unit are divided and output to the other two storage units.
  • the power consumption of the system-on-chip device can be suppressed by using a storage unit that is asynchronous with a clock in which the processor operates synchronously.
  • FIG. 3 It is a figure which shows the structural example of SoC which concerns on 1st Embodiment. It is a circuit diagram which shows a cache memory. It is a circuit diagram of the address transition detection part which concerns on this embodiment. 4 is a timing chart of an address transition detection signal shown in FIG. 3.
  • MRLD is an example of SoC used as a cache memory. It is a figure which shows the 1st example of the whole structure of the semiconductor device which concerns on this embodiment. It is a figure which shows an example of an MLUT array. It is a figure which shows an example of MLUT. It is a figure which shows an example of MLUT which operate
  • a system-on-chip device will be described as a first embodiment of a semiconductor device with reference to the drawings, and a reconfigurable semiconductor device will be described as a second embodiment of the semiconductor device.
  • FIG. 1 is a diagram illustrating a configuration example of the SoC according to the present embodiment.
  • the SoC 10 as the system-on-chip device illustrated in FIG. 1 includes, for example, a processor 200 that is a CPU, an SRAM 300, and an address transition detection unit 100. Power is directly supplied to the processor 200 and the cache memory 300 from the power supply VDD of the entire SoC 10. Further, a system clock is supplied to the processor 200, and the processor 200 includes at least one processor core 210 that executes arithmetic processing for pipeline processing in synchronization with the clock, and an L1 cache 220 for each processor core. Including.
  • the L1 cache 220 is a relatively small memory cache that is installed closest to the associated processor core and is configured to provide the associated processor core 210 with fast access to instructions and data.
  • the processor has a plurality of pipelines (an instruction control pipeline, an arithmetic pipeline, a branch control pipeline, etc.) that realize the function.
  • Each pipeline is divided into a plurality of stages.
  • Each stage includes a circuit unit that realizes a predetermined process, and operates so as to end the predetermined process assigned to each stage within a period called a cycle time that is the reciprocal of the operating frequency.
  • the output signal of the stage related to the previous process is used as the input signal of the stage related to the subsequent process, for example.
  • the processor 200 may further include at least one L2 cache 250.
  • L2 cache 250 is relatively larger than L1 cache 220 and is associated with one or more L1 caches and configured to supply data to the associated one or more L1 caches.
  • the processor core 210 requests the L2 cache 250 for data not included in its associated L1 cache. Accordingly, data requested by the processor core 210 is retrieved from the L2 cache 250 and stored in the L1 cache associated with the processor core 210.
  • L1 cache 210 and L2 cache 220 may be SRAM-based devices.
  • the cache memory 300 is an L3 cache, but in the processor 200 without the L2 cache 250, the cache memory 300 corresponds to the L2 cache.
  • the L3 cache 300 is relatively larger than the L1 cache 220 and the L2 cache 250. Although a single L3 cache 300 is shown in FIG. 1, multiple L3 caches 300 may be implemented.
  • the L1 cache 210 may be associated with a plurality of L2 caches 250 and may be configured to exchange data with the associated L2 caches 250.
  • One or more high level caches, eg, L4 caches may be included in the SoC 10. It is also possible to associate each high level cache with the next lower level one or more caches.
  • the number of L3 caches 300 is one, but a plurality of L3 caches 300 may be provided.
  • FIG. 2 is a circuit diagram showing the cache memory.
  • the cache memory 300 is a memory that operates asynchronously with a clock, and is, for example, an SRAM.
  • the cache memory 300 includes an address transition detection unit 100, a memory cell 302, a sense amplifier 303, a latch unit 304, a decoder 305, and a comparison circuit 306.
  • the cache memory 300 has the address transition detection unit 100 in the previous stage of the decoder 305.
  • the address transition detection unit 100 receives the address signal, the address transition detection unit 100 generates a clock (atd_clk).
  • the decoder 305 is configured to operate in synchronization with the clock.
  • the generated clock (atd_clk) is not generated, the cache memory 300 does not operate, and power can be reduced.
  • data held in the latch unit 304 is output to the processor 200 in accordance with the clock from the processor 200.
  • the address transition detection unit 100 When the address transition detection unit 100 detects an address transition, the address transition detection unit 100 outputs the signal level “Low” of the chip enable signal (atd_ce) and the clock (atd_clk) is input. Since the word line becomes active only during the period, the decoder 305 decodes the address (atd_ad) and activates the word line specified by the decoded signal. A memory cell connected to the activated word line changes the potential of a column line (not shown). The sense amplifier 303 holds a bit in the latch unit 304 by detecting a signal obtained by amplifying the change in potential of the column line.
  • the comparison circuit 306 compares the tag output from the sense amplifier 303 with the tag of the physical address.
  • cache hit the data held in the latch unit 305 is output to the processor 200 in accordance with the output of the decoder 305 synchronized with the clock (atd_clk).
  • cache miss a cache miss signal is output to the processor 200.
  • FIG. 2 shows one cache memory 300, but there may be a plurality of cache memories 300.
  • the addresses supplied from the processor 200 are supplied to the plurality of cache memories 300, and the cache memory 300 that hits the cache outputs data specified by the addresses to the processor 200.
  • FIG. 3 is a circuit diagram of the address transition detection unit according to the present embodiment.
  • the address transition detection unit 100 shown in FIG. 2 includes negative logical sum (NOR) circuits 110A and 110B, a logical sum (OR) circuit 120, an exclusive logical sum (EOR) circuit 130, delay circuits 140A to 140C, flip-flops ( FF) 150, an inverter 160B, and a D latch 170.
  • FIG. 4 is a timing chart of the address transition detection signal shown in FIG. The circuit operation for address transition detection will be described below with reference to FIGS.
  • the signal S1 is an address input signal output from the processor.
  • Signal S2 is the output of the D latch.
  • the D latch 170 latches so as not to change for a certain period. This is to ignore subsequent address transitions due to noise or the like.
  • the signal S3 is a delayed signal output from the D latch 170. As shown in FIG. 3, the delay signal is delayed by the delay circuit 140B in order to generate a clock at the rising edge and the falling edge to generate the clock width of the signal S4.
  • the signal S4 generated as a clock signal detects a change and is output from the EOR 130.
  • the EOR 130 since the input and output of the delay circuit 140B are input, if the signal levels of the two differ, the signal level “high” is output. Thereby, an address transition can be detected.
  • the time T1 of S4 shown in FIG. 4 indicates the time from the detection of the change of the logical address to the FF fetch, and the time T2 indicates the time from the detection of the change of the logical address to the reading of the memory cell unit.
  • OR circuit 120 other address transition signals are input together with the signal S4, and an OR operation value is output.
  • the output of the OR circuit 120 is delayed by the delay circuit 140C, and the signal S5 is output.
  • the signal S5 is a delay signal output from the delay circuit 140C and waits for an enable signal of the LAT 170 and inputs a clock.
  • the signal S6 is a signal extension of the signal S5 and is a pulse generation of the enable signal.
  • the NOR circuit 110A outputs a signal S7 that is a NOR operation value of the signals S5 and S6.
  • the signal S7 becomes an enable signal for the D latch 170.
  • the signal S8 is a signal obtained by inverting the signal S5 by the inverter 160A, and is used by the FF 150 as a clock for latching the address signal.
  • the signal S9 is used to enable the storage unit 200 in the subsequent stage, the signal S10 is used as a clock (atd_clk) of the storage unit 200, and the signal S11 is used as an address of the storage unit 200.
  • a signal S10 in FIG. 4 indicates the time from detection of a change in logical address to reading from the memory.
  • the clock is generated with the address change and the memory is driven, so that the memory operates when necessary, and the memory is not driven when unnecessary.
  • the power consumption can be reduced autonomously.
  • MRLD Memory based Reconfigurable Logic Device
  • MPLD Memory-Programmable Logic Device
  • SRLD is a direct connection between MLUTs without intervening wiring elements, just like “MPLD (Memory-Programmable Logic Device)” (registered trademark), which realizes the circuit configuration with the memory cell unit developed by the applicant.
  • MPLD Memory-Programmable Logic Device
  • it is distinguished in that the function of the synchronous SRAM supplied as the memory IP is effectively used.
  • an address transition detection unit is provided and the synchronous SRAM is also desynchronized. At the same time, asynchronization is performed, no input signal is input to a block that does not constitute logic, address transition does not occur, and power can be reduced. Since an input signal is input to the blocks constituting the logic, a clock is generated and a predetermined logical value can be output.
  • FIG. 5 is an example of SoC in which MRLD is used as a cache memory. Although one MRLD is shown in FIG. 5, there may be a plurality of MRLDs as described in FIG.
  • the MRLD 20 includes an MLUT array 60 in which a plurality of MLUTs 30 using a synchronous SRAM are arranged in an array, a row decoder 12 that specifies a memory read operation and a write operation of the MLUT 30, and a column decoder 14.
  • the MLUT 30 is composed of a synchronous SRAM.
  • the MLUT 30 performs a logical operation that operates as a logical element, a connection element, or a logical element and a connection element by storing data regarded as a truth table in the storage element of the memory.
  • a logic address LA indicated by a solid line and a signal of the logic data LD are used.
  • the logic address LA is used as an input signal for the logic circuit.
  • the logic data LD is used as an output signal of the logic circuit.
  • the logic address LA of the MLUT 30 is connected to the data line of the logic operation data LD of the adjacent MLUT.
  • the logic realized by the logic operation of the MRLD 20 is realized by truth table data stored in the MLUT 30.
  • Some MLUTs 30 operate as logic elements as combinational circuits such as AND circuits and adders.
  • the other MLUTs operate as connection elements that connect the MLUTs 30 that realize the combinational circuit. Rewriting of truth table data for the MLUT 30 to realize a logical element and a connection element is performed by a write operation to the memory.
  • the write operation of the MRLD 20 is performed by the write address AD and the write data WD, and the read operation is performed by the write address AD and the read data RD.
  • the write address AD is an address for specifying a memory cell in the MLUT 30.
  • the write address AD specifies m number of memory cells of 2 m with m signal lines.
  • the row decoder 12 receives the MLUT address via the m signal lines, decodes the MLUT address, and selects and specifies the MLUT 30 that is the target of the memory operation.
  • the memory operation address is used in both cases of the memory read operation and the write operation, and is decoded by the row decoder 12 and the column decoder 14 through m signal lines to select a target memory cell. .
  • the logical operation address LA is decoded by a decoder in the MLUT.
  • the row decoder 12 decodes x bits of m bits of the write address AD according to control signals such as a read enable signal re and a write enable signal we, and outputs a decoded address n to the MLUT 30.
  • the decode address n is used as an address for specifying a memory cell in the MLUT 30.
  • the column decoder 14 decodes y bits of the m bits of the write address AD, has the same function as the row decoder 12, outputs the decode address n to the MLUT 30, and writes the write data WD. And the read data RD are input.
  • n ⁇ t bit data is input from the MLUT array 60 to the decoder 12.
  • the row decoder outputs re and we for o rows. That is, the o line corresponds to the s line of the MLUT.
  • a word line of a specific memory cell is selected by activating only one bit out of the o bits. Since t MLUTs output n-bit data, n ⁇ t-bit data is selected from the MLUT array 60, and the column decoder 14 is used to select one of them.
  • FIG. 6B is a diagram illustrating an example of an MLUT array.
  • the MLUT array 60 is configured by arranging MLUTs 30 in an array as shown in the figure.
  • the memory used as the MLUT 30 has the same address line width and data line width.
  • a pseudo bidirectional line is defined by pairing each bit of the address line and the data line. This pseudo bidirectional line is called “AD pair” in MRLD.
  • AD pair This pseudo bidirectional line is called “AD pair” in MRLD.
  • an MLUT having N AD pairs is realized.
  • the operation as the logic of the MRLD is realized by regarding the data written in the memory constituting the MLUT 30 as a truth table.
  • FIG. 7 is a diagram illustrating an example of an MLUT.
  • the logic operation data lines D0 to D3 connect 24 memory elements 40 in series, respectively.
  • the address decoder 9 is configured to select four storage elements connected to any of the 16 word lines based on signals input to the logic address input LA lines A0 to A3.
  • These four storage elements are connected to logic operation data lines D0 to D3, respectively, and output data stored in the storage elements to logic operation data lines D0 to D3.
  • the four storage elements 40A, 40B, 40C, and 40D can be selected.
  • the storage element 40A is connected to the logic operation data line D0
  • the storage element 40B is connected to the logic operation data line D1
  • the storage element 40D is connected to the logic operation data line D2.
  • 40D is connected to the logic operation data line D3.
  • signals stored in the storage elements 40A to 40D are output to the logic operation data lines D0 to D3.
  • the MLUTs 30A and 30B receive the logical address input LA from the logical address input LA lines A0 to A3, and values stored in the four storage elements 40 selected by the address decoder 9 based on the logical address input LA. Are output as logic operation data to the logic operation data lines D0 to D3, respectively.
  • the logical address input LA line A2 of the MLUT 30A is connected to the logical operation data line D0 of the adjacent MLUT 30B, and the MLUT 30A receives the logical operation data output from the MLUT 30B as the logical address input LA. .
  • the logic operation data line D2 of the MLUT 30A is connected to the logic address input LA line A0 of the MLUT 30B, and the logic operation data output from the MLUT 30A is received by the MLUT 30B as the logic address input LA.
  • the logic operation data line D2 of the MLUT 30A is one of 16 storage elements connected to the logic operation data line D2 based on signals input to the logic address inputs LA lines A0 to A3 of the MLUT 30A. The signal stored in one is output to the logic address input LA line A0 of the MLUT 30B.
  • the logic operation data line D0 of the MLUT 30B is one of 16 storage elements connected to the logic operation data line D0 based on signals input to the logic address input LA lines A0 to A3 of the MLUT 30B.
  • the signal stored in one is output to the logic address input LA line A2 of the MLUT 30A.
  • the MLUTs are connected to each other using a pair of address lines and data lines.
  • a pair of address lines and data lines used for MLUT connection such as the logic address input LA line A2 of the MLUT 30A and the logic operation data line D2, is referred to as an “AD pair”.
  • the MLUTs 30A and 30B have 4 AD pairs, but the number of AD pairs is not limited to 4 as will be described later.
  • FIG. 8 is a diagram illustrating an example of an MLUT that operates as a logic circuit.
  • the logical address input LA lines A0 and A1 are input to the two-input NOR circuit 701
  • the logical address input LA lines A2 and A3 are input to the two-input NAND circuit 702.
  • the output of the 2-input NOR circuit 701 and the output of the 2-input NAND circuit 702 are input to the 2-input NAND circuit 703, and the output of the 2-input NAND circuit 703 is output to the logic operation data line D0. To do.
  • FIG. 9 is a diagram showing a truth table of the logic circuit shown in FIG. Since the logic circuit of FIG. 8 has four inputs, all the inputs A0 to A3 are used as inputs. On the other hand, since there is only one output, only the output D0 is used as an output. “*” Is written in the columns of outputs D1 to D3 of the truth table. This indicates that any value of “0” or “1” may be used. However, when the truth table data is actually written into the MLUT for reconstruction, it is necessary to write either “0” or “1” in these fields.
  • FIG. 10 is a diagram illustrating an example of an MLUT that operates as a connection element.
  • the MLUT as the connection element outputs the signal of the logic address input LA line A0 to the logic operation data line D1, and outputs the signal of the logic address input LA line A1 to the logic operation data line D2.
  • the logic address input LA line A2 operates to output the signal to the logic operation data line D3.
  • the MLUT as the connection element further operates to output the signal of the logic address input LA line A3 to the logic operation data line D0.
  • FIG. 11 is a diagram showing a truth table of the connection elements shown in FIG.
  • the connection element shown in FIG. 10 has 4 inputs and 4 outputs. Therefore, all inputs A0-A3 and all outputs D0-D3 are used.
  • the MLUT outputs the signal of the input A0 to the output D1, outputs the signal of the input A1 to the output D2, outputs the signal of the input A2 to the output D3, and outputs the signal of the input A3. It operates as a connection element that outputs to the output D0.
  • FIG. 12 is a diagram illustrating an example of a connection element realized by an MLUT having four AD pairs of AD pair 0, AD pair 1, AD pair 2, and AD pair 3.
  • AD0 has a logic address input LA line A0 and a logic operation data line D0.
  • AD1 has a logic address input LA line A1 and a logic operation data line D1.
  • AD2 has a logic address input LA line A2 and a logic operation data line D2.
  • AD3 has a logic address input LA line A3 and a logic operation data line D3.
  • a two-dot chain line shows a signal flow in which a signal input to the logic address input LA line A0 of the AD pair 0 is output to the logic operation data line D1 of the AD pair 1.
  • a broken line indicates a signal flow in which a signal input to the AD pair 1 logic address input LA line A1 is output to the AD operation 2 logic operation data line D2.
  • a solid line indicates a flow of a signal in which a signal input to the logic address input LA line A2 of the AD pair 2 is output to the logic operation data line D3 of the AD pair 3.
  • a one-dot chain line indicates a signal flow in which a signal input to the logic address input LA line A3 of the AD pair 3 is output to the logic operation data line D0 of the AD pair 0.
  • the MLUT 30 has four AD pairs, but the number of AD pairs is not particularly limited to four.
  • FIG. 13 is a diagram illustrating an example in which one MLUT operates as a logic element and a connection element.
  • the logical address input LA lines A 0 and A 1 are input to the two-input NOR circuit 121, and the output of the two-input NOR circuit 121 and the logical address input LA line A 2 are connected to the two-input NAND circuit 122.
  • a logic circuit is provided that inputs and outputs the output of the 2-input NAND circuit 122 to the logic operation data line D0.
  • a connection element for outputting the signal of the logic address input LA line A3 to the logic operation data line D2 is formed.
  • FIG. 14 shows a truth table of the logic elements and connection elements shown in FIG.
  • the logic operation of FIG. 13 uses three inputs D0 to D3 and uses one output D0 as an output.
  • the connection element in FIG. 14 is a connection element that outputs the signal of the input A3 to the output D2.
  • FIG. 15 is a diagram illustrating an example of logical operations and connection elements realized by an MLUT having four AD pairs of AD0, AD1, AD2, and AD3. Similar to the MLUT shown in FIG. 12, AD0 has a logic address input LA line A0 and a logic operation data line D0. AD1 has a logic address input LA line A1 and a logic operation data line D1. AD2 has a logic address input LA line A2 and a logic operation data line D2. AD3 has a logic address input LA line A3 and a logic operation data line D3. As described above, the MLUT 30 realizes two operations, ie, a logic operation with three inputs and one output and a connection element with one input and one output, with one MLUT 30.
  • AD0 has a logic address input LA line A0 and a logic operation data line D0.
  • AD1 has a logic address input LA line A1 and a logic operation data line D1.
  • AD2 has a logic address input LA line A2 and a logic operation data line D2.
  • the logic operation is performed by using the logic address input LA line A0 of AD pair 0, the logic address input LA line A1 of AD pair 1 and the logic address input LA line A2 of AD pair 2 as inputs. use. Then, the address line of the logic operation data line D0 of AD pair 0 is used as an output. Further, the connection element outputs a signal input to the logic address input LA line A3 of the AD pair 3 to the logic operation data line D2 of the AD pair 2 as indicated by a broken line.
  • FIG. 16 is a diagram schematically showing an MLUT configured by horizontally stacking MLUTs each including two memory cell units.
  • the MLUT 30 shown in FIG. 16 has inputs of addresses A0L to A7L shown in FIG. 17 from the left direction and inputs of addresses A0R to A7R shown in FIG. 17 from the right direction. There are outputs of data D0L to D7L, and there are outputs of data D0R to D7R shown in FIG. 17 in the right direction.
  • this plan is composed of 8K (256 words ⁇ 16 bits ⁇ 2 MLUTs) bits.
  • FIG. 17 is a diagram illustrating an example of an MLUT using a large-capacity memory.
  • FIG. 18 is a diagram illustrating a circuit example of the MLUT illustrated in FIG.
  • the MLUT 30 illustrated in FIG. 18 includes memory cell units 31A and 31B.
  • the memory cell unit is, for example, an SRAM.
  • the memory cell unit 31A includes a plurality of memory cells that are specified by the first plurality of address lines from one side and output to the first plurality of data lines that is twice the number of the first plurality of address lines.
  • the memory cell unit 31B has a plurality of memory cells that are specified by the second plurality of address lines from the other side and output to the second plurality of data lines that is twice the number of the second plurality of address lines.
  • the MLUT 30 outputs a part of the first plurality of data lines and the second plurality of data lines to one side, and outputs the other part of the first plurality of data lines and the second plurality of data lines to the other side
  • Each memory cell unit stores truth table data in a memory cell for each direction. Therefore, each of the memory cell units 31A and 31B stores right-to-left truth table data and left-to-right truth table data. That is, the MLUT stores two truth table data each defining a specific data output direction.
  • the number of data in each memory cell unit is increased from the number of addresses, and the direction of data output from each memory cell unit is bidirectional, thereby reducing the number of required memory cells and bidirectional data output. Can be made possible.
  • FIG. 19 shows a more detailed circuit example than the MLUT shown in FIG.
  • the MLUT 30 shown in FIG. 19 includes memory cell units 31, 31B, address decoders 9A, 9B, address selectors 11A, 11B, I / O (input / output) buffers 12A, 12B, and data selectors 13A, 13B.
  • the memory cell units 31 and 31B each have an address decoder, an address selector, an I / O buffer, and a data selector.
  • Input addresses to the memory cell units 31A and 31B are addresses A0L to A7L and A8 to A15, and addresses A0R to A7R and A8 to A15, respectively. Therefore, the memory cell units 31A and 31B have a large capacity of 512K of 2 16 (65,536) words ⁇ 8 bits.
  • the memory cell units 31A and 31B have inputs of addresses A0L to A7L and A8 to A15, and address addresses A0R to A7R and A8 to A15, respectively.
  • FIG. 18 is a schematic diagram, and a decoder or the like that is a peripheral circuit of the memory cell unit is not shown, and the decoders 9A and 9B described in FIG. 19 are prepared for each memory cell unit. Arranged between the address selectors 11A and 11B and the memory cell units 31A and 31B. Therefore, the decoder may decode all addresses output from the address selectors 11A, 11B, 14A, and 14B.
  • Address selectors 11A, 11B, 14A, 14B selection circuits for switching between an address line for logical operation and an address for writing. Required if the memory cell is a single port. When the memory cell is a dual port, the row selector is not necessary.
  • the data selectors 13A and 13B are selection circuits that switch output data or write data WD.
  • MRLD can use a conventional large-capacity memory device without going through semiconductor design prototyping and manufacturing for a dedicated small SRAM.
  • a memory IP Intelligent Property
  • the area of the address decoder and sense amplifier is large, and the composition ratio of the memory itself is 50% or less. . This also becomes an overhead of MRLD and is inefficient.
  • the ratio of the address decoder and the sense amplifier decreases, and the memory usage efficiency increases. For this reason, the present proposal for a large-capacity memory is effective in the case of an MRLD chip.
  • FIG. 20 is a conceptual diagram showing an example of connection between an external system and MRLD.
  • the external system 120 is an information processing apparatus or a device realized by SoC.
  • the external system 120 is connected to the MRLD 20 shown in FIG. 17 and receives a data output from the MRLD 20 and performs a logical operation for determining page switching. Through the connection, the page switching signal is sent to the addresses A8 to A15. Is output.
  • SoC By mounting the SoC in the external system, a highly functional device can be realized together with the MRLD 20.
  • MPLD has a memory cell unit unlike an FPGA having a dedicated switch circuit for each memory cell unit, and can be manufactured by a standard CMOS (Complementary Metal Oxide Semiconductor) logic process. Therefore, it is possible to reduce the price.
  • CMOS Complementary Metal Oxide Semiconductor
  • MPLD is not a synchronous type, its performance cannot be satisfied when used as a synchronous memory. Therefore, the applicant has proposed an MPLD that can be used as a synchronous memory in a standard manufacturing process of a memory cell unit in Japanese Patent Laid-Open No. 2013-219699.
  • a pair of memories composed of a synchronous memory that is synchronized with a clock and an asynchronous memory that is asynchronous with the clock are operated as an MLUT capable of synchronous and asynchronous switching.
  • a form that solves the above-described problems uses a synchronous SRAM to realize a semiconductor device that can be switched synchronously and asynchronously and can be reconfigured.
  • a reconfigurable semiconductor device comprising: A plurality of logic units connected to each other by address lines or data lines; Each of the logic units is Multiple address lines, Multiple data lines, A clock signal line for receiving a system clock signal; First and second memory cell units operating in synchronization with a clock signal; A first address decoder that decodes an address signal and outputs the decoded signal to the first memory cell unit; A second address decoder for decoding an address signal and outputting the decoded signal to the second memory cell unit; An address transition detector that detects an address signal transition input from the plurality of address lines, generates an internal clock signal, and outputs the internal clock signal to the first memory cell unit; The reconfigurable semiconductor device, wherein the first memory cell unit operates in synchronization with the internal clock signal, and the second memory cell unit operates in synchronization with the system clock signal.
  • a data line connected to the first memory cell unit and a data line connected to the second memory cell unit are connected to each other to output a logical sum; and 2.
  • Third and fourth memory cell units operating in synchronization with a clock signal; A third address decoder for decoding an address signal and outputting the decoded signal to the third memory cell unit; A fourth address decoder for decoding an address signal and outputting the decoded signal to the fourth memory cell unit;
  • the third memory cell unit operates in synchronization with the internal clock signal, the fourth memory cell unit operates in synchronization with the system clock signal, and
  • the first and second address decoders decode addresses input from a part of the plurality of address lines; 12.
  • the reconfigurable semiconductor device according to item 10 or 11, wherein the third and fourth address decoders are configured to decode an address input from another part of the plurality of address lines.
  • a reconfigurable semiconductor device control method comprising: The semiconductor device includes: A plurality of logic units connected to each other by address lines or data lines; Each of the logic units is Multiple address lines, Multiple data lines, A clock signal line for receiving a system clock signal; A first address decoder; A second address decoder; A first memory cell unit having a plurality of memory cells and operating in synchronization with a clock signal; A second memory cell unit having a plurality of memory cells and operating in synchronization with a clock signal; An address transition detector that detects an address signal transition input from the plurality of address lines, generates an internal clock signal, and outputs the internal clock signal to the first memory cell unit; The first address decoder decodes the address signal and outputs the decode signal to the first memory cell unit; The first address decoder decodes the address signal and outputs the decode signal to the second memory cell unit; The first memory cell unit operates in synchronization with the internal clock signal, The method of controlling a reconfigurable semiconductor device, wherein the second memory cell unit operates in
  • a data line connected to the first memory cell unit and a data line connected to the second memory cell unit are connected to each other to output a logical sum; and 7.
  • Third and fourth memory cell units operating in synchronization with a clock signal; A third address decoder for decoding an address signal and outputting the decoded signal to the third memory cell unit; A fourth address decoder for decoding an address signal and outputting the decoded signal to the fourth memory cell unit;
  • the third memory cell unit operates in synchronization with the internal clock signal, the fourth memory cell unit operates in synchronization with the system clock signal, and
  • the first and second address decoders decode addresses input from a part of the plurality of address lines; 8.
  • the semiconductor device includes: A plurality of logic units connected to each other by address lines or data lines; Each of the logic units is Multiple address lines, Multiple data lines, A clock signal line for receiving a system clock signal; A first address decoder; A second address decoder; A first memory cell unit having a plurality of memory cells and operating in synchronization with a clock signal; A second memory cell unit having a plurality of memory cells and operating in synchronization with a clock signal; An address transition detector that detects an address signal transition input from the plurality of address lines, generates an internal clock signal, and outputs the internal clock signal to the first memory cell unit; The first address decoder decodes the address signal and outputs the decode signal to the first memory cell unit; The first address decoder decodes the address signal and outputs the decode signal to the second memory cell unit; The first memory cell unit operates in synchronization with the internal clock signal, The second memory cell unit operates in synchronization with the system clock signal, The data line
  • the reconfigurable semiconductor device includes an MLUT.
  • the MLUT described here is a bidirectionally arranged MLUT, which is different from the MLUT described in FIGS. 16 and 17. Have the same functional configuration.
  • the memory cell unit for synchronous operation and the memory cell unit for asynchronous operation are provided.
  • the memory cell unit for synchronous operation or the memory cell unit for asynchronous operation constitutes a pair, but there is only one memory cell unit that operates as a logic element and / or a connection element. Since both data outputs are connected by a wired OR connection or an OR circuit, data “0” is stored in all the memory cell units that do not operate.
  • FIG. 21 is a diagram illustrating a circuit example of an MLUT capable of synchronous and asynchronous switching.
  • the MLUT 30 shown in FIG. 21 includes memory cell units 31A to 31D, address decoders 11A to 11D, I / O (input / output) buffers 13A to 13D, selection circuits 32A to 32D, a data selection circuit 33, an address transition detection unit 35, and A selection circuit 36 is included.
  • the address transition detector 35 includes an ATD (Address Transition Detector) circuit, and detects the address transition by comparing the logical address transmitted together with the clock with the previously transmitted logical address.
  • the address transition detection unit 35 is the same as that shown in FIG.
  • the memory cell units 31A to 31D are synchronous SRAMs. Each of the memory cell units 31A to 31D stores truth table data for connection in the left direction and the right direction.
  • the memory cell units 31B and 31D operate in synchronization with the system clock.
  • the memory cell units 31A and 31C operate in synchronization with an ATD generation clock (also referred to as “internal clock signal”) generated by an address transition circuit 35 described later, they are asynchronous with respect to the clock (system clock).
  • the ATD generation clock operates at a frequency higher than that of the system clock signal, the memory cell units 31A and 31C provide an asynchronous function by appearing to operate asynchronously from the outside of the MLUT 30.
  • the memory cell units 31A and 31C have the same functions as the memory cell units 31A and 31B shown in FIGS. The same applies to the memory cell units 31B and 31D.
  • the address decoders 11A and 11B both decode addresses A0 to A3 inputted from the left side, and output decode signals to the memory cell units 31A and 31B, respectively, to activate the word lines of the memory cell units 31A and 31B. To do.
  • the address decoders 11C and 11D decode addresses A4 to A7 input from the right side, and output decode signals to the memory cell units 31C and 31D, respectively, to activate the word lines of the memory cell units 31C and 31D. .
  • the address decoders 11A and 11C decode the SRAM address asynchronous signal (sram_address (sync)), and the address decoders 11A and 11C decode the SRAM address synchronization signal (sram_address (sync)) and are specified by the decode signal.
  • the word line of the memory cell unit to be activated is activated.
  • each memory cell unit is a 16 word ⁇ 8 bit memory block.
  • Memory cell units 31A and 31B can use 16wordx8bitx2 in synchronous mode and 16wordx8bitx2 in asynchronous mode. Synchronous and asynchronous operations cannot be performed simultaneously. For example, when logical data is written to a synchronously operating memory cell unit, all "0" must be written to the asynchronously operating memory cell unit.
  • the data output of the memory cell unit may be a wired OR as shown in the figure, or an OR logic circuit may be provided.
  • the selection circuits 32A to 32D are circuits for selecting the operation of the memory cell units 31A and 31C for asynchronous operation or the memory cell units 31B and 31D for synchronous operation.
  • the selection circuit 32A selects the ATDlad latch address (S11 shown in FIG. 3) generated by the address transition circuit 35 and selects the SRAM address asynchronous signal (sram_address ( async)). If asynchronous operation is not selected, the logical address is output as it is.
  • the selection circuit 32B selects and outputs the ATD generation clock generated by the address transition circuit 35 when the asynchronous operation is selected by the selection signal (Select). If asynchronous operation is not selected, the clock is output as is.
  • the selection circuit 32C selects and outputs the ATD generation chip select generated by the address transition circuit 35.
  • the SRAM chip enable is output as it is.
  • the selection circuit 32D outputs the logical address as it is when the synchronous operation is selected by the selection signal (Select).
  • Truth table 1 is a truth table that forms an AND circuit using A0 and A1 and outputs it to D0.
  • truth table 2 an AND circuit is configured using A0 and A4, and a truth table output to D0 is shown. Since the logic in the truth table 1 can be logically operated only by the memory cell unit 31A using A3-A0, if “0” is written in another memory cell unit, another memory cell unit is obtained by OR operation. The problem of forbidden logic does not occur.
  • the I / O (input / output) buffers 13A to 13D read the data from the data line of the memory cell unit in synchronization with either the clock or the ATD generation clock, thereby enabling the FF function. providing.
  • the I / O (input / output) buffers 13A to 13D include a sense amplifier that amplifies a voltage output from the bit line of the memory cell.
  • the selection circuit 33 outputs the SRAM data output (odata) as either SRAM data output or logical data output according to the selection signal.
  • FIG. 22 shows an example of the hardware configuration of the information processing apparatus.
  • the information processing apparatus 210 includes a processor 211, an input unit 212, an output unit 213, a storage unit 214, and a drive device 215.
  • the processor 211 executes the placement / wiring software input to the input unit 212, a circuit description language such as C language description or hardware description language (HDL) for designing an integrated circuit, and the software.
  • the truth table data generated by the above is stored in the storage unit 214.
  • the processor 211 executes placement / wiring software, performs the following placement / wiring processing on the circuit description stored in the storage unit 214, and outputs truth table data to the output unit 213. Output.
  • a reconfigurable semiconductor device 20 (not shown in FIG.
  • the drive device 215 is a device that reads and writes a storage medium 217 such as a DVD (Digital Versatile Disc) or a flash memory.
  • the drive device 215 includes a motor that rotates the storage medium 217, a head that reads and writes data on the storage medium 217, and the like.
  • the storage medium 217 can store a logical configuration program or truth table data.
  • the drive device 215 reads the program from the set storage medium 217.
  • the processor 211 stores the program or truth table data read by the drive device 215 in the storage unit 214.
  • truth table data When the truth table data is read into the semiconductor device 20, functions as a logical element and / or a connection element are constructed by specific means in which the truth table data and hardware resources cooperate.
  • the truth table data can also be said to be data having a structure indicating a logical structure called a truth table.

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Abstract

【課題】システムオンチップデバイスにおけるメモリアクセスの消費電力を抑制する。 【解決手段】クロックに同期して演算処理を実行するプロセッサと、前記クロックに非同期で動作する記憶部と、前記プロセッサから前記記憶部に出力されるアドレスの遷移を検出するアドレス遷移検出部を備え、前記アドレス遷移検出部は、前記アドレスの遷移を検出する場合、前記記憶部のワード線をアクティブにすることを特徴とするシステムオンチップデバイス。

Description

半導体装置
　本発明は、半導体装置に関し、特に、単体のチップとして構成されたシステムオンチップデバイス、又は、再構成可能な半導体装置に関する。
　ＬＳＩの集積度の向上に伴って、シリコン上にシステムを構成するチップとして構成されるマイクロコンピュータであるＳｏＣ（System on Chip）と呼ばれるＬＳＩが実現されている。ＳｏＣでは、チップ内部にメモリを搭載する場合が多く、搭載されるメモリの記憶容量は、年々増大している。
　ＳｏＣとして実現された、特定の用途のために設計・製造されるＡＳＩＣ（Application Specific Integrated Circuit）では、消費電力を低減させるため、ボルテージ・アイランドと呼ばれる省電力設計が行われる場合がある。ボルテージ・アイランドでは、ＡＳＩＣ内の回路を複数のモジュールに分割し、パワーゲート回路を制御して、電源を分割された個々のモジュールごとに独立してオン・オフ切り替え可能とする。そして、使用されていないモジュールの電源を切る（オフ）ことにより、このモジュールのリーク電流をなくすことができる。この技術を用いると、必要のない大部分の回路の電源をオフにすることができるため、ＡＳＩＣのリーク電流を最小限に抑えることができる。
特開２００６－１７２３３５号公報
　上記のように、ＳｏＣ内部では、使用しないモジュールへの電源供給をやめることで電力消費を抑えている。しかし、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の場合、電源をオフすると、保持するデータが消えてしまうため、ＣＰＵ（Ｃｅｎｔｏｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）がアクセスする場合、同期ＳＲＡＭの電圧を上げて、アクセスし、ＣＰＵがアクセスしない場合は、同期ＳＲＡＭの電圧は、キャッシュ内容を保持できるリテンションレベルにまで下げられる。
　このような電力消費を抑えるためには、パワーゲート回路を、導入して、アクセスが無い場合、電源をオフにして省電力化を図っていたが、通常、アクセスがある場合は、電源はオンのままである。いずれにしても従来の技術では、消費電力を下げるために、ＣＰＵから複雑な制御が必要になる。
　また、キャッシュメモリに使用されるＳＲＡＭは、同期ＳＲＡＭが使用される。同期ＳＲＡＭは、アドレス線や、各種制御信号が、クロック信号に同期して動作するため、クロック信号に従ってワード線の何れかが選択されることになる。一方、クロック信号に非同期で動作する非同期ＳＲＡＭは、クロックが無い場合でも、ワード線がアクティブになっているため、同期ＳＲＡＭと比して、消費電力は大きい。更にパイプライン処理を行うＣＰＵのキャッシュメモリに、非同期ＳＲＡＭを使用すると、所定のサイクル内にデータの読出しが行えず、パイプラインストールを生じるため、非同期ＳＲＡＭは採用されていない。
　上記課題を解決するため、本発明に係る一実施形態は、プロセッサが同期するクロックに非同期でワード線をアクティブにする記憶部を利用して、システムオンチップデバイスの消費電力を抑制することを目的とする。
　上記課題を解決する形態は、以下の項目セットにより示されるようなシステムオンチップデバイスとして実現される。
　１．クロックに同期して演算処理を実行するプロセッサと、
　前記クロックに非同期で動作する記憶部と、
　前記プロセッサから前記記憶部に出力されるアドレスの遷移を検出するアドレス遷移検出部を備え、
　前記アドレス遷移検出部は、前記アドレスの遷移を検出する場合、前記非同期で動作する記憶部のワード線をアクティブにすることを特徴とするシステムオンチップデバイス。
　２　前記記憶部は、前記アドレスの遷移を検出する場合、前記アドレスに従ってクロックを生成し、前記記憶部は、前記生成したクロックに同期して、前記ワード線をアクティブにする請求項１に記載のシステムオンチップデバイス。
　３．前記記憶部は、ラッチ部を有し、
　前記アドレス遷移検出部は、前記アドレスの遷移を検出しない場合、前記記憶部は、前記ラッチ部に保持するデータを、前記プロセッサに出力する項目１又は２に記載のシステムオンチップデバイス。
　４．複数の前記記憶部を有し、当該記憶部の各々はアドレス遷移検出部を備える項目１～３の何れか１項に記載のシステム。
　５．前記記憶部は、構成データに応じて論理回路を構成するプログラマブル論理デバイスであって、メモリ用アドレス線と、データ出力線と、を有する項目１～４の何れか１項に記載のシステムオンチップデバイス。
　６．前記記憶部は、複数のアドレス線で特定された入力値の論理演算を、データ線に出力するための真理値表データを記憶して、論理回路として動作し、及び／又は、あるアドレス線で特定された入力値を、他の記憶部のアドレス線に接続するデータ線に出力するための真理値表データを記憶して、接続回路として動作するように構成され、
　前記記憶部は、第1及び第２メモリセルユニットを有し、
　前記第１メモリセルユニットは、前記記憶部に入力される複数のアドレス線の一部に接続し、
　前記第２メモリセルユニットは、前記記憶部に入力される複数のアドレス線の他の一部に接続する、項目１～５の何れか１項に記載のシステムオンチップデバイス。
　７．前記第１及び第２メモリセルユニットは、第１の方向からのアドレス入力に対して、前記第1の方向にデータ出力し、又は、前記第1の方向と反対の第２の方向からのアドレス入力に対して、前記第２の方向にデータ出力するための真理値表データを記憶して、接続回路として動作する、項目６に記載のシステムオンチップデバイス。
　８．前記第１及び第２のメモリセルユニットは、前記第１の方向からのアドレス入力に対して、前記第２の方向にデータ出力するための真理値表データを記憶して、接続回路として動作する、項目６に記載のシステムオンチップデバイス。
　９．前記記憶部から出力される複数のデータ線を、他の２つの前記記憶部に分けて出力する、項目６に記載のシステムオンチップデバイス。
　本発明に係る一実施形態は、プロセッサが同期して動作するクロックに非同期の記憶部を利用して、システムオンチップデバイスの消費電力を抑制することができる。
第１の実施形態に係るＳｏＣの構成例を示す図である。 キャッシュメモリを示す回路図である。 本実施形態に係るアドレス遷移検出部の回路図である。 図３に示したアドレス遷移検出の信号のタイミングチャートである。 ＭＲＬＤがキャッシュメモリとして使用されるＳｏＣの一例である。 本実施形態に係る半導体装置の全体構成の第１例を示す図である。 ＭＬＵＴアレイの一例を示す図である。 ＭＬＵＴの一例を示す図である。 論理回路として動作するＭＬＵＴの一例を示す図である。 図８に示す論理回路の真理値表を示す図である。 接続要素として動作するＭＬＵＴの一例を示す図である。 図１０に示す接続要素の真理値表を示す図である。 ４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。 １つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。 図１４に示す論理要素及び接続要素の真理値表を示す。 ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。 ２メモリセルユニットからなるＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。 大容量メモリを用いたＭＬＵＴの一例を示す図である。 図１７に示すＭＬＵＴの回路例を示す図である。 図１７に示すＭＬＵＴを用いたＭＲＬＤを説明する図である。 外部システムとＭＲＬＤの接続一例を示す概念図である。 第２の実施形態に係る同期非同期切り替え可能なＭＬＵＴの回路例を示す図である。 情報処理装置のハードウェア構成の一例を示す。
　以下、図面を参照して、半導体装置の第１実施形態として、システムオンチップデバイスを説明し、次に、半導体装置の第２実施形態として、再構成可能な半導体装置を説明する。
　第１実施形態　システムオンチップデバイス
　［１］ＳｏＣ
　図１は、本実施形態に係るＳｏＣの構成例を示す図である。図１に示すシステムオンチップデバイスとしてのＳｏＣ１０は、例えば、ＣＰＵであるプロセッサ２００と、ＳＲＡＭ３００と、アドレス遷移検出部１００とを備える。プロセッサ２００と、キャッシュメモリ３００とには、ＳｏＣ１０全体の電源ＶＤＤから直接電力が供給されている。また、プロセッサ２００には、システムクロックが供給されており、プロセッサ２００は、クロックに同期して、パイプライン処理に演算処理を実行する少なくとも１つのプロセッサコア２１０と、プロセッサコア毎にＬ１キャッシュ２２０を含む。Ｌ１キャッシュ２２０は、関連するプロセッサコアに最も近接して設置された比較的小さなメモリキャッシュであり、命令およびデータへの高速アクセスを関連のプロセッサコア２１０に与えるように構成される。
　パイプライン方式において、プロセッサはその機能を実現する複数のパイプライン（命令制御パイプライン、演算パイプライン、分岐制御パイプライン等）を有する。又、各パイプラインは、それぞれ複数のステージに分割されている。各ステージは、所定の工程を実現する回路ユニットを含み、動作周波数の逆数であるサイクルタイムと呼ばれる期間内に、各ステージに割り当てられた所定の工程を終了するように動作する。そして、先工程に係るステージの出力信号は、例えば、後工程に係るステージの入力信号として使用される。
　プロセッサ２００は更に少なくとも１つのＬ２キャッシュ２５０を含んでもよい。Ｌ２キャッシュ２５０はＬ１キャッシュ２２０より相対的に大きく、１つまたは複数のＬ１キャッシュに関連付けられ、関連付けられた１つまたは複数のＬ１キャッシュにデータを供給するように構成される。例えば、プロセッサコア２１０は、その関連するＬ１キャッシュに含まれていないデータを、Ｌ２キャッシュ２５０に要求する。従って、プロセッサコア２１０によって要求されたデータは、Ｌ２キャッシュ２５０から検索され、プロセッサコア２１０に関連したＬ１キャッシュに保存される。本発明の一実施例では、Ｌ１キャッシュ２１０およびＬ２キャッシュ２２０はＳＲＡＭベースの装置であってもよい。
　キャッシュミスがＬ２キャッシュ２５０において生じる場合、プロセッサコア２１０によって要求されたデータはキャッシュメモリ３００から検索されることが可能である。図１においては、キャッシュメモリ３００は、Ｌ３キャッシュであるが、Ｌ２キャッシュ２５０がないプロセッサ２００では、キャッシュメモリ３００は、Ｌ２キャッシュに相当する。Ｌ３キャッシュ３００はＬ１キャッシュ２２０およびＬ２キャッシュ２５０よりも相対的に大きい。単一のＬ３キャッシュ３００が図１に示されているが、複数のＬ３キャッシュ３００が実装されてもよい。
　Ｌ１キャッシュ２１０が複数のＬ２キャッシュ２５０に関連付けられてもよく、関連するＬ２キャッシュ２５０とデータを交換するように構成されてもよい。１つまたは複数の高レベルのキャッシュ、例えば、Ｌ４キャッシュがＳｏＣ１０に含まれてもよい。各高レベルのキャッシュを、次のより低いレベルの１つまたは複数のキャッシュに関連付けることも可能である。
　なお、図１では、Ｌ３キャッシュ３００の数を1つで示しているが、複数であってもよい。
　［２］キャッシュメモリ
　図２は、キャッシュメモリを示す回路図である。キャッシュメモリ３００は、クロックに非同期で動作するメモリであり、例えば、ＳＲＡＭである。キャッシュメモリ３００は、アドレス遷移検出部１００、メモリセル３０２、センスアンプ３０３、ラッチ部３０４、デコーダ３０５、及び比較回路３０６を有する。
　キャッシュメモリ３００は、アドレス遷移検出部１００をデコーダ３０５の前段に有する。アドレス遷移検出部１００は、アドレス信号を受け取るとクロック（ａｔｄ＿ｃｌｋ）を生成する。また、アドレス遷移検出部１００がアドレス遷移を検出した場合、クロックに同期してデコーダ３０５が動作するように構成される。アドレス遷移検出部１００がアドレス遷移を検出しない場合、生成するクロック（ａｔｄ＿ｃｌｋ）は生成せず、キャッシュメモリ３００は動作せず、電力が削減できる。この場合、プロセッサ２００からのクロックに従って、ラッチ部３０４に保持されるデータがプロセッサ２００に出力される。
　アドレス遷移検出部１００がアドレス遷移を検出する場合、アドレス遷移検出部１００は、チップイネーブル信号（ａｔｄ＿ｃｅ）の信号レベル「Ｌｏｗ」を出力し、且つ、クロック（ａｔｄ＿ｃｌｋ）が入力して、そのＨｉの期間だけワード線がアクティブになるので、デコーダ３０５は、アドレス（ａｔｄ＿ａｄ）をデコードして、そのデコード信号により特定されるワード線を活性化する。活性化したワード線に接続するメモリセルは、図示しないカラム線の電位を変化させる。センスアンプ３０３は、カラム線の電位変化を増幅した信号を検出することで、ラッチ部３０４にビットを保持する。
　比較回路３０６は、センスアンプ３０３から出力されたタグと、物理アドレスのタグを比較する。２つのタグが一致する（以下、「キャッシュヒット」という）と、クロック（ａｔｄ＿ｃｌｋ）と同期するデコーダ３０５の出力に従って、ラッチ部３０５に保持されたデータは、プロセッサ２００に出力される。タグが不一致になる（以下、「キャッシュミス」という）と、キャッシュミス信号をプロセッサ２００に出力する。
　なお、デコーダ３０５の出力より、クロックの入力の方が遅延するように、アドレスと、クロックは、キャッシュメモリ３００に出力される。このタイミングは、図４を用いて後述する。
　なお、図２は、一つのキャッシュメモリ３００が示されるが、これは複数あってもよい。キャッシュメモリ３００が複数ある場合、プロセッサ２００から供給されるアドレスは複数のキャッシュメモリ３００に供給され、キャッシュヒットしたキャッシュメモリ３００が、アドレスで特定するデータをプロセッサ２００に出力する。
　［３］アドレス遷移検出部
　図３は、本実施形態に係るアドレス遷移検出部の回路図である。図２に示されるアドレス遷移検出部１００は、否定論理和（ＮＯＲ）回路１１０Ａ、１１０Ｂ、論理和（ＯＲ）回路１２０、排他的論理和（ＥＯＲ）回路１３０、遅延回路１４０Ａ～１４０Ｃ、フリップフロップ（ＦＦ）１５０、インバータ１６０Ｂ、及びＤラッチ１７０を有する。
　図４は、図３に示したアドレス遷移検出の信号のタイミングチャートである。以下、図３及び図４を説明して、アドレス遷移検出の回路動作を説明する。
　信号Ｓ１は、プロセッサから出力されるアドレス入力信号である。信号Ｓ２は、Ｄラッチの出力である。Ｄラッチ１７０は、信号Ｓ１に変化があった場合、一定期間変化しないようにラッチする。これは、ノイズ等で後続のアドレス遷移を無視するためである。
　信号Ｓ３は、Ｄラッチ１７０から出力される遅延信号である。遅延信号は、図３に示されるように、立ち上がりおよび立ち下がりでクロックを作って、信号Ｓ４のクロック幅を生成するために、遅延回路１４０Ｂで遅延される。
　クロック信号として生成される信号Ｓ４は、変化を検出して、ＥＯＲ１３０から出力される。ＥＯＲ１３０では、遅延回路１４０Ｂの入力と、出力とが入力されるので、両者の信号レベルが異なると、信号レベル「ハイ」を出力する。これにより、アドレス遷移を検出することができる。図４に示すＳ４の時間Ｔ１は、論理アドレスの変化検出からＦＦ取り込みでの時間を示し、時間Ｔ２は、論理アドレス変化検出からメモリセルユニット読出しまでの時間を示す。
　ＯＲ回路１２０では、信号Ｓ４とともに、他のアドレス遷移の信号が入力され、ＯＲ演算値を出力する。ＯＲ回路１２０の出力は、遅延回路１４０Ｃで遅延されて、信号Ｓ５が出力される。
　信号Ｓ５は、遅延回路１４０Ｃから出力される遅延信号であり、ＬＡＴ１７０のイネーブル信号待ちしてクロック入力する。
　信号Ｓ６は、信号Ｓ５の信号延長であり、イネーブル信号のパルス生成である。ＮＯＲ回路１１０Ａは、信号Ｓ５とＳ６のＮＯＲ演算値である信号Ｓ７を出力する。そして、信号Ｓ７は、Ｄラッチ１７０のイネーブル信号となる。信号Ｓ８は、信号Ｓ５をインバータ１６０Ａで反転した信号で、ＦＦ１５０で、アドレス信号のラッチのクロックとして使用される。信号Ｓ９は、後段にある記憶部２００のイネーブル、信号Ｓ１０は、記憶部２００のクロック（ａｔｄ＿ｃｌｋ）、信号Ｓ１１は、記憶部２００のアドレスとして利用される。図４の信号Ｓ１０は、論理アドレスの変化検出からメモリからのリードまでの時間を示す。
　このようにプロセッサコア２１０のデータ要求をした場合、そのアドレス変化を持ってクロックを生成し、メモリを駆動するので、必要なときにメモリが動作して、不必要なときにメモリ駆動させず、自律的に低消費電力化できる。
［４］再構成可能論理デバイスの利用
　上記キャッシュメモリを、再構成可能デバイスとして利用する事は半導体資源を有効に使う良い例である。
再構成可能な論理デバイスをＭＲＬＤ（Ｍｅｍｏｒｙ　ｂａｓｅｄ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）（登録商標）と呼ぶ。ＭＲＬＤは、出願人が開発したメモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ－ｂａｓｅｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）」（登録商標）と同様に、各ＭＬＵＴ間が、配線要素を介在せずに直接接続する点で共通するが、メモリＩＰとして供給される同期ＳＲＡＭの機能を有効に活用する点において、区別される。尚、以下の記述でのＭＬＵＴでは図示していないが、アドレス遷移検出部を備え、同期ＳＲＡＭでも非同期化している。これは、非同期化すると同時に、論理を構成しないブロックには入力信号が入力されず、アドレス遷移が起こらず、電力が削減できる。論理を構成するブロックは入力信号が入力されるので、クロック生成がなされ、所定の論理値を出力できるものである。
　以下キャッシュメモリにＭＲＬＤを適用する例を、４．１　ＭＲＬＤの全体構成、４．２　多方向配置ＭＬＵＴ、４．３　ＭＬＵＴの論理動作、４．４　双方向配置ＭＬＵＴの順番で説明する。
　図５は、ＭＲＬＤがキャッシュメモリとして使用されるＳｏＣの一例である。図５では、ＭＲＬＤは１つ示されるが、図２で説明したように、複数あってもよい。
　４．１　ＭＲＬＤの全体構成
　図６Ａに示す２０は、ＭＲＬＤの一例である。ＭＲＬＤ２０は、同期ＳＲＡＭを利用したＭＬＵＴ３０を複数個、アレイ状に配置したＭＬＵＴアレイ６０、ＭＬＵＴ３０のメモリ読出し動作、書込み動作を特定する行デコーダ１２、及び、列デコーダ１４を有する。
　ＭＬＵＴ３０は、同期ＳＲＡＭで構成される。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、ＭＬＵＴ３０は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
　ＭＲＬＤ２０の論理動作では、実線で示される論理用アドレスＬＡ、及び論理用データＬＤの信号を使用する。論理用アドレスＬＡは、論理回路の入力信号として使用される。そして、論理用データＬＤは、論理回路の出力信号として使用される。ＭＬＵＴ３０の論理用アドレスＬＡは、隣接するＭＬＵＴの論理動作用データＬＤのデータ線と接続している。
　ＭＲＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。ＭＬＵＴ３０が、論理要素、及び接続要素を実現するための真理値表データの書き換えは、メモリへの書き込み動作によりなされる。
　ＭＲＬＤ２０の書き込み動作は、書込用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、書込用アドレスＡＤ、及び読出用データＲＤによりなされる。
　書込用アドレスＡＤは、ＭＬＵＴ３０内のメモリセルを特定するアドレスである。書込用アドレスＡＤは、m本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。行デコーダ１２は、m本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスをデコードして、メモリ動作の対象となるＭＬＵＴ３０を選択し特定する。メモリ動作用アドレスは、メモリの読出し動作、書き込み動作、両方の場合で使用され、m本の信号線を介して、行デコーダ１２、列デコーダ１４でデコードされて、対象となるメモリセルを選択する。なお本実施形態においては、後述するが、論理用動作アドレスＬＡのデコードは、ＭＬＵＴ内のデコーダにより行う。
　行デコーダ１２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、書込用アドレスＡＤのｍビットのうちｘビットをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０内のメモリセルを特定するアドレスとして使用される。
　列デコーダ１４は、書込用アドレスＡＤのｍビットのうちｙビットをデコードし、行デコーダ１２と同様の機能を有して、デコードアドレスｎをＭＬＵＴ３０に対して出力するとともに、書込用データＷＤの出力、及び、読出用データＲＤを入力する。
　なお、ＭＬＵＴのアレイがｓ行ｔ列である場合、ＭＬＵＴアレイ６０からはｎ×ｔビットのデータがデコーダ１２に入力される。ここで、各行毎のＭＬＵＴを選択するために行デコーダはｏ行分のｒｅ，ｗｅを出力する。つまり、ｏ行は、ＭＬＵＴのｓ行に相当する。ここでｏビットのうち、1ビットだけをアクティブにすることで、特定のメモリセルのワード線が選択される。そしてｔ個のＭＬＵＴがｎビットのデータを出力するため、ｎ×ｔビットのデータがＭＬＵＴアレイ６０から選択され、そのうち１列を選択するのに列デコーダ１４が使われる。
　４．２　多方向配置ＭＬＵＴ
　図６Ｂは、ＭＬＵＴアレイの一例を示す図である。ＭＬＵＴアレイ６０は、図示されるように、ＭＬＵＴ３０をアレイ状に配置したものである。ＭＬＵＴ３０として用いるメモリはアドレス線の幅とデータ線の幅が等しい。図６Ｂの右上のようにアドレス線とデータ線の１ビットずつを対にして、擬似的な双方向線を定義する。この擬似的な双方向線をＭＲＬＤにおいては「ＡＤ対」と呼ぶ。アドレス線の幅とデータ線の幅がＮビットのメモリを用いることで、ＡＤ対をＮ本もつＭＬＵＴが実現される。ＭＲＬＤの論理としての動作は、ＭＬＵＴ３０を構成するメモリに書き込まれたデータを真理値表とみなすことによって実現される。
　４．３　ＭＬＵＴの論理動作
　Ａ．論理要素
　図７は、ＭＬＵＴの一例を示す図である。図７では、説明を簡単にするために、アドレス切替回路１０Ａ、及び出力データ切替回路１０Ｂの記載は、省略される。図７に示すＭＬＵＴ３０Ａ、３０Ｂは、４つの論理用アドレス入力ＬＡ線Ａ０～Ａ３と、４つの論理動作用データ線Ｄ０～Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０～Ｄ３は、２４個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、１６本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０～Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０～Ｄ３に出力する。例えば、論理用アドレス入力ＬＡ線Ａ０～Ａ３に適当な信号が入力される場合は、４つの記憶素子４０Ａ、４０Ｂ、４０Ｃ、及び４０Ｄを選択するように構成することができる。ここで、記憶素子４０Ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０Ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０～Ｄ３には、記憶素子４０Ａ～４０Ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０Ａ、３０Ｂは、論理用アドレス入力ＬＡ線Ａ０～Ａ３から論理用アドレス入力ＬＡを受け取り、その論理用アドレス入力ＬＡによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０～Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２は、隣接するＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０Ａは、ＭＬＵＴ３０Ｂから出力される論理動作用データを、論理用アドレス入力ＬＡとして受け取る。また、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０と接続しており、ＭＬＵＴ３０Ａが出力する論理動作用データは、ＭＬＵＴ３０Ｂで論理用アドレス入力ＬＡとして受け取られる。例えば、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０に出力する。同様に、ＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２に出力する。このように、ＭＬＵＴ同士の連結は、１対のアドレス線とデータ線とを用いる。以下、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２と、論理動作用データ線Ｄ２のように、ＭＬＵＴの連結に使用されるアドレス線とデータ線の対を「ＡＤ対」という。
　なお、図７では、ＭＬＵＴ３０Ａ、３０Ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
　図８は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理用アドレス入力ＬＡ線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路７０１の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
　図９は、図８に示す論理回路の真理値表を示す図である。図８の論理回路は、４入力のため、入力Ａ０～Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１～Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
　Ｂ．接続要素
　図１０は、接続要素として動作するＭＬＵＴの一例を示す図である。図１０では、接続要素としてのＭＬＵＴは、論理用アドレス入力ＬＡ線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理用アドレス入力ＬＡ線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理用アドレス入力ＬＡ線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ０に出力するように動作する。
　図１１は、図１０に示す接続要素の真理値表を示す図である。図１０に示す接続要素は、４入力４出力である。したがって、入力Ａ０～Ａ３の全ての入力と、出力Ｄ０～Ｄ３の全ての出力が使用される。図１１に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
　図１２は、ＡＤ対０、ＡＤ対１、ＡＤ対２、及びＡＤ対３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。図１２において、２点鎖線は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。破線は、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。実線は、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。１点鎖線は、ＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
　なお、図１２では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
　Ｃ．論理要素と接続要素の組合せ機能
　図１３は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１３に示す例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理用アドレス入力ＬＡ線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
　図１４に、図１３に示す論理要素及び接続要素の真理値表を示す。図１３の論理動作は、入力Ｄ０～Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１４の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
　図１５は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１２に示すＭＬＵＴと同様に、ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０と、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１と、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
　４．４　双方向配置ＭＬＵＴ
　図１６は、２メモリセルユニットからなるＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。図１６に示すＭＬＵＴ３０は、左方向から図１７に示すアドレスＡ０Ｌ～Ａ７Ｌの入力があり、及び、右方向から図１７に示すアドレスＡ０Ｒ～Ａ７Ｒの入力があり、また、左方向へ図１７に示すデータＤ０Ｌ～Ｄ７Ｌの出力があり、右方向へ図１７に示すデータＤ０Ｒ～Ｄ７Ｒの出力がある。ｎ値＝８のＭＬＵＴは従来方式では１ＭビットとなりＣＬＢ相当が４Ｍビットと大規模化してしまう。それに対して本案では後述するように、８Ｋ（２５６ワード×１６ビット×ＭＬＵＴ２個）ビットで構成される。
　図１７は、大容量メモリを用いたＭＬＵＴの一例を示す図である。
　図１８は、図１７に示すＭＬＵＴの回路例を示す図である。図１８に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ、３１Ｂを有する。メモリセルユニットは、例えば、ＳＲＡＭである。図１８に示されるように、メモリセルユニット３１Ａは、一辺からの第１複数アドレス線により特定されて、第１複数アドレス線の２倍の数の第１複数データ線に出力する複数のメモリセルを有し、メモリセルユニット３１Ｂは、他辺からの第２複数アドレス線により特定されて、第２複数アドレス線の２倍の数の第２複数データ線に出力する複数のメモリセルを有し、ＭＬＵＴ３０は、第１複数データ線及び第２複数データ線の一部を、一辺へ出力するとともに、第１複数データ線及び第２複数データ線の他の一部を、他辺へ出力する。
　各メモリセルユニットは、一方向毎に真理値表データをメモリセルに記憶する。そのため、メモリセルユニット３１Ａ及び３１Ｂの各々には、右から左方向用の真理値表データ、及び、左から右方向用の真理値表データを記憶する。すなわち、ＭＬＵＴは、それぞれが特定のデータ出力方向を規定する２つの真理値表データを記憶する。
　各メモリセルユニットのデータ数を、アドレス数より増やすとともに、各メモリセルユニットからデータ出力の方向を双方向にすることで、必要なメモリセルの数を少なくし、且つ、双方向へのデータ出力を可能にすることができる。
　図１９は、図１８に示すＭＬＵＴより詳細な回路例を示す。図１９に示すＭＬＵＴ３０は、メモリセルユニット３１、３１Ｂ、アドレスデコーダ９Ａ、９Ｂ、アドレスセレクタ１１Ａ、１１Ｂ、Ｉ／Ｏ（入出力）バッファ１２Ａ、１２Ｂ、及び、データセレクタ１３Ａ、１３Ｂを有する。ＭＬＵＴ３０は、メモリセルユニット３１、３１Ｂは、それぞれ、アドレスデコーダ、アドレスセレクタ、及びＩ／Ｏバッファ、及び、データセレクタを有する。メモリセルユニット３１Ａ、３１Ｂへの入力アドレスが、それぞれ、アドレスＡ０Ｌ～Ａ７Ｌ、Ａ８～Ａ１５、及び、アドレスＡ０Ｒ～Ａ７Ｒ、Ａ８～Ａ１５となる。そのため、メモリセルユニット３１Ａ、３１Ｂは、２の１６乗（６５，５３６）ワード×８ビットの５１２Ｋの大容量となる。
　図１８では、メモリセルユニット３１Ａ、３１Ｂは、それぞれアドレスＡ０Ｌ～Ａ７Ｌ、Ａ８～Ａ１５、及び、アドレスアドレスＡ０Ｒ～Ａ７Ｒ、Ａ８～Ａ１５の入力を有する。
　なお、図１８は、概略図であり、メモリセルユニットの周辺回路であるデコーダ等は、示しておらず、デコーダは図１９で説明したデコーダ９Ａ、９Ｂが、各メモリセルユニット毎に用意され、アドレスセレクタ１１Ａ、１１Ｂと、メモリセルユニット３１Ａ、３１Ｂの間に配置される。よって、デコーダは、アドレスセレクタ１１Ａ、１１Ｂ、１４Ａ、１４Ｂから出力される全てのアドレスをデコードしてもよい。
　アドレスセレクタ１１Ａ、１１Ｂ、１４Ａ、１４Ｂ、論理動作用のアドレス線か、書込み用のアドレスかを切り替えるための選択回路である。メモリセルがシングルポートの場合、必要となる。メモリセルをデュアルポートとする場合、行セレクタは不要である。データセレクタ１３Ａ、１３Ｂは、出力データ、又は、書込みデータＷＤを切り替える選択回路である。
　ＭＲＬＤは専用の小型のＳＲＡＭに関する半導体設計試作、製造を経なくても、従来の大容量のメモリデバイスを利用できる。ＭＲＬＤをチップで構成する際、メモリＩＰ（Intellectual Property）を使うが、従来のＭＬＵＴが求めている微小メモリ容量では、アドレスデコーダやセンスアンプの面積が大きくメモリ自体の構成比率は５０％以下になる。このことは、ＭＲＬＤのオーバヘッドにもなり、効率が悪い。大容量メモリになるとアドレスデコーダやセンスアンプに比率は下がり、メモリ使用効率が上がる。そのため、大容量メモリにあった本案はＭＲＬＤチップの場合有効になる。
　図２０は、外部システムとＭＲＬＤの接続一例を示す概念図である。外部システム１２０は、情報処理装置、又は、ＳｏＣで実現されたデバイスである。外部システム１２０は、図１７に示すＭＲＬＤ２０と接続しており、ＭＲＬＤ２０からのデータ出力を受け取るとともに、ページ切替判断する論理演算を行いって、その接続を介して、アドレスＡ８～Ａ１５にページ切替信号を出力する。外部システムが、ＳｏＣを搭載することにより、ＭＲＬＤ２０とともに高機能化されたデバイスが実現できる。
　第２実施形態　再構成可能な半導体装置
　ＭＰＬＤは、専用のスイッチ回路をメモリセルユニット毎に有するＦＰＧＡと異なりメモリセルユニットを有し、さらに、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックプロセスで製造可能であるので、低価格化が可能である。しかし、ＭＰＬＤは同期型ではないため、同期メモリとして使用した場合、その性能が満たせない。そこで、出願人は、メモリセルユニットの標準製造プロセスで、同期型メモリとして使用可能なＭＰＬＤを、特開２０１３－２１９６９９号公報において提案した。
　上記公報では、クロックと同期する同期型メモリと、クロックと非同期の非同期メモリとから構成されるペアのメモリを、同期非同期切り替え可能なＭＬＵＴとして動作させていた。しかしながら、標準プロセスにおいては、同期型メモリの採用が好ましい。
　上記課題を解決する形態は、以下の項目セットにより示されるように、同期ＳＲＡＭを用いて、同期非同期切り替え可能であり、且つ再構成可能な半導体装置が実現される。
　１．再構成可能な半導体装置であって、
　互いにアドレス線又はデータ線で接続する複数の論理部を備え、
　前記各論理部は、
　複数のアドレス線と、
　複数のデータ線と、
　システムクロック信号を受け取るクロック信号線と、
　クロック信号に同期して動作する第１及び第２のメモリセルユニットと、
　アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力する第１アドレスデコーダと、
　アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力する第２アドレスデコーダと、
　前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、ことを特徴とする再構成可能な半導体装置。
　２．前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、及び、
　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０が書き込まれるように構成される、項目１に記載の再構成可能な半導体装置。
　３．クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードするように構成される、項目１０又は１１に記載の再構成可能な半導体装置。
　４．前記メモリセルユニットは、配線要素及び／又は論理要素を構成する真理値表データを格納して、マルチルックアップテーブルとして動作する、項目１～３の何れか１項に記載の再構成可能な半導体装置。
　５．前記第１及び第３メモリセルユニットをまたがる論理演算を、禁止論理として生成しないように構成される真理値表データを格納する項目４に記載の再構成可能。
　６．再構成可能な半導体装置の制御方法であって、
　前記半導体装置は、
　互いにアドレス線又はデータ線で接続する複数の論理部を備え、
　前記各論理部は、
　複数のアドレス線と、
　複数のデータ線と、
　システムクロック信号を受け取るクロック信号線と、
　第１アドレスデコーダと、
　第２アドレスデコーダと、
　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
　複数のメモリセルを有し、且つクロック信号に同期して動作する第２メモリセルユニットと、
前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力し、
　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力し、
　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、
　前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、ことを特徴とする再構成可能な半導体装置の制御方法。
　７．前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、及び、
　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０が書き込まれるように構成される、項目６に記載の再構成可能な半導体装置の制御方法。
　８．クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードする、項目６又は７に記載の再構成可能な半導体装置の制御方法。
　９．前記メモリセルユニットは、配線要素及び／又は論理要素を構成する真理値表データを格納して、マルチルックアップテーブルとして動作する、項目６～８の何れか１項に記載の再構成可能な半導体装置。
　１０．再構成可能な半導体装置を制御するためのプログラムにおいて、
　前記半導体装置は、
　　互いにアドレス線又はデータ線で接続する複数の論理部を備え、
　　前記各論理部は、
　　複数のアドレス線と、
　　複数のデータ線と、
　　システムクロック信号を受け取るクロック信号線と、
　　第１アドレスデコーダと、
　　第２アドレスデコーダと、
　　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
　　複数のメモリセルを有し、且つクロック信号に同期して動作する第２メモリセルユニットと、
前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
　　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力し、
　　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力し、
　　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、
　　前記第２メモリセルユニットは、前記システムクロック信号に同期して動作し、
　　前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、
　　前記第１及び第２メモリセルユニットは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び／又は接続要素として構成し、
　前記第１又は第２メモリセルユニットに、
　一辺で接続する前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、前記一辺と反対側で接続するデータ線に出力して、論理回路として動作する処理、
　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０を出力させるように動作する処理、を実行させることを特徴とするプログラム。
　１１．項目１０に示すプログラムを格納する記憶媒体。
　以下、図面を用いて、再構成可能な半導体装置について説明する。
　１．再構成可能な半導体装置
　第２の実施形態である再構成可能な半導体装置は、ＭＬＵＴを含むが、ここで説明するＭＬＵＴは、双方向配置ＭＬＵＴであり、図１６及び図１７で説明したＭＬＵＴと同じ機能構成を有する。しかし、上記の双方向配置ＭＬＵＴと異なり、同期動作用のメモリセルユニットと、非同期動作用のメモリセルユニットを備える。同期動作用のメモリセルユニット又は非同期動作用のメモリセルユニットは、ペアを構成するが、論理要素及び／又は接続要素として動作するメモリセルユニットは、何れか１つである。両者のデータ出力を、ワイヤードオア接続、又は、ＯＲ回路で接続されるため、動作しないメモリセルユニットには、全て「０」のデータが格納される。
　図２１は、同期非同期切り替え可能なＭＬＵＴの回路例を示す図である。図２１に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ～３１Ｄ、アドレスデコーダ１１Ａ～１１Ｄ、Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄ、選択回路３２Ａ～３２Ｄ、データ選択回路３３、アドレス遷移検出部３５、及び選択回路３６を有する。アドレス遷移検出部３５は、ＡＴＤ（Address Transition Detector）回路を含み、クロックとともに、送信される論理アドレスが、前回送信の論理アドレスと比較して、アドレス遷移を検出する。アドレス遷移検出部３５は、図３に示したものと同じである。
　１．１　信号線
　図２１に示す信号線を、下記表１に説明する。
Figure JPOXMLDOC01-appb-T000001
　１．２　同期／非同期メモリセルユニット
　メモリセルユニット３１Ａ～３１Ｄは、同期ＳＲＡＭである。メモリセルユニット３１Ａ～３１Ｄはそれぞれ、左方向および右方向へ接続するための真理値表データを記憶する。メモリセルユニット３１Ｂ及び３１Ｄは、システムクロックに同期して動作する。一方、メモリセルユニット３１Ａ及び３１Ｃは、後述するアドレス遷移回路３５が生成するＡＴＤ生成クロック（「内部クロック信号」とも言う）に同期して動作するために、クロック（システムクロック）に対して、非同期で動作する。ＡＴＤ生成クロックが、システムクロック信号より、高周波数で動作するために、メモリセルユニット３１Ａ、３１Ｃは、ＭＬＵＴ３０外部からは、非同期動作するようにみえることで、非同期の機能を提供する。
　同期の機能要件を除けば、メモリセルユニット３１Ａ及び３１Ｃは、図１８及び図１９に示すメモリセルユニット３１Ａ及び３１Ｂと同じ機能を有する。メモリセルユニット３１Ｂ及び３１Ｄも、同様である。
　アドレスデコーダ１１Ａ及び１１Ｂはともに、左側から入力するアドレスＡ０～Ａ３をデコードして、デコード信号を、それぞれ、メモリセルユニット３１Ａ及び３１Ｂに出力して、メモリセルユニット３１Ａ及び３１Ｂのワード線をアクティブにする。
　アドレスデコーダ１１Ｃ及び１１Ｄは、右側から入力するアドレスＡ４～Ａ７をデコードして、デコード信号を、それぞれ、メモリセルユニット３１Ｃ及び３１Ｄに出力して、メモリセルユニット３１Ｃ及び３１Ｄのワード線をアクティブにする。
　また、アドレスデコーダ１１Ａ及び１１Ｃは、ＳＲＡＭアドレス非同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ａｓｙｎｃ））をデコードし、アドレスデコーダ１１Ａ及び１１Ｃは、ＳＲＡＭアドレス同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ｓｙｎｃ））をデコードして、デコード信号により特定されるメモリセルユニットのワード線を活性化する。
　図２１に示す例では、各メモリセルユニットは、１６ｗｏｒｄｘ８ｂｉｔのメモリブロックである。メモリセルユニット３１Ａ及び３１Ｂは、１６ｗｏｒｄｘ８ｂｉｔｘ２は同期モードで使用し、１６ｗｏｒｄｘ８ｂｉｔｘ２は非同期モードで使用が可能です。同期と非同期は同時動作はできず、例えば同期動作メモリセルユニットに論理データをライトした場合、非同期動作メモリセルユニットには全て「０」を書き込む必要がある。
　なお、メモリセルユニットのデータ出力は、図示のように、ワイヤードＯＲとしてもよいし、ＯＲ論理回路を設けてもよい。
　１．３　選択回路
　選択回路の選択条件を、以下の表に示す。
Figure JPOXMLDOC01-appb-T000002
　選択回路３２Ａ～３２Ｄは、非同期動作用のメモリセルユニット３１Ａ及び３１Ｃ、又は、同期動作用のメモリセルユニット３１Ｂ及び３１Ｄの動作を選択する回路である。
　選択回路３２Ａは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤｌａｄラッチアドレス（図３に示すＳ１１）を選択して、ＳＲＡＭアドレス非同期信号（sram_address(async)）として出力する。非同期動作が選択されない場合、論理アドレスをそのまま出力する。
　選択回路３２Ｂは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤ生成クロックを選択して、出力する。非同期動作が選択されない場合、クロックをそのまま出力する。
　選択回路３２Ｃは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤ生成チップセレクトを選択して、出力する。非同期動作が選択されない場合、ＳＲＡＭチップイネーブルをそのまま出力する。
　選択回路３２Ｄは、選択信号（Ｓｅｌｅｃｔ）により、同期動作が選択されると、論理アドレスをそのまま出力する。
　１．４　禁止論理
　また、メモリ分割の特性として、禁止論理構成がある。表２に示す２つの真理値表を用いて、禁止論理の必要性を説明する。
Figure JPOXMLDOC01-appb-T000003
　真理値表１では、Ａ０，Ａ１を使用してＡＮＤ回路を構成し、Ｄ０に出力する真理値表が示される。真理値表２では、Ａ０，Ａ４を使用してＡＮＤ回路を構成し、Ｄ０に出力する真理値表が示される。真理値表１の場合の論理は、Ａ３－Ａ０使用のメモリセルユニット３１Ａだけで論理演算可能なので、他のメモリセルユニットに“０”を書き込んでいれば、ＯＲ演算により、他のメモリセルユニットの出力値の影響を受けないので、禁止論理の問題は生じない。
　一方、真理値表２の論理の場合、Ａ３－Ａ０使用使用のメモリセルユニットはc,dの識別ができない。Ａ７－Ａ４使用のＳＲＡＭは、ｂ，ｄの識別がつかない。このように、２つのメモリセルユニットをまたがる論理演算は、２つの真理値表では正しい値を得られないため、２つのメモリセルユニットを跨ぐ論理演算を、禁止論理としている。よって、論理構成する場合、各メモリセルユニット内部で、論理を実現する必要がある。そのため、本実施形態に係る真理値表データでは、上記禁止論理を生成しないように生成される。
　１．５　Ｉ／Ｏバッファ
　Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄは、クロックとＡＴＤ生成クロックの何れかに同期して、メモリセルユニットのデータ線からデータを読み出すことで、ＦＦの機能を提供している。なお、Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。
　選択回路３３は、ＳＲＡＭデータ出力（odata）を、選択信号に従って、SRAMデータ出力、及び、論理データ出力の何れかとして出力する。
　２．真理値表データの生成方法
　第１及び第２実施形態を用いて説明した再構成可能な半導体装置に適用される真理値表データは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって生成される。
　図２２に、情報処理装置のハードウェア構成の一例を示す。情報処理装置２１０は、プロセッサ２１１と、入力部２１２と、出力部２１３と、記憶部２１４とドライブ装置２１５を有する。プロセッサ２１１は、入力部２１２に入力された配置・配線用のソフトウェア、集積回路を設計するためのＣ言語記述またはハードウェア記述言語（ＨＤＬ）などの回路記述言語、及び、上記ソフトウェアを実行することによって生成される真理値表データを記憶部２１４に記憶する。また、プロセッサ２１１は、配置・配線用のソフトウェアを実行して、記憶部２１４に記憶された回路記述に対して以下に示す配置・配線の処理を行い、出力部２１３に、真理値表データを出力する。出力部２１３には、再構成可能な半導体装置２０（図２２には示さず）を接続することができ、プロセッサ２１１が論理構成処理を実行して、生成した真理値表データを、出力部２１３を介して再構成可能な半導体装置２０に書き込む。出力部２１３は、外部ネットワークと接続していてもよい。この場合、論理構成用のソフトウェアプログラムは、ネットワークを介して送受信される。ドライブ装置２１５は、例えば、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、フラッシュメモリなどの記憶媒体２１７を読み書きする装置である。ドライブ装置２１５は、記憶媒体２１７を回転させるモータや記憶媒体２１７上でデータを読み書きするヘッド等を含む。なお、記憶媒体２１７は、論理構成用のプログラム、又は、真理値表データを格納することができる。ドライブ装置２１５は、セットされた記憶媒体２１７からプログラムを読み出す。プロセッサ２１１は、ドライブ装置２１５により読み出されたプログラム又は真理値表データを、記憶部２１４に格納する。
　真理値表データが半導体装置２０に読み込まれることにより、真理値表データとハードウェア資源とが協働した具体的手段によって、論理要素及び／又は接続要素としての機能が構築される。また、真理値表データは、真理値表という論理的構造を示す構造を有するデータともいえる。
　以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。特に、ＭＲＬＤの論理又は接続動作において、双方向ＭＬＵＴを、多方向ＭＬＵＴの動作とすることは実施形態の変更として可能である。
　２０　　ＭＲＬＤ
　３０　　ＭＬＵＴ
　３１　　メモリセルユニット
　１１　　アドレスデコーダ
　３５、１００　　アドレス遷移検出部
　２００　　プロセッサ

Claims (20)

  1. 　クロックに同期して演算処理を実行するプロセッサと、
    　前記クロックに非同期で動作する記憶部と、
    　前記プロセッサから前記記憶部に出力されるアドレスの遷移を検出するアドレス遷移検出部を備え、
    　前記アドレス遷移検出部は、前記アドレスの遷移を検出する場合、前記非同期で動作する記憶部のワード線をアクティブにすることを特徴とするシステムオンチップデバイス。
  2. 　前記記憶部は、前記アドレスの遷移を検出する場合、前記アドレスに従ってクロックを生成し、前記記憶部は、前記生成したクロックに同期して、前記ワード線をアクティブにする請求項１に記載のシステムオンチップデバイス。
  3. 　前記記憶部は、ラッチ部を有し、
    　前記アドレス遷移検出部は、前記アドレスの遷移を検出しない場合、前記記憶部は、前記ラッチ部に保持するデータを、前記プロセッサに出力する請求項１又は２に記載のシステムオンチップデバイス。
  4. 　複数の前記記憶部を有し、前記複数の記憶部の各々は、前記アドレス遷移検出部を備える請求項１～３の何れか１項に記載のシステムオンチップデバイス。
  5. 　前記記憶部は、構成データに応じて論理回路を構成するプログラマブル論理デバイスであって、メモリ用アドレス線と、データ出力線と、を有する請求項１～４の何れか１項に記載のシステムオンチップデバイス。
  6. 　前記記憶部は、複数のアドレス線で特定された入力値の論理演算を、データ線に出力するための真理値表データを記憶して、論理回路として動作し、及び／又は、あるアドレス線で特定された入力値を、他の記憶部のアドレス線に接続するデータ線に出力するための真理値表データを記憶して、接続回路として動作するように構成され、
    　前記記憶部は、第1及び第２メモリセルユニットを有し、
    　前記第１メモリセルユニットは、前記記憶部に入力される複数のアドレス線の一部に接続し、
    　前記第２メモリセルユニットは、前記記憶部に入力される複数のアドレス線の他の一部に接続する、請求項１～５の何れか１項に記載のシステムオンチップデバイス。
  7. 　前記第１及び第２メモリセルユニットは、第１の方向からのアドレス入力に対して、前記第1の方向にデータ出力し、又は、前記第1の方向と反対の第２の方向からのアドレス入力に対して、前記第２の方向にデータ出力するための真理値表データを記憶して、接続回路として動作する、請求項６に記載のシステムオンチップデバイス。
  8. 　前記第１及び第２のメモリセルユニットは、前記第１の方向からのアドレス入力に対して、前記第２の方向にデータ出力するための真理値表データを記憶して、接続回路として動作する、請求項６に記載のシステムオンチップデバイス。
  9. 　前記記憶部から出力される複数のデータ線を、他の２つの前記記憶部に分けて出力する、請求項６に記載のシステムオンチップデバイス。
  10. 　再構成可能な半導体装置であって、
    　互いにアドレス線又はデータ線で接続する複数の論理部を備え、
    　前記各論理部は、
    　複数のアドレス線と、
    　複数のデータ線と、
    　システムクロック信号を受け取るクロック信号線と、
    　クロック信号に同期して動作する第１及び第２のメモリセルユニットと、
    　アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力する第１アドレスデコーダと、
    　アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力する第２アドレスデコーダと、
    　前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
    　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、ことを特徴とする再構成可能な半導体装置。
  11. 　前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、及び、
    　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０が書き込まれるように構成される、請求項１０に記載の再構成可能な半導体装置。
  12. 　クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
    　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
    　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
    　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
    　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
    　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードするように構成される、請求項１０又は１１に記載の再構成可能な半導体装置。
  13. 　前記メモリセルユニットは、配線要素及び／又は論理要素を構成する真理値表データを格納して、マルチルックアップテーブルとして動作する、請求項１０～１２の何れか１項に記載の再構成可能な半導体装置。
  14. 　前記第１及び第３メモリセルユニットをまたがる論理演算を、禁止論理として生成しないように構成される真理値表データを格納する請求項１３に記載の再構成可能。
  15. 　再構成可能な半導体装置の制御方法であって、
    　前記半導体装置は、
    　互いにアドレス線又はデータ線で接続する複数の論理部を備え、
    　前記各論理部は、
    　複数のアドレス線と、
    　複数のデータ線と、
    　システムクロック信号を受け取るクロック信号線と、
    　第１アドレスデコーダと、
    　第２アドレスデコーダと、
    　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
    　複数のメモリセルを有し、且つクロック信号に同期して動作する第２メモリセルユニットと、
    前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
    　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力し、
    　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力し、
    　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、
    　前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、ことを特徴とする再構成可能な半導体装置の制御方法。
  16. 　前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、及び、
    　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０が書き込まれるように構成される、請求項１５に記載の再構成可能な半導体装置の制御方法。
  17. 　クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
    　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
    　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
    　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
    　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
    　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードする、請求項１５又は１６に記載の再構成可能な半導体装置の制御方法。
  18. 　前記メモリセルユニットは、配線要素及び／又は論理要素を構成する真理値表データを格納して、マルチルックアップテーブルとして動作する、請求項１５～１７の何れか１項に記載の再構成可能な半導体装置。
  19. 　再構成可能な半導体装置を制御するためのプログラムにおいて、
    　前記半導体装置は、
    　　互いにアドレス線又はデータ線で接続する複数の論理部を備え、
    　　前記各論理部は、
    　　複数のアドレス線と、
    　　複数のデータ線と、
    　　システムクロック信号を受け取るクロック信号線と、
    　　第１アドレスデコーダと、
    　　第２アドレスデコーダと、
    　　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
    　　複数のメモリセルを有し、且つクロック信号に同期して動作する第２メモリセルユニットと、
    前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
    　　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力し、
    　　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力し、
    　　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、
    　　前記第２メモリセルユニットは、前記システムクロック信号に同期して動作し、
    　　前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、
    　　前記第１及び第２メモリセルユニットは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び／又は接続要素として構成し、
    　前記第１又は第２メモリセルユニットに、
    　一辺で接続する前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、前記一辺と反対側で接続するデータ線に出力して、論理回路として動作する処理、
    　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０を出力させるように動作する処理、を実行させることを特徴とするプログラム。
  20. 　請求項１９に示すプログラムを格納する記憶媒体。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016063667A1 (ja) * 2014-10-22 2016-04-28 太陽誘電株式会社 再構成可能デバイス
JP2017038247A (ja) * 2015-08-11 2017-02-16 太陽誘電株式会社 再構成可能な半導体装置
CN110875067A (zh) * 2018-08-29 2020-03-10 三星电子株式会社 基于鳍式场效应晶体管的存储器中执行解码的方法和系统
WO2021064764A1 (ja) * 2019-09-30 2021-04-08 太陽誘電株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016056536A1 (ja) * 2014-10-08 2016-04-14 太陽誘電株式会社 再構成可能な半導体装置
US10135447B2 (en) * 2016-07-21 2018-11-20 Andapt, Inc. Compensation memory (CM) for power application
CN108776644B (zh) * 2018-05-04 2022-09-27 中国电子科技集团公司第三十六研究所 一种数据高速缓存系统、方法和航天用电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012027984A (ja) * 2010-07-23 2012-02-09 Lapis Semiconductor Co Ltd 半導体メモリ
JP2013025831A (ja) * 2011-07-15 2013-02-04 Taiyo Yuden Co Ltd 半導体メモリ装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3119628B2 (ja) * 1998-08-21 2000-12-25 甲府日本電気株式会社 消費電力低減回路
US6965960B2 (en) * 2000-03-01 2005-11-15 Realtek Semiconductor Corporation xDSL symbol processor and method of operating same
JP4381013B2 (ja) * 2003-03-17 2009-12-09 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP4158922B2 (ja) 2004-12-20 2008-10-01 インターナショナル・ビジネス・マシーンズ・コーポレーション マイクロコンピュータ
JP4853650B2 (ja) * 2007-01-25 2012-01-11 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置及びそのアクセス評価方法。
JP2008251060A (ja) * 2007-03-29 2008-10-16 Mitsubishi Electric Corp 半導体記憶装置
US8645286B2 (en) * 2010-02-23 2014-02-04 Prior Knowledge, Inc. Configurable circuitry for solving stochastic problems
CN104617944B (zh) * 2010-06-24 2018-03-16 太阳诱电株式会社 半导体装置
JP5822772B2 (ja) 2012-04-11 2015-11-24 太陽誘電株式会社 再構成可能な半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012027984A (ja) * 2010-07-23 2012-02-09 Lapis Semiconductor Co Ltd 半導体メモリ
JP2013025831A (ja) * 2011-07-15 2013-02-04 Taiyo Yuden Co Ltd 半導体メモリ装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JOHN WUU ET AL.: 'The Asynchronous 24MB On-Chip Level-3 Cache for a Dual Core Itanium-Family Processor' 2005 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS 10 February 2005, page 488,489,618 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016063667A1 (ja) * 2014-10-22 2016-04-28 太陽誘電株式会社 再構成可能デバイス
JPWO2016063667A1 (ja) * 2014-10-22 2017-06-08 太陽誘電株式会社 再構成可能デバイス
CN107078740A (zh) * 2014-10-22 2017-08-18 太阳诱电株式会社 可重构设备
US9923561B2 (en) 2014-10-22 2018-03-20 Taiyo Yuden Co., Ltd. Reconfigurable device
JP2017038247A (ja) * 2015-08-11 2017-02-16 太陽誘電株式会社 再構成可能な半導体装置
CN110875067A (zh) * 2018-08-29 2020-03-10 三星电子株式会社 基于鳍式场效应晶体管的存储器中执行解码的方法和系统
WO2021064764A1 (ja) * 2019-09-30 2021-04-08 太陽誘電株式会社 半導体装置

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