WO2016063667A1 - 再構成可能デバイス - Google Patents

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data
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memory cell
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佐藤　正幸
勲 志水
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太陽誘電株式会社
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Definitions

  • the present invention relates to a reconfigurable device and a semiconductor device including the same.
  • the CPU performs arithmetic processing on the data held in the register, but prefetches the data to be operated from the cache into the register, and if the data in the cache is not the target data, the CPU determines that a “cache miss” has occurred from the main memory. Process to read data.
  • the delay of data processing tends to be strong when there is a large amount of data even though the arithmetic processing itself is a repetition of simple arithmetic. For this reason, it is not necessary to perform advanced processing as much as the processor performs. For this reason, data processing is not transferred to the CPU, data processing is performed on the memory side, and the CPU can be used when more advanced arithmetic processing is required, thereby speeding up data processing.
  • the semiconductor device according to the present embodiment is arranged on the main memory side and is responsible for repeating simple operations, thereby reducing main memory access from the CPU and increasing the speed of data processing.
  • the reconfigurable device includes a plurality of logic units connected to each other by an address line or a data line, Each of the logic units is Multiple address lines, Multiple data lines, An address decoder that decodes an address input from a part of the plurality of address lines; A plurality of memory cells specified by the decode line of the address decoder, and a memory cell array unit that outputs data read from the specified memory cells to the data line, A reconfigurable device in which an address line of the memory cell array unit is connected to a data output line of the main memory.
  • this semiconductor device operates as a logic element and / or a connection element using a multi-lookup table, it is clearly different from an FPGA that realizes wiring connection by a selection circuit.
  • Each of the logic units is A first address decoder for decoding an address input from a part of the plurality of address lines; A second address decoder for decoding an address input from another part of the plurality of address lines; A first memory cell unit having a plurality of memory cells specified by a decode line of the first address decoder;
  • the reconfigurable device according to item 1 or 2 comprising: a second memory cell unit having a plurality of memory cells specified by a decode line of the second address decoder.
  • the first memory cell unit and the second memory cell unit store a plurality of truth table data, and output data specifying one of the plurality of truth table data to a second plurality of address lines.
  • Item 4 The semiconductor device according to Item 3, to be connected.
  • the reconfigurable device includes a plurality of logic units connected to each other by an address line or a data line, Each of the logic units is Multiple address lines, Multiple data lines, An address decoder that decodes an address input from a part of the plurality of address lines; A plurality of memory cells specified by the decode line of the address decoder, and a memory cell array unit that outputs data read from the specified memory cells to the data line, A semiconductor device comprising: a reconfigurable device in which a data output of the memory cell array unit is connected to an address line of the main memory.
  • the second reconfigurable device includes a plurality of logic units connected to each other by an address line or a data line, Each of the logic units is Multiple address lines, Multiple data lines, An address decoder that decodes an address input from a part of the plurality of address lines; A plurality of memory cells specified by the decode line of the address decoder, and a memory cell array unit that outputs data read from the specified memory cells to the data line, A data output of the memory cell array unit is connected to an address line of the main memory; Item 7.
  • Item 7 The semiconductor device according to Item 5 or 6, further comprising a scale adjustment circuit for adjusting a circuit scale between the main memory and the reconfigurable device.
  • This embodiment can reduce the main memory access from the CPU and increase the data processing speed.
  • FIG. 9 is a diagram illustrating a circuit example of the MLUT illustrated in FIG. 8.
  • FIG. It is a figure explaining MRLD using MLUT shown in FIG. It is a figure which shows the circuit example of MLUT which can perform synchronous asynchronous switching based on 2nd Embodiment. It is a figure which shows an example of a scale adjustment circuit. It is a figure which shows an example of MLUT. It is a figure which shows an example of MLUT which operate
  • the data in the main memory is a process involving a very large time and burden because the information search is executed while sequentially checking the address. Therefore, in order to efficiently perform information processing, it is usually arranged in advance what information exists at which address on the memory, and metadata is prepared so that the burden of searching for information on the processor can be reduced. . For example, a hash table. However, since it takes a lot of time to prepare metadata, it is necessary to repeat data maintenance, and it is necessary to increase the size of the apparatus and provide high power, for example, by parallelizing processors. A computer device or a semiconductor device described below can realize various functions in a memory without requiring metadata.
  • FIG. 1 is a diagram illustrating a first example of the overall configuration of a computer device according to the present embodiment.
  • the computer device 10 includes a processor 510, a main memory 600, a communication unit 530, an external storage device 540, a drive device 550, and an I / O controller 560.
  • the processor 510 includes a processor core 511, an L2 cache controller 512, an L2 cache memory 514, and a memory controller 516.
  • the processor 510 is connected to the communication unit 530 and the external storage device 540 via the I / O controller 560.
  • the processor 510 is a device that loads data from the main memory 600 by executing a program stored in the main memory 600, calculates the loaded data, and stores the calculation result in the main memory 600.
  • the memory controller 516 performs interface of the main memory such as reading and writing of data to and from the main memory 600 on the computer device 10 and refreshing the main memory 600 if it is a DRAM. For example, data is loaded from the main memory 600 to the L2 cache memory 514, data is stored from the L2 cache controller 512 to the main memory 600, and the like.
  • the L2 cache memory 514 holds a part of data stored in the main memory 600.
  • the L2 cache memory 514 includes data held in an L1 cache memory (L1 Cache Memory) included in the processor core 511.
  • L1 cache memory L1 Cache Memory
  • the L2 cache controller 512 operates to store data with high access frequency from the processor core 511 in the L2 cache memory 514 and to drive data with low access frequency from the L2 cache memory 514 to the main memory 600.
  • the processor core 511 is, for example, a processor core and has the arithmetic function of the processor 510 described above. Note that the number of processor cores shown in FIG. 1 is one, but may be more than one.
  • one processor core operates as a master, executes a program, and operates so that the other processor cores as slaves share and execute the program.
  • Such a master operation may be described as an instruction sequence in the program and executed by executing the instruction sequence.
  • the I / O controller 560 is an input / output control device that controls connection between the processor 510 and other units.
  • the I / O controller 560 operates according to a standard such as PCI Express (Peripheral Component Interconnect Express), for example.
  • the main memory 600 is a device that stores data and programs.
  • the processor 510 can access the main memory 600 without going through the I / O controller 560.
  • the main memory 600 is, for example, a DRAM (Dynamic Random Access Memory).
  • External storage device 540 is a non-volatile storage device that stores programs and data stored in main memory 600.
  • the external storage device 540 is a disk array using a magnetic disk, an SSD (Solid State Drive) using a flash memory, or the like.
  • the communication unit 530 is connected to the network 1100 as a communication path, and transmits and receives data between the computer apparatus 10 and another computer apparatus connected to the network 1100.
  • the communication unit 530 is, for example, a NIC (Network Interface Controller).
  • the drive device 550 is a device that reads and writes a storage medium 1200 such as, for example, a floppy (registered trademark) disk, a CD-ROM (Compact Disc Only Memory), a DVD (Digital Versatile Disc), or the like.
  • the drive device 550 includes a motor that rotates the storage medium 1200, a head that reads and writes data on the storage medium 1200, and the like.
  • the storage medium 1200 can store a program.
  • the storage medium 1200 generates a circuit description language 1210 such as a C language description or a hardware description language (HDL) for designing an integrated circuit, and truth table data 1230, in addition to a program that defines arithmetic processing.
  • the logical configuration program 1220 can be stored.
  • Truth table data 1230 is generated by the processor core 511, but may be stored in a storage medium 1200 and carried as shown in the figure. In this case, truth table data 1230 is generated by another computer device (not shown).
  • the drive device 550 reads a program from the storage medium 1200 set in the drive device 550.
  • the processor 510 stores the program read by the drive device 550 in the main memory 600 or the external storage device 540.
  • the truth table data 1230 is written in the reconfigurable device 20 and causes the reconfigurable device 20 to execute desired arithmetic processing. However, both programs are executed by the processor core. Differentiated.
  • 1.1 Semiconductor Device 16 is a semiconductor device composed of at least a main memory and a reconfigurable device.
  • the reconfigurable device 20 is connected to the data output of the main memory 600.
  • the reconfigurable device implements a circuit that performs simple operations. For example, a sequential comparator or an automaton.
  • the reconfigurable device 20 When the memory controller 516 reads a predetermined address space using the address AD, the reconfigurable device 20 performs an operation on the data RD1 output from the address space of the main memory 600, and necessary data RD2 Is output to the memory controller 516. At this time, the data amount of the data RD2 obtained by performing the arithmetic processing on the data RD1 is the data after the data processing performed by the previous processor, and thus the processing load on the processor 510 can be reduced.
  • the processor core 511 executes the process specified by the instruction on the data held in the register (not shown) according to the instruction read from the L1 cache memory (not shown). Instructions include floating point arithmetic, integer arithmetic, address generation, branch instruction execution, and store or load operations. That is, the processor core 511 can dynamically execute any instruction according to the program.
  • the reconfigurable device 20 is configured by an MLUT (Multi Look Up Table), and reconfiguration requires a memory rewrite process. Therefore, a processor core 511 having a circuit configuration according to a predetermined instruction Therefore, a plurality of arithmetic processes cannot be executed at high speed. However, for example, by performing data search processing in image processing or parallel operation of data search processing, main memory access from the processor 510 can be dramatically reduced, and the throughput of the computer apparatus 10 can be greatly improved. it can.
  • the data output line of the main memory 600 is connected to the address input line of the reconfigurable device 20. Since the main memory 600 is highly integrated, it is preferable that the reconfigurable device 20 is also highly integrated. Therefore, it is preferable that the memory of the reconfigurable device 20 is also composed of a DRAM constituting the main memory.
  • FIG. 2 is a diagram showing a second example of the overall configuration of the computer apparatus according to the present embodiment. Unlike FIG. 1, the reconfigurable device 20 ⁇ / b> A is mounted before the address input of the main memory 600.
  • the reconfigurable device 20A converts the address AD1 into the address AD2.
  • the reconfigurable device 20B performs an operation on the data RD1 output from the address space of the main memory 600 based on the address AD2, and outputs the data RD2 to the memory controller 516.
  • Reconfigurable devices 20A and 20B realize memory defect relief, CAM (Content Addressable Memory), and the like.
  • Memory failure remedy is to replace defective bits with redundant bits to improve defects in order to improve yield.
  • the main memory generally has a fixed relief circuit, but this memory failure relief can also be realized by the reconfigurable device 20A. As a result, it is possible to autonomously relieve the defect by testing and switching to another address.
  • FIG. 3 shows an example of an arithmetic unit configured.
  • the reconfigurable device 20 can configure the computing unit of FIG. 3 in parallel for each data output.
  • the memory data of the word address selected and read from the main memory 600 is directly assigned to the flip-flop, logical product with the past flag of the flip-flop, logical sum, exclusive logic, memory data, and past data of the flip-flop output.
  • the logical negation of both is freely selected, and an arbitrary 1-bit operation can be performed in parallel with n bits. For example, when 8-bit data is calculated, 1-bit operation is repeated a predetermined number of times.
  • the current information processing data is a collection of 1-bit data, and all information processing is possible with this calculation method as long as each 1-bit information is defined.
  • the reconfigurable device is configured by a logical unit called MLUT, and these are configured as a logical element and / or a connection element by storing truth table data.
  • MLUT logical unit
  • Such a circuit is not limited to the arithmetic unit shown in FIG.
  • the reconfigurable devices 20A and 20B can realize CAM. Since the CAM has a coincidence circuit for each memory cell, the circuit configuration becomes extremely large, and it must be made from a circuit design with a special memory, and the memory IP cannot be used. However, if the reconfigurable device 20A registers data in the main memory 600 in the form of an index, the address of the main memory 600 that stores the data word can be output.
  • the reconfigurable logical device is also referred to as MRLD (Memory based Reconfigurable Logic Device) (registered trademark), and will be described using the same reference numeral 20.
  • MRLD Memory based Reconfigurable Logic Device
  • the MLUTs are directly connected without interposing wiring elements, and the function of the synchronous SRAM supplied as the memory IP is effectively used.
  • an address transition detection unit is provided and the synchronous SRAM is also desynchronized. As a result, at the same time as de-synchronization, no input signal is input to the block that does not constitute logic, address transition does not occur, and power can be reduced. Since an input signal is input to the blocks constituting the logic, a clock is generated and a predetermined logic value can be output.
  • the MRLD 20 includes an MLUT array 60 in which a plurality of MLUTs 30 using a synchronous SRAM are arranged in an array, a memory read operation of the MLUT 30, a row decoder 61 that identifies a memory cell that is a write operation target, and a column decoder 62.
  • the MLUT 30 is composed of a synchronous SRAM.
  • the MLUT 30 performs a logical operation that operates as a logical element, a connection element, or a logical element and a connection element by storing data regarded as a truth table in the storage element of the memory.
  • a logic address LA indicated by a solid line and a signal of the logic data LD are used.
  • the logic address LA is used as an input signal for the logic circuit.
  • the logic data LD is used as an output signal of the logic circuit.
  • the logic address LA of the MLUT 30 is connected to the data line of the logic operation data LD of the adjacent MLUT.
  • the logic realized by the logic operation of the MRLD 20 is realized by truth table data stored in the MLUT 30.
  • Some MLUTs 30 operate as logic elements as combinational circuits such as AND circuits and adders.
  • the other MLUTs operate as connection elements that connect the MLUTs 30 that realize the combinational circuit. Rewriting of truth table data for the MLUT 30 to realize a logical element and a connection element is performed by a write operation to the memory.
  • the write operation of the MRLD 20 is performed by the write address AD and the write data WD, and the read operation is performed by the write address AD and the read data RD.
  • the write address AD is an address for specifying a memory cell in the MLUT 30.
  • the write address AD specifies m number of memory cells of 2 m with m signal lines.
  • the row decoder 61 receives the MLUT address via the m signal lines, decodes the MLUT address, and selects and specifies the MLUT 30 that is the target of the memory operation.
  • the memory operation address is used in both the memory read operation and the write operation, and is decoded by the row decoder 61 and the column decoder 62 via the m signal lines to select a target memory cell. .
  • the logical address LA is decoded by a decoder in the MLUT.
  • the row decoder 61 decodes x bits of m bits of the write address AD in accordance with control signals such as a read enable signal re and a write enable signal we, and outputs a decoded address n to the MLUT 30.
  • the decode address n is used as an address for specifying a memory cell in the MLUT 30.
  • the column decoder 62 decodes y bits out of m bits of the write address AD, has the same function as the row decoder 61, outputs the decode address n to the MLUT 30, and writes the write data WD. And the read data RD are input.
  • n ⁇ t bit data is input from the MLUT array 60 to the row decoder 61.
  • the row decoder outputs re and we for o rows. That is, the o line corresponds to the s line of the MLUT.
  • a word line of a specific memory cell is selected by activating only one bit out of the o bits. Since t MLUTs output n-bit data, n ⁇ t-bit data is selected from the MLUT array 60, and the column decoder 62 is used to select one of them.
  • AD in FIG. 4 corresponds to RD1 in FIG. 1
  • RD in FIG. 4 corresponds to RD2 in FIG.
  • AD in FIG. 4 corresponds to AD1 in FIG. 2
  • RD in FIG. 4 corresponds to AD2 in FIG.
  • AD in FIG. 4 corresponds to RD1 in FIG. 2
  • RD in FIG. 4 corresponds to RD2 in FIG.
  • FIG. 7 is a diagram schematically showing an MRLD configured by horizontally stacking MLUTs composed of two memory cell units shown in FIG.
  • FIG. 8 is a diagram showing the input / output lines of the MLUT.
  • the MLUT 30 shown in FIG. 7 has inputs of addresses A0L to A7L shown in FIG. 8 from the left direction, and inputs of addresses A0R to A7R shown in FIG. 8 from the right direction. There are outputs of data D0L to D7L, and there are outputs of data D0R to D7R shown in FIG. 8 in the right direction.
  • this plan is composed of 8K (256 words ⁇ 16 bits ⁇ 2 MLUTs) bits.
  • FIG. 9 is a diagram illustrating a circuit example of the MLUT illustrated in FIG.
  • the MLUT 30 illustrated in FIG. 9 includes memory cell units 31A and 31B.
  • the memory cell unit is, for example, an SRAM.
  • the memory cell unit 31A includes a plurality of memory cells that are specified by the first plurality of address lines from one side and output to the first plurality of data lines that is twice as many as the first plurality of address lines.
  • the memory cell unit 31B has a plurality of memory cells that are specified by the second plurality of address lines from the other side and output to the second plurality of data lines that is twice the number of the second plurality of address lines.
  • the MLUT 30 outputs a part of the first plurality of data lines and the second plurality of data lines to one side, and outputs the other part of the first plurality of data lines and the second plurality of data lines to the other side.
  • Each memory cell unit stores truth table data in a memory cell for each direction. Therefore, each of the memory cell units 31A and 31B stores right-to-left truth table data and left-to-right truth table data. That is, the MLUT stores two truth table data each defining a specific data output direction.
  • the number of data in each memory cell unit is increased from the number of addresses, and the direction of data output from each memory cell unit is bidirectional, thereby reducing the number of required memory cells and bidirectional data output. Can be made possible.
  • FIG. 10 shows a more detailed circuit example than the MLUT shown in FIG.
  • the MLUT 30 shown in FIG. 10 includes memory cell units 31A and 31B, address decoders 11A and 11B, address selectors 15A and 15B, I / O (input / output) buffers 12A and 12B, and data selectors 13A and 13B.
  • the memory cell units 31A and 31B of the MLUT 30 each have an address decoder, an address selector, an I / O buffer, and a data selector.
  • Input addresses to the memory cell units 31A and 31B are addresses A0L to A7L and A8 to A15, and addresses A0R to A7R and A8 to A15, respectively. Therefore, the memory cell units 31A and 31B have a large capacity of 512K of 2 16 (65,536) words ⁇ 8 bits.
  • the memory cell units 31A and 31B have inputs of addresses A0L to A7L and A8 to A15, and address addresses A0R to A7R and A8 to A15, respectively.
  • FIG. 9 is a schematic diagram and does not show a decoder or the like that is a peripheral circuit of the memory cell unit, and the decoders are prepared for each memory cell unit by the address decoders 11A and 11B described in FIG. Are arranged between the address selectors 15A and 15B and the memory cell units 31A and 31B. Therefore, the address decoder may decode all the addresses output from the address selectors 15A and 15B.
  • the address selectors 15A and 15B are selection circuits for switching between an address line for logic operation and an address for writing, and are necessary when the memory cell is a single port. When the memory cell is a dual port, an address selector is not necessary.
  • the data selectors 13A and 13B are selection circuits that switch output data or write data WD.
  • MRLD can use a conventional large-capacity memory device without going through semiconductor design prototyping and manufacturing for a dedicated small SRAM.
  • a memory IP Intelligent Property
  • the area of the address decoder and sense amplifier is large, and the composition ratio of the memory itself is 50% or less. . This also becomes an overhead of MRLD and is inefficient.
  • the ratio of address decoders and sense amplifiers decreases, and the memory usage efficiency increases. For this reason, the present proposal for a large-capacity memory is effective in the case of an MRLD chip.
  • the MLUT described here is a bidirectionally arranged MLUT and has the same functional configuration as that of the MLUT described with reference to FIGS. However, unlike the bidirectionally arranged MLUT, the memory cell unit for synchronous operation and the memory cell unit for asynchronous operation are provided.
  • the memory cell unit for synchronous operation or the memory cell unit for asynchronous operation constitutes a pair, but there is only one memory cell unit that operates as a logic element and / or a connection element. Since both data outputs are connected by a wired OR connection or an OR circuit, data “0” is stored in all the memory cell units that do not operate.
  • FIG. 11 is a diagram showing an example of a MLUT circuit capable of synchronous and asynchronous switching.
  • the MLUT 30 shown in FIG. 11 includes memory cell units 31A to 31D, address decoders 11A to 11D, I / O (input / output) buffers 13A to 13D, selection circuits 32A to 32D, a data selection circuit 33, and an address transition detection unit 35.
  • the address transition detector 35 includes an ATD (Address Transition Detector) circuit, and detects the address transition by comparing the logical address transmitted together with the clock with the previously transmitted logical address.
  • ATD Address Transition Detector
  • FIG. 5 is a circuit diagram showing an example of the address transition detection unit.
  • FIG. 6 is a timing chart of the address transition detection unit.
  • the address transition detection unit 35 includes negative logical sum (NOR) circuits 110A and 110B, a logical sum (OR) circuit 120, an exclusive logical sum (EOR) circuit 130, delay circuits 140A to 140C, a flip-flop (FF) 150, an inverter 160A and 160B, and a D latch 170.
  • NOR negative logical sum
  • OR logical sum
  • EOR exclusive logical sum
  • FF flip-flop
  • the signal S1 is an address input signal output from the processor.
  • Signal S2 is the output of the D latch.
  • the D latch 170 latches so as not to change for a certain period. This is to ignore subsequent address transitions due to noise or the like.
  • the signal S3 is a delayed signal output from the D latch 170. As shown in FIG. 5, the delayed signal is delayed by a delay circuit 140B in order to generate a clock at the rising edge and the falling edge to generate the clock width of the signal S4.
  • the signal S4 generated as a clock signal detects a change and is output from the EOR 130.
  • the EOR 130 since the input and output of the delay circuit 140B are input, if the signal levels of the two differ, the signal level “high” is output. Thereby, an address transition can be detected.
  • the time T1 of S4 shown in FIG. 6 indicates the time from the detection of the change of the logical address to the FF fetch, and the time T2 indicates the time from the detection of the change of the logical address to the reading of the memory cell unit.
  • OR circuit 120 other address transition signals are input together with the signal S4, and an OR operation value is output.
  • the output of the OR circuit 120 is delayed by the delay circuit 140C, and the signal S5 is output.
  • the signal S5 is a delay signal output from the delay circuit 140C and waits for an enable signal of the D latch 170 and inputs the clock.
  • the signal S6 is a signal extension of the signal S5 and is a pulse generation of the enable signal.
  • the NOR circuit 110A outputs a signal S7 that is a NOR operation value of the signals S5 and S6.
  • the signal S7 becomes an enable signal for the D latch 170.
  • the signal S8 is a signal obtained by inverting the signal S5 by the inverter 160A, and is used by the FF 150 as a clock for latching the address signal.
  • the signal S9 is used to enable the memory cell unit 31 in the subsequent stage, the signal S10 is used as a clock (atd_clk) of the memory cell unit 31, and the signal S11 is used as an address of the memory cell unit 31.
  • a signal S10 in FIG. 5 indicates the time from detection of a change in logical address to reading from the memory.
  • a clock is generated with a change in the address for which the data request is made, and the memory is driven.
  • the memory is activated, it is possible to autonomously reduce power consumption without driving the memory when it is unnecessary.
  • the memory cell units 31A to 31D are synchronous SRAMs. Each of the memory cell units 31A to 31D stores truth table data for connection in the left direction and the right direction.
  • the memory cell units 31B and 31D operate in synchronization with the system clock.
  • the memory cell units 31A and 31C operate in synchronization with an ATD generation clock (also referred to as “internal clock signal”) generated by an address transition circuit 35 described later, they are asynchronous with respect to the clock (system clock).
  • the ATD generation clock operates at a frequency higher than that of the system clock signal, the memory cell units 31A and 31C provide an asynchronous function by appearing to operate asynchronously from the outside of the MLUT 30.
  • the memory cell units 31A and 31C have the same functions as the memory cell units 31A and 31B shown in FIGS. The same applies to the memory cell units 31B and 31D.
  • the address decoders 11A and 11B both decode addresses A0 to A3 inputted from the left side, and output decode signals to the memory cell units 31A and 31B, respectively, to activate the word lines of the memory cell units 31A and 31B. To do.
  • the address decoders 11C and 11D decode addresses A4 to A7 input from the right side, and output decode signals to the memory cell units 31C and 31D, respectively, to activate the word lines of the memory cell units 31C and 31D. .
  • the address decoders 11A and 11C decode the SRAM address asynchronous signal (sram_address (sync)), and the address decoders 11A and 11C decode the SRAM address synchronization signal (sram_address (sync)) and are specified by the decode signal.
  • the word line of the memory cell unit to be activated is activated.
  • each memory cell unit is a 16 word ⁇ 8 bit memory block.
  • the memory cell units 31A and 31B can use 16wordx8bitx2 in the synchronous mode and 16wordx8bitx2 in the asynchronous mode. Synchronous and asynchronous operations cannot be performed simultaneously. For example, when logical data is written to a synchronously operating memory cell unit, all "0" must be written to the asynchronously operating memory cell unit.
  • the data output of the memory cell unit may be a wired OR as shown in the figure, or an OR logic circuit may be provided.
  • Selection circuit The selection conditions for the selection circuit are shown in the table below.
  • the selection circuits 32A to 32D are circuits for selecting the operation of the memory cell units 31A and 31C for asynchronous operation or the memory cell units 31B and 31D for synchronous operation.
  • the selection circuit 32A selects the atd_ad latch address (S11 shown in FIG. 3) generated by the address transition circuit 35 and selects the SRAM address asynchronous signal (sram_address ( async)). If asynchronous operation is not selected, the logical address is output as it is.
  • the selection circuit 32B selects and outputs the ATD generation clock generated by the address transition circuit 35 when the asynchronous operation is selected by the selection signal (Select). If asynchronous operation is not selected, the clock is output as is.
  • the selection circuit 32C selects and outputs the ATD generation chip select generated by the address transition circuit 35.
  • the SRAM chip enable is output as it is.
  • the selection circuit 32D outputs the logical address as it is when the synchronous operation is selected by the selection signal (Select).
  • Truth table 1 is a truth table that forms an AND circuit using A0 and A1 and outputs it to D0.
  • truth table 2 an AND circuit is configured using A0 and A4, and a truth table output to D0 is shown. Since the logic in the truth table 1 can be logically operated only by the memory cell unit 31A using A3-A0, if “0” is written in another memory cell unit, another memory cell unit is obtained by OR operation. The problem of forbidden logic does not occur.
  • the I / O (input / output) buffers 13A to 13D provide an FF function by reading data from the data line of the memory cell unit in synchronization with either the clock or the ATD generation clock. Yes.
  • the I / O (input / output) buffers 13A to 13D include a sense amplifier that amplifies a voltage output from the bit line of the memory cell.
  • the selection circuit 32 outputs the SRAM data output (O_mdata) as either SRAM data output or logical data output according to the selection signal.
  • FIG. 12 is a diagram illustrating an example of the scale adjustment circuit.
  • the scale adjustment circuit 21A is disposed between the main memory 600 and the MRLD 20A, and the circuit scale adjustment circuit 21B is disposed between the main memory 600 and the MRLD 20B.
  • FIG. 13 is a diagram illustrating an example of an MLUT.
  • the notation of the address selector, the I / O buffer, and the data selector is omitted in order to explain the logical operation.
  • the logic operation data lines D0 to D3 connect the 16 storage elements 40 in series.
  • the address decoder 9 is configured to select four storage elements connected to any of the 16 word lines based on signals input to the logic address input LA lines A0 to A3.
  • These four storage elements are connected to logic operation data lines D0 to D3, respectively, and output data stored in the storage elements to logic operation data lines D0 to D3.
  • the four storage elements 40A, 40B, 40C, and 40D can be selected.
  • the storage element 40A is connected to the logic operation data line D0
  • the storage element 40B is connected to the logic operation data line D1
  • the storage element 40D is connected to the logic operation data line D2.
  • 40D is connected to the logic operation data line D3.
  • signals stored in the storage elements 40A to 40D are output to the logic operation data lines D0 to D3.
  • the MLUTs 30A and 30B receive the logical address input LA from the logical address input LA lines A0 to A3, and values stored in the four storage elements 40 selected by the address decoder 9 based on the logical address input LA. Are output as logic operation data to the logic operation data lines D0 to D3, respectively.
  • the logical address input LA line A2 of the MLUT 30A is connected to the logical operation data line D0 of the adjacent MLUT 30B, and the MLUT 30A receives the logical operation data output from the MLUT 30B as the logical address input LA. .
  • the logic operation data line D2 of the MLUT 30A is connected to the logic address input LA line A0 of the MLUT 30B, and the logic operation data output from the MLUT 30A is received by the MLUT 30B as the logic address input LA.
  • the logic operation data line D2 of the MLUT 30A is one of 16 storage elements connected to the logic operation data D2 based on signals input to the logic address input LA lines A0 to A3 of the MLUT 30A. Is output to the logic address input LA line A0 of the MLUT 30B.
  • the logic operation data line D0 of the MLUT 30B is one of 16 storage elements connected to the logic operation data line D0 based on signals input to the logic address input LA lines A0 to A3 of the MLUT 30B.
  • the signal stored in one is output to the logic address input LA line A2 of the MLUT 30A.
  • the MLUTs are connected to each other using a pair of address lines and data lines.
  • a pair of address lines and data lines used for MLUT connection such as the logic address input LA line A2 of the MLUT 30A and the logic operation data line D2, is referred to as an “AD pair”.
  • MLUTs 30 ⁇ / b> A and 30 ⁇ / b> B have 4 AD pairs, but the number of AD pairs is not particularly limited to 4 as will be described later.
  • FIG. 14 is a diagram illustrating an example of an MLUT that operates as a logic circuit.
  • the logical address input LA lines A0 and A1 are input to the two-input NOR circuit 701
  • the logical address input LA lines A2 and A3 are input to the two-input NAND circuit 702.
  • the output of the 2-input NOR circuit 701 and the output of the 2-input NAND circuit 702 are input to the 2-input NAND circuit 703, and the output of the 2-input NAND circuit 703 is output to the logic operation data line D0. To do.
  • FIG. 15 is a diagram showing a truth table of the logic circuit shown in FIG. Since the logic circuit of FIG. 14 has four inputs, all the inputs A0 to A3 are used as inputs. On the other hand, since there is only one output, only the output D0 is used as an output. “*” Is written in the columns of outputs D1 to D3 of the truth table. This indicates that any value of “0” or “1” may be used. However, when the truth table data is actually written into the MLUT for reconstruction, it is necessary to write either “0” or “1” in these fields.
  • FIG. 16 is a diagram illustrating an example of an MLUT that operates as a connection element.
  • the MLUT as a connection element outputs the signal of the logic address input LA line A0 to the logic operation data line D1, and outputs the signal of the logic address input LA line A1 to the logic operation data line D2.
  • the logic address input LA line A2 operates to output the signal to the logic operation data line D3.
  • the MLUT as the connection element further operates to output the signal of the logic address input LA line A3 to the logic operation data line D0.
  • FIG. 17 is a diagram showing a truth table of the connection elements shown in FIG.
  • the connection element shown in FIG. 16 has 4 inputs and 4 outputs. Therefore, all inputs A0-A3 and all outputs D0-D3 are used.
  • the MLUT outputs the signal of the input A0 to the output D1, the signal of the input A1 to the output D2, the signal of the input A2 to the output D3, and the signal of the input A3. It operates as a connection element that outputs to the output D0.
  • FIG. 18 is a diagram illustrating an example of a connection element realized by an MLUT having four AD pairs of AD pair 0, AD pair 1, AD pair 2, and AD pair 3.
  • AD0 has a logic address input LA line A0 and a logic operation data line D0.
  • AD1 has a logic address input LA line A1 and a logic operation data line D1.
  • AD2 has a logic address input LA line A2 and a logic operation data line D2.
  • AD3 has a logic address input LA line A3 and a logic operation data line D3.
  • a two-dot chain line indicates a signal flow in which a signal input to the AD address 0 logic address input LA line A 0 is output to the AD pair 1 logic operation data line D 1.
  • a broken line indicates a signal flow in which a signal input to the AD pair 1 logic address input LA line A1 is output to the AD operation 2 logic operation data line D2.
  • a solid line indicates a flow of a signal in which a signal input to the logic address input LA line A2 of the AD pair 2 is output to the logic operation data line D3 of the AD pair 3.
  • a one-dot chain line indicates a signal flow in which a signal input to the logic address input LA line A3 of the AD pair 3 is output to the logic operation data line D0 of the AD pair 0.
  • the MLUT 30 has four AD pairs, but the number of AD pairs is not particularly limited to four.
  • FIG. 19 is a diagram illustrating an example in which one MLUT operates as a logic element and a connection element.
  • the logical address input LA lines A 0 and A 1 are input to the 2-input NOR circuit 121, and the output of the 2-input NOR circuit 121 and the logical address input LA line A 2 are connected to the 2-input NAND circuit 122.
  • a logic circuit is provided that inputs and outputs the output of the 2-input NAND circuit 122 to the logic operation data line D0.
  • a connection element for outputting the signal of the logic address input LA line A3 to the logic operation data line D2 is formed.
  • FIG. 20 shows a truth table of the logic elements and connection elements shown in FIG.
  • the logic operation of FIG. 19 uses three inputs D0 to D3 and uses one output D0 as an output.
  • the connection element of FIG. 20 is configured as a connection element that outputs the signal of the input A3 to the output D2.
  • FIG. 21 is a diagram illustrating an example of logical operations and connection elements realized by an MLUT having four AD pairs of AD0, AD1, AD2, and AD3.
  • AD0 has a logic address input LA line A0 and a logic operation data line D0.
  • AD1 has a logic address input LA line A1 and a logic operation data line D1.
  • AD2 has a logic address input LA line A2 and a logic operation data line D2.
  • AD3 has a logic address input LA line A3 and a logic operation data line D3.
  • the MLUT 30 realizes two operations, ie, a logic operation with three inputs and one output and a connection element with one input and one output, with one MLUT 30.
  • the logic operation is performed by using the logic address input LA line A0 of AD pair 0, the logic address input LA line A1 of AD pair 1 and the logic address input LA line A2 of AD pair 2 as inputs. use. Then, the address line of the logic operation data line D0 of AD pair 0 is used as an output. Further, the connection element outputs a signal input to the logic address input LA line A3 of the AD pair 3 to the logic operation data line D2 of the AD pair 2 as indicated by a broken line.
  • truth table data applied to the reconfigurable semiconductor device described using the first and second embodiments is generated by an information processing apparatus that executes a software program for logical configuration.
  • the information processing apparatus may be the computer apparatus 10, or may be another computer apparatus that has the same hardware resources as the computer apparatus 10 and is connected to the network 1100.
  • the computer device 10 includes a processor 510, a main memory 600, and a drive device 550.
  • the processor 510 executes the logic configuration software 1210 loaded from the communication unit 530 or the drive device 550, and then executes a circuit description language 1220 such as C language description or hardware description language (HDL) for designing an integrated circuit.
  • Truth table data 1230 is generated from the data and stored in the main memory 600.
  • the processor 510 writes the generated truth table data 1230 to the reconfigurable device 20.
  • the drive device 550 is a device that reads and writes a storage medium 1200 such as a DVD (Digital Versatile Disc) or a flash memory.
  • the drive device 550 includes a motor that rotates the storage medium 1200, a head that reads and writes data on the storage medium 1200, and the like.
  • the drive device 550 reads a program from the set storage medium 1200.
  • the processor 510 stores the program or truth table data read by the drive device 550 in the main memory 600.
  • truth table data 1230 When the truth table data 1230 is read into the reconfigurable device 20, a function as a logical element and / or a connection element is constructed by specific means in which the truth table data and hardware resources cooperate.
  • the truth table data can also be said to be data having a structure indicating a logical structure called a truth table.

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Abstract

ＣＰＵからのメインメモリアクセスを減らし、データ処理の高速化を図る。メインメモリ（６００）と、接続する再構成可能デバイス（２０）であって、再構成可能デバイス（２０）は、互いにアドレス線又はデータ線で接続する複数の論理部を備え、各論理部は、複数のアドレス線と、複数のデータ線と、複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、アドレスデコーダのデコード線により特定される複数のメモリセルを有し、特定されたメモリセルから読み出されたデータをデータ線に出力するメモリセルアレイユニットと、を有し、メモリセルアレイユニットのアドレス線が、メインメモリのデータ出力線（ＲＤ１）と接続されている、再構成可能デバイス（２０）が提供される。

Description

再構成可能デバイス
　本発明は、再構成可能デバイス、及びそれを含む半導体装置に関する。
　ムーアの法則に基づき、半導体微細化に伴うＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の演算速度は向上しているが、そのムーアの法則も終焉に向かっている。その理由は、微細化の限界にある。１０ｎｍがその限界だとされているが、現在の半導体製造技術が、その限界に近くになっており、ＣＰＵ向上によりデータ処理の高速化も鈍化してきた。
　ＣＰＵは、レジスタ内に保持されるデータを演算処理するが、演算対象のデータを、キャッシュからレジスタ内にプリフェッチし、キャッシュ内のデータが対象データではない場合、「キャッシュミス」として、メインメモリからデータを読み出す処理を行う。
　特に、データセンター等、大量のデータ処理が必要になる場合、演算処理よりも、メインメモリへのアクセスの時間が増え、これがデータ処理のボトルネックとなり、遅延化を招いている。また、データ転送における消費電力も高速化のニーズにより増加され、サーバの冷却も必要とし、データセンターの電力削減は課題となっている。なお、このようなＣＰＵアーキテクチャは、例えば、特許文献１の図１に示されている。
特表２０１３－５１３１３９号公報
　上記のような、データ処理の遅延は、演算処理自体は、単純な演算の繰り返しであるにもかかわらず、データが大量にあるときにその傾向が強い。そのため、プロセッサが行うほどの高度な処理は、必要ない。そのため、ＣＰＵにデータを転送せず、メモリ側でデータ処理を行い、ＣＰＵはより高度な演算処理が必要なときに使用することで、データ処理の高速化が図れる。
　本実施形態に係る半導体装置は、メインメモリの側に配置され、単純な演算の繰り返しを担当することで、ＣＰＵからのメインメモリアクセスを減らし、データ処理の高速化を図る。上記課題を解決する形態は、以下の項目セットにより示されるように、半導体装置が実現される。
　１．メインメモリと、接続する再構成可能デバイスであって、
　前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
　前記各論理部は、
　　複数のアドレス線と、
　　複数のデータ線と、
　　前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
　　前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
　前記メモリセルアレイユニットのアドレス線が、前記メインメモリのデータ出力線と接続されている、再構成可能デバイス。
　２．前記メモリセルユニットは、マルチルックアップテーブルである、項目１に記載の再構成可能デバイス。
　本半導体装置は、論理要素及び／又は接続要素としての動作を、マルチルックアップテーブルで行うため、配線接続を選択回路で実現するＦＰＧＡとは明確に異なる。
　３．前記各論理部は、
　前記複数のアドレス線の一部から入力されるアドレスをデコードする第１アドレスデコーダと、
　前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第２アドレスデコーダと、
　前記第１アドレスデコーダのデコード線により特定される複数にメモリセルを有する第１メモリセルユニットと、
　前記第２アドレスデコーダのデコード線により特定される複数のメモリセルを有する第２メモリセルユニットと、を備える項目１又は２に記載の再構成可能デバイス。
　４．前記第１メモリセルユニット及び第２メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか１つを特定するデータを出力する第２の複数アドレス線に接続する、項目３に記載の半導体装置。
　大容量メモリを活用し余剰アドレスをページ切替制御にして制御可能とした再構成可能な半導体装置が提供できる。
　５．メインメモリと、
　前記メインメモリと接続する再構成可能デバイスであって、
　前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
　前記各論理部は、
　　複数のアドレス線と、
　　複数のデータ線と、
　　前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
　　前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレ
イユニットと、を有し、
　前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、再構成可能デバイスと、を備える半導体装置。
　６．第２の再構成可能デバイスをさらに備え、
　前記第２の再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
　前記各論理部は、
　　複数のアドレス線と、
　　複数のデータ線と、
　　前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
　　前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
　前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、
　項目６に記載の半導体装置。
　７．前記メインメモリと、前記再構成可能デバイスの間に、両者の回路規模を調整する規模調整回路をさらに備える項目５又は６に記載の半導体装置。
　本実施形態は、ＣＰＵからのメインメモリアクセスを減らし、データ処理の高速化できる。
本実施形態に係るコンピュータ装置の全体構成の第１例を示す図である。 本実施形態に係るコンピュータ装置の全体構成の第２例を示す図である。 構成される演算器の一例を示す図である。 ＭＲＬＤの一例を示す図である。 本実施形態に係るアドレス遷移検出部の回路図である。 図５に示したアドレス遷移検出の信号のタイミングチャートである。 ２メモリセルユニットからなるＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。 大容量メモリを用いたＭＬＵＴの一例を示す図である。 図８に示すＭＬＵＴの回路例を示す図である。 図８に示すＭＬＵＴを用いたＭＲＬＤを説明する図である。 第２の実施形態に係る同期非同期切り替え可能なＭＬＵＴの回路例を示す図である。 規模調整回路の一例を示す図である。 ＭＬＵＴの一例を示す図である。 論理回路として動作するＭＬＵＴの一例を示す図である。 図１４に示す論理回路の真理値表を示す図である。 接続要素として動作するＭＬＵＴの一例を示す図である。 図１６に示す接続要素の真理値表を示す図である。 ４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。 １つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。 図１９に示す論理要素及び接続要素の真理値表を示す。 ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。
　以下、図面を参照して、１．コンピュータ装置及び半導体装置、２．ＭＲＬＤ、３．ＭＬＵＴ、４．ＭＬＵＴの論理動作、５．真理値表データの生成方法について、順に説明する。
　１．コンピュータ装置及び半導体装置
　プロセッサにとってメインメモリ上のデータは、逐次アドレスを照合しながら情報探しを実行することになるので極めて大きな時間と負担を伴う処理となる。従って効率的に情報処理を行うためには通常メモリ上のどのアドレスにどのような情報が存在するかなどを事前に整理加工し、プロセッサの情報探しの負担が軽減できるようにメタデータを用意する。例えば、ハッシュテーブルである。しかし、メタデータの準備には多大な時間を要するため、データメンテナンスを繰り返す必要があり、プロセッサを並列化するなど、装置を大型化して大電力を与える必要がある。以下に示す、コンピュータ装置又は半導体装置は、メタデータを要することなく、メモリに様々な機能を実現することができる。
　１．１　コンピュータ装置
　図１は、本実施形態に係るコンピュータ装置の全体構成の第１例を示す図である。図１に示すように、コンピュータ装置１０は、プロセッサ５１０、メインメモリ６００、通信部５３０、外部記憶装置５４０、ドライブ装置５５０、及びＩ／Ｏコントローラ５６０を有する。
　プロセッサ５１０は、プロセッサコア５１１、Ｌ２キャッシュコントローラ５１２、Ｌ２キャッシュメモリ５１４、及びメモリコントローラ５１６を有する。また、プロセッサ５１０は、Ｉ／Ｏコントローラ５６０を介して、通信部５３０、及び外部記憶装置５４０に接続する。プロセッサ５１０は、メインメモリ６００に記憶されたプログラムを実行することで、メインメモリ６００からデータをロードし、ロードしたデータを演算して、メインメモリ６００に演算結果をストアする装置である。
　メモリコントローラ５１６は、コンピュータ装置１０上でメインメモリ６００への、データの読み出し、書き出し、メインメモリ６００がＤＲＡＭであれば、それのリフレッシュなど、メインメモリのインタフェースを行う。例えば、メインメモリ６００からＬ２キャッシュメモリ５１４へのデータのロード、Ｌ２キャッシュコントローラ５１２からメインメモリ６００へのデータのストア等を行う。
　Ｌ２キャッシュメモリ５１４は、メインメモリ６００が記憶するデータの一部を保持する。また、Ｌ２キャッシュメモリ５１４は、プロセッサコア５１１が有するＬ１キャッシュメモリ（Ｌ１　Ｃａｃｈｅ　Ｍｅｍｏｒｙ）が保持するデータを包含する。
　Ｌ２キャッシュコントローラ５１２は、プロセッサコア５１１からのアクセス頻度が高いデータをＬ２キャッシュメモリ５１４に格納し、アクセス頻度が低いデータをＬ２キャッシュメモリ５１４からメインメモリ６００に追い出すように動作する。
　プロセッサコア５１１は、例えばプロセッサコアであり、上記したプロセッサ５１０の演算機能を有する。なお、図１に示されるプロセッサコアの個数は、１個であるが、複数でもよい。プロセッサ５１０が複数のプロセッサコアを有する場合、１つのプロセッサコアがマスターとして動作し、プログラムを実行するとともに、スレーブとしての他のプロセッサコアに、プログラムを分担して実行させるように動作する。このようなマスターの動作は、プログラム内に命令列として記述され、その命令列を実行することで実現してもよい。
　Ｉ／Ｏコントローラ５６０は、プロセッサ５１０と、他のユニットとの接続を制御する入出力制御装置である。Ｉ／Ｏコントローラ５６０は、例えば、ＰＣＩ　Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｅｘｐｒｅｓｓ）などの規格に従って動作する。
　メインメモリ６００は、データやプログラムを記憶する装置である。プロセッサ５１０は、Ｉ／Ｏコントローラ５６０を介することなく、メインメモリ６００にアクセスすることができる。メインメモリ６００は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
　外部記憶装置５４０は、メインメモリ６００に格納されるプログラム及びデータを記憶する不揮発性の記憶装置である。外部記憶装置５４０は、磁気ディスクを用いたディスクアレイ、又は、フラッシュメモリを用いたＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等である。
　通信部５３０は、通信経路としてのネットワーク１１００と接続し、ネットワーク１１００に接続された他のコンピュータ装置と、コンピュータ装置１０との間で、データを送受信する。通信部５３０は、例えば、ＮＩＣ（Ｎｅｔｗｏｒｋ　Ｉｎｔｅｒｆａｃｅ　Ｃｏｎｔｒｏｌｌｅｒ）である。
　ドライブ装置５５０は、例えば、フロッピー（登録商標）ディスクやＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記憶媒体１２００を読み書きする装置である。ドライブ装置５５０は、記憶媒体１２００を回転させるモータや記憶媒体１２００上でデータを読み書きするヘッド等を含む。なお、記憶媒体１２００は、プログラムを格納することができる。例えば、記憶媒体１２００は、演算処理を規定するプログラムに加え、集積回路を設計するためのＣ言語記述またはハードウェア記述言語（ＨＤＬ）などの回路記述言語１２１０、真理値表データ１２３０を生成するための論理構成用プログラム１２２０を格納することができる。真理値表データ１２３０は、プロセッサコア５１１により生成されるが、図示されるように、記憶媒体１２００に格納され、運ばれてもよい。この場合、真理値表データ１２３０は、図示されない他のコンピュータ装置で生成される。ドライブ装置５５０は、ドライブ装置５５０にセットされた記憶媒体１２００からプログラムを読み出す。プロセッサ５１０は、ドライブ装置５５０により読み出されたプログラムを、メインメモリ６００又は外部記憶装置５４０に格納する。なお、真理値表データ１２３０は、再構成可能デバイス２０に書き込まれて、再構成可能デバイス２０に所望の演算処理を実行させるが、他のプログラムは、プロセッサコアにより実行される点で、両者は区別される。
　１．１　半導体装置
　１６は、メインメモリと再構成可能デバイスで少なくとも構成される半導体装置である。メインメモリ６００のデータ出力には、再構成可能デバイス２０が接続されている。再構成可能デバイスは、単純な演算を行う回路が実現されている。例えば、シーケンシャル比較機やオートマトンである。
　メモリコントローラ５１６が、アドレスＡＤにより、所定のアドレス空間の読出しを行うと、再構成可能デバイス２０は、メインメモリ６００のアドレス空間から出力されるデータＲＤ１に対して、演算を行い、必要なデータＲＤ２をメモリコントローラ５１６に出力する。このとき、データＲＤ１に対して、演算処理を施したデータＲＤ２のデータ量は、従前のプロセッサが行うデータ処理を施した後のデータであるため、プロセッサ５１０の処理負荷を下げることができる。
　プロセッサコア５１１は、図示しないＬ１キャッシュメモリから読み出した命令にしたがって、命令により特定される処理を、図示しないレジスタに保持されるデータに対して実行する。命令には、浮動小数点演算、整数演算、アドレス生成、分岐命令実行、及びストア又はロード動作などがある。つまり、プロセッサコア５１１は、プログラムに従って、どのような命令も動的に実行可能である。一方で、再構成可能デバイス２０は、後述するように、ＭＬＵＴ（Ｍｕｌｔｉ　Ｌｏｏｋ　ｕｐ　Ｔａｂｌｅ）で構成され、再構成にはメモリの書き換え処理を要するため、所定の命令に従って回路構成されているプロセッサコア５１１より、複数の演算処理を高速に実行することはできない。しかしながら、例えば、画像処理でのデータ検索処理や、データ検索処理の並列動作を行うことで、プロセッサ５１０からのメインメモリアクセスを劇的に低減し、コンピュータ装置１０のスループットを大幅に向上させることができる。
　メインメモリ６００のデータ出力線は、再構成可能デバイス２０のアドレス入力線と接続される。メインメモリ６００は、高集積化されているため、再構成可能デバイス２０も同様に高集積化される方が好ましい。そのため、再構成可能デバイス２０のメモリも、メインメモリを構成するＤＲＡＭで構成されるのが好ましい。
　図２は、本実施形態に係るコンピュータ装置の全体構成の第２例を示す図である。図１と異なり、メインメモリ６００のアドレス入力の前段に、再構成可能デバイス２０Ａが搭載されている。
　メモリコントローラ５１６が、アドレスＡＤ１により、所定のアドレス空間の読出しを行うと、再構成可能デバイス２０Ａは、アドレスＡＤ１をアドレスＡＤ２に変換する。アドレスＡＤ２により、メインメモリ６００のアドレス空間から出力されるデータＲＤ１に対して、再構成可能デバイス２０Ｂは、演算を行い、データＲＤ２をメモリコントローラ５１６に出力する。
　再構成可能デバイス２０Ａ及び２０Ｂは、メモリ不良救済や、ＣＡＭ（Ｃｏｎｔｅｎｔ　Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ）等を実現する。メモリ不良救済とは、歩留向上のため、不良ビットを冗長ビットに置き換え不良を良品にするものである。メインメモリは、一般的に固定の救済回路を持つが、このメモリ不良救済を、再構成可能デバイス２０Ａでも実現できる。これにより、テストして不良を他のアドレスに切り替え、自立的に救済できる。
　図３は、構成される演算器の一例を示す。再構成可能デバイス２０は、図３の演算器を、データ出力ごとに並列に構成することができる。メインメモリ６００から、選択され読み出されたワードアドレスのメモリデータは、フリップフロップに直接代入、フリップフロップの過去フラグとの論理積、論理和、排他論理、そしてメモリデータ並びにフリップフロップ出力の過去データの双方の論理否定が自由に選択されｎビット並列に任意の１ビット演算が出来る構成である。例えば８ビットのデータを演算する場合、１ビット演算を所定回繰り返すことにより実施する。現在の情報処理のデータは１ビットデータの集合体である、各１ビットが定義された情報であればこの演算方式で全ての情報処理が可能になる。
　また、後述されるように、再構成可能デバイスは、ＭＬＵＴという論理ユニットで構成され、これらは、真理値表データを格納することで、論理要素及び／又は接続要素として構成されるので、構成可能な回路は、図３に示す演算器に限定されない。
　また、再構成可能デバイス２０Ａ及び２０Ｂは、ＣＡＭを実現できる。ＣＡＭはメモリセル１つ１つに一致回路を持つので回路構成が極めて大掛かりになり、特殊なメモリで回路設計から作らなければならなく、メモリＩＰが使えない。しかし、再構成可能デバイス２０Ａが、メインメモリ６００にデータ登録の際に、索引のような形で登録すれば、データワードを格納するメインメモリ６００のアドレスを出力することも可能になる。
　２．ＭＲＬＤ
　以下、再構成可能な論理デバイスを、ＭＲＬＤ（Ｍｅｍｏｒｙ　ｂａｓｅｄ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）（登録商標）とも呼び、同一の参照符号２０を用いて説明する。ＭＲＬＤは、各ＭＬＵＴ間が、配線要素を介在せずに直接接続するとともに、メモリＩＰとして供給される同期ＳＲＡＭの機能を有効に活用される。尚、以下の記述でのＭＬＵＴでは図示していないが、アドレス遷移検出部を備え、同期ＳＲＡＭでも非同期化している。これにより、非同期化すると同時に、論理を構成しないブロックには入力信号が入力されず、アドレス遷移が起こらず、電力が削減できる。論理を構成するブロックは入力信号が入力されるので、クロック生成がなされ、所定の論理値を出力できる。
　図４に示す２０は、ＭＲＬＤの一例である。ＭＲＬＤ２０は、同期ＳＲＡＭを利用したＭＬＵＴ３０を複数個、アレイ状に配置したＭＬＵＴアレイ６０、ＭＬＵＴ３０のメモリ読出し動作、書込み動作対象となるメモリセルを特定する行デコーダ６１、及び、列デコーダ６２を有する。
　ＭＬＵＴ３０は、同期ＳＲＡＭで構成される。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、ＭＬＵＴ３０は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
　ＭＲＬＤ２０の論理動作では、実線で示される論理用アドレスＬＡ、及び論理用データＬＤの信号を使用する。論理用アドレスＬＡは、論理回路の入力信号として使用される。そして、論理用データＬＤは、論理回路の出力信号として使用される。ＭＬＵＴ３０の論理用アドレスＬＡは、隣接するＭＬＵＴの論理動作用データＬＤのデータ線と接続している。
　ＭＲＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。ＭＬＵＴ３０が、論理要素、及び接続要素を実現するための真理値表データの書き換えは、メモリへの書き込み動作によりなされる。
　ＭＲＬＤ２０の書き込み動作は、書込用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、書込用アドレスＡＤ、及び読出用データＲＤによりなされる。
　書込用アドレスＡＤは、ＭＬＵＴ３０内のメモリセルを特定するアドレスである。書込用アドレスＡＤは、m本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。行デコーダ６１は、m本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスをデコードして、メモリ動作の対象となるＭＬＵＴ３０を選択し特定する。メモリ動作用アドレスは、メモリの読出し動作、書き込み動作、両方の場合で使用され、m本の信号線を介して、行デコーダ６１、列デコーダ６２でデコードされて、対象となるメモリセルを選択する。なお本実施形態においては、後述するが、論理用アドレスＬＡのデコードは、ＭＬＵＴ内のデコーダにより行う。
　行デコーダ６１は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、書込用アドレスＡＤのｍビットのうちｘビットをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０内のメモリセルを特定するアドレスとして使用される。
　列デコーダ６２は、書込用アドレスＡＤのｍビットのうちｙビットをデコードし、行デコーダ６１と同様の機能を有して、デコードアドレスｎをＭＬＵＴ３０に対して出力するとともに、書込用データＷＤの出力、及び、読出用データＲＤを入力する。
　なお、ＭＬＵＴのアレイがｓ行ｔ列である場合、ＭＬＵＴアレイ６０からはｎ×ｔビットのデータが行デコーダ６１に入力される。ここで、各行毎のＭＬＵＴを選択するために行デコーダはｏ行分のｒｅ，ｗｅを出力する。つまり、ｏ行は、ＭＬＵＴのｓ行に相当する。ここでｏビットのうち、1ビットだけをアクティブにすることで、特定のメモリセルのワード線が選択される。そしてｔ個のＭＬＵＴがｎビットのデータを出力するため、ｎ×ｔビットのデータがＭＬＵＴアレイ６０から選択され、そのうち１列を選択するのに列デコーダ６２が使われる。
　図１に示した再構成可能デバイス２０の場合、図４のＡＤは、図１のＲＤ１に相当し、図４のＲＤは、図１のＲＤ２に相当する。
　図２に示した２０Ａの場合、図４のＡＤは、図２のＡＤ１に相当し、図４のＲＤは、図２のＡＤ２に相当する。図２に示した２０Ｂの場合、図４のＡＤは、図２のＲＤ１に相当し、図４のＲＤは、図２のＲＤ２に相当する。
　３．ＭＬＵＴ
　図７は、図９に示す２メモリセルユニットからなるＭＬＵＴを横積みして構成されるＭＲＬＤを概略的に示す図である。図８は、ＭＬＵＴの入出力線を示す図である。図７に示すＭＬＵＴ３０は、左方向から図８に示すアドレスＡ０Ｌ～Ａ７Ｌの入力があり、及び、右方向から図８に示すアドレスＡ０Ｒ～Ａ７Ｒの入力があり、また、左方向へ図８に示すデータＤ０Ｌ～Ｄ７Ｌの出力があり、右方向へ図８に示すデータＤ０Ｒ～Ｄ７Ｒの出力がある。ｎ値＝８のＭＬＵＴは従来方式では１ＭビットとなりＣＬＢ相当が４Ｍビットと大規模化してしまう。それに対して本案では後述するように、８Ｋ（２５６ワード×１６ビット×ＭＬＵＴ２個）ビットで構成される。
　図９は、図８に示すＭＬＵＴの回路例を示す図である。図９に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ、３１Ｂを有する。メモリセルユニットは、例えば、ＳＲＡＭである。
　図９に示されるように、メモリセルユニット３１Ａは、一辺からの第１複数アドレス線により特定されて、第１複数アドレス線の２倍の数の第１複数データ線に出力する複数のメモリセルを有し、メモリセルユニット３１Ｂは、他辺からの第２複数アドレス線により特定されて、第２複数アドレス線の２倍の数の第２複数データ線に出力する複数のメモリセルを有し、ＭＬＵＴ３０は、第１複数データ線及び第２複数データ線の一部を、一辺へ出力するとともに、第１複数データ線及び第２複数データ線の他の一部を、他辺へ出力する。
　各メモリセルユニットは、一方向毎に真理値表データをメモリセルに記憶する。そのため、メモリセルユニット３１Ａ及び３１Ｂの各々には、右から左方向用の真理値表データ、及び、左から右方向用の真理値表データを記憶する。すなわち、ＭＬＵＴは、それぞれが特定のデータ出力方向を規定する２つの真理値表データを記憶する。
　各メモリセルユニットのデータ数を、アドレス数より増やすとともに、各メモリセルユニットからデータ出力の方向を双方向にすることで、必要なメモリセルの数を少なくし、且つ、双方向へのデータ出力を可能にすることができる。
　図１０は、図９に示すＭＬＵＴより詳細な回路例を示す。図１０に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ、３１Ｂ、アドレスデコーダ１１Ａ、１１Ｂ、アドレスセレクタ１５Ａ、１５Ｂ、Ｉ／Ｏ（入出力）バッファ１２Ａ、１２Ｂ、及び、データセレクタ１３Ａ、１３Ｂを有する。ＭＬＵＴ３０のメモリセルユニット３１Ａ、３１Ｂは、それぞれ、アドレスデコーダ、アドレスセレクタ、及びＩ／Ｏバッファ、及び、データセレクタを有する。メモリセルユニット３１Ａ、３１Ｂへの入力アドレスが、それぞれ、アドレスＡ０Ｌ～Ａ７Ｌ、Ａ８～Ａ１５、及び、アドレスＡ０Ｒ～Ａ７Ｒ、Ａ８～Ａ１５となる。そのため、メモリセルユニット３１Ａ、３１Ｂは、２の１６乗（６５，５３６）ワード×８ビットの５１２Ｋの大容量となる。
　図９では、メモリセルユニット３１Ａ、３１Ｂは、それぞれアドレスＡ０Ｌ～Ａ７Ｌ、Ａ８～Ａ１５、及び、アドレスアドレスＡ０Ｒ～Ａ７Ｒ、Ａ８～Ａ１５の入力を有する。
　なお、図９は、概略図であり、メモリセルユニットの周辺回路であるデコーダ等は、示しておらず、デコーダは図１０で説明したアドレスデコーダ１１Ａ、１１Ｂが、各メモリセルユニット毎に用意され、アドレスセレクタ１５Ａ、１５Ｂと、メモリセルユニット３１Ａ、３１Ｂの間に配置される。よって、アドレスデコーダは、アドレスセレクタ１５Ａ、１５Ｂから出力される全てのアドレスをデコードしてもよい。
　アドレスセレクタ１５Ａ、１５Ｂは、論理動作用のアドレス線か、書込み用のアドレスかを切り替えるための選択回路であり、メモリセルがシングルポートの場合、必要となる。メモリセルをデュアルポートとする場合、アドレスセレクタは不要である。データセレクタ１３Ａ、１３Ｂは、出力データ、又は、書込みデータＷＤを切り替える選択回路である。
　ＭＲＬＤは専用の小型のＳＲＡＭに関する半導体設計試作、製造を経なくても、従来の大容量のメモリデバイスを利用できる。ＭＲＬＤをチップで構成する際、メモリＩＰ（Intellectual Property）を使うが、従来のＭＬＵＴが求めている微小メモリ容量では、アドレスデコーダやセンスアンプの面積が大きくメモリ自体の構成比率は５０％以下になる。このことは、ＭＲＬＤのオーバヘッドにもなり、効率が悪い。大容量メモリになるとアドレスデコーダやセンスアンプの比率は下がり、メモリ使用効率が上がる。そのため、大容量メモリにあった本案はＭＲＬＤチップの場合有効になる。
　３．２　同期／非同期動作用のメモリセルユニットを有するＭＬＵＴ
　ここで説明するＭＬＵＴは、双方向配置ＭＬＵＴであり、図７及び図８で説明したＭＬＵＴと同じ機能構成を有する。しかし、上記の双方向配置ＭＬＵＴと異なり、同期動作用のメモリセルユニットと、非同期動作用のメモリセルユニットを備える。同期動作用のメモリセルユニット又は非同期動作用のメモリセルユニットは、ペアを構成するが、論理要素及び／又は接続要素として動作するメモリセルユニットは、何れか１つである。両者のデータ出力を、ワイヤードオア接続、又は、ＯＲ回路で接続されるため、動作しないメモリセルユニットには、全て「０」のデータが格納される。
　図１１は、同期非同期切り替え可能なＭＬＵＴの回路例を示す図である。図１１に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ～３１Ｄ、アドレスデコーダ１１Ａ～１１Ｄ、Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄ、選択回路３２Ａ～３２Ｄ、データ選択回路３３、及びアドレス遷移検出部３５を有する。アドレス遷移検出部３５は、ＡＴＤ（Address Transition Detector）回路を含み、クロックとともに、送信される論理アドレスが、前回送信の論理アドレスと比較して、アドレス遷移を検出する。
　図５は、アドレス遷移検出部の一例を示す回路図である。図６は、アドレス遷移検出部のタイミングチャートである。アドレス遷移検出部３５は、否定論理和（ＮＯＲ）回路１１０Ａ、１１０Ｂ、論理和（ＯＲ）回路１２０、排他的論理和（ＥＯＲ）回路１３０、遅延回路１４０Ａ～１４０Ｃ、フリップフロップ（ＦＦ）１５０、インバータ１６０Ａ、１６０Ｂ、及びＤラッチ１７０を有する。
　信号Ｓ１は、プロセッサから出力されるアドレス入力信号である。信号Ｓ２は、Ｄラッチの出力である。Ｄラッチ１７０は、信号Ｓ１に変化があった場合、一定期間変化しないようにラッチする。これは、ノイズ等で後続のアドレス遷移を無視するためである。
　信号Ｓ３は、Ｄラッチ１７０から出力される遅延信号である。遅延信号は、図５に示されるように、立ち上がりおよび立ち下がりでクロックを作って、信号Ｓ４のクロック幅を生成するために、遅延回路１４０Ｂで遅延される。
　クロック信号として生成される信号Ｓ４は、変化を検出して、ＥＯＲ１３０から出力される。ＥＯＲ１３０では、遅延回路１４０Ｂの入力と、出力とが入力されるので、両者の信号レベルが異なると、信号レベル「ハイ」を出力する。これにより、アドレス遷移を検出することができる。図６に示すＳ４の時間Ｔ１は、論理アドレスの変化検出からＦＦ取り込みでの時間を示し、時間Ｔ２は、論理アドレス変化検出からメモリセルユニット読出しまでの時間を示す。
　ＯＲ回路１２０では、信号Ｓ４とともに、他のアドレス遷移の信号が入力され、ＯＲ演算値を出力する。ＯＲ回路１２０の出力は、遅延回路１４０Ｃで遅延されて、信号Ｓ５が出力される。
　信号Ｓ５は、遅延回路１４０Ｃから出力される遅延信号であり、Ｄラッチ１７０のイネーブル信号待ちしてクロック入力する。
　信号Ｓ６は、信号Ｓ５の信号延長であり、イネーブル信号のパルス生成である。ＮＯＲ回路１１０Ａは、信号Ｓ５とＳ６のＮＯＲ演算値である信号Ｓ７を出力する。そして、信号Ｓ７は、Ｄラッチ１７０のイネーブル信号となる。信号Ｓ８は、信号Ｓ５をインバータ１６０Ａで反転した信号で、ＦＦ１５０で、アドレス信号のラッチのクロックとして使用される。信号Ｓ９は、後段にあるメモリセルユニット３１のイネーブル、信号Ｓ１０は、メモリセルユニット３１のクロック（ａｔｄ＿ｃｌｋ）、信号Ｓ１１は、メモリセルユニット３１のアドレスとして利用される。図５の信号Ｓ１０は、論理アドレスの変化検出からメモリからのリードまでの時間を示す。
　このように、例えば、図１又は図２に示すプロセッサコア５１１がデータ要求をした場合、そのデータ要求の対象となるアドレスの変化を持ってクロックを生成し、メモリを駆動するので、必要なときにメモリが動作して、不必要なときにメモリ駆動させず、自律的に低消費電力化できる。
　Ａ．信号線
　図１１に示す信号線を、下記表１に説明する。
Figure JPOXMLDOC01-appb-T000001
　Ｂ．同期／非同期メモリセルユニット
　メモリセルユニット３１Ａ～３１Ｄは、同期ＳＲＡＭである。メモリセルユニット３１Ａ～３１Ｄはそれぞれ、左方向および右方向へ接続するための真理値表データを記憶する。メモリセルユニット３１Ｂ及び３１Ｄは、システムクロックに同期して動作する。一方、メモリセルユニット３１Ａ及び３１Ｃは、後述するアドレス遷移回路３５が生成するＡＴＤ生成クロック（「内部クロック信号」とも言う）に同期して動作するために、クロック（システムクロック）に対して、非同期で動作する。ＡＴＤ生成クロックが、システムクロック信号より、高周波数で動作するために、メモリセルユニット３１Ａ、３１Ｃは、ＭＬＵＴ３０外部からは、非同期動作するようにみえることで、非同期の機能を提供する。
　同期の機能要件を除けば、メモリセルユニット３１Ａ及び３１Ｃは、図９及び図１０に示すメモリセルユニット３１Ａ及び３１Ｂと同じ機能を有する。メモリセルユニット３１Ｂ及び３１Ｄも、同様である。
　アドレスデコーダ１１Ａ及び１１Ｂはともに、左側から入力するアドレスＡ０～Ａ３をデコードして、デコード信号を、それぞれ、メモリセルユニット３１Ａ及び３１Ｂに出力して、メモリセルユニット３１Ａ及び３１Ｂのワード線をアクティブにする。
　アドレスデコーダ１１Ｃ及び１１Ｄは、右側から入力するアドレスＡ４～Ａ７をデコードして、デコード信号を、それぞれ、メモリセルユニット３１Ｃ及び３１Ｄに出力して、メモリセルユニット３１Ｃ及び３１Ｄのワード線をアクティブにする。
　また、アドレスデコーダ１１Ａ及び１１Ｃは、ＳＲＡＭアドレス非同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ａｓｙｎｃ））をデコードし、アドレスデコーダ１１Ａ及び１１Ｃは、ＳＲＡＭアドレス同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ｓｙｎｃ））をデコードして、デコード信号により特定されるメモリセルユニットのワード線を活性化する。
　図１１に示す例では、各メモリセルユニットは、１６ｗｏｒｄｘ８ｂｉｔのメモリブロックである。メモリセルユニット３１Ａ及び３１Ｂは、１６ｗｏｒｄｘ８ｂｉｔｘ２は同期モードで使用し、１６ｗｏｒｄｘ８ｂｉｔｘ２は非同期モードで使用が可能である。同期と非同期は同時動作はできず、例えば同期動作メモリセルユニットに論理データをライトした場合、非同期動作メモリセルユニットには全て「０」を書き込む必要がある。
　なお、メモリセルユニットのデータ出力は、図示のように、ワイヤードＯＲとしてもよいし、ＯＲ論理回路を設けてもよい。
　Ｃ．選択回路
　選択回路の選択条件を、以下の表に示す。
Figure JPOXMLDOC01-appb-T000002
　選択回路３２Ａ～３２Ｄは、非同期動作用のメモリセルユニット３１Ａ及び３１Ｃ、又は、同期動作用のメモリセルユニット３１Ｂ及び３１Ｄの動作を選択する回路である。
　選択回路３２Ａは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるａｔｄ＿ａｄラッチアドレス（図３に示すＳ１１）を選択して、ＳＲＡＭアドレス非同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ａｓｙｎｃ））として出力する。非同期動作が選択されない場合、論理アドレスをそのまま出力する。
　選択回路３２Ｂは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤ生成クロックを選択して、出力する。非同期動作が選択されない場合、クロックをそのまま出力する。
　選択回路３２Ｃは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤ生成チップセレクトを選択して、出力する。非同期動作が選択されない場合、ＳＲＡＭチップイネーブルをそのまま出力する。
　選択回路３２Ｄは、選択信号（Ｓｅｌｅｃｔ）により、同期動作が選択されると、論理アドレスをそのまま出力する。
　Ｄ．禁止論理
　また、メモリ分割の特性として、禁止論理構成がある。表２に示す２つの真理値表を用いて、禁止論理の必要性を説明する。
Figure JPOXMLDOC01-appb-T000003
　真理値表１では、Ａ０，Ａ１を使用してＡＮＤ回路を構成し、Ｄ０に出力する真理値表が示される。真理値表２では、Ａ０，Ａ４を使用してＡＮＤ回路を構成し、Ｄ０に出力する真理値表が示される。真理値表１の場合の論理は、Ａ３－Ａ０使用のメモリセルユニット３１Ａだけで論理演算可能なので、他のメモリセルユニットに“０”を書き込んでいれば、ＯＲ演算により、他のメモリセルユニットの出力値の影響を受けないので、禁止論理の問題は生じない。
　一方、真理値表２の論理の場合、Ａ３－Ａ０使用のメモリセルユニットはｃ、ｄの識別ができない。Ａ７－Ａ４使用のＳＲＡＭは、ｂ、ｄの識別がつかない。このように、２つのメモリセルユニットをまたがる論理演算は、２つの真理値表では正しい値を得られないため、２つのメモリセルユニットを跨ぐ論理演算を、禁止論理としている。よって、論理構成する場合、各メモリセルユニット内部で、論理を実現する必要がある。そのため、本実施形態に係る真理値表データでは、上記禁止論理を生成しないように生成される。
　Ｅ．Ｉ／Ｏバッファ
　Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄは、クロックとＡＴＤ生成クロックの何れかに同期して、メモリセルユニットのデータ線からデータを読み出すことで、ＦＦの機能を提供している。なお、Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。
　選択回路３２は、ＳＲＡＭデータ出力（Ｏ＿ｍｄａｔａ）を、選択信号に従って、SRAMデータ出力、及び、論理データ出力の何れかとして出力する。
　３．３　回路規模調整回路
　ＭＲＬＤ２０は、小さなメモリセルユニットで構成されるため、メインメモリ６００と比べて集積回路の規模が大きくなり、合わない。図１２は、規模調整回路の一例を示す図である。規模調整回路２１Ａは、メインメモリ６００とＭＲＬＤ２０Ａの間に配置され、回路規模調整回路２１Ｂは、メインメモリ６００とＭＲＬＤ２０Ｂの間に配置される。
　４．ＭＬＵＴの論理動作
　Ａ．論理要素
　図１３は、ＭＬＵＴの一例を示す図である。図１３では、論理動作の説明を行うために、アドレスセレクタ、Ｉ／Ｏバッファ及びデータセレクタの表記は、省略される。図１３に示すＭＬＵＴ３０ａ、３０ｂは、４つの論理用アドレス入力ＬＡ線Ａ０～Ａ３と、４つの論理動作用データ線Ｄ０～Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０～Ｄ３は、１６個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、１６本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０～Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０～Ｄ３に出力する。例えば、論理用アドレス入力ＬＡ線Ａ０～Ａ３に適当な信号が入力される場合は、４つの記憶素子４０Ａ、４０Ｂ、４０Ｃ、及び４０Ｄを選択するように構成することができる。ここで、記憶素子４０Ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０Ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０～Ｄ３には、記憶素子４０Ａ～４０Ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０Ａ、３０Ｂは、論理用アドレス入力ＬＡ線Ａ０～Ａ３から論理用アドレス入力ＬＡを受け取り、その論理用アドレス入力ＬＡによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０～Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２は、隣接するＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０Ａは、ＭＬＵＴ３０Ｂから出力される論理動作用データを、論理用アドレス入力ＬＡとして受け取る。また、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０と接続しており、ＭＬＵＴ３０Ａが出力する論理動作用データは、ＭＬＵＴ３０Ｂで論理用アドレス入力ＬＡとして受け取られる。例えば、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、論理動作用データＤ２に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０に出力する。同様に、ＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２に出力する。このように、ＭＬＵＴ同士の連結は、１対のアドレス線とデータ線とを用いる。以下、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２と、論理動作用データ線Ｄ２のように、ＭＬＵＴの連結に使用されるアドレス線とデータ線の対を「ＡＤ対」という。
　なお、図１３では、ＭＬＵＴ３０Ａ、３０Ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
　図１４は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理用アドレス入力ＬＡ線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路７０１の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
　図１５は、図１４に示す論理回路の真理値表を示す図である。図１４の論理回路は、４入力のため、入力Ａ０～Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１～Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
　Ｂ．接続要素
　図１６は、接続要素として動作するＭＬＵＴの一例を示す図である。図１６では、接続要素としてのＭＬＵＴは、論理用アドレス入力ＬＡ線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理用アドレス入力ＬＡ線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理用アドレス入力ＬＡ線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ０に出力するように動作する。
　図１７は、図１６に示す接続要素の真理値表を示す図である。図１６に示す接続要素は、４入力４出力である。したがって、入力Ａ０～Ａ３の全ての入力と、出力Ｄ０～Ｄ３の全ての出力が使用される。図１７に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
　図１８は、ＡＤ対０、ＡＤ対１、ＡＤ対２、及びＡＤ対３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。図１８において、２点鎖線は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。破線は、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。実線は、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。１点鎖線は、ＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
　なお、図１８では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
　Ｃ．論理要素と接続要素の組合せ機能
　図１９は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１９に示す例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理用アドレス入力ＬＡ線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
　図２０に、図１９に示す論理要素及び接続要素の真理値表を示す。図１９の論理動作は、入力Ｄ０～Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図２０の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
　図２１は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１８に示すＭＬＵＴと同様に、ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０と、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１と、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
　５．真理値表データの生成方法
　第１及び第２実施形態を用いて説明した再構成可能な半導体装置に適用される真理値表データは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって生成される。例えば、当該情報処理装置は、コンピュータ装置１０であってもよいし、また、コンピュータ装置１０と同様のハードウェア資源を有し、ネットワーク１１００に接続される他のコンピュータ装置であってもよい。
　図１又は図２を参照して、真理値表データを生成するコンピュータ装置の一例を説明する。コンピュータ装置１０は、プロセッサ５１０と、メインメモリ６００とドライブ装置５５０を有する。プロセッサ５１０は、通信部５３０や、ドライブ装置５５０からロードされた論理構成用のソフトウェア１２１０を実行後、集積回路を設計するためのＣ言語記述またはハードウェア記述言語（ＨＤＬ）などの回路記述言語１２２０から真理値表データ１２３０を生成し、メインメモリ６００に記憶する。プロセッサ５１０が、生成した真理値表データ１２３０を、再構成可能デバイス２０に書き込む。
　ドライブ装置５５０は、例えば、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、フラッシュメモリなどの記憶媒体１２００を読み書きする装置である。ドライブ装置５５０は、記憶媒体１２００を回転させるモータや記憶媒体１２００上でデータを読み書きするヘッド等を含む。ドライブ装置５５０は、セットされた記憶媒体１２００からプログラムを読み出す。プロセッサ５１０は、ドライブ装置５５０により読み出されたプログラム又は真理値表データを、メインメモリ６００に格納する。
　真理値表データ１２３０が再構成可能デバイス２０に読み込まれることにより、真理値表データとハードウェア資源とが協働した具体的手段によって、論理要素及び／又は接続要素としての機能が構築される。また、真理値表データは、真理値表という論理的構造を示す構造を有するデータともいえる。
　以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
　１０　　コンピュータ装置
　１１　　アドレスデコーダ
　１２　　Ｉ／Ｏバッファ
　１３　　データセレクタ
　２０　　再構成可能デバイス
　３０　　ＭＬＵＴ
　３１　　メモリセルユニット
　３２　　選択回路
　３５　　アドレス遷移検出部
　６０　　ＭＬＵＴアレイ
　６１　　行デコーダ
　６２　　列デコーダ
　５１０　　プロセッサ
　５３０　　通信部
　５４０　　外部記憶装置
　５５０　　ドライブ装置
　６００　　メインメモリ
　１１００　　ネットワーク
　１２００　　記憶媒体

Claims (7)

  1. 　メインメモリと、接続する再構成可能デバイスであって、
    　前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
    　前記各論理部は、
    　　複数のアドレス線と、
    　　複数のデータ線と、
    　　前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
    　　前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
    　前記メモリセルアレイユニットのアドレス線が、前記メインメモリのデータ出力線と接続されている、再構成可能デバイス。
  2. 　前記メモリセルユニットは、マルチルックアップテーブルである、請求項１に記載の再構成可能デバイス。
  3. 　前記各論理部は、
    　前記複数のアドレス線の一部から入力されるアドレスをデコードする第１アドレスデコーダと、
    　前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第２アドレスデコーダと、
    　前記第１アドレスデコーダのデコード線により特定される複数にメモリセルを有する第１メモリセルユニットと、
    　前記第２アドレスデコーダのデコード線により特定される複数のメモリセルを有する第２メモリセルユニットと、を備える請求項１又は２に記載の再構成可能デバイス。
  4. 　前記第１メモリセルユニット及び第２メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか１つを特定するデータを出力する第２の複数アドレス線に接続する、請求項３に記載の半導体装置。
  5. 　メインメモリと、
    　前記メインメモリと接続する再構成可能デバイスであって、
    　前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
    　前記各論理部は、
    　　複数のアドレス線と、
    　　複数のデータ線と、
    　　前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
    　　前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレ
    イユニットと、を有し、
    　前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、再構成可能デバイスと、を備える半導体装置。
  6. 　第２の再構成可能デバイスをさらに備え、
    　前記第２の再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
    　前記各論理部は、
    　　複数のアドレス線と、
    　　複数のデータ線と、
    　　前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
    　　前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレ
    イユニットと、を有し、
    　前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、
    　請求項６に記載の半導体装置。
  7. 　前記メインメモリと、前記再構成可能デバイスの間に、両者の回路規模を調整する規模調整回路をさらに備える請求項５又は６に記載の半導体装置。
     
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