JPH1173400A - ロジック混載ｄｒａｍｌｓｉ - Google Patents
ロジック混載ｄｒａｍｌｓｉInfo
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- JPH1173400A JPH1173400A JP10150364A JP15036498A JPH1173400A JP H1173400 A JPH1173400 A JP H1173400A JP 10150364 A JP10150364 A JP 10150364A JP 15036498 A JP15036498 A JP 15036498A JP H1173400 A JPH1173400 A JP H1173400A
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- Japan
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- logic
- blocks
- memory
- lsi
- dram
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 ＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩ
において、誤動作の原因となるピーク電流を減少させ、
高信頼性とする。 【解決手段】 ＳＩＭＤ方式のロジック混載ＤＲＡＭＬ
ＳＩ構造において、ピーク電流の大きさを減少させるた
めに、ＤＲＡＭブロック５１３間ならびにロジックブロ
ック５１２の両方に意図的クロックスキューを導入し、
ｆＭ×ｍ＝ｆＮ×ｎの関係を満たすようＤＲＡＭブロッ
ク（周波数ｆＭ、Ｉ／Ｏ数ｍ）とロジックブロック（周
波数ｆＮ、Ｉ／Ｏ数ｎ）の両方について動作周波数とＩ
／Ｏ数を規定する。好ましくは、高速かつ低電力ＤＲＡ
Ｍアクセスを達成するためにアドレス順序外し方式が導
入される。
において、誤動作の原因となるピーク電流を減少させ、
高信頼性とする。 【解決手段】 ＳＩＭＤ方式のロジック混載ＤＲＡＭＬ
ＳＩ構造において、ピーク電流の大きさを減少させるた
めに、ＤＲＡＭブロック５１３間ならびにロジックブロ
ック５１２の両方に意図的クロックスキューを導入し、
ｆＭ×ｍ＝ｆＮ×ｎの関係を満たすようＤＲＡＭブロッ
ク（周波数ｆＭ、Ｉ／Ｏ数ｍ）とロジックブロック（周
波数ｆＮ、Ｉ／Ｏ数ｎ）の両方について動作周波数とＩ
／Ｏ数を規定する。好ましくは、高速かつ低電力ＤＲＡ
Ｍアクセスを達成するためにアドレス順序外し方式が導
入される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＩＭＤ（単一命
令多重データストリーム：Single-Instruction-multipl
e-Data-Stream ）方式の大容量のＤＲＡＭ(Dynamic Ran
dom Access Memory)および多数の論理（ロジック）回路
からなる半導体ＬＳＩ(Large-Scale Integrated circui
t)、並びに、その低電力高速高信頼性動作方法に関す
る。
令多重データストリーム：Single-Instruction-multipl
e-Data-Stream ）方式の大容量のＤＲＡＭ(Dynamic Ran
dom Access Memory)および多数の論理（ロジック）回路
からなる半導体ＬＳＩ(Large-Scale Integrated circui
t)、並びに、その低電力高速高信頼性動作方法に関す
る。
【０００２】
【従来の技術】最近の半導体加工技術は、０．１ミクロ
ンの微細構造を得ることを可能とするようになった。ま
た、近い将来、シリコンウェーハの直径は８から１２イ
ンチになるであろう。コンピュータアプリケーションに
関しては、いわゆるマルチメディアアプリケーション
（動画像、音楽、音声、通信などを含む）が家庭や職場
において幅広く使用され、これらのアプリケーション
（用途）は大量のデータならびに高い処理性能を必要と
する。
ンの微細構造を得ることを可能とするようになった。ま
た、近い将来、シリコンウェーハの直径は８から１２イ
ンチになるであろう。コンピュータアプリケーションに
関しては、いわゆるマルチメディアアプリケーション
（動画像、音楽、音声、通信などを含む）が家庭や職場
において幅広く使用され、これらのアプリケーション
（用途）は大量のデータならびに高い処理性能を必要と
する。
【０００３】このような関連する半導体およびコンピュ
ータ産業上の要求に鑑みて、現在行なわれている研究
は、大容量メモリ（例えばＤＲＡＭ）と高性能ロジック
ブロックを、一つのチップに集積化することに向けられ
ている。ＤＲＡＭは、大量のデータを保持することがで
きるため、高度の集積化を実現するために最も一般的に
用いられるメモリＬＳＩである。上記の研究のほとんど
すべてがロジック混載ＤＲＡＭに焦点をあわせている。
周知のとおり、メモリとプロセッサ間のデータ転送速度
には制限があるが、この種のＬＳＩ装置はその制限を克
服するため、特に効果的である。たとえば、Ｙ．Ａｉｍ
ｏｔｏ、Ｔ．Ｋｉｍｕｒａ、Ｙ．Ｙａｂｅ他により並列
イメージ処理ＲＡＭ（ＰＩＰ−ＲＡＭ）が開発され、19
96 DigestTechnical Papers of IEEE International So
lid State Circuit Conference (ISSCC) SP-23.3 ペー
ジ３７２−３７３ ４７６において、また、Slide Supp
lement 1996 to the Digest of Technical Papers ISSC
C Vol.39 ページ２９８−２９９ ４７９において、６
４ＭｂＤＲＡＭ技術を用いて、１６ＭｂＤＲＡＭと１２
８個のプロセッサ素子をひとつのチップに集積した装置
について報告されている。
ータ産業上の要求に鑑みて、現在行なわれている研究
は、大容量メモリ（例えばＤＲＡＭ）と高性能ロジック
ブロックを、一つのチップに集積化することに向けられ
ている。ＤＲＡＭは、大量のデータを保持することがで
きるため、高度の集積化を実現するために最も一般的に
用いられるメモリＬＳＩである。上記の研究のほとんど
すべてがロジック混載ＤＲＡＭに焦点をあわせている。
周知のとおり、メモリとプロセッサ間のデータ転送速度
には制限があるが、この種のＬＳＩ装置はその制限を克
服するため、特に効果的である。たとえば、Ｙ．Ａｉｍ
ｏｔｏ、Ｔ．Ｋｉｍｕｒａ、Ｙ．Ｙａｂｅ他により並列
イメージ処理ＲＡＭ（ＰＩＰ−ＲＡＭ）が開発され、19
96 DigestTechnical Papers of IEEE International So
lid State Circuit Conference (ISSCC) SP-23.3 ペー
ジ３７２−３７３ ４７６において、また、Slide Supp
lement 1996 to the Digest of Technical Papers ISSC
C Vol.39 ページ２９８−２９９ ４７９において、６
４ＭｂＤＲＡＭ技術を用いて、１６ＭｂＤＲＡＭと１２
８個のプロセッサ素子をひとつのチップに集積した装置
について報告されている。
【０００４】一般的に、マルチメディアアプリケーショ
ンにおける処理上の要求の大半は単純なものだが、その
ような要求の量は多い。ＰＩＰ−ＲＡＭは、マルチメデ
ィアアプリケーションを処理するためのひとつの解決法
である。なぜなら、１２８個の動作を３０ＭＨｚで並列
に行なうことができ、各プロセッサが８ｂのメモリデー
タバスを備えているからである。すなわち、メモリとプ
ロセッサ間のデータ転送速度が速い（１２８×８ｂ、３
０ＭＨｚ）。さらに、大容量ＤＲＡＭと大量のプロセッ
サ素子の両方が一つのチップに集積されているため、必
要な電力損は低く抑えられている。ロジック集積メモリ
技術を用いることにより、従来のマルチチップによる解
決法と比較して、メモリプロセッサデータ／命令バスに
おける低抵抗・低容量が実現された。
ンにおける処理上の要求の大半は単純なものだが、その
ような要求の量は多い。ＰＩＰ−ＲＡＭは、マルチメデ
ィアアプリケーションを処理するためのひとつの解決法
である。なぜなら、１２８個の動作を３０ＭＨｚで並列
に行なうことができ、各プロセッサが８ｂのメモリデー
タバスを備えているからである。すなわち、メモリとプ
ロセッサ間のデータ転送速度が速い（１２８×８ｂ、３
０ＭＨｚ）。さらに、大容量ＤＲＡＭと大量のプロセッ
サ素子の両方が一つのチップに集積されているため、必
要な電力損は低く抑えられている。ロジック集積メモリ
技術を用いることにより、従来のマルチチップによる解
決法と比較して、メモリプロセッサデータ／命令バスに
おける低抵抗・低容量が実現された。
【０００５】上述したような進歩にも関わらず、マルチ
メディアにおいてさらに大きいメモリ容量とより高い処
理性能とが強く求められている。ハードウェア（例えば
製造技術など）とソフトウェア（例えば、よりインテリ
ジェントで、スケーラブルで、ネットワーク指向など）
における最近の進歩は、ロジック集積メモリＬＳＩに対
して、より多くのメモリ容量とより高い処理能力を与え
られる可能性がうまれた。しかし、このような進歩は、
メモリに多数の入出力（Ｉ／Ｏ）ビットを必要とし、プ
ロセッサはより高い周波数／パラレリズムを必要とす
る。さらに、これらの技術は当然のことながら電力損を
増加させ、得られたＬＳＩは誤動作を起こしやすい。大
電力消費と高速動作の両方で大ピーク電流が生じ、ＬＳ
Ｉ内部電圧のはねかえりが起きる。また、このようなＬ
ＳＩにおける高い電力損によって高価なパッケージ（例
えばセラミックスや金属製のもの、さらにパッケージに
冷却ファンを取り付けることさえある）が必要とされ、
その結果としての価格上昇はＬＳＩの用途を制限するこ
とになりやすい。よく知られたバッテリー電力限界のた
め、高い電力損によって、モバイルアプリケーションに
おける用途も制限される。さらに、信号配線上の電圧は
ねかえりの問題もあり、これは誤動作を生じる原因とな
りやすい。
メディアにおいてさらに大きいメモリ容量とより高い処
理性能とが強く求められている。ハードウェア（例えば
製造技術など）とソフトウェア（例えば、よりインテリ
ジェントで、スケーラブルで、ネットワーク指向など）
における最近の進歩は、ロジック集積メモリＬＳＩに対
して、より多くのメモリ容量とより高い処理能力を与え
られる可能性がうまれた。しかし、このような進歩は、
メモリに多数の入出力（Ｉ／Ｏ）ビットを必要とし、プ
ロセッサはより高い周波数／パラレリズムを必要とす
る。さらに、これらの技術は当然のことながら電力損を
増加させ、得られたＬＳＩは誤動作を起こしやすい。大
電力消費と高速動作の両方で大ピーク電流が生じ、ＬＳ
Ｉ内部電圧のはねかえりが起きる。また、このようなＬ
ＳＩにおける高い電力損によって高価なパッケージ（例
えばセラミックスや金属製のもの、さらにパッケージに
冷却ファンを取り付けることさえある）が必要とされ、
その結果としての価格上昇はＬＳＩの用途を制限するこ
とになりやすい。よく知られたバッテリー電力限界のた
め、高い電力損によって、モバイルアプリケーションに
おける用途も制限される。さらに、信号配線上の電圧は
ねかえりの問題もあり、これは誤動作を生じる原因とな
りやすい。
【０００６】本発明の背景として、ＰＩＰ−ＲＡＭのさ
まざまな特徴、特に回路技術とその動作について、説明
する。
まざまな特徴、特に回路技術とその動作について、説明
する。
【０００７】図１１を参照して、前述のＩＳＳＣＣの論
文において報告されたＰＩＰ−ＲＡＭのチップの顕微鏡
写真を示す。図１１において、１２８ＫｂＤＲＡＭ素子
（ＤＥ）１０１は８個の１６Ｋｂメモリユニット（Ｍ
Ｕ）１０２を有する。チップはさらに、プロセッサ素子
（ＰＥ）１０３と、主ワードデコーダと、内部電源１０
４とを有する。さらに、クロックバッファ制御回路集合
体１０５と、位相ロックドループ（ＰＬＬ）と、冗長Ｐ
Ｅ−ＤＥ対１０７が設けられている。チップ内には１２
８個のＰＥ−ＤＥ対が集積されており、この構造によ
り、１２８個の並行ＳＩＭＤ動作が可能になる。外部命
令により全てのＰＥ−ＤＥ対が同じ動作を実行する。
文において報告されたＰＩＰ−ＲＡＭのチップの顕微鏡
写真を示す。図１１において、１２８ＫｂＤＲＡＭ素子
（ＤＥ）１０１は８個の１６Ｋｂメモリユニット（Ｍ
Ｕ）１０２を有する。チップはさらに、プロセッサ素子
（ＰＥ）１０３と、主ワードデコーダと、内部電源１０
４とを有する。さらに、クロックバッファ制御回路集合
体１０５と、位相ロックドループ（ＰＬＬ）と、冗長Ｐ
Ｅ−ＤＥ対１０７が設けられている。チップ内には１２
８個のＰＥ−ＤＥ対が集積されており、この構造によ
り、１２８個の並行ＳＩＭＤ動作が可能になる。外部命
令により全てのＰＥ−ＤＥ対が同じ動作を実行する。
【０００８】図１２のブロック図を参照すると、主ワー
ドデコーダ２０１と、主ワードアドレス２０２と、副ワ
ード／カラム／ＭＵアドレス２０３と、シリアルデータ
２０４と、即値データ２０５が示されている。同じ主ワ
ードアドレス、同じ副ワード／カラム／ＭＵアドレス、
同じ命令が全てのＰＥ−ＤＥ対に配分される。命令およ
び命令バスについては、図示を省略する。ゼロおよび第
一レベルのＤＲＡＭ素子（ＤＥ−０、ＤＥ−１）２０６
および２０８と、ゼロおよび第一レベルのプロセッサ素
子（ＰＥ−０、ＰＥ−１）２０７および２０９から１２
８番目のＤＥ−ＰＥ素子２２１および２２７までが示さ
れ、１２８個のＤＥ−ＰＥ対がひとつのチップに含まれ
ていることをあらわしている。
ドデコーダ２０１と、主ワードアドレス２０２と、副ワ
ード／カラム／ＭＵアドレス２０３と、シリアルデータ
２０４と、即値データ２０５が示されている。同じ主ワ
ードアドレス、同じ副ワード／カラム／ＭＵアドレス、
同じ命令が全てのＰＥ−ＤＥ対に配分される。命令およ
び命令バスについては、図示を省略する。ゼロおよび第
一レベルのＤＲＡＭ素子（ＤＥ−０、ＤＥ−１）２０６
および２０８と、ゼロおよび第一レベルのプロセッサ素
子（ＰＥ−０、ＰＥ−１）２０７および２０９から１２
８番目のＤＥ−ＰＥ素子２２１および２２７までが示さ
れ、１２８個のＤＥ−ＰＥ対がひとつのチップに含まれ
ていることをあらわしている。
【０００９】なお、参照符号２１０、２１１、２１２、
２１３、２１４、２１５、２１６、２１７、２１８、２
１９、２２０はそれぞれ、主ワード線、副ワード線、副
ワードデコーダ、副ワードアドレス、メモリユニット
（ＭＵ）０−７、データ線（ＤＬ）対、カラムデコー
ダ、ＭＵセレクタ、データデコーダ（ＤＡ）、カラムア
ドレス、およびＭＵアドレスを示す。
２１３、２１４、２１５、２１６、２１７、２１８、２
１９、２２０はそれぞれ、主ワード線、副ワード線、副
ワードデコーダ、副ワードアドレス、メモリユニット
（ＭＵ）０−７、データ線（ＤＬ）対、カラムデコー
ダ、ＭＵセレクタ、データデコーダ（ＤＡ）、カラムア
ドレス、およびＭＵアドレスを示す。
【００１０】主ワード／カラム／ＭＵの３つのアドレス
は、セレクタ２２２を介してＭＵへ送られる。ある動作
においては、セレクタ２２２は外部装置により発生され
た副ワード／カラム／ＭＵアドレスを選択し、他の動作
については内部で発生させたアドレスを選択する。後者
の場合、内部ＰＥ転送バス２２３と、アドレス／データ
レジスタ２２４と、セレクタ２２５と、ＡＬＵ２２６が
内部アドレスを発生する。ＰＩＰ−ＲＡＭにおいて、メ
モリブロックＭＵおよびプロセッサブロックＰＥは向か
い合って配置され、８−ｂデータバスに接続されてい
る。
は、セレクタ２２２を介してＭＵへ送られる。ある動作
においては、セレクタ２２２は外部装置により発生され
た副ワード／カラム／ＭＵアドレスを選択し、他の動作
については内部で発生させたアドレスを選択する。後者
の場合、内部ＰＥ転送バス２２３と、アドレス／データ
レジスタ２２４と、セレクタ２２５と、ＡＬＵ２２６が
内部アドレスを発生する。ＰＩＰ−ＲＡＭにおいて、メ
モリブロックＭＵおよびプロセッサブロックＰＥは向か
い合って配置され、８−ｂデータバスに接続されてい
る。
【００１１】図１３は、高速メモリアクセスのためにＰ
ＩＰ−ＲＡＭにおいて使用されるページづけセグメンテ
ーション方式を示す。参照符号３０１、３０２、３０
３、３０４、３０５、３０６、３０７および３０８はそ
れぞれ、主／副ワードアドレス、ＭＵアドレス、副ワー
ドデコーダ、副ワード線Ａ、副ワード線Ｂ、副ワード線
Ｚ、ページ、セグメントを示す。
ＩＰ−ＲＡＭにおいて使用されるページづけセグメンテ
ーション方式を示す。参照符号３０１、３０２、３０
３、３０４、３０５、３０６、３０７および３０８はそ
れぞれ、主／副ワードアドレス、ＭＵアドレス、副ワー
ドデコーダ、副ワード線Ａ、副ワード線Ｂ、副ワード線
Ｚ、ページ、セグメントを示す。
【００１２】図１４はメモリアクセスを示すタイムチャ
ートである。すべての主／副ワード線はＭＵ内に備えら
れており、このことは、すべての主／副ワードアドレス
がＤＥを構成する８個のＭＵのいずれにおいても、アク
セス可能であることを意味する。
ートである。すべての主／副ワード線はＭＵ内に備えら
れており、このことは、すべての主／副ワードアドレス
がＤＥを構成する８個のＭＵのいずれにおいても、アク
セス可能であることを意味する。
【００１３】全ての従来のＤＲＡＭはワードアドレスお
よびカラムアドレスを有している。そのなかには、主ワ
ードアドレスと副ワードアドレスの両方をワードアドレ
スとして用いるものもある。カラムアドレスにおいての
みアドレス変更が発生した場合、従来のＤＲＡＭのアク
セス速度は速い。これは一般に「ページモードアクセ
ス」と呼ばれる。同じアドレス方式を、ワード、カラム
およびＭＵアドレスから成るメモリアドレスに延長する
こともできる。この手法により、アドレス変更がＭＵア
ドレス内でのみ発生した場合には、８個のＭＵ全てへの
高速ランダムアクセスを実現させることができる。なぜ
なら、どのＭＵもワード／カラムアドレスデコーダと、
センスアンプを備えているからである。センスアンプが
メモリセルから読み出したデータをラッチするためのＭ
Ｕアドレス変更はカラムアドレス変更とほぼ同じにな
る。同じ主／副ワードアドレスを有するメモリアドレス
は「セグメント」と呼ばれる。メモリアクセスにおいて
ページミスが発生した場合、セグメントミスが発生しな
ければ、この方式により速いメモリアクセスを維持する
ことができる。この方式は高速アクセスエリアが拡張さ
れる。このページづけセグメンテーション方式を用いる
ことにより、アクセス可能なエリアをより広くした高速
ＤＲＡＭが実現できる。
よびカラムアドレスを有している。そのなかには、主ワ
ードアドレスと副ワードアドレスの両方をワードアドレ
スとして用いるものもある。カラムアドレスにおいての
みアドレス変更が発生した場合、従来のＤＲＡＭのアク
セス速度は速い。これは一般に「ページモードアクセ
ス」と呼ばれる。同じアドレス方式を、ワード、カラム
およびＭＵアドレスから成るメモリアドレスに延長する
こともできる。この手法により、アドレス変更がＭＵア
ドレス内でのみ発生した場合には、８個のＭＵ全てへの
高速ランダムアクセスを実現させることができる。なぜ
なら、どのＭＵもワード／カラムアドレスデコーダと、
センスアンプを備えているからである。センスアンプが
メモリセルから読み出したデータをラッチするためのＭ
Ｕアドレス変更はカラムアドレス変更とほぼ同じにな
る。同じ主／副ワードアドレスを有するメモリアドレス
は「セグメント」と呼ばれる。メモリアクセスにおいて
ページミスが発生した場合、セグメントミスが発生しな
ければ、この方式により速いメモリアクセスを維持する
ことができる。この方式は高速アクセスエリアが拡張さ
れる。このページづけセグメンテーション方式を用いる
ことにより、アクセス可能なエリアをより広くした高速
ＤＲＡＭが実現できる。
【００１４】図１４に、３つの異なるケース、即ち、
（１）ページヒット、（２）ページミス／セグメント
（信号）ヒット、（３）セグメント（信号）ミスのそれ
ぞれについて、ひとつもしくはそれ以上のサイクルにお
けるシステムクロック３１０、カラムアドレス３１１、
ＭＵアドレス３１２、主ワードアドレスまたは副ワード
アドレス３１３、副ワード線Ａ３１４、副ワード線Ｂ３
１５、副ワード線Ｚ３１６およびデータアウト３１７の
状態を示す。
（１）ページヒット、（２）ページミス／セグメント
（信号）ヒット、（３）セグメント（信号）ミスのそれ
ぞれについて、ひとつもしくはそれ以上のサイクルにお
けるシステムクロック３１０、カラムアドレス３１１、
ＭＵアドレス３１２、主ワードアドレスまたは副ワード
アドレス３１３、副ワード線Ａ３１４、副ワード線Ｂ３
１５、副ワード線Ｚ３１６およびデータアウト３１７の
状態を示す。
【００１５】図１５および図１６は、ＰＩＰ−ＲＯＭの
電力消費を低減させるために開発された、クロック使用
低電圧揺動差動電荷転送方式を示す。
電力消費を低減させるために開発された、クロック使用
低電圧揺動差動電荷転送方式を示す。
【００１６】図１５には、副ワード線（ＳＷＬ）４０
１、ビット線（ＢＬ）４０２、／ビット線（反転ＢＬ）
４０３（ここで、記号／は相補対をあらわす。）、メモ
リセル４０４、転送ゲート（ＴＧ１）４０５、ＴＧ１用
クロック（ＴＧ１ＣＬＫ）４０６、センスアンプ（Ｓ
Ａ）４０７、センスアンプ用クロック（ＳＡＣＬＫ）４
０８、センスアンプデータ線（ＳＡＤ）４０９、／セン
スアンプデータ線（反転ＳＡＤ）４１０、転送ゲート２
（ＴＧ２）４１１、ＴＧ２用クロック４１２（ＴＧ２Ｃ
ＬＫ）が示されている。同様に、データ線（ＤＬ）４１
３、／データ線（ＤＬ）４１４、転送ゲート（ＴＧ３）
４１５、ＴＧ３用クロック（ＴＧ３ＣＬＫ）４１６、デ
ータ線（ＤＡＴＡ）４１７、／データ線（反転ＤＡＴ
Ａ）４１８、データアンプ（ＤＡ）４１９、データアン
プ用クロック（ＤＡＣＬＫ）４２０が示されている。Ｄ
ＲＡＭとＰＥ間でデータを転送するデータ線４１３は大
容量と高抵抗を有する。したがって、データ線を介する
データ転送は長い遅延と大電力消費をともなう。この問
題を解決するため、転送ゲートを、ビット線４０２とセ
ンスアンプ４０７の間（ＴＧ１）、センスアンプ４０７
とデータ線４１７の間（ＴＧ２）、およびデータ線４１
７とデータアンプ４１９の間（ＴＧ３）にそれぞれ設け
ている。転送ゲートの開閉タイミングは、位相ロックド
ループ（ＰＬＬ）により送出される個別のクロックによ
り正確に制御される。
１、ビット線（ＢＬ）４０２、／ビット線（反転ＢＬ）
４０３（ここで、記号／は相補対をあらわす。）、メモ
リセル４０４、転送ゲート（ＴＧ１）４０５、ＴＧ１用
クロック（ＴＧ１ＣＬＫ）４０６、センスアンプ（Ｓ
Ａ）４０７、センスアンプ用クロック（ＳＡＣＬＫ）４
０８、センスアンプデータ線（ＳＡＤ）４０９、／セン
スアンプデータ線（反転ＳＡＤ）４１０、転送ゲート２
（ＴＧ２）４１１、ＴＧ２用クロック４１２（ＴＧ２Ｃ
ＬＫ）が示されている。同様に、データ線（ＤＬ）４１
３、／データ線（ＤＬ）４１４、転送ゲート（ＴＧ３）
４１５、ＴＧ３用クロック（ＴＧ３ＣＬＫ）４１６、デ
ータ線（ＤＡＴＡ）４１７、／データ線（反転ＤＡＴ
Ａ）４１８、データアンプ（ＤＡ）４１９、データアン
プ用クロック（ＤＡＣＬＫ）４２０が示されている。Ｄ
ＲＡＭとＰＥ間でデータを転送するデータ線４１３は大
容量と高抵抗を有する。したがって、データ線を介する
データ転送は長い遅延と大電力消費をともなう。この問
題を解決するため、転送ゲートを、ビット線４０２とセ
ンスアンプ４０７の間（ＴＧ１）、センスアンプ４０７
とデータ線４１７の間（ＴＧ２）、およびデータ線４１
７とデータアンプ４１９の間（ＴＧ３）にそれぞれ設け
ている。転送ゲートの開閉タイミングは、位相ロックド
ループ（ＰＬＬ）により送出される個別のクロックによ
り正確に制御される。
【００１７】図１５に示す構成の動作中における信号の
タイミングを図１６に示す。すなわち、副ワード線（Ｓ
ＷＬ）、ビット線（ＢＬ、反転ＢＬ）、ＴＧ１制御クロ
ック（ＴＧ１ＣＬＫ）、ＳＡクロック（ＳＡＣＬＫ）、
センスアンプデータ（ＳＡＤ及び反転ＳＡＤ）、ＴＧ２
制御クロック（ＴＧ２ＣＬＫ）、データ線（ＤＬ、反転
ＤＬ）、ＴＧ３制御クロック（ＴＧ３ＣＬＫ）、データ
アンプクロック（ＤＡＣＬＫ）上の信号が示されてい
る。この方式はデータ線内のロジック電圧揺動を抑え、
結果としてデータ線の駆動電流を低減させる。データ線
４１７・４１８は差動モードで駆動されるため、ノイズ
マージンが大きく保たれる。ＰＩＰ−ＲＡＭは１０２４
（８×１２４）のデータ線を有するため、この方式によ
りデータ線の電力消費量は約３分の１まで低減される。
タイミングを図１６に示す。すなわち、副ワード線（Ｓ
ＷＬ）、ビット線（ＢＬ、反転ＢＬ）、ＴＧ１制御クロ
ック（ＴＧ１ＣＬＫ）、ＳＡクロック（ＳＡＣＬＫ）、
センスアンプデータ（ＳＡＤ及び反転ＳＡＤ）、ＴＧ２
制御クロック（ＴＧ２ＣＬＫ）、データ線（ＤＬ、反転
ＤＬ）、ＴＧ３制御クロック（ＴＧ３ＣＬＫ）、データ
アンプクロック（ＤＡＣＬＫ）上の信号が示されてい
る。この方式はデータ線内のロジック電圧揺動を抑え、
結果としてデータ線の駆動電流を低減させる。データ線
４１７・４１８は差動モードで駆動されるため、ノイズ
マージンが大きく保たれる。ＰＩＰ−ＲＡＭは１０２４
（８×１２４）のデータ線を有するため、この方式によ
りデータ線の電力消費量は約３分の１まで低減される。
【００１８】メモリＬＳＩ回路における高速アクセスと
大容量データ記憶の間には、競合関係がある。高速動作
を達成するために、ビット線とワード線の両方について
メモリセルの数を減少させることができる。しかし、こ
のような方法は、デバイスの集積容量も減少させてしま
う。なぜなら、周辺回路（たとえば、アドレスデコー
ダ、センスアンプ、プリチャージおよび等価回路など）
が、有限のレイアウト領域を分け合うからである。メモ
リセルの総数を、それぞれ少数のメモリセルを含む多数
の「マット」に分割した場合には、より広いレイアウト
領域が周辺回路用に必要となる。たとえば、１マット１
６ＭｂＤＲＡＭは小さくできるが低速であり、８マット
１６ＭｂＤＲＡＭは高速だがチップサイズが大きい。周
知の様に、メモリセルのレイアウト領域はプロセス技術
や総メモリ容量によって規定され、チップ構造や回路方
式とは無関係である。チップの製造コストを低減させる
ために、ＬＳＩ回路の全レイアウト領域、いわゆる「ダ
イサイズ」は、可能な限り小さく設計されている。同じ
プロセス技術においてチップサイズに対する周辺回路の
割合を小さくするためには、ビット線方向およびワード
線方向の両方についてメモリセルの数を増加させること
が好ましい。しかし、このような増加によって動作速度
が遅くなってしまう。
大容量データ記憶の間には、競合関係がある。高速動作
を達成するために、ビット線とワード線の両方について
メモリセルの数を減少させることができる。しかし、こ
のような方法は、デバイスの集積容量も減少させてしま
う。なぜなら、周辺回路（たとえば、アドレスデコー
ダ、センスアンプ、プリチャージおよび等価回路など）
が、有限のレイアウト領域を分け合うからである。メモ
リセルの総数を、それぞれ少数のメモリセルを含む多数
の「マット」に分割した場合には、より広いレイアウト
領域が周辺回路用に必要となる。たとえば、１マット１
６ＭｂＤＲＡＭは小さくできるが低速であり、８マット
１６ＭｂＤＲＡＭは高速だがチップサイズが大きい。周
知の様に、メモリセルのレイアウト領域はプロセス技術
や総メモリ容量によって規定され、チップ構造や回路方
式とは無関係である。チップの製造コストを低減させる
ために、ＬＳＩ回路の全レイアウト領域、いわゆる「ダ
イサイズ」は、可能な限り小さく設計されている。同じ
プロセス技術においてチップサイズに対する周辺回路の
割合を小さくするためには、ビット線方向およびワード
線方向の両方についてメモリセルの数を増加させること
が好ましい。しかし、このような増加によって動作速度
が遅くなってしまう。
【００１９】ＰＩＰ−ＲＡＭでは、低電力高速動作のた
めの、新しい回路技術を採用している。この技術は、電
力低減と高性能達成の両方に効果的であるが、同時に、
広いレイアウト領域を占有する多数の周辺回路を必要と
する。従って、メモリセル占有率はチップサイズの８％
未満である。この値は従来のＤＲＡＭＬＳＩのほぼ６分
の１である。この欠点により、チップが６４ＭｂＤＲＡ
Ｍプロセス技術を用いて製造された場合でも、チップメ
モリ容量は１６Ｍｂに制限される。
めの、新しい回路技術を採用している。この技術は、電
力低減と高性能達成の両方に効果的であるが、同時に、
広いレイアウト領域を占有する多数の周辺回路を必要と
する。従って、メモリセル占有率はチップサイズの８％
未満である。この値は従来のＤＲＡＭＬＳＩのほぼ６分
の１である。この欠点により、チップが６４ＭｂＤＲＡ
Ｍプロセス技術を用いて製造された場合でも、チップメ
モリ容量は１６Ｍｂに制限される。
【００２０】ＰＩＰ−ＲＡＭはマルチチップアプリケー
ション用に開発されたため、そのメモリ容量と処理能力
が制限されていても、このことはシステムアプリケーシ
ョンに対しては重大な欠点ではない。例えば、指紋認識
システムは、ただひとつのＰＩＰ−ＲＡＭＬＳＩデバイ
スとコントローラチップを用いて構成することができ
る。一方、ハードウェア浪費型アプリケーション（例え
ば、陸上用無人探索機、文書解析など）も多数あり、こ
れらはマルチメディアを包括して、８個以上のＰＩＰ−
ＲＡＭ ＬＳＩデバイスを必要とする。ＰＩＰ−ＲＡＭ
は単一命令多重データストリーム（ＳＩＭＤ）構造を採
用しているため、全てのプロセッサ素子が同一のジョブ
を同時に行う。したがって、ＳＩＭＤ方式はマルチメデ
ィアアプリケーションに対して非常に効果的である。な
ぜなら、これは単純な処理を大容量データ記憶と組み合
わせたものであり、単一チップからマルチチップ構造へ
の拡大が容易であるからである。しかし、これらの大容
量のアプリケーションについては、ＰＩＰ−ＲＡＭを酷
使することにより大ピーク電流が生じるため、システム
ボードを設計することが困難である。周知のとおり、最
も電力を消費する動作は「データ書込」である。データ
書込命令が発生すると、全てのＰＥと全てのＰＩＰ−Ｒ
ＡＭが電力を大量に消費する書込動作を同時に行ない、
大ピーク電流が生じる。この問題により、安価なマルチ
メディアシステムの実現は制限される。なぜなら、マル
チチップＰＩＰ−ＲＡＭボードは、高電力バッテリー
（大電流を供給できる）と、電源ラインの電圧はねかえ
りを安定させるための多数のキャパシタの両方を必要と
するからである。また、多数の高速外部データＩ／Ｏラ
インを用いて、外部装置との間のデータ転送速度を高く
することも必要である。さらに、ＰＩＰ−ＲＡＭは、ラ
ンダムデータアクセスについては、ＤＲＡＭアクセス速
度が遅い（３０ｎｓ／サイクル）という欠点がある。実
際、セグメントミスが発生した場合、動作周波数が１５
ＭＨｚ程度にまで低下する。このように、アクセス速度
が遅いと、アプリケーションに対するシステム性能が制
限される。ＰＩＰ−ＲＡＭの最大動作周波数（３０ＭＨ
ｚ）はこの遅いメモリアクセス速度により規定される。
現在、プロセッサ周波数は５００ＭＨｚに達し、１チッ
プＤＲＡＭ容量は６４Ｍｂに達する。しかし、ＤＲＡＭ
アクセス速度は以前として３０ＭＨｚである。ＤＲＡＭ
とプロセッサ間の速度の差は大きく、ほぼひとけた分の
大きさにあたる。速度上の制限は、容易には克服できな
い。なぜなら、ＰＩＰ−ＲＡＭのプロセッサ素子は、プ
ロセッサ素子として動作電圧を低く設計されているた
め、パイプライン構造をもたないためである。このよう
に、ＰＩＰ−ＲＡＭ設計は電力低減に効果的であるもの
の、ＰＥの性能は従来のプロセッサと比較して非常に劣
る。
ション用に開発されたため、そのメモリ容量と処理能力
が制限されていても、このことはシステムアプリケーシ
ョンに対しては重大な欠点ではない。例えば、指紋認識
システムは、ただひとつのＰＩＰ−ＲＡＭＬＳＩデバイ
スとコントローラチップを用いて構成することができ
る。一方、ハードウェア浪費型アプリケーション（例え
ば、陸上用無人探索機、文書解析など）も多数あり、こ
れらはマルチメディアを包括して、８個以上のＰＩＰ−
ＲＡＭ ＬＳＩデバイスを必要とする。ＰＩＰ−ＲＡＭ
は単一命令多重データストリーム（ＳＩＭＤ）構造を採
用しているため、全てのプロセッサ素子が同一のジョブ
を同時に行う。したがって、ＳＩＭＤ方式はマルチメデ
ィアアプリケーションに対して非常に効果的である。な
ぜなら、これは単純な処理を大容量データ記憶と組み合
わせたものであり、単一チップからマルチチップ構造へ
の拡大が容易であるからである。しかし、これらの大容
量のアプリケーションについては、ＰＩＰ−ＲＡＭを酷
使することにより大ピーク電流が生じるため、システム
ボードを設計することが困難である。周知のとおり、最
も電力を消費する動作は「データ書込」である。データ
書込命令が発生すると、全てのＰＥと全てのＰＩＰ−Ｒ
ＡＭが電力を大量に消費する書込動作を同時に行ない、
大ピーク電流が生じる。この問題により、安価なマルチ
メディアシステムの実現は制限される。なぜなら、マル
チチップＰＩＰ−ＲＡＭボードは、高電力バッテリー
（大電流を供給できる）と、電源ラインの電圧はねかえ
りを安定させるための多数のキャパシタの両方を必要と
するからである。また、多数の高速外部データＩ／Ｏラ
インを用いて、外部装置との間のデータ転送速度を高く
することも必要である。さらに、ＰＩＰ−ＲＡＭは、ラ
ンダムデータアクセスについては、ＤＲＡＭアクセス速
度が遅い（３０ｎｓ／サイクル）という欠点がある。実
際、セグメントミスが発生した場合、動作周波数が１５
ＭＨｚ程度にまで低下する。このように、アクセス速度
が遅いと、アプリケーションに対するシステム性能が制
限される。ＰＩＰ−ＲＡＭの最大動作周波数（３０ＭＨ
ｚ）はこの遅いメモリアクセス速度により規定される。
現在、プロセッサ周波数は５００ＭＨｚに達し、１チッ
プＤＲＡＭ容量は６４Ｍｂに達する。しかし、ＤＲＡＭ
アクセス速度は以前として３０ＭＨｚである。ＤＲＡＭ
とプロセッサ間の速度の差は大きく、ほぼひとけた分の
大きさにあたる。速度上の制限は、容易には克服できな
い。なぜなら、ＰＩＰ−ＲＡＭのプロセッサ素子は、プ
ロセッサ素子として動作電圧を低く設計されているた
め、パイプライン構造をもたないためである。このよう
に、ＰＩＰ−ＲＡＭ設計は電力低減に効果的であるもの
の、ＰＥの性能は従来のプロセッサと比較して非常に劣
る。
【００２１】マルチメディアアプリケーションは広いメ
モリバス帯域を必要とする（バス帯域はメモリアクセス
頻度×Ｉ／Ｏビット数により規定される）。ほとんど全
てのロジック集積メモリは高速メモリアクセスを備えて
おり、この要件を満たすため広いメモリバス幅を用い
る。メモリＬＳＩにおいて最も電力を消費する部分はセ
ンスアンプである。上述したように、メモリＬＳＩに対
する高速広域データ読出／書込では、多数のセンスアン
プが同時にアクティブになるため、大電流消費を引き起
こす。広域データ読出／書込を同時に行なうための大電
流の存在は、電源ラインにおける電圧はねかえりの原因
となり、誤動作を生じることがある。従って、この問題
を克服するためには、電源ラインのために大きいレイア
ウト領域を設ける必要がある（これにより電源ラインの
抵抗が減少し、キャパシタンスが増加する）が、このこ
とによりチップサイズが大きくなるという問題が生じ
る。上述したように、ＳＩＭＤはマルチメディアアプリ
ケーションについて効果的であり、大量のマルチメディ
アアプリケーションに必要とされる高性能を備えること
ができる。メモリバス帯域が広ければ広いほど、メモリ
データ読出／書込動作量も増大し、結果として、大電流
が流れる。高周波数動作を達成しつつ電力損を低減させ
る最も効果的な方法のひとつは、ＰＩＰ−ＲＡＭにおけ
るＰＥについて前述したように、動作電圧を低減させる
ことである。信号線における電圧揺動を低減させること
も、ＰＩＰ−ＲＡＭにおけるデータ線の場合と同様に、
効果的である。しかし、これらの両方とも、外部／内部
ノイズに影響しやすく、ＬＳＩについては、誤操作を生
じやすい。これは、より大きいメモリ容量を備え、より
高性能になるであろう将来のロジック集積ＤＲＡＭＬＳ
Ｉにとって、深刻な問題である。また、それぞれ異なる
システムは異なる数のメモリとプロセッサを備えている
ため、ワードアドレス変更（主ワードアドレスと副ワー
ドアドレスの両方を含む）のための遅延時間を低減させ
る統一した方法はこれまでなかった。
モリバス帯域を必要とする（バス帯域はメモリアクセス
頻度×Ｉ／Ｏビット数により規定される）。ほとんど全
てのロジック集積メモリは高速メモリアクセスを備えて
おり、この要件を満たすため広いメモリバス幅を用い
る。メモリＬＳＩにおいて最も電力を消費する部分はセ
ンスアンプである。上述したように、メモリＬＳＩに対
する高速広域データ読出／書込では、多数のセンスアン
プが同時にアクティブになるため、大電流消費を引き起
こす。広域データ読出／書込を同時に行なうための大電
流の存在は、電源ラインにおける電圧はねかえりの原因
となり、誤動作を生じることがある。従って、この問題
を克服するためには、電源ラインのために大きいレイア
ウト領域を設ける必要がある（これにより電源ラインの
抵抗が減少し、キャパシタンスが増加する）が、このこ
とによりチップサイズが大きくなるという問題が生じ
る。上述したように、ＳＩＭＤはマルチメディアアプリ
ケーションについて効果的であり、大量のマルチメディ
アアプリケーションに必要とされる高性能を備えること
ができる。メモリバス帯域が広ければ広いほど、メモリ
データ読出／書込動作量も増大し、結果として、大電流
が流れる。高周波数動作を達成しつつ電力損を低減させ
る最も効果的な方法のひとつは、ＰＩＰ−ＲＡＭにおけ
るＰＥについて前述したように、動作電圧を低減させる
ことである。信号線における電圧揺動を低減させること
も、ＰＩＰ−ＲＡＭにおけるデータ線の場合と同様に、
効果的である。しかし、これらの両方とも、外部／内部
ノイズに影響しやすく、ＬＳＩについては、誤操作を生
じやすい。これは、より大きいメモリ容量を備え、より
高性能になるであろう将来のロジック集積ＤＲＡＭＬＳ
Ｉにとって、深刻な問題である。また、それぞれ異なる
システムは異なる数のメモリとプロセッサを備えている
ため、ワードアドレス変更（主ワードアドレスと副ワー
ドアドレスの両方を含む）のための遅延時間を低減させ
る統一した方法はこれまでなかった。
【００２２】
【発明が解決しようとする課題】上述した様に、ＳＩＭ
Ｄ構造を有する従来のロジック集積メモリＬＳＩには、
データ読出／書込動作を同時に行うことによって生じる
大量の漏洩電流を避ける方法がなかった。また、ワード
アドレス変更のための遅延時間を減少させることは不可
能であった。さらに、メモリ容量の増加と処理速度の高
速化に対応する低電力、高速、高信頼性動作を達成する
方法がなかった。
Ｄ構造を有する従来のロジック集積メモリＬＳＩには、
データ読出／書込動作を同時に行うことによって生じる
大量の漏洩電流を避ける方法がなかった。また、ワード
アドレス変更のための遅延時間を減少させることは不可
能であった。さらに、メモリ容量の増加と処理速度の高
速化に対応する低電力、高速、高信頼性動作を達成する
方法がなかった。
【００２３】それ故、本発明の目的は、上述した従来の
設計の欠点を克服するため、低電力で高速で高信頼性の
ＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩ及びそのロ
ジック混載ＤＲＡＭＬＳＩの制御方法（アクセウ方法）
を提供することにある。
設計の欠点を克服するため、低電力で高速で高信頼性の
ＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩ及びそのロ
ジック混載ＤＲＡＭＬＳＩの制御方法（アクセウ方法）
を提供することにある。
【００２４】
【課題を解決するための手段】上記およびその他の目的
は、本発明によれば、複数個のメモリブロックと、複数
個のロジックブロックと、メモリブロックとロジックブ
ロックの間でデータを送信および受信するための複数個
のデータ信号線と、メモリブロックとロジックブロック
を制御する複数個のブロックと、複数個のクロック発生
ブロックと、メモリブロックとロジックブロックの両方
のための複数個の制御信号線と、外部信号を入出力する
ための複数個の信号線を備えたロジック混載積ＤＲＡＭ
ＬＳＩによって達成される。
は、本発明によれば、複数個のメモリブロックと、複数
個のロジックブロックと、メモリブロックとロジックブ
ロックの間でデータを送信および受信するための複数個
のデータ信号線と、メモリブロックとロジックブロック
を制御する複数個のブロックと、複数個のクロック発生
ブロックと、メモリブロックとロジックブロックの両方
のための複数個の制御信号線と、外部信号を入出力する
ための複数個の信号線を備えたロジック混載積ＤＲＡＭ
ＬＳＩによって達成される。
【００２５】複数個のロジックブロックは、単一命令多
重データプロトコルに従って駆動される。重要なこと
は、各メモリブロックが異なるタイミングで駆動され、
各ロジックブロックもやはり異なるタイミングで駆動さ
れることである。メモリブロックに対するタイミング差
は１／［Ｍ×ｆ］であり、ロジックブロックに対するタ
イミング差は１／［Ｎ×ｆ］である。ここで、Ｍはメモ
リブロックの数、Ｎはロジックブロックの数、ｆはＬＳ
Ｉ動作周波数を表す。
重データプロトコルに従って駆動される。重要なこと
は、各メモリブロックが異なるタイミングで駆動され、
各ロジックブロックもやはり異なるタイミングで駆動さ
れることである。メモリブロックに対するタイミング差
は１／［Ｍ×ｆ］であり、ロジックブロックに対するタ
イミング差は１／［Ｎ×ｆ］である。ここで、Ｍはメモ
リブロックの数、Ｎはロジックブロックの数、ｆはＬＳ
Ｉ動作周波数を表す。
【００２６】メモリブロックの動作周波数をｆＭ、ロジ
ックブロックの動作周波数をｆＮ、メモリブロックのＩ
／Ｏ数をｍ、ロジックブロックのＩ／Ｏ数をｎとする
と、これらの値は次式の関係を満たす。
ックブロックの動作周波数をｆＮ、メモリブロックのＩ
／Ｏ数をｍ、ロジックブロックのＩ／Ｏ数をｎとする
と、これらの値は次式の関係を満たす。
【００２７】ｆＭ×ｍ＝ｆＮ×ｎ． また、変更されるワードアドレスの数を最小限に抑える
ため、発生させたアドレスの順序を変更することもで
き、この順序は、メモリアクセスの後に元の順序のアド
レスに再格納させることができる。
ため、発生させたアドレスの順序を変更することもで
き、この順序は、メモリアクセスの後に元の順序のアド
レスに再格納させることができる。
【００２８】上述の構成によれば、高速で低電力で高信
頼性のＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩを実
現することができる。
頼性のＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩを実
現することができる。
【００２９】
【発明の実施の形態】図１は本発明の第一の実施例によ
るＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩのブロッ
ク図であり、図２は図１のロジック混載ＤＲＡＭＬＳＩ
の動作を説明するための図である。図１及び図２を用い
て第一の実施例によるロジック混載ＤＲＡＭＬＳＩを説
明する前に、本発明のより良き理解のために、従来のＳ
ＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩを説明する。
るＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩのブロッ
ク図であり、図２は図１のロジック混載ＤＲＡＭＬＳＩ
の動作を説明するための図である。図１及び図２を用い
て第一の実施例によるロジック混載ＤＲＡＭＬＳＩを説
明する前に、本発明のより良き理解のために、従来のＳ
ＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩを説明する。
【００３０】図３は、従来のＳＩＭＤ方式のロジック混
載ＤＲＡＭＬＳＩのブロック図であり、また、図４は図
３のロジック混載ＤＲＡＭＬＳＩの動作を説明するため
の図である。
載ＤＲＡＭＬＳＩのブロック図であり、また、図４は図
３のロジック混載ＤＲＡＭＬＳＩの動作を説明するため
の図である。
【００３１】図３において、各ロジックブロックすなわ
ちプロセッサ素子（ＰＥ）５０２はレジスタすなわちメ
モリ５０３にアクセスし、アクセスタイミングはクロッ
ク信号５０１によって規定される。図４に示すように、
そのクロック信号のスキューは１００ｐｓ程度である。
なお、図４の縦軸は電流Ｉである。
ちプロセッサ素子（ＰＥ）５０２はレジスタすなわちメ
モリ５０３にアクセスし、アクセスタイミングはクロッ
ク信号５０１によって規定される。図４に示すように、
そのクロック信号のスキューは１００ｐｓ程度である。
なお、図４の縦軸は電流Ｉである。
【００３２】図３に示すように、従来の場合には、各Ｐ
Ｅ５０２は同じ列のレジスタすなわちメモリ５０３にア
クセスする。なぜなら、全てのＰＥが同一の命令を実行
するからでる。例示を簡略化するため、全てのレジスタ
すなわちメモリアドレスは、レジスタすなわちメモリブ
ロックに対して直接発せられ、ロジックブロック（Ｐ
Ｅ）経由しないものとする。レジスタすなわちメモリブ
ロックの数が多ければ多いほど、ピーク電流の量は増大
する。大ピーク電流は、電源ラインまたは接地ライン５
０４における電圧はねかえりを生じさせ、ＬＳＩの誤動
作を招く。
Ｅ５０２は同じ列のレジスタすなわちメモリ５０３にア
クセスする。なぜなら、全てのＰＥが同一の命令を実行
するからでる。例示を簡略化するため、全てのレジスタ
すなわちメモリアドレスは、レジスタすなわちメモリブ
ロックに対して直接発せられ、ロジックブロック（Ｐ
Ｅ）経由しないものとする。レジスタすなわちメモリブ
ロックの数が多ければ多いほど、ピーク電流の量は増大
する。大ピーク電流は、電源ラインまたは接地ライン５
０４における電圧はねかえりを生じさせ、ＬＳＩの誤動
作を招く。
【００３３】本発明によれば、図１に示すように、位相
ロックドループ（ＰＬＬ）５１５によって制御される異
なるタイミングで、各ＰＥ５１２はレジスタすなわちメ
モリブロック５１３にアクセスする。クロック５１１
は、ＰＬＬ５１５内の周波数検出器及びローパスフィル
タ５１７にパルスを供給する。各ＰＥに対するクロック
は、ＰＬＬ５１５内の電圧制御発振器（ＶＣＯ）５１６
によって意図的に導入されたタイミングスキュー（図２
に示す）を有している。従って、各レジスタすなわちメ
モリブロックは、異なるタイミングにおいてアクセスさ
れ、ピーク電流が低減される。説明を簡略化するために
ＰＬＬ回路を示したが、ディレイドロックドループ（Ｄ
ＬＬ： delayed locked loop）回路または同期ミラー遅
延（ＳＭＤ：synchronous mirror delay）回路を用いて
ＰＥ間に意図的なクロックスキューを導入してもよい。
ＰＥ間の最適クロック遅延は、１／［ｆ×Ｎ］秒であ
り、ここで、ｆは、ＰＥのためのクロック周波数、Ｎは
ＰＥの数である。
ロックドループ（ＰＬＬ）５１５によって制御される異
なるタイミングで、各ＰＥ５１２はレジスタすなわちメ
モリブロック５１３にアクセスする。クロック５１１
は、ＰＬＬ５１５内の周波数検出器及びローパスフィル
タ５１７にパルスを供給する。各ＰＥに対するクロック
は、ＰＬＬ５１５内の電圧制御発振器（ＶＣＯ）５１６
によって意図的に導入されたタイミングスキュー（図２
に示す）を有している。従って、各レジスタすなわちメ
モリブロックは、異なるタイミングにおいてアクセスさ
れ、ピーク電流が低減される。説明を簡略化するために
ＰＬＬ回路を示したが、ディレイドロックドループ（Ｄ
ＬＬ： delayed locked loop）回路または同期ミラー遅
延（ＳＭＤ：synchronous mirror delay）回路を用いて
ＰＥ間に意図的なクロックスキューを導入してもよい。
ＰＥ間の最適クロック遅延は、１／［ｆ×Ｎ］秒であ
り、ここで、ｆは、ＰＥのためのクロック周波数、Ｎは
ＰＥの数である。
【００３４】図５を参照すると、本発明の第二の実施例
によるＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩのブ
ロック図が示されている。この実施例は、第一の実施例
を、メモリブロックとロジックブロックの両方につい
て、その数を変え、また異なる動作周波数に拡張したも
のである。図示の実施例は、８個のメモリブロック６０
１と４個のロジックブロックを備えているが、これは一
例にすぎない。メモリクロック６０３の、Φｍ０、Φｍ
１、Φｍ２、…、Φｍ７は、それぞれ、１／［８×
ｆＭ］、２／［８×ｆＭ］、３／［８×ｆＭ］、…、８
／［８×ｆＭ］の遅延を有している。ここで、ｆＭはメ
モリブロックのクロック周波数を表す。ロジッククロッ
ク６０４の、Φｎ０、Φｎ１、…、Φｎ３はそれぞれ、
１／［４×ｆＮ］、２／［４×ｆＮ］、…、４／［４×
ｆＮ］の遅延を有している。ここで、ｆＮはロジックブ
ロックのクロック周波数を表す。この実施例において
は、たとえば、ｆＭ＝３０ＭＨｚであり、ｆＮ＝１２０
ＭＨｚである。一般的に、従来の半導体製造技術および
回路技術を用いることにより、ロジックブロックのクロ
ックサイクルをメモリブロックのものよりも速くするこ
とができる。メモリブロック（ｍ−ｂ Ｉ／Ｏ）とロジ
ックブロックとの間のＩ／Ｏバスを、 ｆＭ×ｍ＝ｆＮ×ｎ の関係を満たすように設定すれば、メモリブロックとロ
ジックブロック間の正確なデータ転送が実現される。図
５にあげる例によって、メモリレジスタ６０５およびロ
ジックレジスタ６０６を用いてこの方式を実現してい
る。
によるＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩのブ
ロック図が示されている。この実施例は、第一の実施例
を、メモリブロックとロジックブロックの両方につい
て、その数を変え、また異なる動作周波数に拡張したも
のである。図示の実施例は、８個のメモリブロック６０
１と４個のロジックブロックを備えているが、これは一
例にすぎない。メモリクロック６０３の、Φｍ０、Φｍ
１、Φｍ２、…、Φｍ７は、それぞれ、１／［８×
ｆＭ］、２／［８×ｆＭ］、３／［８×ｆＭ］、…、８
／［８×ｆＭ］の遅延を有している。ここで、ｆＭはメ
モリブロックのクロック周波数を表す。ロジッククロッ
ク６０４の、Φｎ０、Φｎ１、…、Φｎ３はそれぞれ、
１／［４×ｆＮ］、２／［４×ｆＮ］、…、４／［４×
ｆＮ］の遅延を有している。ここで、ｆＮはロジックブ
ロックのクロック周波数を表す。この実施例において
は、たとえば、ｆＭ＝３０ＭＨｚであり、ｆＮ＝１２０
ＭＨｚである。一般的に、従来の半導体製造技術および
回路技術を用いることにより、ロジックブロックのクロ
ックサイクルをメモリブロックのものよりも速くするこ
とができる。メモリブロック（ｍ−ｂ Ｉ／Ｏ）とロジ
ックブロックとの間のＩ／Ｏバスを、 ｆＭ×ｍ＝ｆＮ×ｎ の関係を満たすように設定すれば、メモリブロックとロ
ジックブロック間の正確なデータ転送が実現される。図
５にあげる例によって、メモリレジスタ６０５およびロ
ジックレジスタ６０６を用いてこの方式を実現してい
る。
【００３５】図６を参照すると、図５に示す回路のタイ
ムチャートが示されている。ひとつのメモリサイクルに
ついて、アドレスが発生されたあとで、メモリブロック
からのデータがロジックブロックにとって使用可能にな
る。図６からわかるように、全てのメモリブロックから
の全てのデータは、アドレスが発せられた後の２つのメ
モリクロックにおいてのみ使用可能である。なぜなら、
複数個のメモリブロックが存在し、それらの間に遅延が
生じるからである。しかし図７に示すように、各メモリ
ブロックおよび各ロジックブロックについてのクロック
遅延によってデータの流れが中断されることはない。次
に、メモリクロックの期間Ｔ１の間に、各ラインについ
て千鳥位相クロック発生により、各Φｍ０〜Φｍｙのお
のおのにたいしてアドレスが発生され、つぎに、２クロ
ックサイクル内で、すなわちＴ２により、全てのライン
の１６Ｍｂデータが読出される。各ラインについてのデ
ータ読出も同様に、千鳥状取出しおよび実行サイクルΦ
ｎ０〜Φｎ７に続き、データが読出される。図６および
図７には、メモリブロックからデータを読出す場合のみ
を示すが、メモリブロックへのデータ書込みも同様にし
て処理することができる。
ムチャートが示されている。ひとつのメモリサイクルに
ついて、アドレスが発生されたあとで、メモリブロック
からのデータがロジックブロックにとって使用可能にな
る。図６からわかるように、全てのメモリブロックから
の全てのデータは、アドレスが発せられた後の２つのメ
モリクロックにおいてのみ使用可能である。なぜなら、
複数個のメモリブロックが存在し、それらの間に遅延が
生じるからである。しかし図７に示すように、各メモリ
ブロックおよび各ロジックブロックについてのクロック
遅延によってデータの流れが中断されることはない。次
に、メモリクロックの期間Ｔ１の間に、各ラインについ
て千鳥位相クロック発生により、各Φｍ０〜Φｍｙのお
のおのにたいしてアドレスが発生され、つぎに、２クロ
ックサイクル内で、すなわちＴ２により、全てのライン
の１６Ｍｂデータが読出される。各ラインについてのデ
ータ読出も同様に、千鳥状取出しおよび実行サイクルΦ
ｎ０〜Φｎ７に続き、データが読出される。図６および
図７には、メモリブロックからデータを読出す場合のみ
を示すが、メモリブロックへのデータ書込みも同様にし
て処理することができる。
【００３６】この方式を用いることにより、ブロック数
と動作周波数がメモリブロックとロジックブロックで異
なるＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩを実現
することができる。すなわち、ロジックブロックのＩ／
Ｏ数ならびにロジックブロックのレイアウト領域を減少
して、チップサイズを抑え、製造コストを下げることが
できる。その結果、前述した実施例を用いることによ
り、安定した動作をともなう高性能かつ広メモリバス帯
域が実現される。
と動作周波数がメモリブロックとロジックブロックで異
なるＳＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩを実現
することができる。すなわち、ロジックブロックのＩ／
Ｏ数ならびにロジックブロックのレイアウト領域を減少
して、チップサイズを抑え、製造コストを下げることが
できる。その結果、前述した実施例を用いることによ
り、安定した動作をともなう高性能かつ広メモリバス帯
域が実現される。
【００３７】図８は、本発明の第三の実施例によるＳＩ
ＭＤ方式のロジック混載ＤＲＡＭＬＳＩのブロック図を
示す。図において、ワードアドレス部およびカラムアド
レス部を有するアドレス入力により、ＤＲＡＭセルアレ
イ９０２がアクセスされる。ワードアドレスはアドレス
デコーダ９０１により、カラムアドレスはカラムアドレ
スデコーダ９０４によりそれぞれ用いられる。ワードア
ドレスは６０ｎｓでクロックされ、カラムアドレスは３
０ｎｓでクロックされる。カラムアドレス遷移を用いた
アクセスサイクルは速く（ページモード）、ワードアド
レス遷移を用いたクセスサイクルは遅い。
ＭＤ方式のロジック混載ＤＲＡＭＬＳＩのブロック図を
示す。図において、ワードアドレス部およびカラムアド
レス部を有するアドレス入力により、ＤＲＡＭセルアレ
イ９０２がアクセスされる。ワードアドレスはアドレス
デコーダ９０１により、カラムアドレスはカラムアドレ
スデコーダ９０４によりそれぞれ用いられる。ワードア
ドレスは６０ｎｓでクロックされ、カラムアドレスは３
０ｎｓでクロックされる。カラムアドレス遷移を用いた
アクセスサイクルは速く（ページモード）、ワードアド
レス遷移を用いたクセスサイクルは遅い。
【００３８】上述したように、ＤＲＡＭアクセスにおい
て、ワード線アドレス変更は、カラムアドレス変更より
多くの時間を必要とする。さらに、ワードアドレス変更
は、より多くの電力を消費する。これは、電力を消費す
るセンスアンプを稼働するためである。ＳＩＭＤの構造
は非常に単純であるため、図９および図１０に示すよう
に、ＤＲＡＭアクセスのためのアドレスの順序を、順序
外れ(out of order)制御器９０５を備えたアドレスレジ
スタを用いて変更することができる。図８に示すよう
に、順序外れ制御器９０５を備えたアドレスレジスタ
は、発生されたアドレスフロー９０６の順序を変更する
ことにより、ワードアドレス変更を最小限に抑える。図
９に示した場合においては、アドレスフローの方向にお
ける元のワードアドレス順は１〜８であり、要求された
変更（１、３、６）および変更を含まないもの（２、
４、５、７、８）をまとめるために、１、３、６、２、
４、５、７、８に並べかえられる。図１０に示す様に、
ＤＲＡＭの読出にも同様の並べかえが用いられ、付随す
るデータもこの図に示されている。上述の技術を用い
て、アドレス変更の回数は５回から４回に低減される。
順序外れ制御機能を備えたアドレスレジスタによって、
この方式を用いた図１０に示すＤＲＡＭアクセスの後
で、データおよび命令シーケンスを元の順序に再配列す
ることができ、高速低電力ＤＲＡＭアクセスを実現する
ことができる。
て、ワード線アドレス変更は、カラムアドレス変更より
多くの時間を必要とする。さらに、ワードアドレス変更
は、より多くの電力を消費する。これは、電力を消費す
るセンスアンプを稼働するためである。ＳＩＭＤの構造
は非常に単純であるため、図９および図１０に示すよう
に、ＤＲＡＭアクセスのためのアドレスの順序を、順序
外れ(out of order)制御器９０５を備えたアドレスレジ
スタを用いて変更することができる。図８に示すよう
に、順序外れ制御器９０５を備えたアドレスレジスタ
は、発生されたアドレスフロー９０６の順序を変更する
ことにより、ワードアドレス変更を最小限に抑える。図
９に示した場合においては、アドレスフローの方向にお
ける元のワードアドレス順は１〜８であり、要求された
変更（１、３、６）および変更を含まないもの（２、
４、５、７、８）をまとめるために、１、３、６、２、
４、５、７、８に並べかえられる。図１０に示す様に、
ＤＲＡＭの読出にも同様の並べかえが用いられ、付随す
るデータもこの図に示されている。上述の技術を用い
て、アドレス変更の回数は５回から４回に低減される。
順序外れ制御機能を備えたアドレスレジスタによって、
この方式を用いた図１０に示すＤＲＡＭアクセスの後
で、データおよび命令シーケンスを元の順序に再配列す
ることができ、高速低電力ＤＲＡＭアクセスを実現する
ことができる。
【００３９】
【発明の効果】上述からわかるように、本発明によるＳ
ＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩは、大ピーク
電流が流れ、回路の誤動作を招く従来技術の問題を回避
し、低速ＤＲＡＭアクセスにより生じるロジックブロッ
クの性能低下を避け、ＳＩＭＤ方式のロジック混載ＤＲ
ＡＭＬＳＩにおける低速で且つ電力を消費するワードア
ドレス変更を最小限に抑えることができた。
ＩＭＤ方式のロジック混載ＤＲＡＭＬＳＩは、大ピーク
電流が流れ、回路の誤動作を招く従来技術の問題を回避
し、低速ＤＲＡＭアクセスにより生じるロジックブロッ
クの性能低下を避け、ＳＩＭＤ方式のロジック混載ＤＲ
ＡＭＬＳＩにおける低速で且つ電力を消費するワードア
ドレス変更を最小限に抑えることができた。
【００４０】従って、ＳＩＭＤ方式のロジック混載ＤＲ
ＡＭＬＳＩの高速、低電力且つ安定した動作が実現でき
る。
ＡＭＬＳＩの高速、低電力且つ安定した動作が実現でき
る。
【００４１】以上、いくつかの実施例に関して本発明を
説明してきたが、本発明はこれらに限定されるものでは
ないことは言うまでもなく、本発明の範囲内で、種々の
修正や改良が可能であることは言うまでもない。
説明してきたが、本発明はこれらに限定されるものでは
ないことは言うまでもなく、本発明の範囲内で、種々の
修正や改良が可能であることは言うまでもない。
【図１】本発明の第一の実施例によるＳＩＭＤ方式のロ
ジック混載ＤＲＡＭＬＳＩのブロック図である。
ジック混載ＤＲＡＭＬＳＩのブロック図である。
【図２】図１のロジック混載ＤＲＡＭＬＳＩの動作を説
明するための図である。
明するための図である。
【図３】従来のＳＩＭＤ方式のロジック混載ＤＲＡＭＬ
ＳＩのブロック図である。
ＳＩのブロック図である。
【図４】図３のロジック混載ＤＲＡＭＬＳＩの動作を説
明するための図である。
明するための図である。
【図５】本発明の第二の実施例によるＳＩＭＤ方式のロ
ジック混載ＤＲＡＭＬＳＩを説明するための図１のＳＩ
ＭＤ方式のロジック混載ＤＲＡＭＬＳＩを拡大して示し
たブロック図である。
ジック混載ＤＲＡＭＬＳＩを説明するための図１のＳＩ
ＭＤ方式のロジック混載ＤＲＡＭＬＳＩを拡大して示し
たブロック図である。
【図６】図５に示すロジック混載ＤＲＡＭＬＳＩのメモ
リアクセス動作を説明するためのタイムチャートであ
る。
リアクセス動作を説明するためのタイムチャートであ
る。
【図７】図５に示すロジック混載ＤＲＡＭＬＳＩのメモ
リアクセス動作を説明するためのタイムチャートであ
る。
リアクセス動作を説明するためのタイムチャートであ
る。
【図８】本発明の第三の実施例によるＳＩＭＤ方式のロ
ジック混載ＤＲＡＭＬＳＩを説明するためのブロック図
である。
ジック混載ＤＲＡＭＬＳＩを説明するためのブロック図
である。
【図９】図８のロジック混載ＤＲＡＭＬＳＩを説明する
ためのブロック図である。
ためのブロック図である。
【図１０】図８のロジック混載ＤＲＡＭＬＳＩを説明す
るためのブロック図である。
るためのブロック図である。
【図１１】単一命令多重データストリーム（ＳＩＭＤ）
方式を採用した、ＤＲＡＭブロックとロジック回路ブロ
ックから構成される並列イメージ処理ＲＡＭ（ＰＩＰ−
ＲＡＭ）のチップを顕微鏡で観察した図である。
方式を採用した、ＤＲＡＭブロックとロジック回路ブロ
ックから構成される並列イメージ処理ＲＡＭ（ＰＩＰ−
ＲＡＭ）のチップを顕微鏡で観察した図である。
【図１２】上記ＰＩＰ−ＲＡＭのブロック図である。
【図１３】高速低電力メモリアクセスを提供するため
の、上記ＰＩＰ−ＲＡＭにおいて実行されるページづけ
セグメンテーション方式を説明するためのブロック図で
ある。
の、上記ＰＩＰ−ＲＡＭにおいて実行されるページづけ
セグメンテーション方式を説明するためのブロック図で
ある。
【図１４】高速低電力メモリアクセスを提供するため
の、上記ＰＩＰ−ＲＡＭにおいて実行されるページづけ
セグメンテーション方式を説明するためのタイムチャー
トである。
の、上記ＰＩＰ−ＲＡＭにおいて実行されるページづけ
セグメンテーション方式を説明するためのタイムチャー
トである。
【図１５】上記ＰＩＰ−ＲＡＭのクロック使用低電圧揺
動差動電荷転送方式を説明するためのブロック図であ
る。
動差動電荷転送方式を説明するためのブロック図であ
る。
【図１６】上記ＰＩＰ−ＲＡＭのクロック使用低電圧揺
動差動電荷転送方式を説明するためのタイムチャートで
ある。
動差動電荷転送方式を説明するためのタイムチャートで
ある。
５１１ クロック ５１２ プロセッサ素子（ＰＥ） ５１３ メモリブロック ５１５ 位相ロックドループ（ＰＬＬ） ５１６ 電圧制御発振器（ＶＣＯ） ５１７ 周波数検出器及びローパスフィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 亨 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 チャールズ ジー．ソディーニ アメリカ合衆国マサチューセッツ州02139, ケンブリッジ，マサチューセッツ・アベニ ュー 77 マサチューセッツ インスティ チュート オブ テクノロジー内
Claims (11)
- 【請求項１】 ロジック混載ＤＲＡＭ(Dynamic Random
Access Memory)ＬＳＩ(Large-Scale Integrated circui
t)であって、複数個のメモリブロックと、複数個のロジ
ックブロックと、前記メモリブロックと前記ロジックブ
ロックとのうちの連結されたブロック間でデータを送受
信するために接続された複数個のデータ信号線と、前記
メモリブロックおよび前記ロジックブロックを制御する
ための複数個の制御ブロックと、複数個のクロック発生
ブロックと、前記メモリブロックと前記ロジックブロッ
クに接続された複数個の制御信号線と、外部信号を前記
ＬＳＩに入出力するための複数個の信号線とを備え、前
記複数個のロジックブロックが、単一命令多重データス
トリーム（ＳＩＭＤ：Single-Instruction-multiple-Da
ta-Stream ）方式に従って駆動される、ＳＩＭＤ方式の
前記ロジック混載ＤＲＡＭＬＳＩにおいて、 各メモリブロックを異なるタイミングで駆動し且つ各ロ
ジックブロックを異なるタイミングで駆動する駆動手段
をさらに備え、前記メモリブロックの数をＭ、前記ロジ
ックブロックの数をＮ、前記ＬＳＩの動作周波数をｆと
したとき、前記メモリブロックに対する駆動タイミング
の差は１／［Ｍ×ｆ］であらわされ、前記ロジックブロ
ックに対する駆動タイミングの差は１／［Ｎ×ｆ］であ
らわされることを特徴とするロジック混載ＤＲＡＭＬＳ
Ｉ。 - 【請求項２】 請求項１に記載のロジック混載ＤＲＡＭ
ＬＳＩにおいて、 前記メモリブロックに対する動作周波数をｆＭ、前記ロ
ジックブロックに対する動作周波数をｆＮ、各メモリブ
ロックのＩ／Ｏ数をｍ、各ロジックブロックのＩ／Ｏ数
をｎとしたとき、ｆＭ、ｍ、ｆＮ、及びｎは、ｆＭ×ｍ
＝ｆＮ×ｎの関係を満たすことを特徴とするロジック混
載ＤＲＡＭＬＳＩ。 - 【請求項３】 請求項１に記載のロジック混載ＤＲＡＭ
ＬＳＩにおいて、 前記メモリブロックへのアクセスおよび前記メモリブロ
ックからのデータ取り出しに必要なワードアドレス変更
回数を最小限に抑えるためにアドレス発生順を変更し、
かつ、メモリアクセス後に、取り出したデータを元のア
ドレスに再格納させる手段を、更に備えたことを特徴と
するロジック混載ＤＲＡＭＬＳＩ。 - 【請求項４】 請求項１に記載のロジック混載ＤＲＡＭ
ＬＳＩにおいて、 前記駆動手段は、複数個のタップを有する位相ロックド
ループを備え、前記複数個のタップは前記ロジックブロ
ックにそれぞれ接続されていることを特徴とするロジッ
ク混載ＤＲＡＭＬＳＩ。 - 【請求項５】 請求項４に記載のロジック混載ＤＲＡＭ
ＬＳＩにおいて、 前記位相ロックドループは電圧制御発振器を含むことを
特徴とするロジック混載ＤＲＡＭＬＳＩ。 - 【請求項６】 請求項１に記載のロジック混載ＤＲＡＭ
ＬＳＩにおいて、 前記駆動手段は、ディレイドロックドループ(delayed l
ocked loop) を備えていることを特徴とするロジック混
載ＤＲＡＭＬＳＩ。 - 【請求項７】 請求項１に記載のロジック混載ＤＲＡＭ
ＬＳＩにおいて、 前記駆動手段は、シンクロナスミラー遅延回路(synchro
nous mirror delay circuit)を備えていることを特徴と
するロジック混載ＤＲＡＭＬＳＩ。 - 【請求項８】 ＳＩＭＤ（単一命令多重データストリー
ム：Single-Instruction-multiple-Data-Stream ）方式
のロジック混載ＤＲＡＭＬＳＩをアクセスする方法であ
って、前記ＬＳＩは複数個のメモリブロックと、これら
複数個のメモリブロックにそれぞれ接続された、前記複
数個のメモリブロックに対応した複数個のロジックブロ
ックとを有し、前記複数のロジックブロックの各々は、
クロック信号に応答して前記複数のメモリブロックの内
の対応するメモリブロックへのアクセスを実行するもの
であり、前記方法は、 前記複数のロジックブロックにおいて前記複数個のメモ
リブロックへのアクセスを実行するためのクロック信号
を発生するクロック信号発生ステップと、 前記クロック信号を遅延させるステップと、 遅延されたクロック信号を前記複数のロジックブロック
に異なるタイミングで与えて、前記複数のロジックブロ
ックを異なるタイミングで駆動するステップとを有する
ことを特徴とするロジック混載ＤＲＡＭＬＳＩのアクセ
ス方法。 - 【請求項９】 請求項８に記載のロジック混載ＤＲＡＭ
ＬＳＩのアクセス方法において、 前記クロック信号発生ステップは、前記複数のロジック
ブロックを異なるタイミングで駆動することにより、前
記前記複数のロジックブロックに前記複数個のメモリブ
ロックへのアクセスを実行するためのクロック信号を発
生させるステップであり、 前記メモリブロックの数をＭ、前記ロジックブロックの
数をＮ、前記ＬＳＩの動作周波数をｆとしたとき、前記
メモリブロックに対する駆動タイミングの差は１／［Ｍ
×ｆ］であらわされ、前記ロジックブロックに対する駆
動タイミングの差は１／［Ｎ×ｆ］であらわされること
を特徴とするロジック混載ＤＲＡＭＬＳＩのアクセス方
法。 - 【請求項１０】 請求項９に記載のロジック混載ＤＲＡ
ＭＬＳＩのアクセス方法において、 前記メモリブロックに対する動作周波数をｆＭ、前記ロ
ジックブロックに対する動作周波数をｆＮ、各メモリブ
ロックのＩ／Ｏ数をｍ、各ロジックブロックのＩ／Ｏ数
をｎとしたとき、ｆＭ、ｍ、ｆＮ、及びｎは、ｆＭ×ｍ
＝ｆＮ×ｎの関係を満たすことを特徴とするロジック混
載ＤＲＡＭＬＳＩのアクセス方法。 - 【請求項１１】 請求項８に記載のロジック混載ＤＲＡ
ＭＬＳＩのアクセス方法において、 前記メモリブロックへのアクセスおよび前記メモリブロ
ックからのデータ取り出しに必要なワードアドレス変更
回数を最小限に抑えるためにアドレス発生順を変更する
ステップと、 メモリアクセス後に、取り出したデータを元のアドレス
に再格納させるステップとを、更に備えたことを特徴と
するロジック混載ＤＲＡＭＬＳＩのアクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/865,968 US5818788A (en) | 1997-05-30 | 1997-05-30 | Circuit technique for logic integrated DRAM with SIMD architecture and a method for controlling low-power, high-speed and highly reliable operation |
| US08/865968 | 1997-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1173400A true JPH1173400A (ja) | 1999-03-16 |
| JP3260692B2 JP3260692B2 (ja) | 2002-02-25 |
Family
ID=25346630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15036498A Expired - Lifetime JP3260692B2 (ja) | 1997-05-30 | 1998-05-29 | ロジック混載ｄｒａｍｌｓｉ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818788A (ja) |
| JP (1) | JP3260692B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014222437A (ja) * | 2013-05-14 | 2014-11-27 | 株式会社リコー | Ｓｉｍｄ型プロセッサ |
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| KR100278658B1 (ko) * | 1998-08-27 | 2001-01-15 | 윤종용 | 아날로그 펌핑 구조를 가지는 내부 클락 발생회로 |
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1997
- 1997-05-30 US US08/865,968 patent/US5818788A/en not_active Expired - Lifetime
-
1998
- 1998-05-29 JP JP15036498A patent/JP3260692B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2014222437A (ja) * | 2013-05-14 | 2014-11-27 | 株式会社リコー | Ｓｉｍｄ型プロセッサ |
Also Published As
| Publication number | Publication date |
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| US5818788A (en) | 1998-10-06 |
| JP3260692B2 (ja) | 2002-02-25 |
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