JP2014222437A - Simd型プロセッサ - Google Patents
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Abstract
Description
グローバルプロセッサを全プロセッサエレメントの中央に配置して、プロセッサエレメントを2つのグループに分割し、プロセッサエレメントをグループ毎に異なるタイミングで制御するSIMD型プロセッサが開示されている。このSIMD型プロセッサでは、特定のブロックにかかる制御信号を一定期間遅らせて、ピーク電流を分散させるとともに、プロセッサエレメント間のデータ転送に関しては、データの転送方向に応じて制御タイミングを切り替えること、すなわち、隣接画素参照時は参照方向に応じて遅延させるクロックを選択させることが開示されている。
本発明に係るSIMD型プロセッサ(SIMD型マイクロプロセッサ)の説明に先立って、前提となる基本構成(従来例)について説明する。図1は、SIMD型プロセッサ100の基本構成を示すブロック図である。
そこで本実施形態に係るSIMD型プロセッサは、レジスタ(レジスタ3)および演算器(演算器2)を有するプロセッサエレメント(プロセッサエレメントPE)が複数配置され、他のプロセッサエレメントのデータを参照しながら、単一の制御回路(グローバルプロセッサ)で同時に並列処理するSIMD型プロセッサ(SIMD型プロセッサ110)において、プロセッサエレメントは、レジスタが出力するデータを2つの異なるタイミングで出力するレジスタ読出手段(遅延回路5、等)を備えるとともに、隣接するプロセッサエレメントを制御する制御クロック(クロック信号CK0〜CK3)の位相差を、レジスタ読出手段が出力する遅延差となるように設定する設定手段(遅延素子4、等)を備えるものである。なお、括弧内は実施形態での符号、適用例を示す。また、ここでいう「隣接」とは、連続する両隣の2つのプロセッサエレメントPEに限らず、両側の複数のプロセッサエレメントPEを含むものとする。
以下、SIMD型プロセッサの他の実施形態について説明する。本実施形態のSIMD型プロセッサ(SIMD型プロセッサ120)は、プロセッサエレメントPEは、隣接する両側n個のプロセッサエレメントPEのデータを参照可能であって、位相差の異なる制御クロックは、それぞれn個毎の連続するプロセッサエレメントPEに接続されるものである。なお、上記実施形態と同様の点についての説明は適宜省略する。
本実施形態のSIMD型プロセッサ(SIMD型プロセッサ130)は、プロセッサエレメントPEは、隣接する両側n個のプロセッサエレメントPEのデータを参照可能であって、位相差の異なる制御クロックは、それぞれ2n個以上の連続するプロセッサエレメントPEに接続され、かつ、各プロセッサエレメントPEについて転送先のプロセッサエレメントPEを制御する制御クロックの位相は2種類以内であるものである。
図7は、本発明に係るSIMD型プロセッサの他の実施形態の構成(SIMD型プロセッサ140)を示すブロック図である。第4の実施形態では、レジスタ3の遅延回路5に替えて、ラッチ回路(LT)6を用いて1位相分遅いクロック信号で制御するようにしたものである。
図8は、本発明に係るSIMD型プロセッサの他の実施形態の構成(SIMD型プロセッサ150)を示すブロック図である。上記第4の実施形態のようにラッチ回路6を用いた構成は、遅延素子4により遅延差のあるクロック信号を生成する方式よりも、クロックと内部クロックとの位相比較を行い、遅延の値を可変させ、外部クロックとメモリ内部のクロック位相を一致させるDLL(Delay Locked Loop)回路によりエッジ制御を行う方式に好適である。
2 演算器
3 レジスタ
3a 高速化レジスタ
4 遅延素子
5,5a 遅延回路
6,6a ラッチ回路
7 DLL回路
8 マルチプレクサ
10 選択切替回路
21,22 マルチプレクサ
23 パイプラインレジスタ
24 Aレジスタ
100,110,120,130,140,150 SIMD型プロセッサ
PE プロセッサエレメント
Claims (8)
- レジスタおよび演算器を有するプロセッサエレメントが複数配置され、
他のプロセッサエレメントのデータを参照しながら、単一の制御回路で同時に並列処理するSIMD型プロセッサにおいて、
前記プロセッサエレメントは、前記レジスタが出力するデータを2つの異なるタイミングで出力するレジスタ読出手段を備えるとともに、
隣接する前記プロセッサエレメントを制御する制御クロックの位相差を、前記レジスタ読出手段が出力する遅延差となるように設定する設定手段を備えることを特徴とするSIMD型プロセッサ。 - 前記プロセッサエレメントは、隣接する両側n個のプロセッサエレメントのデータを参照可能であって、
位相差の異なる前記制御クロックは、それぞれn個毎の連続するプロセッサエレメントに接続されることを特徴とする請求項1記載のSIMD型プロセッサ。 - 前記プロセッサエレメントは、隣接する両側n個のプロセッサエレメントのデータを参照可能であって、
位相差の異なる前記制御クロックは、それぞれ2n個以上の連続するプロセッサエレメントに接続され、かつ、各プロセッサエレメントについて転送先のプロセッサエレメントを制御する制御クロックの位相は2種類以内であることを特徴とする請求項1記載のSIMD型プロセッサ。 - 転送先のプロセッサエレメントを制御する制御クロックに、転送元のプロセッサエレメントを制御する制御クロックよりも速いものを含む場合は、
該転送元のプロセッサエレメントにおける前記レジスタは、閾値電圧を変更することで、他のプロセッサエレメントよりも高速で読み出し可能なレジスタとすることを特徴とする請求項3記載のSIMD型プロセッサ。 - 転送先のプロセッサエレメントを制御する制御クロックに、転送元のプロセッサエレメントよりも遅い制御クロックがない場合は、
該転送元のプロセッサエレメントに前記レジスタ読出手段を設けないことを特徴とする請求項1から4までのいずれかに記載のSIMD型プロセッサ。 - 前記レジスタ読出手段は、ラッチ回路を備え、前記レジスタが出力するデータを2つの異なるタイミングで出力することを特徴とする請求項1から5までのいずれかに記載のSIMD型プロセッサ。
- 前記設定手段は、DLL回路であることを特徴とする請求項6に記載のSIMD型プロセッサ。
- 前記設定手段は、命令の種類に応じて、前記制御クロックの位相差をなくして同相とすることを特徴とする請求項1から7までのいずれかに記載のSIMD型プロセッサ。
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