JP5190472B2 - 駆動回路 - Google Patents

Description

本発明は液晶表示装置の駆動回路に関し、特に、カスケード接続された複数のソースドライバ間でスタート信号が順次転送される駆動回路に関する。

液晶表示装置の大型化、高解像度化のために、カスケード接続方式のソースドライバ内部のクロック信号が高速化している。これに伴い、カスケード接続されたソースドライバ間でスタート信号を転送するための基本クロック信号も高速化してしまう。このため、セットアップ時間や、ホールド時間のマージンが小さくなってしまう。

そこで、特許文献１では、後段回路のスタート信号の取り込みに分周クロック信号を用いて、セットアップ時間やホールド時間のマージンを確保する方法が提案されている。例えば、分周動作により基本クロック信号から周期が２倍の分周クロック信号を生成する。分周クロック信号の立ち上がりタイミングでスタート信号をフリップフロップに取り込むことにより、セットアップ時間等のマージンが確保される。

近年、異なるパネルサイズに対応するために、有効出力チャンネル数の異なるソースドライバを混在させてカスケード接続することができ、有効出力チャンネル数の切替機能を有するソースドライバの要求が出てきている。これは、液晶表示装置メーカでは表示装置全体の有効出力チャンネル数の設計自由度が増すからである。また、ソースドライバのメーカでは１つの製品で多様な顧客の要求に応えることが出来るからである。

異なる有効出力チャンネル数では、ソースドライバに入力されるＲＧＢデータの数が異なる。しかし、特許文献１では、ＲＧＢデータの最終データと分周クロック信号との関係については記載されていない。最終データが分周クロック単位で終わらない場合、後段側に接続されるソースドライバのラッチタイミングを示すデータスタートパルスと最初の有効データとのタイミングが合わず、有効データと出力との関係が崩れてしまうことがある。

特開平８−３２９６９６号公報

このように、特許文献１では、最終データが分周クロック単位で終わらない場合、後段側に接続されるソースドライバに入力される有効データの開始タイミングとラッチタイミングとが合わないという問題がある。

本発明の一態様に係るソースドライバは、スタート信号をシフトレジスタで順次転送するカスケード接続用ソースドライバであって、カスケード接続された複数のソースドライバ間を順次転送されるスタート信号が、前段側のソースドライバに取り込まれてから後段側のソースドライバに取り込まれるまでの期間に、前記前段側のソースドライバに基本クロックに応じてデータが取り込まれ、後段側のソースドライバへのスタート信号を出力する駆動回路において、前記ソースドライバは、前記基本クロックを分周して分周クロックを生成する分周回路と、前記分周クロックエッジで、前記スタート信号を取り込むスタート信号取込部と、読み込んだスタート信号のパルス幅を判定するパルス幅判定部と、前記スタート信号のパルス幅に応じて、前記データの取り込み開始のタイミングを切り替える制御回路とを備えるものである。

このような構成により、ソースドライバの有効ピクセルデータが分周クロック単位で終わらない場合であっても、受け取ったスタート信号のパルス幅によって前段側のソースドライバのデータ終了状態を判別し、有効データの開始タイミングに合わせて、データを取り込むことができる。

本発明によれば、カスケード接続される複数のソースドライバにおいて、最終データが分周クロック単位で終わらないソースドライバが含まれる場合であっても、後段側に接続されるソースドライバに入力される有効データのタイミングと取り込みタイミングとを合わせることができる。

ソースドライバにコントローラから入力される信号を説明する図である。 実施の形態に係るソースドライバの比較例におけるインターフェース回路の構成を示す図である。 図２Ａに示すインターフェース回路のスタート信号取り込み部の構成を示す図である。 図２Ａに示すインターフェース回路のスタート信号出力部の構成を示す図である。 図２Ａに示すインターフェース回路の動作を説明するためのタイミングチャートである。 分周クロック信号を用いた場合の比較例の動作を説明するタイミングチャートである。 図４Ａに示す動作を行う場合の、インターフェース回路のスタート信号取り込み部の構成を示す図である。 分周クロック信号を用いた場合の比較例の動作を説明するタイミングチャートである。 分周クロック信号を用いた場合の比較例の動作を説明するタイミングチャートである。 実施の形態に係るソースドライバのインターフェース回路の構成を示す図である。 実施の形態に係るソースドライバのスタート信号取り込み部の構成を示す図である。 実施の形態に係るソースドライバのスタート信号取り込み動作を説明するタイミングチャートである。 実施の形態に係るソースドライバのスタート信号取り込み動作を説明するタイミングチャートである。 実施の形態に係るソースドライバのスタート信号出力部の構成を示す図である。 実施の形態に係るソースドライバのスタート信号の出力動作を説明する図である。 実施の形態に係るソースドライバのスタート信号の出力動作を説明する図である。 複数のソースドライバを接続したときの制御イメージを示す。

まず、本発明の実施の形態の説明に先立ち、発明者らが本発明をなすに至った経緯について説明する。図１は、ソースドライバ１０にコントローラ２０から入力される信号について説明する図である。ここでは、カスケード接続された複数のソースドライバ１０を備える駆動回路について説明する。

図１に示すように、最端部に配置されたソースドライバ１０には、コントローラ２０からスタート信号ＳＴＨが入力される。スタート信号ＳＴＨは、複数のソースドライバ１０間で順次転送される。各ソースドライバ１０には、コントローラ２０から高速Ｉ／Ｆを介してクロック信号ＭＣＬＫ、データ信号ＤＡ（以下、これらをまとめて高速シリアル信号ともいう。）が入力されている。

また、各ソースドライバ１０には、コントローラ２０からＣＭＯＳ Ｉ／Ｆを介して、ストローブ信号ＳＴＢ、極性信号ＰＯＬが入力されている。ストローブ信号ＳＴＢに応じて、各ソースドライバ１０から液晶表示パネルに１ライン分の階調電圧が出力される。極性信号ＰＯＬは、液晶パネルに出力する階調電圧の極性を反転する信号である。極性信号ＰＯＬは、液晶表示パネルを交流駆動する方式（ライン反転、カラム反転、ドット反転等）に応じて生成される。

さらに、各ソースドライバ１０には、設定端子を介して、設定信号ＯＳＥＬが入力される。設定信号ＯＳＥＬは、各ソースドライバ１０の出力数を設定する信号である。例えば、設定信号ＯＳＥＬに応じて、ソースドライバ１０の出力数を９６０ｃｈから８４６ｃｈに切り替えることができる。また、各ソースドライバ１０に異なる値の設定信号ＯＳＥＬを与えて、複数のソースドライバ１０のそれぞれで異なる出力数に設定することも可能である。

各ソースドライバ１０では、スタート信号ＳＴＨを受け渡すためのインターフェース回路１１を備えている。図２Ａは、本発明の実施の形態に係るソースドライバの比較例におけるインターフェース回路１１の構成を示す図である。図２Ａに示すように、インターフェース回路１１は、データ制御部１２、スタート信号取込部１３、シフトレジスタ部１４、データラッチ部１５、スタート信号出力部１６を備えている。

なお、ここでは図示していないが、ソースドライバ１０は、ＤＡコンバータ、出力バッファ等を備えている。データラッチ部１５はＤＡコンバータに接続され、ＤＡコンバータは出力バッファに接続されている。ＤＡコンバータは、データラッチ部１５にラッチされたデジタルのＲＧＢデータをアナログの階調電圧に変換する。ストローブ信号ＳＴＢに応じて出力バッファから階調電圧が出力され、液晶表示パネルのそれぞれのソース線に印加される。以下の説明において、ソースドライバ１０に入力されるスタート信号ＳＴＨをＳＴＨ＿Ｉとし、後段側のソースドライバ１０に出力されるスタート信号ＳＴＨをＳＴＨ＿Ｏとする。なお、図１での接続を見て明らかなように、この出力スタート信号ＳＴＨ＿Ｏは、後段のソースドライバ１０の入力スタート信号ＳＴＨ＿Ｉになる。

ここで、図２Ａ、２Ｂ、３を参照して比較例の動作について説明する。図２は、図２Ａのインターフェース回路のスタート信号取り込み部の構成を示す図である。図３は、図２Ａに示すインターフェース回路の動作を説明するためのタイミングチャートである。図３に示すように、ここでは、６ピクセルデータずつ処理されるものとする。また、この例におけるソースドライバ１０の出力数は、９６０ｃｈであるものとする。

データ制御部１２には、高速Ｉ／Ｆを介してデータ信号ＤＡ、高速クロック信号ＭＣＬＫが入力される。データ制御部１２は、シリアル信号のデータ信号ＤＡをパラレル信号の複数のＲＧＢデータＤ１〜Ｄ６に変換する。また、データ制御部１２は、クロック信号ＭＣＬＫを複数のＲＧＢデータを転送するための内部基本クロックＣＬＫに変換する。内部基本クロック信号ＣＬＫは、スタート信号取込部１３、シフトレジスタ部１４、スタート信号出力部１６にそれぞれ供給される。さらに、データ制御部１２は、スタート信号取込部１３、シフトレジスタ部１４にリセット信号ＲＢを出力する。リセット信号ＲＢは、ストローブ信号ＳＴＢに応じて生成される信号で、データ制御の開始前にスタート信号取込部１３とスタート信号出力部１６をリセットするリセットパルスとして機能する。

スタート信号取込部１３には、スタート信号ＳＴＨ＿Ｉ、内部基本クロックＣＬＫが入力される。ここで、図２Ｂを参照してスタート信号取込部１３の構成について説明する。図２Ｂに示すように、スタート信号取込部１３は、直列に接続された６つのフリップフロップにより構成されるシフトレジスタ、２つのインバータ、ＮＡＮＤ回路を備える。

取り込まれたスタート信号ＳＴＨ＿Ｉは、フリップフロップにより構成されるシフトレジスタにより、内部基本クロックＣＬＫで順次シフトされる。スタート信号取込部１３は、フリップフロップで順次シフトされた内部基本クロックＣＬＫを用いてデータスタートパルスＤＳＴＨを生成する。具体的には、５つ目のフリップフロップからの出力信号と、６つ目のフリップフロップの出力信号がインバータにより反転された信号とが、ＮＡＮＤ回路に入力される。ＮＡＮＤ回路からの出力はインバータにより反転されて、データスタートパルスＤＳＴＨとなる。

図３に示すように、当該ソースドライバ１０がラッチする最終のＲＧＢデータ（Ｌａｓｔ）のスタート信号ＳＴＨ＿Ｉの立ち上がりから、後段ソースドライバ１０がラッチする最初のＲＧＢデータ（１（２ｎｄ）〜６（２ｎｄ））のスタート信号ＳＴＨ＿Ｉの立ち上がりに応じて、データスタートパルスＤＳＴＨが生成される。データスタートパルスＤＳＴＨは、シフトレジスタ部１４に供給される。

なお、ＲＧＢデータ（Ｌａｓｔ）以前のデータは、前段のソースドライバが取込むべきＲＧＢデータである。また、ＲＧＢデータ（１（２ｎｄ）〜６（２ｎｄ））以降が、図３のスタート信号ＳＴＨ＿Ｉ、図２Ｂに示すシフトレジスタの出力及びデータスタートパルスＤＳＴＨを生成する後段のソースドライバが取込むべきＲＧＢデータである。

データスタートパルスＤＳＴＨは、シフトレジスタ部１４で内部基本クロックＣＬＫに従って順次シフトされ、データラッチ部１５に供給される。データラッチ部１５は、シフトレジスタ部１４からのパルス信号に応じてパラレル信号のＲＧＢデータＤ１〜Ｄ６を順次ラッチする。すなわち、データスタートパルスＤＳＴＨは、ＲＧＢデータＤ１〜Ｄ６のラッチタイミングを示す。

シフトレジスタ部１４は、データラッチ部１５での有効データのラッチが終了する前にフラグ信号ＱＲＬをスタート信号出力部１６に出力する。図２Ｃに、図２Ａに示すインターフェース回路１１のスタート信号出力部１６の構成を示す。スタート信号出力部１６は、フラグ信号ＱＲＬを図２Ｃに示すフリップフロップにより、内部基本クロック信号ＣＬＫに応じて順次シフトする。そして、スタート信号出力部１６は、カスケード接続された後段ソースドライバ１０のスタート信号となるＳＴＨ＿Ｏを生成する。

この比較例において、液晶表示装置の高解像化等により、ソースドライバ１０内部の高速クロック信号ＭＣＬＫが高速になるのに伴い、カスケード接続されたソースドライバ１０間でスタート信号ＳＴＨを転送する内部基本クロック信号ＣＬＫも高速化してしまう。図３に示すように、スタート信号ＳＴＨは、内部基本クロック信号ＣＬＫの立ち上がりに応じてシフトされるため、セットアップ時間ｓｅｔｕｐや、ホールド時間のマージンが小さくなってしまう。

そこで、本発明者らは、後段回路のスタート信号の取り込みに分周クロック信号を用いて、セットアップ時間やホールド時間のマージンを確保する方法を採用することを検討した。図４Ａ、４Ｂを参照して、分周クロックＣＬＫ＿ＤＩＶを用いたソースドライバ１０の制御例について説明する。図４Ａは、分周クロック信号を用いた場合の比較例の動作を説明するタイミングチャートである。図４Ｂは、図４Ａに示す動作を行う場合の、インターフェース回路１１のスタート信号取り込み部１３の構成を示す図である。なお、図３と同様に、６ピクセルデータずつ処理されるものとし、この例におけるソースドライバ１０の出力数は９６０ｃｈであるものとする。

図４Ａに示すように、分周動作により内部基本クロック信号ＣＬＫの周期の２倍の分周クロック信号ＣＬＫ＿ＤＩＶが生成される。分周クロック信号ＣＬＫ＿ＤＩＶの立ち上がりタイミングでスタート信号ＳＴＨ＿Ｉが、スタート信号取込部１３内の図４Ｂに示すシフトレジスタに取り込まれる。これにより、セットアップ時間等のマージンが確保される。そして、スタート信号ＳＴＨ＿Ｉは、分周クロック信号ＣＬＫ＿ＤＩＶの立ち下がりタイミングで順次シフトされる。

ＲＧＢデータＤ１〜Ｄ６は、内部基本クロック信号ＣＬＫに応じて入力されている。従って、データスタートパルスＤＳＴＨは、内部基本クロック信号ＣＬＫに同期する必要がある。このため、図４Ｂに示すデータスタートパルス生成部１７内のフリップフロップは、内部基本クロック信号ＣＬＫに同期して、シフトレジスタから入力されたＳＨＩ＿６をシフトする。これにより、図４Ａに示すように、内部基本クロックＣＬＫを用いてデータスタートパルスＤＳＴＨが生成される。

図４Ａに示すように、分周クロック信号ＣＬＫ＿ＤＩＶの立ち下がりでシフトされていたスタート信号ＳＴＨ＿Ｉが内部基本クロック信号ＣＬＫの立ち上がりでシフトするように変更される。そして、内部基本クロック信号ＣＬＫでシフトされるスタート信号ＳＴＨ＿Ｉの立ち上がりに応じて、データスタートパルスＤＳＴＨが生成される。しかし、図４Ａに示す例には、以下のような問題がある。

図５Ａ、５Ｂを参照して、図４Ａに示す例の問題点について説明する。図５ＡはＲＧＢデータＤ１〜Ｄ６が分周クロック単位で終わる例（９６０ｃｈ）、図５ＢはＲＧＢデータＤ１〜Ｄ６が分周クロック単位で終わらない例（８４６ｃｈ）について示している。この例では、１分周クロック信号ＣＬＫ＿ＤＩＶサイクルで１２ピクセルデータが処理されるものとする。すなわち、１２ピクセルデータが分周クロック単位となる。

図５Ａに示す例では、９６０ｃｈの出力数は分周クロック単位の１２で割り切れる。このため、最終データが分周クロックＣＬＫ＿ＤＩＶの立ち上がりタイミングで終わる。分周クロックＣＬＫ＿ＤＩＶの立ち下がりタイミングでシフトしていたスタート信号ＳＴＨ＿Ｉを、内部基本クロック信号ＣＬＫの立ち上がりでシフトするように変更してデータスタートパルスＤＳＴＨを生成すると、データスタートパルスＤＳＴＨは最終データの出力タイミングで生成される。従って、この場合には、データスタートパルスＤＳＴＨと後段側のソースドライバ１０の最初の有効データとのタイミングが合うため、有効データと出力との関係がくずれることはない。

しかしながら、図５Ｂに示す例では、８４６ｃｈの出力数は分周クロック単位の１２で割り切れない。このため、最終データが分周クロックＣＬＫ＿ＤＩＶの立ち下がりタイミングで終わる。分周クロックＣＬＫ＿ＤＩＶの立ち下がりタイミングでシフトしていたスタート信号ＳＴＨ＿Ｉを、内部基本クロック信号ＣＬＫの立ち上がりでシフトするように変更してデータスタートパルスＤＳＴＨを生成すると、データスタートパルスＤＳＴＨは後段側のソースドライバ１０の最初のデータ出力タイミングで生成される。このため、データスタートパルスＤＳＴＨと後段側のソースドライバ１０の最初の有効データとのタイミングが合わずに、有効データと出力との関係がくずれてしまう。

そこで、本発明者らは、以下に説明するような発明をなした。以下、本発明の実施の形態について図面を参照して説明する。以下の説明は、本発明の好適な実施の形態を示すものであって、本発明の範囲が以下の実施の形態に限定されるものではない。以下の説明において、上述の比較例と同一の符号が付されたものについては、実質的に同様の内容を示している。

本実施の形態に係るソースドライバは、図１に示すように、複数のソースドライバ１０がカスケード接続されて、液晶表示装置を駆動するものである。ソースドライバ１０に入力される信号については、図１に示す例と同様であるため説明を省略する。各ソースドライバ１０は、カスケード接続された複数のソースドライバ１０間でスタート信号ＳＴＨを受け渡すためにインターフェース回路１１を備えている。

図６は、実施の形態に係るソースドライバ１０のインターフェース回路１１の構成を示す図である。図６に示すように、インターフェース回路１１は、データ制御部１２、シフトレジスタ部１４、データラッチ部１５、スタート信号取込部３０、スタート信号出力部４０を備えている。

上述したように、データ制御部１２は、シリアル信号のデータ信号ＤＡをパラレル信号の複数のＲＧＢデータＤ１〜Ｄ６に変換する。また、データ制御部１２は、クロック信号ＭＣＬＫを複数のＲＧＢデータを転送するための内部基本クロックＣＬＫに変換する。内部基本クロック信号ＣＬＫは、スタート信号取込部３０、シフトレジスタ部１４、スタート信号出力部４０にそれぞれ供給される。

本実施の形態に係るデータ制御部１２は、図４Ａにおいて説明したように、分周動作により内部基本クロック信号ＣＬＫの周期よりも長い分周クロック信号ＣＬＫ＿ＤＩＶを生成する。ここでは、分周動作により内部基本クロック信号ＣＬＫの周期の２倍の分周クロック信号ＣＬＫ＿ＤＩＶが生成されるものとする。分周クロック信号ＣＬＫ＿ＤＩＶは、スタート信号取込部３０に供給される。

ここで、図７を参照して、本実施の形態に係るスタート信号取込部３０の構成について説明する。図７は、本実施の形態に係るソースドライバのスタート信号取込部３０の構成を示す図である。図７に示すように、スタート信号取込部３０は、フリップフロップ、カスケードパルス幅判定部３１、データスタート位置調整部３２、データスタートパルス生成部３３を備える。

フリップフロップは、分周クロックＣＬＫ＿ＤＩＶに応じて、スタート信号ＳＴＨ＿Ｉをシフトする。カスケードパルス幅判定部３１は、フリップフロップによりシフトされた信号ＳＴＨ＿１〜ＳＴＨ＿４を用いて、スタート信号ＳＴＨ＿Ｉのパルス幅を判定し、識別信号ＩＰＷ３を出力する。カスケードパルス幅判定部３１は、２つのＮＡＮＤ回路、ＮＯＲ回路、セレクタ、フリップフロップを備えている。一方のＮＡＮＤ回路にはＳＴＨ＿１、ＳＴＨ＿２が入力され、他方にはＳＴＨ＿３、ＳＴＨ＿４が入力される。ＮＯＲ回路には、２つのＮＡＮＤ回路からの出力が入力される。この２つの２入力ＮＡＮＤ回路と１つの２入力ＮＯＲ回路で、４入力ＡＮＤ回路を構成する。

データスタート位置調整部３２は、識別信号ＩＰＷ３に応じてデータスタートパルスＤＳＴＨのスタート位置を調整する。データスタートパルス生成部３３は、データスタート位置調整部３２により調整されたＳＴＨ＿６を用いて、ＲＧＢデータＤ１〜Ｄ６のラッチ開始タイミングを示すデータスタートパルスＤＳＴＨを生成する。

ここで、図８Ａ、８Ｂを参照して、スタート信号ＳＴＨ＿Ｉの取り込み動作について説明する。図８Ａ、８Ｂは、本実施の形態に係るソースドライバ１０のインターフェース回路１１のスタート信号ＳＴＨ＿Ｉ取り込み動作を説明するためのタイミングチャートである。図８Ａは出力数が９６０ｃｈでスタート信号ＳＴＨ＿Ｉのパルス幅が３分周クロックＣＬＫ＿ＤＩＶ分である場合を示しており、図８Ｂは出力数が８４６ｃｈでスタート信号ＳＴＨ＿Ｉのパルス幅が２分周クロックＣＬＫ＿ＤＩＶ分である場合を示している。

まず、最前段のフリップフロップが、分周クロックＣＬＫ＿ＤＩＶの立ち上がりに応じて、スタート信号ＳＴＨ＿Ｉを取り込み、ＳＴＨ＿１を出力する。ＳＨＩ＿１は、カスケードパルス信号及び後段のフリップフロップに分周クロックＣＬＫ＿ＤＩＶの立下りで４回シフトされる。これにより、ＳＴＨ＿２、ＳＴＨ＿３、ＳＴＨ＿４、ＳＴＨ＿５が生成される。ＳＴＨ＿１、ＳＴＨ＿２、ＳＴＨ＿３、ＳＴＨ＿４は、カスケードパルス幅判定部３１に供給される。ＳＴＨ＿５は、データスタート位置調整部３２に供給される。

次に、カスケードパルス幅判定部３１は、ＳＴＨ＿１〜ＳＴＨ＿４を用いて、フリップフロップに入力されるスタート信号ＳＴＨ＿Ｉのパルス幅を判定し、識別信号ＩＰＷ３を出力する。カスケードパルス幅判定部３１では、以下のような動作により、識別信号ＩＰＷ３を生成する。

図８Ａに示すように、入力されるスタート信号ＳＴＨ＿Ｉが３分周クロックＣＬＫ＿ＤＩＶ幅である場合、内部基本クロック信号ＣＬＫの立ち上がりにおいて、ＳＴＨ＿１〜ＳＴＨ＿４が全てＨｉｇｈになるタイミングが存在する（図８Ａ中一点鎖線）。このとき、識別信号ＩＰＷ３がＨｉｇｈとなる。セレクタは、識別信号ＩＰ３ＷでＶＤＤに接続されるＩ１側に切り替える。識別信号ＩＰＷ３は、リセット信号ＲＢが入力されるまで、Ｈｉｇｈの状態が保持される。

図８Ｂに示すように、入力されるスタート信号ＳＴＨ＿Ｉが２分周クロックＣＬＫ＿ＤＩＶ幅である場合、ＳＴＨ＿１〜ＳＴＨ＿４が全てＨｉｇｈになるタイミングが存在しない。このとき、識別信号ＩＰＷ３はＬｏｗの状態を保持する。

データスタート位置調整部３２は、識別信号ＩＰＷ３に応じて選択された分周クロックＣＬＫ＿ＤＩＶの正転信号、反転信号のいずれかを選択する。データスタート位置調整部３２が選択した信号を選択クロック信号ＳＥＬ＿ＣＬＫとする。そして、データスタート位置調整部３２は、選択クロック信号ＳＥＬ＿ＣＬＫの立ち上がりに応じてＳＴＨ＿５をフリップフロップに取り込み、ＳＴＨ＿６をデータスタートパルス生成部３３に出力する。

図８Ａに示すように、識別信号ＩＰＷ３がＨｉｇｈである場合、選択クロック信号ＳＥＬ＿ＣＬＫは、分周クロックＣＬＫ＿ＤＩＶの反転信号となる。ＳＴＨ＿５は分周クロックＣＬＫ＿ＤＩＶの立ち下がりのタイミングでデータスタート位置調整部３２のフリップフロップに取り込まれる。

図８Ｂに示すように、識別信号ＩＰＷ３がＬｏｗである場合、選択クロック信号ＳＥＬ＿ＣＬＫは、分周クロックＣＬＫ＿ＤＩＶとなる。ＳＴＨ＿５は分周クロックＣＬＫ＿ＤＩＶの立ち上がりのタイミングでデータスタート位置調整部３２のフリップフロップに取り込まれる。すなわち、入力されるスタート信号ＳＴＨ＿Ｉのパルス幅に応じて、ＳＴＨ＿６のシフトタイミングが異なる。

データスタートパルス生成部３３は、内部基本クロック信号ＣＬＫの立ち上がりで、ＳＴＨ＿６を２回シフトし、ＳＴＨ＿７、ＳＴＨ＿８を生成する。データスタートパルス生成部３３は、シフトされた信号ＳＴＨ＿７、ＳＴＨ＿８を用いて、データスタートパルスＤＳＴＨを生成する。

このように、本実施の形態では、入力されるスタート信号ＳＴＨのパルス幅が２分周クロックＣＬＫ＿ＤＩＶ分である場合には、最終データが分周クロック単位で終わらないため、データスタートパルスＤＳＴＨを内部基本クロック信号ＣＬＫの１クロック分早く出す。これにより、後段側のソースドライバ１０において、有効データの先頭タイミングと出力タイミングとを合わせることが可能となる。

ここで、図９を参照して、本実施の形態に係るスタート信号出力部４０の構成について説明する。図９は、本実施の形態に係るソースドライバのスタート信号出力部４０の構成を示す図である。図９に示すように、スタート信号出力部４０は、パルス生成部４１、出力タイミング調整部４２を備える。

パルス生成部４１は、６段のフリップフロップ、４つのＮＯＲ回路、２つのＮＡＮＤ回路を備えている。パルス生成部４１には、シフトレジスタ部１４からフラグ信号ＱＲＬが入力される。パルス生成部４１は、３分周クロックＣＬＫ＿ＤＩＶ分のパルス幅のカスケードベース信号ＣＢ３と、２分周クロックＣＬＫ＿ＤＩＶ分のパルス幅のカスケードベース信号ＣＢ２を出力する。

出力タイミング調整部４２は後述する出力パルス幅選択信号ＯＰＷ３によりカスケードベース信号ＣＢ３、又カスケードベース信号ＣＢ２のいずれかを選択する。出力タイミング調整部４２は、ＸＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、３つのセレクタ、３つのフィリップフロップを備えている。リセット信号ＲＢ及びインバータにより反転された内部基本クロック信号ＣＬＫは、パルス生成部４１、出力タイミング調整部４２のそれぞれのフィリップフロップに供給される。

ＸＯＲ回路には、設定信号ＯＳＥＬ、識別信号ＩＰＷ３が入力される。ＸＯＲ回路からの出力は、インバータにより反転されて出力パルス幅選択信号ＯＰＷ３となる。出力パルス幅選択信号ＯＰＷ３は、セレクタＳＥＬ１に供給される。セレクタＳＥＬ１は、出力パルス幅選択信号ＯＰＷ３に応じて、カスケードベース信号ＣＢ２又はカスケードベース信号ＣＢ３を選択し、ＣＡＳ＿１をセレクタＳＥＬ２及びフリップフロップに出力する。

ＮＡＮＤ回路には、設定信号ＯＳＥＬ、インバータにより反転された識別信号ＩＰＷ３が入力される。ＮＡＮＤ回路は、選択信号ＣＳＥＬ１をセレクタＳＥＬ２に出力する。セレクタＳＥＬ２は、ＣＡＳ＿１とこれが入力されたフリップフロップからの信号のうちいずれかを選択し、ＣＡＳ＿２として出力する。ＮＯＲ回路には、設定信号ＯＳＥＬ、識別信号ＩＰＷ３が入力される。

ＮＯＲ回路は、選択信号ＣＳＥＬ２をセレクタＳＥＬ３に出力する。セレクタＳＥＬ３は、ＣＡＳ＿２とこれが入力されたフリップフロップからの信号のうちいずれかを選択し、ＣＡＳ＿３として最後のフリップフロップに出力する。このフリップフロップからの後段のソースドライバ１０のスタート信号となるＳＴＨ＿Ｏが出力される。

図１０に、本実施の形態に係るソースドライバ１０のスタート信号出力部４０における各信号の状態を示す。図１０に示すように、出力数が９６０ｃｈの場合設定信号ＯＳＥＬはＨｉｇｈであり、出力数が８４６ｃｈの場合設定信号ＯＳＥＬはＬｏｗである。出力数が９６０ｃｈの場合おいて、識別信号ＩＰＷ３がＨｉｇｈのとき、出力パルス幅選択信号ＯＰＷ３は１、選択信号ＣＳＥＬ１は１、選択信号ＣＳＥＬ２は０となる。また、識別信号ＩＰＷ３がＬｏｗのとき、出力パルス幅選択信号ＯＰＷ３は０、選択信号ＣＳＥＬ１は０、選択信号ＣＳＥＬ２は０となる。

出力数が８４６ｃｈの場合おいて、識別信号ＩＰＷ３がＨｉｇｈのとき、出力パルス幅選択信号ＯＰＷ３は０、選択信号ＣＳＥＬ１は１、選択信号ＣＳＥＬ２は０となる。また、識別信号ＩＰＷ３がＬｏｗのとき、出力パルス幅選択信号ＯＰＷ３は１、選択信号ＣＳＥＬ１は１、選択信号ＣＳＥＬ２は１となる。

ここで、図１１を参照して、後段側のソースドライバ１０のスタート信号となるＳＴＨ＿Ｏの出力動作について説明する。図１１は、本実施の形態に係るソースドライバ１０のスタート信号出力部４０における出力モードを説明する図である。ここでは、分周クロックＣＬＫ＿ＤＩＶ単位で終わる出力数モードとして９６０ｃｈ、分周クロックＣＬＫ＿ＤＩＶ単位で終わらない出力数モードとして８４６ｃｈである場合を示している。

パルス生成部４１では、シフトレジスタ部１４からのフラグ信号ＱＲＬを内部基本クロック信号ＣＬＫの立ち下がりでフリップフロップに取り込み、ＱＲＬ＿１を出力する。フリップフロップに取り込まれた信号は、後段のフリップフロップにおいて内部基本クロック信号ＣＬＫの立ち下がりで５回シフトされる。これにより、ＱＲＬ＿２、ＱＲＬ＿３、ＱＲＬ＿４、ＱＲＬ＿５、ＱＲＬ＿６、が生成される。

ＱＲＬ＿１〜ＱＲＬ＿６を用いて、３分周クロックＣＬＫ＿ＤＩＶ分のパルス幅のカスケードベース信号ＣＢ３が生成される。また、ＱＲＬ＿１〜ＱＲＬ＿４を用いて、２分周クロックＣＬＫ＿ＤＩＶ分のパルス幅のカスケードベース信号ＣＢ２が生成される。カスケードベース信号ＣＢ２、カスケードベース信号ＣＢ３は、出力タイミング調整部４２に供給される。

出力タイミング調整部４２は、上述した出力パルス幅選択信号ＯＰＷ３により３分周クロックＣＬＫ＿ＤＩＶのパルス幅か、２分周クロックＣＬＫ＿ＤＩＶのパルス幅かを選択する。図１１に示すように、出力数が分周クロックで終わる出力モード（９６０ｃｈ）の場合、後段側のソースドライバ１０では、前段側のソースドライバ１０から受け取ったスタート信号ＳＴＨ＿Ｉと同じパルス幅のカスケードベース信号が選択される。

例えば、出力数が９６０ｃｈの前段側のソースドライバ１０から３分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨ＿Ｉが入力された場合、出力数が９６０ｃｈの後段側のソースドライバ１０では３分周クロックＣＬＫ＿ＤＩＶのパルス幅のカスケードベース信号ＣＢ３が選択される。

出力数が分周クロックで終わらない出力モード（８４６ｃｈ）の場合、後段側のソースドライバ１０では、前段側のソースドライバ１０から受け取ったスタート信号ＳＴＨ＿Ｉと異なるパルス幅のカスケードベース信号が選択される。

例えば、出力数が９６０ｃｈの前段側のソースドライバ１０から３分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨ＿Ｉが入力された場合、出力数が８４６ｃｈの後段側のソースドライバ１０では２分周クロックＣＬＫ＿ＤＩＶのパルス幅のカスケードベース信号ＣＢ２が選択される。

そして、選択されたカスケードベース信号ＣＢ２、ＣＢ３をフリップフロップで１回シフトするか、２回シフトするか、又はシフトしないかを、選択信号ＣＳＥＬ１、ＣＳＥＬ２を用いて選択する。

出力数が分周クロックで終わる出力モード（９６０ｃｈ）の場合において、受け取ったスタート信号ＳＴＨ＿Ｉが３分周クロックＣＬＫ＿ＤＩＶのパルス幅である場合、選択信号ＣＳＥＬ１が１、選択信号ＣＳＥＬ２が０である。このとき、カスケードベース信号ＣＢ３は、フリップフロップにおいて１回シフトされる。１回シフトされたときのＣＡＳ＿３の立ち上がりを基準とする。

また、出力数が分周クロックで終わる出力モード（９６０ｃｈ）の場合において、受け取ったスタート信号ＳＴＨ＿Ｉが２分周クロックＣＬＫ＿ＤＩＶのパルス幅である場合、選択信号ＣＳＥＬ１が０、選択信号ＣＳＥＬ２が０である。このとき、カスケードベース信号ＣＢ２は、フリップフロップにおいて２回シフトされる。２回シフトされることにより、ＣＡＳ＿３の立ち上がりは基準よりも１内部基本クロック信号ＣＬＫ分遅くなる。

出力数が分周クロックで終わらない出力モード（８４６ｃｈ）の場合において、受け取ったスタート信号ＳＴＨ＿Ｉが３分周クロックＣＬＫ＿ＤＩＶのパルス幅である場合、選択信号ＣＳＥＬ１が１、選択信号ＣＳＥＬ２が０である。このとき、カスケードベース信号ＣＢ３は、フリップフロップにおいて１回シフトされる。この場合、１回シフトされるため、ＣＡＳ＿３の立ち上がりは上述の基準と同じである。

また、出力数が分周クロックで終わらない出力モード（８４６ｃｈ）の場合において、受け取ったスタート信号ＳＴＨ＿Ｉが２分周クロックＣＬＫ＿ＤＩＶのパルス幅である場合、選択信号ＣＳＥＬ１が１、選択信号ＣＳＥＬ２が１である。このとき、カスケードベース信号ＣＢ２は、フリップフロップにおいてシフトされない。シフトされないことにより、ＣＡＳ＿３の立ち上がりは基準よりも１内部基本クロック信号ＣＬＫ分早くなる。

このようにして選択された信号ＣＡＳ＿３が、内部基本クロック信号ＣＬＫの立ち下がりで最終段のフリップフロップに取り込まれ、後段のソースドライバ１０のスタート信号としてＳＨＴ＿Ｏが出力される。

図１２に、複数のソースドライバ１０をカスケード接続したときの制御イメージ図を示す。図１２（１）に示すように、分周クロック単位で終わる出力数モードの組み合わせ（９６０ｃｈのソースドライバ１０を５つカスケード接続した例）では、各ソースドライバ１０の有効データは分周クロック単位で終わる。このため、ソースドライバ１０間で順次転送されるスタート信号ＳＴＨは、３分周クロックＣＬＫ＿ＤＩＶのパルス幅であり、基準に合わせて出力される。

図１２（２）に示すように、分周クロック単位で終わる出力数モードの組み合わせ（８４６ｃｈのソースドライバ１０を５つカスケード接続した例）では、各ソースドライバ１０の有効データは分周クロック単位で終わらない。２分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨは、前段側のソースドライバ１０の有効データが分周クロック単位で終了せずに、６ピクセル分足りない状態を示す。すなわち、２分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨは、データが６ピクセル分足りない状態を後段側のソースドライバ１０に伝える識別信号となる。

後段側のソースドライバ１０は、２分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨを受け取った場合は、データスタートパルスＤＳＴＨを内部基本クロック信号ＣＬＫの１クロック分早いタイミングで生成することにより、有効データの先頭タイミングに合わせることが可能となる。

また、後段側のソースドライバ１０のスタート信号ＳＴＨとなるＳＴＨ＿Ｏの出力タイミングは、常に分周クロックＣＬＫ＿ＤＩＶの立ち上がりタイミングで出力する必要がある。２分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨを受け取った場合には、後段側に出力するＳＴＨ＿Ｏの出力タイミングを調整することにより、常に分周クロックＣＬＫ＿ＤＩＶの立ち上がりタイミングでＳＴＨ＿Ｏを出力することが可能となる。

図１２（２）に示す例では、２つ目、４つ目のソースドライバ１０で、スタート信号ＳＴＨを１内部基本クロック信号ＣＬＫ分早く出すことにより、それぞれ１２ピクセル分の補正がなされることとなる。

また、本発明は、出力数の異なるソースドライバ１０を混在させたカスケード接続する場合でも、それぞれのソースドライバ１０の有効データの開始タイミングに合わせて、ＲＧＢデータを取り込むことができる。

図１２（３）に示す例では、先頭のソースドライバ１０の出力数が８４６ｃｈであり、後段の４つのソースドライバ１０の出力数が９６０ｃｈである。上述のようにデータスタートパルスＤＳＴＨのタイミングを調整することにより、有効データの開始タイミングとラッチタイミングを合わせることが可能となる。また、２段以降のソースドライバ１０では、２分周クロックＣＬＫ＿ＤＩＶのパルス幅のスタート信号ＳＴＨを１内部基本クロック信号ＣＬＫ分遅く出す。これにより、分周クロックＣＬＫ＿ＤＩＶの立ち上がりタイミングでＳＴＨ＿Ｏを出力することが可能となる。

また、図１２（４）に示す例では、先頭のソースドライバ１０の出力数が９６０ｃｈであり、後段の４つのソースドライバ１０の出力数が８４６ｃｈである。この場合、３つ目、５つ目のソースドライバ１０において、それぞれ１２ピクセル分の補正がなされることとなる。スタート信号ＳＴＨを１内部基本クロック信号ＣＬＫ分早く出すことにより、分周クロックＣＬＫ＿ＤＩＶの立ち上がりタイミングでＳＴＨ＿Ｏを出力することが可能となる。

図１２（５）に示す例では、９６０ｃｈのソースドライバ１０と、８４６ｃｈのソースドライバ１０とが交互に設けられている。この場合、３つ目の９６０ｃｈのソースドライバ１０から、後段側のソースドライバ１０のスタート信号ＳＴＨを１内部基本クロック信号ＣＬＫ分遅く出す。また、これに続く８４６ｃｈのソースドライバ１０から、後段側のソースドライバ１０のスタート信号ＳＴＨを１内部基本クロック信号ＣＬＫ分早く出す。これにより、有効データの開始タイミングとラッチタイミングを合わせることできると共に、分周クロックＣＬＫ＿ＤＩＶの立ち上がりタイミングでＳＴＨ＿Ｏを出力することが可能となる。

以上説明したように、本発明によれば、ソースドライバ１０の出力の有効データが分周クロック単位で終わらない場合には、後段側のソースドライバ１０に出力するスタート信号のパルス幅を変えて出力することができる。後段側のソースドライバ１０は、受け取ったスタート信号のパルス幅に合わせて、前段側のソースドライバ１０におけるデータ終了状態を判別し、有効データの開始タイミングに合わせて、データを取り込むことができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態において説明した出力数、パルス幅等は例示であり、これに限定されない。

１０ ソースドライバ
１１ インターフェース回路
１２ データ制御部
１３ スタート信号取込部
１４ シフトレジスタ部
１５ データラッチ部
１６ スタート信号出力部
１７ データスタートパルス生成部
２０ コントローラ
３０ スタート信号取込部
３１ カスケードパルス幅判定部
３２ データスタート位置調整部
３３ データスタートパルス生成部
４０ スタート信号出力部
４１ パルス生成部
４２ 出力タイミング調整部
ＳＥＬ セレクタ
ＭＣＬＫ 高速クロック信号
ＣＬＫ 内部基本クロック信号
ＣＬＫ＿ＤＩＶ 分周クロック
ＤＡ データ信号
ＳＴＨ スタート信号
ＤＳＴＨ データスタートパルス
ＳＴＢ ストローブ信号
ＰＯＬ 極性信号
ＯＳＥＬ 設定信号
ＱＲＬ フラグ信号
ＩＰＷ３ 識別信号
ＯＰＷ３ 出力パルス幅選択信号
ＣＢ カスケードベース信号
ＣＳＥＬ 選択信号

Claims (4)

1. カスケード接続された複数のソースドライバ間を順次転送されるスタート信号が、前段側のソースドライバに取り込まれてから後段側のソースドライバに取り込まれるまでの期間に、前記前段側のソースドライバに基本クロックに応じてデータが取り込まれ、後段側のソースドライバへのスタート信号を出力する駆動回路において、
   前記ソースドライバは、
   前記基本クロックを分周して分周クロックを生成する分周回路と、
   前記分周クロックエッジで、前記スタート信号を取り込むスタート信号取込部と、
   読み込んだスタート信号のパルス幅を判定するパルス幅判定部と、
   前記スタート信号のパルス幅に応じて、前記データの取り込み開始のタイミングを切り替えるデータスタート位置調整部と、
   を備える駆動回路。
2. 後段側のソースドライバへのスタート信号を生成するスタート信号出力部をさらに備え、
   前記スタート信号出力部は、取り込んだ前記スタート信号のパルス幅と当該ソースドライバの出力数に応じて、後段側へ出力するスタート信号のタイミングとパルス幅とを切り替える請求項１に記載の駆動回路。
3. 前記スタート信号出力部は、前記ソースドライバの出力数が前記分周クロック単位で終わる場合には前記パルス幅を変更せず、前記ソースドライバの出力数が前記分周クロック単位で終わらない場合には前記パルス幅を変更することを特徴とする請求項２に記載の駆動回路。
4. 前記スタート信号出力部は、
   取り込んだスタート信号が、有効データが分周クロック単位で終わらないことを示す場合において、
   当該ソースドライバの出力数が前記分周クロック単位で終わる場合には、後段側へのスタート信号を基準よりも１基本クロック分遅く出力し、
   当該ソースドライバの出力数が前記分周クロック単位で終わらない場合には、後段側へのスタート信号を基準よりも１基本クロック分早く出力することを特徴とする請求項３に記載の駆動回路。

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