JP2017081089A - 同期化装置 - Google Patents

Abstract

【課題】安価に高速化を実現することができる同期化装置を提供する。
【解決手段】複数のクロック信号のそれぞれの位相毎に設けられ、タイミング信号の値を取得し、保持している値を表す遅延信号を出力する複数の前段ラッチ回路５２と、複数のクロック信号のそれぞれの位相毎に設けられ、当該位相に対応する前段ラッチ回路から出力された遅延信号の値を取得し、保持している値を表す選択信号を出力する複数の後段ラッチ回路５４と、複数のクロック信号のうちの１つを選択する選択部と、を備え、それぞれの前段ラッチ回路は、直前の位相に対応する前段ラッチ回路から出力された遅延信号の値によって、クロック信号の入力の停止および開始が切り替えられ、それぞれの後段ラッチ回路は、２つ前の位相に対応する後段ラッチ回路から出力された選択信号の値によって、クロック信号の入力の停止および開始が切り替えられる同期化装置である。
【選択図】図３

Description

本発明は、同期化装置に関する。

レーザプリンタ等の画像形成装置は、画像の描画開始位置を示すタイミング信号に、ピクセル単位の描画タイミングを示すクロック信号を同期させる同期化装置を備える。この同期化装置は、基準クロックと、基準クロックとは非同期のタイミング信号との位相差を、ピクセル未満の時間精度、すなわち、作像面におけるピクセル未満の位置精度で検出する。そして、同期化装置は、検出した位相差に基づき、基準クロックを元に生成された位相の異なる複数のクロック信号から、タイミング信号の位相に最も近い適切なタイミングのクロックを選択して出力する。

基準クロックとタイミング信号との位相差を検出する方法は、様々存在する。例えば、基準クロックより数倍以上の高周波クロックでタイミング信号をサンプリングして位相差を検出する方法がある。また、例えば、基準クロックと同期したサブピクセル未満で位相がずれた複数のクロック信号によりタイミング信号をサンプリングして、タイミング信号のエッジの位置を特定する方法がある。また、タイミング信号のエッジにより、基準クロックと同期したサブピクセル未満で位相がずれた複数のクロック信号をサンプリングすることにより、位相差を検出する方法がある。

しかし、位相差の検出精度を細かくするほど、同期化装置は、複雑な回路構成としたり、コストが高い素子等を用いたりしなければならなかった。例えば、同期化装置は、基準クロックに比較して非常に高い高周波クロックを生成するために、特殊なＰＬＬ（フェーズロックドループ）回路を用いたり、高価な素子を用いたりしなければならなかった。また、さらに、同期化装置は、高速であればあるほど、製造プロセスの変動による動作不安定化、温度や電圧等の動作環境の変動による動作不安定を招く等の問題が生じる可能性もあった。

このような同期化装置は、高速化およびタイミングの最適化をするために、ＡＳＩＣ（特定用途向け集積回路）のようなカスタム設計のＬＳＩ（大規模集積回路）により実現される。しかし、少量生産の装置に採用するためには、このような同期化装置は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）に代表されるプログラマブルロジック回路により、安価に実現されることが好ましい。

ところで、従来の同期化装置は、タイミング信号のエッジ位置を検出するために、ＡＮＤゲートまたはＯＲゲート等の積和論理回路を利用していた。しかし、ＦＰＧＡでは、ラッチ（例えばＤフリップフロップ）以外の積和論理回路が、ＲＡＭ（Random Access Memory）により構成されたルックアップテーブルを参照する方式で実装される。ルックアップテーブルを参照する方式で実装された積和論理回路は、動作速度が、数百ＭＨｚ程度であり、ＡＳＩＣ手法のカスタム設計ＬＳＩに実装される積和論理回路と比較して非常に遅かった。従って、従来、高速な同期化装置をＦＰＧＡ等を用いて安価に実現することは困難であった。

特許文献１には、タイミング信号を基準クロックの周期以下の位相ずれをもつ多相クロックでサンプリングし、それぞれの位相クロックでのサンプリング結果を保持して、タイミング信号の位相を検出する回路が記載されている。しかし、特許文献１に記載の回路は、積和論理回路を用いるので、安価に高速化することは困難であった。

本発明は、上記に鑑みてなされたものであって、安価に高速化を実現することができる同期化装置を提供することにある。

上述した課題を解決し、目的を達成するために、本発明に係る同期化装置は、タイミング信号に同期した基準クロック信号を出力する同期化装置であって、同一の周期で位相が異なるＫ個（Ｋは２^{（Ｎ−１）}より大きく２^Ｎ以下の何れか１つの偶数、Ｎは２以上の整数）のクロック信号を出力するクロック出力部と、前記クロック出力部から出力されたＫ個のクロック信号のうち、前記タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を前記基準クロック信号として検出する検出部と、Ｋ個のクロック信号のうちの１つを前記基準クロック信号として選択する選択部と、を備え、前記検出部は、第１から第ＮまでのＮ個のラッチ群を有し、それぞれの前記ラッチ群は、Ｋ個のクロック信号のそれぞれの位相毎に設けられたＫ個のラッチ回路を含み、第１のラッチ群が有するそれぞれの前記ラッチ回路は、前記タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得した前記タイミング信号の値を当該位相のクロック信号の次のエッジタイミングまで保持し、保持している値を表す信号を出力し、第Ｍ（Ｍは２以上Ｎ以下の整数）のラッチ群が有する前記ラッチ回路は、第Ｍ−１のラッチ群が有する当該位相に対応する前記ラッチ回路から出力された信号の値を、当該位相のクロック信号のエッジタイミングで取得し、取得した値を当該位相のクロック信号の次のエッジタイミングまで保持し、保持している値を表す信号を出力し、第Ｎのラッチ群が有する前記ラッチ回路は、保持している値を表す選択信号を出力し、第Ｌ（Ｌは１以上Ｎ以下の整数）のラッチ群が有する前記ラッチ回路は、同一のラッチ群内における、Ｌ個前の位相に対応する前記ラッチ回路から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられ、前記選択部は、値が変化した前記選択信号に対応する位相のクロック信号を前記基準クロック信号として選択する。

本発明に係る同期化装置によれば、安価に高速化を実現することができるという効果を奏する。

図１は、第１実施形態に係る同期化装置の構成を示す図である。 図２は、第１の吸収回路の構成を示す図である。 図３は、第１実施形態に係る検出部の構成を示す図である。 図４は、第１実施形態に係る同期化装置における各信号のタイミングチャートである。 図５は、第２実施形態に係る同期化装置の構成を示す図である。 図６は、第２実施形態に係る検出部の構成を示す図である。 図７は、第Ｌのラッチ群の構成を示す図である。 図８は、クロック出力部の構成の一例を示す図である。

以下に、本発明に係る実施形態を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る同期化装置１０の構成を示す図である。同期化装置１０は、タイミング信号が入力され、入力されたタイミング信号に同期した基準クロック信号を出力する。

タイミング信号は、第１の値（本実施形態においては、Ｌ論理または０。第２実施形態以降においても同様）または第２の値（本実施形態においては、Ｈ論理または１。第２実施形態以降においても同様）を取る２値信号である。同期化装置１０は、このようなタイミング信号のエッジ（第１の値から第２の値への変化点）に位相が同期した基準クロック信号を出力する。なお、第１の値がＨ論理または１、第２の値がＬ論理または０であってもよい。

同期化装置１０は、クロック出力部２２と、複数の吸収回路２４と、検出部２６と、デコード部２８と、選択部３０とを備える。

クロック出力部２２は、同一の周期で位相が異なる複数のクロック信号を出力する。クロック出力部２２は、例えば、均等に位相が異なる４個のクロック信号を出力する。

本実施形態においては、クロック出力部２２は、位相が９０°毎に異なる４個のクロック信号を出力する。より具体的には、クロック出力部２２は、位相が０°のクロック信号（φ＝０°）と、位相が９０°のクロック信号（φ＝９０°）と、位相が１８０°のクロック信号（φ＝１８０°）と、位相が２７０°のクロック信号（φ＝２７０°）とを出力する。

なお、クロック出力部２２は、少なくとも周期が同一であれば、前後の位相ずれの間隔が均等ではない複数のクロック信号を出力してもよい。

クロック出力部２２は、例えば、多相クロックが出力可能なＰＬＬ回路により実現される。この場合、クロック出力部２２は、外部から取得したサンプリングクロックをＰＬＬ回路により位相同期させ、それぞれの位相タップからクロック信号を出力することにより、位相がずれた複数のクロック信号を出力することができる。

複数の吸収回路２４は、複数のクロック信号のそれぞれの位相毎に設けられる。本実施形態においては、同期化装置１０は、位相０°に対応する第１の吸収回路２４−１、位相９０°に対応する第２の吸収回路２４−２、位相１８０°に対応する第３の吸収回路２４−３、および、位相２７０°に対応する第４の吸収回路２４−４を備える。

それぞれの吸収回路２４は、タイミング信号の値を、当該吸収回路２４に対応する位相のクロック信号のエッジタイミング（第１の値から第２の値への変化タイミング）において取得する。それぞれの吸収回路２４は、取得したタイミング信号の値を、当該吸収回路２４に対応する位相のクロック信号の所定クロック数後のエッジタイミングにおいて出力する。

本実施形態においては、第１の吸収回路２４−１は、タイミング信号の値を位相０°のクロック信号のエッジタイミングにおいて取得し、取得した値を位相０°のクロック信号の所定クロック数後のエッジタイミングにおいて出力する。第２の吸収回路２４−２は、タイミング信号の値を位相９０°のクロック信号のエッジタイミングにおいて取得し、取得した値を位相９０°のクロック信号の所定クロック数後のエッジタイミングにおいて出力する。第３の吸収回路２４−３は、タイミング信号の値を位相１８０°のクロック信号のエッジタイミングにおいて取得し、取得した値を位相１８０°のクロック信号の所定クロック数後のエッジタイミングにおいて出力する。第４の吸収回路２４−４は、タイミング信号の値を位相２７０°のクロック信号のエッジタイミングにおいて取得し、取得した値を位相２７０°のクロック信号の所定クロック数後のエッジタイミングにおいて出力する。

このような複数の吸収回路２４は、タイミング信号と複数のクロック信号とが非同期であることにより生じるメタステーブルを無くし、安定したタイミング信号を検出部２６に供給することができる。

検出部２６は、タイミング信号の値を複数のクロック信号のそれぞれのエッジタイミングで取得する。より具体的には、検出部２６は、複数の吸収回路２４のそれぞれにより、所定クロック数分だけ遅延された複数のタイミング信号を取得する。本実施形態においては、検出部２６は、所定クロック数分遅延したタイミング信号を、位相０°のクロック信号のエッジタイミング、位相９０°のクロック信号のエッジタイミング、位相１８０°のクロック信号のエッジタイミングおよび位相２７０°のクロック信号のエッジタイミングのそれぞれにおいて取得する。

検出部２６は、それぞれのクロック信号のエッジタイミングにおいて取得したタイミング信号の値に基づき、クロック出力部２２から出力された複数のクロック信号のうち、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を検出する。そして、検出部２６は、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号の位相を特定可能な、複数のクロック信号のそれぞれに対応する複数の選択信号を出力する。例えば、検出部２６は、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号に対応する選択信号の値が、他の選択信号の値と異なるような複数の選択信号を出力する。本実施形態においては、検出部２６は、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号に対応する選択信号を第２の値（Ｈ論理または１）とし、他の選択信号を第１の値（Ｌ論理または０）とする。

デコード部２８は、検出部２６から出力された複数の選択信号に基づき、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を特定する。デコード部２８は、例えば、特定したクロック信号の位相を表すデータ値を出力する。

選択部３０は、クロック出力部２２から出力された複数のクロック信号のうち、デコード部２８により特定された位相のクロック信号を選択する。そして、選択部３０は、選択したクロック信号を、タイミング信号に同期した基準クロック信号として外部に出力する。本実施形態においては、選択部３０は、位相０°のクロック信号（φ＝０°）、位相９０°のクロック信号（φ＝９０°）、位相１８０°のクロック信号（φ＝１８０°）または位相２７０°のクロック信号（φ＝２７０°）のうち、デコード部２８により特定された１つのクロック信号を、基準クロック信号として出力する。

このような同期化装置１０は、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を、基準クロック信号として出力することができる。これにより、同期化装置１０によれば、タイミング信号のエッジに同期した基準クロック信号を出力することができる。

このような同期化装置１０は、例えば、プリンタまたはスキャナ等の画像形成装置に適用される。この場合、タイミング信号は、画像形成装置において形成する画像の所定の描画位置（例えば、用紙に対する描画開始位置）を示す信号である。また、この場合、基準クロック信号は、ピクセル単位の描画タイミングを示す信号である。なお、同期化装置１０は、画像形成装置に限らず、他の装置に適用されてもよい。

図２は、位相０°に対応した第１の吸収回路２４−１の構成を示す図である。それぞれの吸収回路２４は、直列に接続された所定数のラッチ４２を有する。それぞれの吸収回路２４が有するラッチ４２の数は、同一である。それぞれの吸収回路２４は、１個のラッチ４２を有してもよいし、３個以上の直列に接続されたラッチ４２を有してもよい。

例えば、第１の吸収回路２４−１は、図２に示すように、直列に接続された２個のラッチ４２を有する。それぞれのラッチは、Ｄフリップフロップである。それぞれのラッチ４２の入力端子は、前段のラッチ４２の出力端子に接続される。なお、１番目のラッチ４２の入力端子には、タイミング信号が入力される。また、それぞれのラッチ４２のクロック端子には、当該第１の吸収回路２４−１に対応する位相０°のクロック信号（φ＝０°）が入力される。なお、他の吸収回路２４も、第１の吸収回路２４−１と同様の構成を有する。

このような構成の吸収回路２４は、タイミング信号の値を、当該吸収回路２４に対応する位相のクロック信号のエッジタイミングにおいて取得し、当該位相のクロック信号の所定クロック数後のエッジタイミングにおいて出力することができる。

図３は、検出部２６の構成を示す図である。検出部２６は、複数の前段ラッチ回路５２と、複数の後段ラッチ回路５４とを有する。

複数の前段ラッチ回路５２は、クロック出力部２２から出力される複数のクロック信号のそれぞれの位相毎に設けられる。本実施形態においては、検出部２６は、位相０°に対応する第１の前段ラッチ回路５２−１と、位相９０°に対応する第２の前段ラッチ回路５２−２と、位相１８０°に対応する第３の前段ラッチ回路５２−３と、位相２７０°に対応する第４の前段ラッチ回路５２−４とを有する。

それぞれの前段ラッチ回路５２は、タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得したタイミング信号の値を当該位相のクロック信号の次のエッジタイミングまで保持する。そして、それぞれの前段ラッチ回路５２は、保持している値を表す遅延信号を出力する。

本実施形態においては、それぞれの前段ラッチ回路５２は、当該位相に対応する吸収回路２４から出力された、所定クロック数分遅延したタイミング信号の値を、当該位相のクロック信号のエッジタイミングで取得する。具体的には、第１の前段ラッチ回路５２−１は、第１の吸収回路２４−１から出力されたタイミング信号の値を、位相０°のクロック信号（φ＝０°）のエッジタイミングで取得し、１クロック分保持する。そして、第１の前段ラッチ回路５２−１は、保持している値を表す遅延信号（φ＝０°）を出力する。第２の前段ラッチ回路５２−２は、第２の吸収回路２４−２から出力されたタイミング信号の値を、位相９０°のクロック信号（φ＝９０°）のエッジタイミングで取得し、１クロック分保持する。そして、第２の前段ラッチ回路５２−２は、保持している値を表す遅延信号（φ＝９０°）を出力する。第３の前段ラッチ回路５２−３は、第３の吸収回路２４−３から出力されたタイミング信号の値を、位相１８０°のクロック信号（φ＝１８０°）のエッジタイミングで取得し、１クロック分保持する。そして、第３の前段ラッチ回路５２−３は、保持している値を表す遅延信号（φ＝１８０°）を出力する。第４の前段ラッチ回路５２−４は、第４の吸収回路２４−４から出力されたタイミング信号の値を、位相２７０°のクロック信号（φ＝２７０°）のエッジタイミングで取得し、１クロック分保持する。そして、第４の前段ラッチ回路５２−４は、保持している値を表す遅延信号（φ＝２７０°）を出力する。

さらに、それぞれの前段ラッチ回路５２は、直前の位相に対応する前段ラッチ回路５２から出力された遅延信号の値によって、クロック信号の入力の停止および開始が切り替えられる。具体的には、それぞれの前段ラッチ回路５２は、直前の位相に対応する前段ラッチ回路５２から出力された遅延信号の値が第２の値（本実施形態においてはＨ論理または１）の場合、クロック信号の入力を停止し、第１の値（本実施形態においてはＬ論理または０）の場合、クロック信号の入力を開始する。前段ラッチ回路５２は、クロック信号の入力を停止している期間においては、保持している値を更新しない。従って、前段ラッチ回路５２は、クロック信号の入力を停止している期間においては、遅延信号の値を変化させない。

第１の前段ラッチ回路５２−１は、直前の位相２７０°に対応する第４の前段ラッチ回路５２−４から出力された遅延信号の値によりクロック信号の入力の停止および開始が切り替えられる。第２の前段ラッチ回路５２−２は、直前の位相０°に対応する第１の前段ラッチ回路５２−１から出力された遅延信号の値によりクロック信号の入力の停止および開始が切り替えられる。第３の前段ラッチ回路５２−３は、直前の位相９０°に対応する第２の前段ラッチ回路５２−２から出力された遅延信号の値によりクロック信号の入力の停止および開始が切り替えられる。第４の前段ラッチ回路５２−４は、直前の位相１８０°に対応する第３の前段ラッチ回路５２−３から出力された遅延信号の値によりクロック信号の入力の停止および開始が切り替えられる。

それぞれの前段ラッチ回路５２は、例えばＤフリップフロップである。この場合、前段ラッチ回路５２は、入力端子にタイミング信号（本実施形態においては吸収回路２４から出力された遅延したタイミング信号）が入力される。また、前段ラッチ回路５２は、クロック端子に当該位相のクロック信号が入力される。また、前段ラッチ回路５２は、反転クロックイネーブル端子に、直前の位相に対応する前段ラッチ回路５２の出力端子から出力された遅延信号が入力される。

Ｄフリップフロップは、反転クロックイネーブル端子にＨ論理または１が入力された場合にクロック信号の入力を停止し、反転クロックイネーブル端子にＬ論理または０が入力された場合にクロック信号の入力を開始する。なお、同期化装置１０が負論理で動作する場合には、前段ラッチ回路５２は、クロックイネーブル端子に遅延信号が入力される。この場合、前段ラッチ回路５２は、クロックイネーブル端子にＬ論理または０が入力された場合にクロック信号の入力を停止し、Ｈ論理または１が入力された場合にクロック信号の入力を開始する。

複数の後段ラッチ回路５４は、クロック出力部２２から出力される複数のクロック信号のそれぞれの位相毎に設けられる。本実施形態においては、検出部２６は、位相０°に対応する第１の後段ラッチ回路５４−１と、位相９０°に対応する第２の後段ラッチ回路５４−２と、位相１８０°に対応する第３の後段ラッチ回路５４−３と、位相２７０°に対応する第４の後段ラッチ回路５４−４とを有する。

それぞれの後段ラッチ回路５４は、当該位相に対応する前段ラッチ回路５２から出力された遅延信号の値を、当該位相のクロック信号のエッジタイミングで取得し、取得した遅延信号の値を当該位相のクロック信号の次のエッジタイミングまで保持する。そして、それぞれの後段ラッチ回路５４は、保持している値を表す選択信号を出力する。

本実施形態においては、それぞれの後段ラッチ回路５４は、当該位相に対応する前段ラッチ回路５２から出力された遅延信号の値を、当該位相のクロック信号のエッジタイミングで取得する。具体的には、第１の後段ラッチ回路５４−１は、第１の前段ラッチ回路５２−１から出力された遅延信号（φ＝０°）の値を、位相０°のクロック信号（φ＝０°）のエッジタイミングで取得し、１クロック分保持する。そして、第１の後段ラッチ回路５４−１は、保持している値を表す選択信号（φ＝０°）を出力する。第２の後段ラッチ回路５４−２は、第２の前段ラッチ回路５２−２から出力された遅延信号（φ＝９０°）の値を、位相９０°のクロック信号（φ＝９０°）のエッジタイミングで取得し、１クロック分保持する。そして、第２の後段ラッチ回路５４−２は、保持している値を表す選択信号（φ＝９０°）を出力する。第３の後段ラッチ回路５４−３は、第３の前段ラッチ回路５２−３から出力された遅延信号（φ＝１８０°）の値を、位相１８０°のクロック信号（φ＝１８０°）のエッジタイミングで取得し、１クロック分保持する。そして、第３の後段ラッチ回路５４−３は、保持している値を表す選択信号（φ＝１８０°）を出力する。第４の後段ラッチ回路５４−４は、第４の前段ラッチ回路５２−４から出力された遅延信号（φ＝２７０°）の値を、位相２７０°のクロック信号（φ＝２７０°）のエッジタイミングで取得し、１クロック分保持する。そして、第４の後段ラッチ回路５４−４は、保持している値を表す選択信号（φ＝２７０°）を出力する。

さらに、それぞれの後段ラッチ回路５４は、２つ前の位相に対応する後段ラッチ回路５４から出力された選択信号の値によって、クロック信号の入力の停止および開始が切り替えられる。具体的には、それぞれの後段ラッチ回路５４は、２つ前の位相に対応する後段ラッチ回路５４から出力された選択信号の値が第２の値（本実施形態においてはＨ論理または１）の場合、クロック信号の入力を停止し、第１の値（本実施形態においてはＬ論理または０）の場合、クロック信号の入力を開始する。後段ラッチ回路５４は、クロック信号の入力を停止している期間においては、保持している値を更新しない。従って、後段ラッチ回路５４は、クロック信号の入力を停止している期間においては、選択信号の値を変化させない。

第１の後段ラッチ回路５４−１は、２つ前の位相１８０°に対応する第３の後段ラッチ回路５４−３から出力された選択信号の値によりクロック信号の入力の停止および開始が切り替えられる。第２の後段ラッチ回路５４−２は、２つ前の位相２７０°に対応する第４の後段ラッチ回路５４−４から出力された選択信号の値によりクロック信号の入力の停止および開始が切り替えられる。第３の後段ラッチ回路５４−３は、２つ前の位相０°に対応する第１の後段ラッチ回路５４−１から出力された選択信号の値によりクロック信号の入力の停止および開始が切り替えられる。第４の後段ラッチ回路５４−４は、２つ前の位相９０°に対応する第２の後段ラッチ回路５４−２から出力された選択信号の値によりクロック信号の入力の停止および開始が切り替えられる。

それぞれの後段ラッチ回路５４は、例えばＤフリップフロップである。この場合、後段ラッチ回路５４は、入力端子に遅延信号が入力される。また、後段ラッチ回路５４は、クロック端子に当該位相のクロック信号が入力される。また、後段ラッチ回路５４は、反転クロックイネーブル端子に、２つ前の位相に対応する後段ラッチ回路５４の出力端子から出力された選択信号が入力される。なお、同期化装置１０が負論理で動作する場合には、後段ラッチ回路５４は、Ｌ論理または０が入力された場合にクロック信号の入力を停止し、Ｈ論理または１が入力された場合にクロック信号の入力を開始するクロックイネーブル端子に、選択信号が入力される。

このような検出部２６は、複数の後段ラッチ回路５４から出力された複数の選択信号をデコード部２８に供給する。デコード部２８は、複数の選択信号の値に基づき、クロック出力部２２から出力された複数のクロックの位相うちの１つの位相を特定する。そして、選択部３０は、クロック出力部２２から出力された複数のクロックのうち、デコード部２８により特定された位相のクロック信号を基準クロックとして選択して出力する。例えば、デコード部２８は、第１の値（例えばＬ論理または０）から第２の値（例えばＨ論理または１）に変化した選択信号に対応する位相を特定する。そして、例えば、選択部３０は、第１の値から第２の値に変化した選択信号に対応する位相のクロック信号を、基準クロック信号として選択して出力する。

図４は、同期化装置１０における各信号のタイミングチャートである。図４の（Ａ）は、同期化装置１０に入力されるタイミング信号を示す。図４の（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、位相０°、９０°、１８０°、２７０°のクロック信号を示す。図４の（Ｆ）、（Ｇ）、（Ｈ）、（Ｉ）は、位相０°、９０°、１８０°、２７０°の遅延信号を示す。図４の（Ｊ）、（Ｋ）、（Ｌ）、（Ｍ）は、位相０°、９０°、１８０°、２７０°の選択信号を示す。図４の（Ｎ）は、デコード部２８により特定されたクロック信号の位相を示す。

図４の例において、タイミング信号は、時刻ｔ_１においてＬ論理（第１の値）からＨ論理（第２の値）に変化する（図４の（Ａ））。図４の例の場合、４個のクロック信号のうち、時刻ｔ_１以後であって、時刻ｔ_１に最も近いエッジ（Ｌ論理からＨ論理へ変化するエッジ）を有するのは、位相９０°のクロック信号である（図４の（Ｃ））。

位相９０°のクロック信号（φ＝９０°）における、時刻ｔ_１以後であって時刻ｔ_１に最も近いエッジの時刻はｔ_２である（図４の（Ｃ））。位相９０°に対応する第２の吸収回路２４−２は、時刻ｔ_２からタイミング信号を２クロック分遅延して出力する。従って、位相９０°に対応する第２の前段ラッチ回路５２−２から出力される遅延信号（φ＝９０°）は、時刻ｔ_２から２クロック分遅延した時刻ｔ_３においてＬ論理からＨ論理へ変化する（図４の（Ｇ））。そして、遅延信号（φ＝９０°）は、時刻ｔ_３の後の時刻ｔ_４においてＨ論理からＬ論理に変化する（図４の（Ｇ））。

位相１８０°の第３の前段ラッチ回路５２−３の反転クロックイネーブル端子には、直前の位相である位相９０°の第２の前段ラッチ回路５２−２から出力される遅延信号（φ＝９０°）が入力される。遅延信号（φ＝９０°）は、時刻ｔ_３から時刻ｔ_４までの期間、Ｈ論理である。よって、位相１８０°の第３の前段ラッチ回路５２−３は、時刻ｔ_３から時刻ｔ_４までの期間、クロック信号（φ＝１８０°）の入力を停止し、データの取得動作をしない。従って、位相１８０°に対応する第３の前段ラッチ回路５２−３から出力される遅延信号（φ＝１８０°）は、Ｌ論理で変化しない（図４の（Ｈ））。

位相２７０°のクロック信号（φ＝２７０°）における、時刻ｔ_１以後であって時刻ｔ_１に最も近いエッジの時刻は、ｔ_５である（図４の（Ｅ））。位相２７０°に対応する第４の吸収回路２４−４は、時刻ｔ_５からタイミング信号を２クロック分遅延して出力する。位相２７０°に対応する第４の前段ラッチ回路５２−４から出力される遅延信号（φ＝２７０°）は、時刻ｔ_５から２クロック分遅延した時刻ｔ_６においてＬ論理からＨ論理へ変化する（図４の（Ｉ））。そして、遅延信号（φ＝２７０°）は、時刻ｔ_６の後の時刻ｔ_７においてＨ論理からＬ論理に変化する（図４の（Ｉ））。

位相０°の第１の前段ラッチ回路５２−１の反転クロックイネーブル端子には、直前の位相である位相２７０°の第４の前段ラッチ回路５２−４から出力される遅延信号（φ＝２７０°）が入力される。遅延信号（φ＝２７０°）は、時刻ｔ_６から時刻ｔ_７までの期間、Ｈ論理である。よって、位相０°の第３の前段ラッチ回路５２−３は、時刻ｔ_６から時刻ｔ_７までの期間、クロック信号（φ＝０°）の入力を停止し、データの取得動作をしない。従って、位相０°に対応する第１の前段ラッチ回路５２−１から出力される遅延信号（φ＝０°）は、Ｌ論理で変化しない（図４の（Ｆ））。

このように、タイミング信号がＬ論理からＨ論理に変化した場合、タイミング信号のエッジ以降であって当該エッジに最も近い位相のクロック信号に対応する前段ラッチ回路５２は、遅延信号をＬ論理からＨ論理に変化させる。さらに、タイミング信号のエッジに最も近い位相から、偶数個先（偶数個前）のそれぞれの位相のクロック信号に対応する前段ラッチ回路５２も、遅延信号をＬ論理からＨ論理に変化させる。しかし、タイミング信号のエッジに最も近い位相から、奇数個先（奇数個前）のそれぞれの位相のクロック信号に対応する前段ラッチ回路５２は、遅延信号を変化させずに、Ｌ論理で維持する。

位相９０°に対応する第２の後段ラッチ回路５４−２には、位相９０°に対応する第２の前段ラッチ回路５２−２から出力される遅延信号（φ＝９０°）が入力される。遅延信号（φ＝９０°）は、時刻ｔ_３においてＬ論理からＨ論理に変化し、時刻ｔ_４においてＨ論理からＬ論理に変化する（図４の（Ｇ））。従って、位相９０°に対応する第２の後段ラッチ回路５４−２から出力される選択信号（φ＝９０°）は、時刻ｔ_３から１クロック分遅延した時刻ｔ_８においてＬ論理からＨ論理へ変化する（図４の（Ｋ））。そして、選択信号（φ＝９０°）は、時刻ｔ_９から１クロック分遅延した時刻ｔ_９においてＨ論理からＬ論理に変化する（図４の（Ｋ））。

位相０°に対応する第１の後段ラッチ回路５４−１には、位相０°に対応する第１の前段ラッチ回路５２−１から出力される遅延信号（φ＝０°）が入力される。遅延信号（φ＝０°）は、Ｌ論理で変化しない。よって、位相０°に対応する第１の後段ラッチ回路５４−１から出力される選択信号（φ＝０°）も、Ｌ論理で変化しない（図４の（Ｊ））。

位相１８０°に対応する第３の後段ラッチ回路５４−３には、位相１８０°に対応する第３の前段ラッチ回路５２−３から出力される遅延信号（φ＝１８０°）が入力される。遅延信号（φ＝１８０°）は、Ｌ論理で変化しない。よって、位相１８０°に対応する第３の後段ラッチ回路５４−３から出力される選択信号（φ＝１８０°）も、Ｌ論理で変化しない（図４の（Ｌ））。

位相２７０°の第４の後段ラッチ回路５４−４の反転クロックイネーブル端子には、２つ前の位相である位相９０°の第２の後段ラッチ回路５４−２から出力される選択信号（φ＝９０°）が入力される。選択信号（φ＝９０°）は、時刻ｔ_８から時刻ｔ_９までの期間、Ｈ論理である。よって、位相２７０°の第４の後段ラッチ回路５４−４は、時刻ｔ_８から時刻ｔ_９までの期間、クロック信号（φ＝２７０°）の入力を停止し、データの取得動作をしない。従って、位相２７０°に対応する第４の後段ラッチ回路５４−４から出力される選択信号（φ＝２７０°）は、Ｌ論理で変化しない（図４の（Ｍ））。

このように、タイミング信号がＬ論理からＨ論理に変化した場合、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号に対応する後段ラッチ回路５４は、選択信号をＬ論理からＨ論理に変化させる。しかし、タイミング信号のエッジ以後であって当該エッジに最も近い位相以外の位相のクロック信号に対応する後段ラッチ回路５４は、選択信号を変化させずに、Ｌ論理で維持する。

デコード部２８は、何れかの選択信号がＬ論理からＨ論理に変化した場合、論理が変化した選択信号の位相を特定する。そして、デコード部２８は、特定した位相を選択部３０に通知する。図４の例においては、デコード部２８は、選択信号（φ＝９０°）が、Ｌ論理からＨ論理に変化した時刻ｔ_８において、位相を特定する情報を選択部３０に通知する（図４の（Ｎ））。

以上のように、同期化装置１０は、位相の異なる４つのクロック信号のうち、タイミング信号のエッジ以降における最も近い位相のクロック信号を選択して出力することができる。なお、図４の例においては、同期化装置１０が正論理で動作する例を示したが、同期化装置１０は、負論理で動作してもよい。

（第２実施形態）
つぎに、第２実施形態に係る同期化装置６０について説明する。第１実施形態に係る同期化装置１０は、位相の異なる４個のクロック信号のうち、タイミング信号のエッジ以降における最も近い位相のクロック信号を選択して出力する。これに対して、第２実施形態に係る同期化装置６０は、同一の周期で位相が異なるＫ個（Ｋは２^{（Ｎ−１）}より大きく２^Ｎ以下の何れか１つの偶数、Ｎは２以上の整数）のクロック信号のうち、最も近い位相のクロック信号を選択して出力する。第２実施形態に係る同期化装置６０は、第１実施形態に係る同期化装置１０と略同一の構成を有するので、第１実施形態に係る同期化装置１０と略同一の機能および構成を有する部材については同一の符号を付け、相違点を除き詳細な説明を省略する。

図５は、第１実施形態に係る同期化装置６０の構成を示す図である。同期化装置６０は、タイミング信号が入力され、入力されたタイミング信号に同期した基準クロック信号を出力する。同期化装置６０は、クロック出力部２２と、Ｋ個の吸収回路２４と、検出部２６と、デコード部２８と、選択部３０とを備える。

クロック出力部２２は、同一の周期で位相が異なるＫ個のクロック信号を出力する。Ｋは、２^{（Ｎ−１）}より大きく２^Ｎ以下の何れか１つの偶数である。Ｎは、２以上の整数である。例えば、Ｎが３である場合、Ｋは、２^２（＝４）より大きく、２^３（＝８）以下の何れかの偶数となる。すなわち、Ｎが３である場合、Ｋは、６または８となる。例えば、Ｎが４である場合、Ｋは、２^３（＝８）より大きく、２^４（＝１６）以下の何れかの偶数となる。すなわち、Ｎが４である場合、Ｋは、１０、１２、１４または１６となる。また、例えば、Ｎが５である場合、Ｋは、２^４（＝１６）より大きく、２^５（＝３２）以下の何れかの偶数となる。すなわち、Ｎが５である場合、Ｋは、１８、２０、２２、２４、２６、２８、３０または３２となる。なお、Ｋ個のクロック信号は、少なくとも周期が同一であれば、前後の位相ずれの間隔が均等であっても均等でなくてもよい。

Ｋ個の吸収回路２４は、Ｋ個のクロック信号のそれぞれの位相毎に設けられる。本実施形態においては、同期化装置６０は、第１の位相θ_１に対応する第１の吸収回路２４−１、第２の位相θ_２に対応する第２の吸収回路２４−２、第３の位相θ_３に対応する第３の吸収回路２４−３、第４の位相θ_４に対応する第４の吸収回路２４−４、…、第Ｋの位相θ_Ｋに対応する第Ｋの吸収回路２４−Ｋを備える。

それぞれの吸収回路２４は、第１実施形態と同様の構成を有する。すなわち、それぞれの吸収回路２４は、タイミング信号の値を、当該吸収回路２４に対応する位相のクロック信号のエッジタイミング（第１の値から第２の値への変化タイミング）において取得する。それぞれの吸収回路２４は、取得したタイミング信号の値を、当該吸収回路２４に対応する位相のクロック信号の所定クロック数後のエッジタイミングにおいて出力する。

検出部２６は、タイミング信号の値をＫ個のクロック信号のそれぞれのエッジタイミングで取得する。より具体的には、検出部２６は、Ｋ個の吸収回路２４のそれぞれにより、所定クロック数分だけ遅延されたＫ個のタイミング信号を取得する。

検出部２６は、それぞれのクロック信号のエッジタイミングにおいて取得したタイミング信号の値に基づき、クロック出力部２２から出力されたＫ個のクロック信号のうち、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を検出する。そして、検出部２６は、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号の位相を特定可能な、Ｋ個のクロック信号のそれぞれに対応するＫ個の選択信号を出力する。例えば、検出部２６は、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号に対応する選択信号の値が、他の選択信号の値と異なるようなＫ個の選択信号を出力する。

デコード部２８は、検出部２６から出力されたＫ個の選択信号に基づき、タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を特定する。選択部３０は、クロック出力部２２から出力されたＫ個のクロック信号のうち、デコード部２８により特定された位相のクロック信号を選択する。そして、選択部３０は、選択したクロック信号を、タイミング信号に同期した基準クロック信号として外部に出力する。本実施形態においては、選択部３０は、Ｋ個のクロック信号のうち、デコード部２８により特定された１つのクロック信号を基準クロック信号として出力する。

図６は、第２実施形態に係る検出部２６の構成を示す図である。検出部２６は、第１から第ＮまでのＮ個のラッチ群６２を有する。具体的には、検出部２６は、第１のラッチ群６２−１〜第Ｎのラッチ群６２−Ｎを有する。

例えば、Ｎが３の場合（８個のクロック信号が出力される場合）、検出部２６は、第１のラッチ群６２−１、第２のラッチ群６２−２および第３のラッチ群６２−３を有する。また、例えば、Ｎが４の場合（１６個のクロック信号が出力される場合）、検出部２６は、第１のラッチ群６２−１、第２のラッチ群６２−２、第３のラッチ群６２−３および第４のラッチ群６２−４を有する。また、Ｎが５の場合（３２個のクロック信号が出力される場合）、検出部２６は、第１のラッチ群６２−１、第２のラッチ群６２−２、第３のラッチ群６２−３、第４のラッチ群６２−４および第５のラッチ群６２−５を有する。

それぞれのラッチ群６２は、Ｋ個のクロック信号のそれぞれの位相毎に設けられた、Ｋ個のラッチ回路７０を含む。具体的には、それぞれのラッチ群６２は、第１のラッチ回路７０−１〜第Ｋのラッチ回路７０−Ｋを含む。

例えば、Ｎが３の場合（８個のクロック信号が出力される場合）、それぞれのラッチ群６２は、第１のラッチ回路７０−１〜第８のラッチ回路７０−８を含む。また、例えば、Ｎが４の場合（１６個のクロック信号が出力される場合）、それぞれのラッチ群６２は、第１のラッチ回路７０−１〜第１６のラッチ回路７０−１６を含む。また、Ｎが５の場合（３２個のクロック信号が出力される場合）、それぞれのラッチ群６２は、第１のラッチ回路７０−１〜第３２のラッチ回路７０−３２を含む。

それぞれのラッチ回路７０は、第１実施形態で説明した前段ラッチ回路５２および後段ラッチ回路５４と同様の構成である。つまり、ラッチ回路７０は、Ｄフリップフロップであってよい。

第１のラッチ群６２−１が有するそれぞれのラッチ回路７０は、タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得したタイミング信号の値を当該位相のクロック信号の次のエッジタイミングまで１クロック分保持する。そして、第１のラッチ群６２−１が有するそれぞれのラッチ回路７０は、保持している値を表す遅延信号を出力する。

本実施形態においては、それぞれの第１のラッチ群６２−１が有するそれぞれのラッチ回路７０は、当該位相に対応する吸収回路２４から出力された、所定クロック数分遅延したタイミング信号の値を、当該位相のクロック信号のエッジタイミングで取得する。具体的には、第１のラッチ群６２−１が有する第１のラッチ回路７０−１は、第１の吸収回路２４−１から出力されたタイミング信号の値を、位相φ_１のクロック信号のエッジタイミングで取得する。第１のラッチ群６２−１が有する第２のラッチ回路７０−２は、第２の吸収回路２４−２から出力されたタイミング信号の値を、位相φ_２のクロック信号のエッジタイミングで取得する。そして、第１のラッチ群６２−１が有する第Ｋのラッチ回路７０−Ｋは、第Ｋの吸収回路２４−Ｋから出力されたタイミング信号の値を、位相φ_Ｋのクロック信号のエッジタイミングで取得する。

第Ｍ（Ｍは２以上Ｎ以下の整数）のラッチ群６２−Ｍが有するそれぞれのラッチ回路７０は、第（Ｍ−１）のラッチ群６２−（Ｍ−１）が有する当該位相に対応するラッチ回路７０から出力された遅延信号の値を、当該位相のクロック信号のエッジタイミングで取得する。

具体的には、第Ｍのラッチ群６２−Ｍが有する第１のラッチ回路７０−１は、第（Ｍ−１）のラッチ群６２−（Ｍ−１）が有する第１のラッチ回路７０−１から出力された遅延信号の値を、位相φ_１のクロック信号のエッジタイミングで取得する。第Ｍのラッチ群６２−Ｍが有する第２のラッチ回路７０−２は、第（Ｍ−１）のラッチ群６２−（Ｍ−１）が有する第２のラッチ回路７０−２から出力された遅延信号の値を、位相φ_２のクロック信号のエッジタイミングで取得する。そして、第Ｍのラッチ群６２−Ｍが有する第Ｋのラッチ回路７０−Ｋは、第（Ｍ−１）のラッチ群６２−（Ｍ−１）が有する第Ｋのラッチ回路７０−Ｋから出力された遅延信号の値を、位相φ_Ｋのクロック信号のエッジタイミングで取得する。

そして、第Ｍのラッチ群６２が有するそれぞれのラッチ回路７０は、取得した値を当該位相のクロック信号の次のエッジタイミングまで１クロック分保持し、保持している値を表す遅延信号を出力する。なお、第Ｎのラッチ群６２が有するそれぞれのラッチ回路７０は、遅延信号に代えて、保持している値を表す選択信号を出力する。つまり、最終段のラッチ群６２が有するそれぞれのラッチ回路７０は、選択信号を選択部３０へと出力する。

図７は、第Ｌのラッチ群６２−Ｌの構成を示す図である。第Ｌ（Ｌは１以上Ｎ以下の整数）のラッチ群６２が有するそれぞれのラッチ回路７０は、同一のラッチ群６２内における、Ｌ個前の位相に対応するラッチ回路７０から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられる。

例えば、第１のラッチ群６２−１が有するそれぞれのラッチ回路７０は、第１のラッチ群６２−１における１個前の位相に対応するラッチ回路７０から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられる。また、第２のラッチ群６２−２が有するそれぞれのラッチ回路７０は、第２のラッチ群６２−２における２個前の位相に対応するラッチ回路７０から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられる。第３のラッチ群６２−３が有するそれぞれのラッチ回路７０は、第３のラッチ群６２−３における３個前の位相に対応するラッチ回路７０から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられる。第４のラッチ群６２−４が有するそれぞれのラッチ回路７０は、第４のラッチ群６２−４における４個前の位相に対応するラッチ回路７０から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられる。第５のラッチ群６２−５が有するそれぞれのラッチ回路７０は、第５のラッチ群６２−５における５個前の位相に対応するラッチ回路７０から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられる。

なお、本実施形態においては、それぞれのラッチ回路７０は、Ｄフリップフロップである。この場合、それぞれのラッチ回路７０は、クロック端子に、当該位相のクロック信号が入力される。

また、Ｄフリップフロップである、第１のラッチ群６２−１のそれぞれのラッチ回路７０は、入力端子に、タイミング信号（本実施形態においては吸収回路２４から出力された遅延したタイミング信号）が入力される。また、Ｄフリップフロップである、第Ｍのラッチ群６２−Ｍのそれぞれのラッチ回路７０は、入力端子に、第（Ｍ−１）のラッチ群６２−（Ｍ−１）が有する当該位相に対応するラッチ回路７０から出力された遅延信号が入力される。

そして、Ｄフリップフロップである、第Ｌのラッチ群６２−Ｌが有するそれぞれのラッチ回路７０は、反転クロックイネーブル端子に、同一の第Ｌのラッチ群６２−Ｌ内における、Ｌ個前の位相に対応するラッチ回路７０から出力された信号が入力される。なお、同期化装置６０が負論理で動作する場合には、第Ｌのラッチ群６２−Ｌが有するそれぞれのラッチ回路７０は、クロックイネーブル端子に、Ｌ個前の位相に対応するラッチ回路７０から出力された信号が入力される。

このように同期化装置６０は、位相の異なるＫ個のクロック信号のうち、タイミング信号のエッジ以降における最も近い位相のクロック信号を選択して出力することができる。

図８は、クロック出力部２２の構成の一例を示す図である。クロック出力部２２は、例えば、サンプリングクロック入力部８２と、第１クロック生成部８４と、遅延回路８６と、第２クロック生成部８８とを有する構成であってもよい。

サンプリングクロック入力部８２は、例えば外部から、所定の周波数のサンプリングクロックを入力する。第１クロック生成部８４は、サンプリングクロック入力部８２が入力したサンプリングクロックから、位相の異なる複数のクロック信号を生成する。第１クロック生成部８４は、例えば、多相クロックが出力可能なＰＬＬ回路である。具体的には、第１クロック生成部８４は、サンプリングクロックをＰＬＬ回路により位相同期させ、それぞれの位相タップからクロック信号を出力することにより、位相がずれた複数のクロック信号を出力する。

遅延回路８６は、サンプリングクロック入力部８２が入力したサンプリングクロックを、第１クロック生成部８４から発生される複数のクロック信号の位相間隔以下の精度で遅延させる。遅延回路８６は、例えば、ＤＬＬ（遅延ロックドループ）回路である。ＤＬＬ回路は、使用環境に左右されず、安定的に精密な遅延クロックを出力することができる。

第２クロック生成部８８は、遅延回路８６から出力された遅延したサンプリングクロックから、位相の異なる複数のクロック信号を生成する。第２クロック生成部８８は、第１クロック生成部８４と同様の構成であってよい。

例えば、プログラマブルロジック回路に実装された遅延回路８６は、ｐ秒単位での遅延設定をすることが可能である。例えばサンプリングクロックが２００ＭＨｚであり、第１クロック生成部８４および第２クロック生成部８８が８相タップのＰＬＬ回路である場合、位相タップ間の時間差は、６２５ｐ秒となる。従って、遅延回路８６がサンプリングクロックを３１５ｐ秒遅延することにより、クロック出力部２２は、１６個の位相の異なるクロック信号を出力することができる。

以上のように、各実施形態に係る同期化装置１０、６０によれば、タイミング信号に同期したクロック信号を出力することができる。特に、同期化装置１０、６０は、ラッチ回路（例えばＤフリップフロップ）により実現され、ＡＮＤゲートまたはＯＲゲート等の積和論理回路を用いていない。従って、例えば、同期化装置１０、６０がＦＰＧＡ等のプログラマブルロジック回路に実装された場合であっても、ルックアップテーブルを参照せずに、高速に動作することができる。このことから、各実施形態に係る同期化装置１０、６０によれば、安価に高速に動作することが可能となる。

以上、本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能である。

１０ 同期化装置
２２ クロック出力部
２４ 吸収回路
２６ 検出部
２８ デコード部
３０ 選択部
４２ ラッチ
５２ 前段ラッチ回路
５４ 後段ラッチ回路
６０ 同期化装置
６２ ラッチ群
７０ ラッチ回路
８２ サンプリングクロック入力部
８４ 第１クロック生成部
８６ 遅延回路
８８ 第２クロック生成部

特許第４１９４４３０号公報

Claims (12)

1. タイミング信号に同期した基準クロック信号を出力する同期化装置であって、
   同一の周期で位相が異なるＫ個（Ｋは２^{（Ｎ−１）}より大きく２^Ｎ以下の何れか１つの偶数、Ｎは２以上の整数）のクロック信号を出力するクロック出力部と、
   前記クロック出力部から出力されたＫ個のクロック信号のうち、前記タイミング信号のエッジ以後であって当該エッジに最も近い位相のクロック信号を前記基準クロック信号として検出する検出部と、
   Ｋ個のクロック信号のうちの１つを前記基準クロック信号として選択する選択部と、
   を備え、
   前記検出部は、第１から第ＮまでのＮ個のラッチ群を有し、
   それぞれの前記ラッチ群は、Ｋ個のクロック信号のそれぞれの位相毎に設けられたＫ個のラッチ回路を含み、
   第１のラッチ群が有するそれぞれの前記ラッチ回路は、前記タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得した前記タイミング信号の値を当該位相のクロック信号の次のエッジタイミングまで保持し、保持している値を表す信号を出力し、
   第Ｍ（Ｍは２以上Ｎ以下の整数）のラッチ群が有する前記ラッチ回路は、第Ｍ−１のラッチ群が有する当該位相に対応する前記ラッチ回路から出力された信号の値を、当該位相のクロック信号のエッジタイミングで取得し、取得した値を当該位相のクロック信号の次のエッジタイミングまで保持し、保持している値を表す信号を出力し、
   第Ｎのラッチ群が有する前記ラッチ回路は、保持している値を表す選択信号を出力し、
   第Ｌ（Ｌは１以上Ｎ以下の整数）のラッチ群が有する前記ラッチ回路は、同一のラッチ群内における、Ｌ個前の位相に対応する前記ラッチ回路から出力された信号の値によって、クロック信号の入力の停止および開始が切り替えられ、
   前記選択部は、値が変化した前記選択信号に対応する位相のクロック信号を前記基準クロック信号として選択する
   同期化装置。
2. 前記タイミング信号は、第１の値または第２の値を取る２値信号であり、
   前記第Ｌのラッチ群が有する前記ラッチ回路は、同一のラッチ群内におけるＬ個前の位相に対応する前記ラッチ回路から出力された信号の値が、第２の値の場合に、クロック信号の入力を停止し、
   前記選択部は、第１の値から第２の値に変化した前記選択信号に対応する位相のクロック信号を、前記基準クロック信号として選択する
   請求項１に記載の同期化装置。
3. 前記Ｋ個のクロック信号のそれぞれの位相毎に設けられるＫ個の吸収回路をさらに備え、
   それぞれの前記吸収回路は、前記タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得した前記タイミング信号の値を当該位相のクロック信号の所定クロック数後のエッジタイミングにおいて出力し、
   前記第１のラッチ群が有するそれぞれの前記ラッチ回路は、当該位相に対応する前記吸収回路から出力された、遅延した前記タイミング信号を取得する
   請求項１または２に記載の同期化装置。
4. それぞれの前記ラッチ回路は、Ｄフリップフロップである
   請求項１から３の何れか１項に記載の同期化装置。
5. それぞれの前記ラッチ回路は、クロック端子に、当該位相のクロック信号が入力され、
   前記第１のラッチ群が有するそれぞれの前記ラッチ回路は、入力端子に、前記タイミング信号が入力され、
   前記第Ｍのラッチ群が有する前記ラッチ回路は、入力端子に、第Ｍ−１のラッチ群が有する当該位相に対応する前記ラッチ回路から出力された信号が入力され、
   前記第Ｌのラッチ群が有する前記ラッチ回路は、クロックイネーブル端子に、同一のラッチ群内における、Ｌ個前の位相に対応する前記ラッチ回路から出力された信号が入力される
   請求項４に記載の同期化装置。
6. 前記クロック出力部は、
   所定の周波数のサンプリングクロックから位相の異なる複数のクロック信号を生成する第１クロック生成部と、
   前記第１クロック生成部から発生される複数のクロック信号の位相間隔以下の精度で、前記サンプリングクロックを遅延する遅延回路と、
   前記遅延回路により遅延された前記サンプリングクロックから、位相の異なる複数のクロック信号を生成する第２クロック生成部と、
   を有し、
   前記クロック出力部は、前記第１クロック生成部および前記第２クロック生成部により生成された複数のクロック信号を出力する
   請求項１から５の何れか１項に記載の同期化装置。
7. 前記タイミング信号は、画像形成装置において形成する画像の所定の描画位置を示す信号であり、
   前記基準クロック信号は、ピクセル単位の描画タイミングを示す信号である
   請求項１から６の何れか１項に記載の同期化装置。
8. タイミング信号に同期した基準クロック信号を出力する同期化装置であって、
   同一の周期で位相が異なる４個のクロック信号を出力するクロック出力部と、
   前記４個のクロック信号のそれぞれの位相毎に設けられ、前記タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得した前記タイミング信号の値を当該位相のクロック信号の次のエッジタイミングまで保持し、保持している値を表す遅延信号を出力する４個の前段ラッチ回路と、
   前記４個のクロック信号のそれぞれの位相毎に設けられ、当該位相に対応する前記前段ラッチ回路から出力された前記遅延信号の値を、当該位相のクロック信号のエッジタイミングで取得し、取得した値を当該位相のクロック信号の次のエッジタイミングまで保持し、保持している値を表す選択信号を出力する４個の後段ラッチ回路と、
   前記４個のクロック信号のうちの１つを前記基準クロック信号として選択する選択部と、
   を備え、
   それぞれの前記前段ラッチ回路は、直前の位相に対応する前記前段ラッチ回路から出力された前記遅延信号の値によって、クロック信号の入力の停止および開始が切り替えられ、
   それぞれの前記後段ラッチ回路は、２つ前の位相に対応する前記後段ラッチ回路から出力された前記選択信号の値によって、クロック信号の入力の停止および開始が切り替えられ、
   前記選択部は、値が変化した前記選択信号に対応する位相のクロック信号を前記基準クロック信号として選択する
   同期化装置。
9. 前記タイミング信号は、第１の値または第２の値を取る２値信号であり、
   それぞれの前記前段ラッチ回路は、直前の位相に対応する前記前段ラッチ回路から出力された前記遅延信号が第２の値の場合に、クロック信号の入力を停止し、
   それぞれの前記後段ラッチ回路は、２つ前の位相に対応する前記後段ラッチ回路から出力された前記選択信号が第２の値の場合に、クロック信号の入力を停止し、
   前記選択部は、第１の値から第２の値に変化した前記選択信号に対応する位相のクロック信号を、前記基準クロック信号として選択する
   請求項８に記載の同期化装置。
10. 前記４個のクロック信号のそれぞれの位相毎に設けられる４個の吸収回路をさらに備え、
    それぞれの前記吸収回路は、前記タイミング信号の値を当該位相のクロック信号のエッジタイミングで取得し、取得した前記タイミング信号の値を当該位相のクロック信号の所定クロック数後のエッジタイミングにおいて出力し、
    それぞれの前記前段ラッチ回路は、当該位相に対応する前記吸収回路から出力された、遅延した前記タイミング信号を取得する
    請求項８または９に記載の同期化装置。
11. それぞれの前記前段ラッチ回路およびそれぞれの前記後段ラッチ回路は、Ｄフリップフロップである
    請求項８から１０の何れか１項に記載の同期化装置。
12. それぞれの前記前段ラッチ回路は、
    入力端子に、前記タイミング信号が入力され、
    クロック端子に、当該位相のクロック信号が入力され、
    クロックイネーブル端子に、直前の位相に対応する前記前段ラッチ回路の出力端子から出力された前記遅延信号が入力され、
    それぞれの前記後段ラッチ回路は、
    入力端子に、当該位相に対応する前記前段ラッチ回路から出力された前記遅延信号が入力され、
    クロック端子に、当該位相のクロック信号が入力され、
    クロックイネーブル端子に、２つ前の位相に対応する前記後段ラッチ回路の出力端子から出力された前記選択信号が入力される
    請求項１１に記載の同期化装置。

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