JP6642147B2 - 同期化装置、同期化方法、およびプログラム - Google Patents

Description

本発明は、同期化装置、同期化方法、およびプログラムに関する。

レーザープリンタなどの画像形成装置に搭載されるデジタル描画装置では、同期検知信号のタイミングを検出する同期化処理を行う同期化装置を備える。この同期化装置は、単位ピクセルを描画するための基準クロックと、それとは非同期の関係になるスキャンごとの描画開始タイミング位置を示す同期検知信号とのタイミング関係を、単位ピクセル未満の時間精度で検出する。

基準クロックとタイミング信号との位相差を検出する方法は様々に知られている。このような回路には、例えば、基準クロックより数倍以上の高周波クロックで同期信号をサンプリングし、その位相位置を検出するものがある。また、基準クロックと同期して、サブピクセル未満の位相ずれをもつ多相クロックを生成する回路を有し、それら複数の位相クロックで同期信号をサンプリングすることで、エッジを検出し、同期信号にもっとも近い位相のクロックを選択する技術がある。反対に、多相の基準クロックをデータとして、同期信号のエッジでサンプリングすることでその位相を検出しようとする回路などがあり、基本的な検出原理は、広く既に知られている。

例えば、特許文献１には、同期信号を基準クロック以下の位相ずれをもつ多相クロックでサンプリングし、それぞれの位相クロックでのサンプリング結果を保持して、位相検出する回路装置について開示されている。

しかしながら、上記に示される従来の技術にあっては、位相検出のためにフリップフロップを含むラッチ以外の積和論理回路を使うため、特にプログラマブルデバイスへの実装では、高速化と高い時間精度を実現することが困難であった。すなわち、基準クロックの周期の数分の一、数十分の一程度の精度で、位相検出および同期化を行う回路を実装することは、従来の回路構成では非常に困難が生じるという問題があった。

本発明は、上記に鑑みてなされたものであって、より高精度な位相検出と同期化を可能にすることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、基準クロックから複数個の多相クロックを生成する多相クロック生成部と、前記基準クロックに同期して、所定の倍率に逓倍された高周波クロックを発生する高周波クロック発生部と、同期検知信号を前記高周波クロックによりサンプリングし、サンプリングした信号を所定のビット数のパラレル信号に変換する信号変換部と、前記パラレル信号を、所定の周波数のクロック信号でサンプリングし、連続するパラレル信号を保持するデータ保持部と、前記パラレル信号のエッジを検出するエッジ検出部と、前記エッジを検出した場合に、前記パラレル信号の取り込みを制御し、前記エッジの遷移位置を示すパラレル信号を描画走査の終了まで保持するデータ制御部と、前記パラレル信号から、前記多相クロックのうち、前記検出されたエッジに最も近い位相を有する画素クロックを出力する画素クロック出力部と、を備えることを特徴とする。

本発明は、より高精度な位相検出と同期化が可能になるという効果を奏する。

図１は、本実施の形態にかかる同期化装置を含む画像形成システムの構成例を示すブロック図である。 図２は、本実施の形態にかかる同期化装置の機能構成を示すブロック図である。 図３は、本実施の形態にかかる同期化装置の構成例（１）を示すブロック図である。 図４−１は、図３における動作タイミング（１）を示すタイミングチャートである。 図４−２は、図３における動作タイミング（２）を示すタイミングチャートである。 図５は、８相クロックの出力を示すタイミングチャートである。 図６は、本実施の形態にかかる同期化装置の動作を示すタイミングチャートである。 図７は、本実施の形態にかかる同期化装置の構成例（２）を示すブロック図である。 図８は、本実施の形態にかかる複数のＰＬＬとディレイ回路による多相クロック（８相）例を示すタイミングチャートである。 図９−１は、図７における動作タイミング（１）を示すタイミングチャートである。 図９−２は、図７における動作タイミング（２）を示すタイミングチャートである。 図１０は、本実施の形態にかかる同期化装置の構成例（３）を示すブロック図である。 図１１−１は、図１０における動作タイミング（１）を示すタイミングチャートである。 図１１−２は、図１０における動作タイミング（２）を示すタイミングチャートである。 図１２は、多相クロックを用いた同期化回路の典型的な構成を示す回路図である。 図１３は、プログラマブルロジックＬＳＩの単位セルを示す回路図である。

以下に添付図面を参照して、この発明にかかる同期化装置、同期化方法、およびプログラムの一実施の形態を詳細に説明する。

（実施の形態）
図１は、本実施の形態にかかる同期化装置を含む画像形成システムの構成例を示すブロック図である。ここでは本画像形成システムは、レーザー光学系により感光体に光書込み走査を行い、画像を形成する複合機を例に挙げて説明する。本画像形成システムは、バス１１０上に、デジタル描画装置１００、作像エンジン１０４、ＣＰＵ（Central Processing Unit）１０５、ＲＯＭ（Read Only Memory）１０６、ＲＡＭ（Random Access Memory）１０７が接続されている。デジタル描画装置１００は、同期化装置１０１、データ書込部１０２、画像処理部１０３を備える。

同期化装置１０１は、後述するように、作像時におけるスキャンごとの描画開始タイミングを示す同期検知信号と位相同期した描画クロックを生成する。データ書込部１０２は、画像処理後の画像データを、レーザー光を走査して、感光体に書き込む。画像処理部１０３は、外部装置（ＰＣ、スキャナ）からの画像データに所定の画像処理を行う。作像エンジン１０４は、感光体上にデジタル描画装置１００によって画像データが描画された光書込み画像を、所定の画像形成プロセスにしたがって作像し、最終的に記録紙に出力する。

ＣＰＵ１０５は、同期化装置１０１を含む本画像形成システム全体を制御プログラムにしたがって制御する。ＲＯＭ１０６は、ＣＰＵ１０５の制御プログラムを格納する。ＲＡＭ１０７は、ＣＰＵ１０５の制御動作時においてワーキングメモリとして使用される。

図２は、同期化装置１０１の機能構成を示すブロック図である。同期化装置１０１は、多相クロック生成部１０、高周波発生部１１、信号変換部１２、エッジ検出部１３、データ制御部１４、データ保持部１５、位相選択信号生成部１６、画素クロック出力部１７を備える。

なお、同期化装置１０１の機能構成の全部、または一部をハードウェアで構成してもよい。以下、上述した同期化装置１０１の各構成例およびその動作について説明する。以下、シリアル信号をパラレル信号に変換する動作について、シリアル／パラレル変換と記述する。

多相クロック生成部１０は、基準クロックから複数個の多相クロックを生成する。高周波発生部１１は、上記基準クロックに同期して、所定の倍率に逓倍された高周波クロックを発生する。すなわち、高周波発生部１１は、多相クロックをｎ（ｎは整数）倍に変換する。信号変換部１２は、同期検知信号を高周波クロックによりサンプリングし、サンプリングした信号をパラレル信号に変換して、所定のビット数のパラレル信号を出力する。データ保持部１５は、上記パラレル信号を、所定の周波数のクロック信号でサンプリングし、連続するパラレル信号を保持する。

エッジ検出部１３は、上記パラレル信号のエッジを検出する。データ制御部１４は、上記エッジを検出した場合に、上記パラレル信号の取り込みを制御し、上記エッジの遷移位置を示すパラレル信号を描画走査の終了まで保持する。画素クロック出力部１７は、上記パラレル信号から、上記多相クロックのうち、上記検出されたエッジに最も近い位相を有する画素クロックを出力する。

位相選択信号生成部１６は、画素クロック出力部１７に対して多相クロック生成部１０で生成された多相クロックを選択するためのクロック選択信号を出力する。

エッジ検出部１３は、上記パラレル信号の全てのビットが０であるか、または全てのビットが１であるかの論理値から、当該パラレル信号が上記エッジを有するか否かを判定する。

これによって、高周波であるシリアルサンプリングクロックに比較して、画素周波数と等速の低周波クロックでサンプリングして保持されるパラレル信号の論理演算でエッジ判定することができる。このため、フィールドプログラマブルロジックデバイス（ＦＰＧＡ）のように、論理演算の高速での動作が、カスタムのＡＳＩＣ（Application Specific Integrated Circuit）デバイスに比べて困難な回路実装制約においても、所定の判定が可能である。よって、ＦＰＧＡなど製造初期コストが安価なデバイス回路の実現が可能になる。

信号変換部１２は、高周波クロックの前縁と後縁の両方のクロックエッジで入力信号をサンプリングし、画素周波数に比して逓倍数の２倍のビット数を有するパラレル信号を出力する。

これによって、サンプリングクロックの周期よりさらに精密な時間精度で、エッジ位置の検出と保持ができる。

信号変換部１２は、プログラマブルロジックデバイスの内部に部分的に固定された回路を有し、他の回路とともに布線される。

ＰＬＤ、ＦＰＧＡの固定された専用の高速回路を含むことにより、シリアル／パラレル変換が高速に動作可能で、より精密な時間精度で位相検出が可能になる。

上記基準クロックは、回路または装置の外部から直接入力され、またはプログラマブルロジックデバイスの内部に部分的に固定されたフェーズロックドループ、またはディレイロックドループクロック生成回路から供給され、他の回路とともに布線される。

これによって、ＰＬＤ、ＦＰＧＡの固定された専用のＰＬＬ回路を含むことにより安定した高品質な基準クロック、サンプリングクロックを供給することが可能となり、シリアル／パラレル変換が高速に安定して動作し、結果、より精密な時間精度で位相検出が可能になる。

多相クロック生成部１０は、複数の位相タップ出力を備えるフェーズロックドループ、またはディレイロックドループクロック生成回路からなる。

多相クロック生成部１０は、プログラマブルロジックデバイスの内部に部分的に固定され、複数の位相タップ出力を備えるフェーズロックドループ回路またはディレイロックドループクロック生成回路からなる。

次に、上述した同期化装置１０１の詳細な構成例について下記の［構成例（１）］、［構成例（２）］、［構成例（３）］で説明する。

［構成例（１）］
図３は、同期化装置１０１の構成例（１）を示すブロック図である。同期化装置１０１は、ピクセル基準クロック入力部２０１、多相クロック生成部２０２、逓倍サンプリングクロック生成部２０３、デシリアライザー回路２０４、エッジ判定回路２０５、データ取り込み制御部２０６、ラッチ２０７〜２０９、位相選択信号生成回路２１０、描画クロック選択回路２１１を備える。

ピクセル基準クロック入力部２０１は、基準ピクセルクロックを多相クロック生成部２０２および逓倍サンプリングクロック生成部２０３に入力する。多相クロック生成部２０２は、基準ピクセルクロックをもとに、多相クロックφ０〜φｎ−１を生成する。逓倍サンプリングクロック生成部２０３は、基準ピクセルクロックをもとに、Ｎ逓倍クロックＮｘＣＬＫを生成する。

デシリアライザー回路２０４は、同期検知信号ＳＹＮＣを入力し、逓倍サンプリングクロック生成部２０３で生成されたＮ逓倍クロックＮｘＣＬＫにより、同期検知信号ＳＹＮＣをサンプリングし、Ｎ−ｂｉｔパラレル信号に変換して出力する。エッジ判定回路２０５は、Ｎ−ｂｉｔパラレル信号からエッジを検出する。

データ取り込み制御部２０６は、Ｎ−ｂｉｔパラレル信号の取り込み停止の制御、およびラッチ２０９、位相選択信号生成回路２１０にリセット信号を出力する。ラッチ２０７〜２０９は、エッジの検出データを保持する。

位相選択信号生成回路２１０は、クロック選択信号Ｓ０〜Ｓｍ−１を出力する。描画クロック選択回路２１１は、クロック選択信号Ｓ０〜Ｓｍ−１を入力し、多相クロックφ０〜φｎ−１のうち、検出されたエッジに最も近い位相を有する多相クロックを選択し、画素クロックを出力する。

図３では、基準クロックを逓倍した高周波サンプリングクロックと、基準クロックをもとに多相クロックを生成する。また、デシリアライザー回路２０４で同期検知信号をサンプリングした後にパラレル信号に変換し、パラレル信号からエッジを検出する。また、エッジ検出結果を保持し、検出結果から、エッジに最も近い位相を持つクロックを選択して、画素クロックとして出力する。このように、高速で動作するデシリアライザー回路２０４を有することでエッジ判定は低速なパラレル信号のみで動作が可能になる。

描画システムの主走査方向（水平方向）の画像書き込み開始位置は、例えば機械的に位置固定された受光素子にガイドレーザー光が通過する際に同期検知信号がアクティブになるようにシステムが構成されている。本構成では、走査毎の書き込み開始位置が精密に同じ位置であることが、書き込み画像の品質を高める上で重要となる。

ここでは、図３において、デシリアライザー回路２０４は、１：８の８ビットのシリアル／パラレル変換回路であり、基準クロックから逓倍されたサンプリングクロックは８倍の周波数である。例えば、１００ＭＨｚの画素クロックを想定すると、基準クロックは１００ＭＨｚ、画素周期は１０ｎｓ、サンプリングクロックは８００ＭＨｚ、サンプリング周期は１．２５ｎｓとなる。

多相クロック生成部２０２の出力するクロックは、互いに４５°の位相差のある８個の位相タップから出力される。

８相クロックの出力例を図５に示す。例えば、近年の典型的なプログラマブルロジックの部分固定されたフェーズロックドループ（ＰＬＬ）回路では最大８個程度の位相タップ出力が可能である。ここでは選択できる位相位置も８位相以上を基本とするが、それぞれのタップ出力にｐｓ単位で位相量を変更して設定できるものが典型的である。したがってどのような位相位置および位相差のタップを複数出力することが可能である。

図６に示すように、位相位置の異なる複数の多相クロックの中から、同期検知信号の立ち上がりエッジに最も立ち上がりエッジ位置の位相が近いクロックを選択するものである。

本例の場合、同期検知信号の立ち上がり位置にもっとも位相位置の近いクロックはφ３であり、この走査ではφ３を選択し、画素クロックとして出力する。実際の描画システムでは、その書き込み開始位置の検出信号は、機械的、電気的な理由により時間位置のゆらぎ（ジッター）を持つ。そのために、走査毎に動的に最適な位相クロックを選択し出力する。

図４―1、図４―２は、図３における動作タイミングを示すタイミングチャートである。（Ａ）は同期検知信号、（Ｂ）はサンプリングクロック、（Ｃ）はサンプリング信号（シリアル）、（Ｄ）はパラレル信号、（Ｅ）は受信クロック、（Ｆ）はエッジ検出信号、（Ｇ）はクロック停止信号である。

同期検知信号は、デシリアライザー回路２０４に入力されサンプリングクロックの立ち上がりエッジにおいて信号が取り込まれる。内部のシリアルレジスタに取り込まれた信号の様子を示すものが図４−１、図４−２の３段目のチャートのサンプリング信号である。実線のタイムフレームに従って、自動的に継続してサンプリング、シリアル／パラレル変換、パラレル信号の出力がパイプライン動作して機能する。

出力されるパラレル信号を示すものが、Ｐ０〜である。Ｐ０〜信号は基準クロック（画素クロック）の周期で出力され、デシリアライザー回路２０４より後段の回路は、全て基準クロックの周期で動作する。

基準クロックの時間フレームを示す番号がＴ０〜である。シリアル／パラレル変換された同期検知信号は、Ｔ２の時間で立ち上がりエッジの情報である、０から１に遷移した情報を持つパラレル信号Ｐ２が得られる。

デシリアライザー回路２０４からのパラレル信号がエッジ情報を有するかどうか判定するエッジ判定回路２０５は、基準クロックの周期で毎周期判定を行う。本例では検出エッジがＬｏｗからＨｉｇｈの遷移なので、パラレル信号が全て０であるか、そうでないかを判定する。エッジ判定回路２０５は、例えば全てのパラレルビットのＡＮＤ回路と、タイミングあわせのラッチなどで構成される。

パラレル信号を基準クロックに従ってＲ０〜で連続してラッチし続けるが、エッジ検出後、走査終了までその位相位置データを保持しなければならない。それはＲ２に保持される。そのため、データ取り込み制御部２０６は、エッジ検出信号を入力として、位相情報を保持するＲ２レジスタが走査終了まで保持されるようにレジスタの取り込みクロックの停止制御を行う。その様子を示したものがタイムチャートのエッジ検出信号、レジスタＲ２の値の遷移、クロック停止信号である。

図３におけるリセット信号は、走査毎に主要な回路をリセットするための信号である。毎主走査（水平方向）で、同期検知信号のゆらぎを吸収し、機械的な開始位置と正確に画像出力を開始するためには、同期検知信号の検出エッジが現れる前に回路をリセットして、位相情報やクロック選択情報を初期化しなければならない。そのために例えば、本例では詳述しないが、同期検知信号をスタート信号としてタイマー回路で、所定のライン周期を計測し、有効画像範囲の外、例えば所謂帰線区間の位置で、リセットパルスを発生するような回路構成にすればよい。

［構成例（２）］
多相クロック生成部１０は、フェーズロックドループ回路またはディレイロックドループクロック生成回路が１個または複数個と、遅延クロックを生成する遅延クロック生成部を有する。上記遅延クロック生成部は、ディレイロックドループ回路で構成される。入力された基準クロックと、当該基準クロックが上記遅延クロック生成部で遅延された遅延クロックが、それぞれ異なるフェーズロックドループ回路に入力される。上記遅延クロック生成部の遅延量は、上記フェーズロックドループ回路の隣接する位相タップ出力の位相差以下のデジタル遅延量に設定される。これにより、フェーズロックドループ回路が備える位相タップ数以上の位相精度で位相検出が可能となる。

多相クロック生成部１０は、プログラマブルロジックデバイスの内部に部分的に固定される遅延クロック生成部を有し、他の回路と併せて布線されている。これにより、ＰＬＬ回路が備える位相タップ数以上の位相精度で位相検出が可能となる。以下、具体例について説明する。

図７は、同期化装置１０１の構成例（２）を示すブロック図である。図７の構成は、前述した図３の構成例に対して、多相クロック生成部２０２ａ，２０２ｂを設け、多相クロック生成部２０２ａ，２０２ｂ、および逓倍サンプリングクロック生成部２０３の入力側にデジタル微小ディレイ２１２を配置している。他の構成は図３と同様であるので、ここでの重複説明は省略する。

図７では、基準クロックの入力を、ＤＬＬ（ディレイドロックループ）回路をベースとしたデジタル微小ディレイ２１２に通して、２つのＰＬＬ回路である多相クロック生成部２０２ａ，２０２ｂに分配する。これによって、ＰＬＬ回路の位相タップ数の制限を越えた位相数のクロックを取得し、より精度の高い位相同期を可能としている。デジタル微小ディレイ２１２は、ＤＬＬ回路をベースに構成され、使用環境に左右されず、安定して精密な遅延クロックを得ることができる。

典型的なプログラマブルロジックＬＳＩでは、二桁ｐｓ単位での遅延設定が可能であり、たとえば基準クロック１００ＭＨｚ、ＰＬＬ８相タップの場合、ＰＬＬだけでは、位相タップ間の時間精度は１００００／８＝１２５０ｐｓとなる。デジタル微小ディレイ２１２の遅延量を６２５ｐｓに設定することにより、互いに２２．５度（６２５ｐｓ）位相差のある、１６相の多相クロックを得ることができるようになる。

また、典型的なプログラマブルデバイスで部分固定されたデシリアライザー回路２０４では、例えばデシリアライザー回路２０４をサンプリングクロックの立ち上がり立ち下り両エッジで取り込む所謂ＤＤＲ（ダブルデータレート）動作させる。これによって、サンプリングクロックの倍の周波数でサンプリング可能となり、得られるパラレル信号のビット数は２倍となり位相位置情報としては倍の時間精度をもつように構成できる。

通常、部分固定されたＰＬＬ回路から引き出せる位相タップ数には制限があるため、基準クロックをサンプリングクロックの周期以下の遅延量でずらして、２個のＰＬＬの基準クロックに入力することで、２倍の数の多相クロックを得ることができる。

ここでは、図７の構成例をもとにＰＬＬの位相タップは最大４個まで、基準クロックの４倍に逓倍された周波数のサンプリングクロックでシリアル／パラレル変換する。また、デシリアライザー回路２０４はＤＤＲ（ディレイロックドループ）動作する例として説明する。

図８は、複数のＰＬＬ回路とデジタル微小ディレイ２１２による多相クロック（８相）例を示すタイミングチャートである。図８では、４個の位相タップ出力をもつ、２個の多相クロック生成部２０２ａ，２０２ｂに４５°位相差のある基準クロックをデジタル微小ディレイ２１２でそれぞれの多相クロック生成部２０２ａ，２０２ｂに入力する。また、併せて８相の多相クロックを生成している様子を示している。

図９−１、図９−２は、図７における動作タイミングを示すタイミングチャートである。（Ａ）は同期検知信号、（Ｂ）はサンプリングクロック、（Ｃ）はサンプリング信号（シリアル）、（Ｄ）はパラレル信号、（Ｅ）は受信クロック、（Ｆ）はエッジ検出信号、（Ｇ）はクロック停止信号である。

図９−１、図９−２では、基準クロックの４逓倍クロックでかつ、ＤＤＲ動作でデシリアライザー回路２０４を機能させ、８位相のサンプリング（オーバーサンプリング）データを取得している。図９−１、図９−２における上矢印はサンプリング点を示しており、サンプリングクロックの立ち上がり、立ち下り両方のエッジで同期検知信号のレベルがサンプリングされていることを示している。他の動作については、上述した構成例（１）の動作と同じであるので、ここでの説明は省略する。

［構成例（３）］
本構成例では、外部から位相ステップを調整する調整部を備え、画素クロック出力部１７は、検出したエッジの位相位置から、上記調整部に設定された位相ステップ分の前または後ろの位相を有するクロックを出力する。これにより、同期検知信号と、機械的な描画開始位置とのズレを補正することが可能となる。

さらに、本構成例では、信号変換部１２を複数個備え、それぞれの信号入力に、同期検知信号を遅延させる信号遅延部が接続されている。それぞれの信号遅延部の遅延量は、サンプリングクロックの周期未満の時間に設定され、複数のパラレル信号を併せて、エッジ検出部１３の入力とする。これによって、より高い周波数でのサンプリングが可能となる。以下、具体例について説明する。

図１０は、同期化装置１０１の構成例（３）を示すブロック図である。この図１０の構成は、前述した図７の構成に対して以下のように構成されている。

図１０では、同期検知信号をデジタルディレイ２１３ａ，２１３ｂに通して、サンプリング周期未満の遅延差をつけて２個のデシリアライザー回路２０４ａ，２０４ｂに供給することで、倍精度のサンプリングデータを得るための構成を示している。典型的な例として、サンプリングクロックは基準クロックの２倍周波数、１：４デシリアライザー（ＤＤＲ動作）を２個で構成する。それぞれのデシリアライザー回路２０４ａ，２０４ｂの信号入力にはそれぞれデジタルディレイ２１３ａ，２１３ｂを通して、同期検知信号が接続される。デシリアライザー回路２０４ａの遅延量は例えば遅延量０°（基準クロックの周期に対して）、デシリアライザー回路２０４ｂの遅延量は４５°に設定される。

図１１−１、図１１−２は、図１０における動作タイミングを示すタイミングチャートである。（Ａ）は同期検知信号、（Ｂ）は遅延同期検知信号、（Ｃ）はサンプリングクロック、（Ｄ）はサンプリング信号（シリアル）、（Ｅ）はパラレル信号、（Ｆ）は受信クロック、（Ｇ）はエッジ検出信号、（Ｈ）はクロック停止信号である。

それぞれのデシリアライザー回路２０４ａ，２０４ｂは，倍速クロックかつＤＤＲサンプリングされるので４ビットのパラレル信号が得られる。図１１−１、図１１−２では、サンプリングしている同期信号が４５°遅れの遅延差があるので、それぞれのパラレル信号のビット値は、たすぎがけに４５°位相ごとのサンプリングデータを表していることになる。

最終的に８ビットの位相位置を示すパラレル信号として編集するが、このときビット毎にマージ（ｍａｒｇe：一つにまとめる）する回路で構成する。また、最終的に検出している位相位置は４５°遅れた遅延信号の位相位置を示しているので、４５°前の位置に補正している。これはビットシフト回路で実現できる。

また、図１０の同期化装置１０１は位相調整回路２１４を備えている。実際の装置では、製作および生産個体ごとに機械的、電気的に検知時間と、機械位置の関係が固定的にばらつく場合がある。

これは組立て誤差などに起因するものや、機械の経年変化で微小に移動するもので、固定な偏差（オフセット）として扱うことが可能である。このような個体別の最適な画像書き込み開始位置を確保するため、同期検知信号から電気的に検出した位相位置と、実際の機械装置上の像面の書き込み位置との偏差（オフセット）量の補正を、個体ごとに補正する。外部からの設定信号により、検出位置に比して出力するクロックの位相位置を前後に位相ステップ単位でずらせて選択できる機能を提供する。ずらせるステップ数はシステムによりさまざまに構成しても良い。

また、外部からのずらし量の設定は、ハード信号でも良いし、ＣＰＵなどから設定されるレジスタ値として設定できるように構成しても良い。

図１０の構成では、同期検知信号の遅延機能、ＤＤＲサンプリングのデシリアライザー回路を２個使うこと以外、他の図３、図７の構成と動作に変わりなく、基準クロックの１／８周期の精度での位相位置の検出と、最適な同期化クロックを出力することができる。

次に、従来における多相クロックを用いた同期化回路例および一般的なプログラマブルロジックＬＳＩの構成例について説明する。

多相クロックを用いた同期化回路の典型的な回路構成は、図１２に示すとおり、多相クロック（０°、９０°、１８０°、２７０°）のそれぞれでＦＦ（フリップフロップ）回路３０１〜３１２でラッチされる。ラッチされた同期検知信号ＢＤについて、最初に有効な同期検知信号ＢＤがアサート（この場合はＬｏｗ論理からＨｉｇｈ論理のエッジ）されたことをＯＲゲート回路３１３で検知する。この検知された信号をＦＦ回路３１４〜３１９、ＡＮＤ回路３２０に入力し、マルチプレクサ３２１〜３２４を経由させる。上記検知結果を、ワンショットを発生させその時点で各位相のクロックでラッチされた同期検知信号（ＢＤ）の値を最終段のラッチ回路３２５〜３２８に転送し、保持する。

フリップフロップ回路は、ロジックを同期させるのに用いるバイナリシフトレジスタで、クロックサイクル間の論理状態を保存する。フリップフロップ回路は、各クロックエッジにおいて、入力の１または０の値を受け取り、次のクロックエッジまでの値を一定に保持する。

保持結果は、どの位相のクロックが同期検知信号（ＢＤ）の有効エッジに最も近かったかを示す信号となり、採択するクロックの選択信号となる。

図１３は、プログラマブルロジックＬＳＩの単位セルを示す回路図である。この図１３では、一般的なプログラマブルロジックＬＳＩの単位セルの概略構成を示している。図１３における論理ブロックは、ＬＵＴ（ルックアップテーブル）４０１〜４０４とＦＦ（フリップフロップ）回路４０５〜４１２の２つの基本部分、およびマルチプレクサからなる。この積和論理回路は、ＬＵＴと呼ばれるＲＡＭ回路によってマッピングされる。

一般的にはＬＵＴを経由する回路を配置すると、ＦＦ（フリップフロップ）の動作速度に比べて数分の一に落ちるとされている。プログラマブルロジックＬＳＩでは、できるだけ、近接した単位セルを使用し近傍にマッピングすることでより速い動作速度が得られる。しかし、カスタム設計可能なＡＳＩＣデバイスに比べて実用設計上、配置、布線が収束可能な速度は低いとされる。

しかしながら、近年のプログラマブルロジックデバイス（ＰＬＤ）は集積化が進んでいる。例えば、入出力セル部に専用に部分固定配置されたデシリアライザー回路や、デジタルディレイ回路を備え、それらを機能部分として利用し布線することでより高速なサンプリング回路を実現することができる。また、高周波サンプリングクロックの生成や、多相クロック生成のために、部分固定された専用のＰＬＬ回路またはＤＬＬ回路ブロックを備えている。それらを機能部分として利用し布線することで、複数の位相タップを備える多相クロック生成回路や逓倍クロック生成回路を実現することができる。

上述した実施の形態によれば、プログラマブルロジックＬＳＩデバイスでの回路実装において、高速化、高精度化が可能な位相検出回路の構成を提供できる。また、同期検知信号と精密に位相同期した描画クロックが生成可能となり、スキャン毎の描画開始位置ズレの少ない、高品質の描画が可能となる。

また、ＰＬＤにおいて、専用固定回路としてダイ（ＬＳＩチップ）に埋め込まれた（ビルトインされた）シリアライザー（シリアル／パラレル変換）回路と同じく専用固定回路の逓倍ＰＬＬ回路を組み合わせて位相位置検出回路を構成する。これにより、ピクセルクロック（描画基本クロック）の周期未満の高精度の時間位置で、同期検知信号の位相位置を検出し、最も位相の近いクロックをＰＬＬ位相タップから選択し、同期検知信号に正確かつ精密に同期したピクセル（画素）クロックを得ることができる。

また、ＰＬＤにおいて、デシリアライザー（シリアル／パラレル変換）回路をＤＤＲ（ダブルデータレート）モードで動作させる（ＰＬＬの高周波クロックの両エッジで信号を取り込む）構成とする。これによりサンプリングクロックの周期より小さい時間精度で、同期検知信号の位相位置の検出が可能となる。また、複数の多相タップを出力可能なＰＬＬ回路と、その入力部にデジタル遅延回路を布線することで、サンプリングクロックの周期より小さい位相間隔の多相クロックが生成可能となる。この結果、同期検知信号のエッジに精密に同期したピクセル（画素）クロックの供給を行うことができる。

また、ＰＬＤにおいて、複数のデシリアライザー回路と、その入力にデジタル遅延回路を布線し、その遅延時間をサンプリングクロックの周期より小さく設定する。これにより、より高精度なエッジ位置の検出が可能となり、結果、同期検知信号のエッジに精密に同期したピクセル（画素）クロックの供給を行うことができる。

したがって、本実施の形態の同期化装置１０１についてまとめると、多相クロックによる、同期信号の位相タイミング検出ならびに同期化の処理に際して、下記のようになる。第１に、ＰＬＤにおいて、通常ＬＵＴ（ルックアップテーブル）で実現され高い周波数での動作するように回路マッピングすることが困難な積和論理回路を使用せず、高速で動作することが保障されているデシリアライザー回路で構成する。このため、同期検知信号の開始位置検出エッジをパラレル信号として、サンプリングクロックより低い周波数で動作する検出回路を構成することで、より高速なクロックで同期検知信号をサンプリングできる。

第２に、ＰＬＤにおいて、ビルトイン（部分固定配置された）されたＰＬＬ回路の位相タップ数の制限以上の精度を得るために、ＰＬＬ回路とさらにビルトインのデジタル遅延回路を組み合わせてさらに多くの多相クロックを生成できる回路を構成する。

要するに、部分固定配置、ビルトインされ、高速動作するデシリアライザー回路２０４を同期化回路の部分機能とする。これによりＰＬＤにおける高速化に適した回路構成になる。また、ビルトインされたＰＬＬ回路が出力できる位相タップ数以上の分解能で位相検出と同期化を行うために、クロック入力部に備わるデジタルディレイ回路を使うことで上記位相タップ未満の遅延タップを生成する。これによって、さらに高精度な同期化回路が構成できる。

ところで、本実施の形態の同期化装置１０１で実行されるプログラムは、ＲＯＭ１０６等に予め組み込まれて提供される。また、上記プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録して提供してもよい。

さらに、本実施の形態で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、本実施の形態で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。

本実施の形態で実行されるプログラムは、上述した各部を含むモジュール構成となっている。実際のハードウェアとしてはＣＰＵ（プロセッサ）１０５が上記ＲＯＭ１０６からプログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、各部が主記憶装置上に生成されるようになっている。

なお、上述してきた実施の形態は本発明を実現するための一例として提示したものであり、発明の範囲を限定することは意図しない。これらの新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。また、これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 多相クロック生成部
１１ 高周波発生部
１２ 信号変換部
１３ エッジ検出部
１４ データ制御部
１５ データ保持部
１６ 位相選択信号生成部
１７ 画素クロック出力部
１０１ 同期化装置
１０５ ＣＰＵ
１０６ ＲＯＭ
１０７ ＲＡＭ
２０１ ピクセル基準クロック入力部
２０２ 多相クロック生成部
２０３ 逓倍サンプリングクロック生成部（高周波発生部）
２０４ デシリアライザー回路（信号変換部）
２０５ エッジ判定回路（エッジ検出部）
２０６ データ取り込み制御部（データ制御部）
２０７〜２０９ ラッチ（データ保持部）
２１０ 位相選択信号生成回路
２１１ 描画クロック選択回路（画素クロック出力部）
２１２ デジタル微小ディレイ（遅延クロック生成部）
２１３ａ，２１３ｂ デジタルディレイ（信号遅延部）
２１４ 位相調整回路（調整部）

特許第４１９４４３０号公報

Claims (13)

1. 基準クロックから複数個の多相クロックを生成する多相クロック生成部と、
   前記基準クロックに同期して、所定の倍率に逓倍された高周波クロックを発生する高周波クロック発生部と、
   同期検知信号を前記高周波クロックによりサンプリングし、サンプリングした信号を所定のビット数のパラレル信号に変換する信号変換部と、
   前記パラレル信号を、所定の周波数のクロック信号でサンプリングし、連続するパラレル信号を保持するデータ保持部と、
   前記パラレル信号のエッジを検出するエッジ検出部と、
   前記エッジを検出した場合に、前記パラレル信号の取り込みを制御し、前記エッジの遷移位置を示すパラレル信号を描画走査の終了まで保持するデータ制御部と、
   前記パラレル信号から、前記多相クロックのうち、前記エッジに最も近い位相を有する画素クロックを出力する画素クロック出力部と、
   を備えることを特徴とする同期化装置。
2. 前記エッジ検出部は、前記パラレル信号の全てのビットが０または１であるかの論理値から、当該パラレル信号が前記エッジを有するか否かを判定することを特徴とする請求項１に記載の同期化装置。
3. 前記信号変換部は、前記高周波クロックの前縁と後縁の両方のクロックエッジで入力信号をサンプリングし、画素周波数に比して逓倍数の２倍のビット数を有するパラレル信号を出力することを特徴とする請求項１または２に記載の同期化装置。
4. 前記信号変換部は、プログラマブルロジックデバイスの内部に部分的に固定された回路を有し、他の回路とともに布線されること特徴とする請求項１〜３の何れか一つに記載の同期化装置。
5. 前記基準クロックは、回路または装置の外部から直接入力され、またはプログラマブルロジックデバイスの内部に部分的に固定されたフェーズロックドループ回路から供給され、またはディレイロックドループクロック生成回路から供給され、他の回路とともに布線されること特徴とする請求項１〜４の何れか一つに記載の同期化装置。
6. 前記多相クロック生成部は、複数の位相タップ出力を備えるフェーズロックドループ回路、またはディレイロックドループクロック生成回路を含むことを特徴とする請求項１〜５の何れか一つに記載の同期化装置。
7. 前記多相クロック生成部は、プログラマブルロジックデバイスの内部に部分的に固定され、複数の位相タップ出力を備えるフェーズロックドループ回路またはディレイロックドループクロック生成回路を含むことを特徴とする請求項１〜６の何れか一つに記載の同期化装置。
8. 前記多相クロック生成部は、前記フェーズロックドループ回路または前記ディレイロックドループクロック生成回路が１個または複数個と、遅延クロックを生成する遅延クロック生成部と、を有し、
   前記遅延クロック生成部は、ディレイロックドループ回路で構成され、入力された基準クロックと、当該基準クロックが前記ディレイロックドループ回路で遅延された遅延クロックが、それぞれ異なるフェーズロックドループ回路に入力され、前記遅延クロック生成部の遅延量は、前記フェーズロックドループ回路の隣接する位相タップ出力の位相差以下のデジタル遅延量に設定されることを特徴とする請求項１〜７の何れか一つに記載の同期化装置。
9. 前記多相クロック生成部は、プログラマブルロジックデバイスの内部に部分的に固定される遅延クロック生成部を有し、他の回路と併せて布線されていることを特徴とする請求項８に記載の同期化装置。
10. 外部から位相ステップを調整する調整部を備え、
    前記画素クロック出力部は、検出したエッジの位相位置から、前記調整部に設定された位相ステップ分の前または後ろの位相を有するクロックを出力することを特徴とする請求項１〜９の何れか一つに記載の同期化装置。
11. 前記信号変換部を複数個備え、前記複数個の信号変換部それぞれの信号入力に、同期検知信号を遅延させる信号遅延部が接続され、前記信号遅延部の遅延量は、サンプリングクロックの周期未満の時間に設定され、複数のパラレル信号を併せて、前記エッジ検出部の入力とすることを特徴とする請求項１〜１０の何れか一つに記載の同期化装置。
12. 基準クロックから複数個の多相クロックを生成する多相クロック生成工程と、
    前記基準クロックに同期して、所定の倍率に逓倍された高周波クロックを発生する高周波クロック発生工程と、
    同期検知信号を前記高周波クロックによりサンプリングし、サンプリングした信号を所定のビット数のパラレル信号に変換する信号変換工程と、
    前記パラレル信号を、所定の周波数のクロック信号でサンプリングし、連続するパラレル信号を保持部に保持するデータ保持工程と、
    前記パラレル信号のエッジを検出するエッジ検出工程と、
    前記エッジを検出した場合に、前記パラレル信号の取り込みを制御し、前記エッジの遷移位置を示すパラレル信号を描画走査の終了まで保持するデータ制御工程と、
    前記パラレル信号から、前記多相クロックのうち、前記エッジに最も近い位相を有する画素クロックを出力する画素クロック出力部と、
    を含むことを特徴とする同期化方法。
13. 基準クロックから複数個の多相クロックを生成する多相クロック生成ステップと、
    前記基準クロックに同期して、所定の倍率に逓倍された高周波クロックを発生する高周波クロック発生ステップと、
    同期検知信号を前記高周波クロックによりサンプリングし、サンプリングした信号を所定のビット数のパラレル信号に変換する信号変換ステップと、
    前記パラレル信号を、所定の周波数のクロック信号でサンプリングし、連続するパラレル信号を保持部に保持するデータ保持ステップと、
    前記パラレル信号のエッジを検出するエッジ検出ステップと、
    前記エッジを検出した場合に、前記パラレル信号の取り込みを制御し、前記エッジの遷移位置を示すパラレル信号を描画走査の終了まで保持するデータ制御ステップと、
    前記パラレル信号から、前記多相クロックのうち、前記エッジに最も近い位相を有する画素クロックを出力する画素クロック出力ステップと、
    をコンピュータに実行させるためのプログラム。

Images