JP3812003B2 - 画像形成装置 - Google Patents
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Description
【発明が属する技術分野】
本発明は画像形成装置に関し、更に詳しくは、fθ補正を電気的に行う画像形成装置に関する。
【0002】
【従来の技術】
レーザビームによる露光装置を備える静電方式の画像形成装置においては、感光体上に形成される静電潜像の画像はレーザビームによる主走査と感光体の移動(回転)に伴う副走査との合成によって形成される。
【0003】
この場合、図14に示すように、レーザダイオード1からのレーザビームはポリゴンミラー2で主走査方向にスキャンされ、回転する感光体4上に静電潜像が形成される。また、インデックスセンサ5はレーザビームのスキャン開始位置(先端)を検知するものである。
【0004】
ここに示すように、感光体の中央部と端部とでは、感光体4に対するレーザビームの角度が違っている。このため、ポリゴンミラー2が一定の速度で回転していても、感光体4の端部では中央部付近より主走査速度が速くなる。すなわち、画像の端部が主走査方向に伸びたものとなる。
【0005】
このような現象を防止するため、ポリゴンミラー2で反射されたレーザビームの光路中にfθレンズ3を設けて、感光体4上で主走査速度が一定になるような補正(fθ補正)を行っている。
【0006】
【発明が解決しようとする課題】
以上のような補正を行うfθレンズは、角度に応じて屈折率を変える必要があるため、レンズ面に複雑な形状が要求される。このため、fθレンズは非常に高価なものになる。
【0007】
また、このfθ補正は非常に微妙なものあるため、レーザダイオード1からのレーザビームのタイミングを1画素毎に電気的に補正することいったことは、通常のクロックより更に周波数が高いクロックが必要になるため、実際には実現困難であった。このため、今までは高価なfθレンズを使って補正を行わざるを得なかった。
【0008】
ところで、ポリゴンミラー2と感光体4との距離のズレ(製造時や調整時のズレや経時変化によるズレ)が微妙ではあるが生じることがある。このような場合、ポリゴンミラー2から一定の角度や速度でレーザビームの走査を行っても、感光体4上では主走査速度が一定量シフトすることになる。
【0009】
この様子を図15において、感光体4の実線位置での主走査Pと、破線位置での主走査P’とに示す。ここに示すように、このような場合には感光体4の全面にわたって主走査速度が速くなり、画像全体が主走査方向に伸びる現象が発生する。しかし、このような問題については今まで配慮されていなかった。
【0010】
本発明は、上記の課題を解決するためになされたものであって、第1の目的は、fθ補正を光学的手段を用いずに電気的に行うことが可能な画像形成装置を実現することである。
【0011】
また、本発明の第2の目的は、ポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化を電気的に補正することが可能な画像形成装置を実現することである。
【0012】
【課題を解決するための手段】
上記の課題を解決する発明は、以下の各項に記載されたように構成されたものである。
【0013】
(1)請求項1に記載された発明は、画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、前記複数の遅延信号の何段分が前記基本クロック信号の1クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、感光体面上での走査速度を補正するためのfθ補正係数を備え、前記fθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するfθ変換部と、前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、画像データを前記パルス発生部からの前記補正クロック信号に従って出力するデータ蓄積手段と、補正クロック信号に従って画像データを変調して画像信号を生成するPWM部と、を備え、前記fθ変換部は、前記fθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置である。
【0014】
この画像形成装置の発明では、状態検出手段での遅延状態の検出結果である遅延段数とfθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部で生成される。
【0015】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0016】
従って、fθ変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0017】
この結果、fθ補正係数に準拠した補正クロック信号が生成され、光学的なfθレンズや高周波クロックを必要とせずに、fθ補正が可能になる。
(2)請求項2に記載された発明は、画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、基本クロック信号から、上位ビットに相当する所定の間隔でタイミングの異なる複数の遅延信号を生成する第1の遅延部と、前記複数の遅延信号の何段分が前記基本クロック信号の1クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、感光体面上での走査速度を補正するためのfθ補正係数を備え、前記fθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するfθ変換部と、前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを、上位ビットと下位ビットとに分離する分離部と、前記立ち上がりのタイミングのデータの上位ビットと前記立ち下がりのタイミングのデータとの上位ビットに示される段数の遅延信号を、前記第1の遅延部から選択する第1のセレクタ部と、前記第1のセレクタ部からの遅延信号について、前記下位ビットに相当する複数のタイミングの異なる遅延信号を生成する第2の遅延部と、前記立ち上がりのタイミングのデータの下位ビットと前記立ち下がりのタイミングのデータとの下位ビットに示される段数の遅延信号を、前記第2の遅延部から選択する第2のセレクタ部と、この第2のセレクタ部により選択された遅延信号により前記補正クロック信号を生成するパルス発生部と、画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、前記補正クロック信号に従って画像データを変調して画像信号を生成するPWM部と、を備え、前記fθ変換部は、前記fθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置である。
【0018】
この画像形成装置の発明では、状態検出手段での遅延状態の検出結果である遅延段数とfθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成される。
【0019】
この立ち上がりと立ち下がりのタイミングのデータは上位ビットと下位ビットとに分離され、これらのタイミングのデータの上位ビットから、これらのタイミングに合致した大まかな遅延信号が第1のセレクタ部で選択される。
【0020】
選択された遅延信号を下位ビット相当分遅延させた第2の遅延信号を遅延信号を生成し、下位ビットから、補正クロック信号の立ち上がりと立ち下がりとのタイミングに対応する遅延信号が第2のセレクタ部で選択される。そして、選択された遅延信号から補正クロック信号が生成される。
【0021】
この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部で生成される。
【0022】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0023】
従って、fθ変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0024】
この結果、fθ補正係数に準拠した補正クロック信号が生成され、光学的なfθレンズや高周波クロックを必要とせずに、fθ補正が可能になる。
そして、補正クロック信号の立ち上がりと立ち下がりとを示すデータを上位ビットと下位ビットとに分離した状態で遅延信号生成及びその選択を行っているため、精度を維持しつつ回路規模を小さくすることができる。
【0025】
例えば、パルス開始位置とパルス終了位置とを示すデータが8ビットであった場合には、従来であればAnsのディレイラインが256段必要であったのに対し、この発明で6ビット+2ビットに分離した場合は4Ansのディレイラインが64段とAnsのディレイラインが4段×2で済むようになる。従って、回路規模を大幅に縮小することが可能になる。
【0026】
(3)請求項3記載された発明は、画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、前記複数の遅延信号の何段分が前記基本クロック信号の1クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、感光体を含む範囲をレーザ光が走査するに要する走査時間tを検出するセンサと、感光体面上での走査速度を補正するために、補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するクロック変換部と、前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、補正クロック信号に従って画像データを変調して画像信号を生成するPWM部と、を備え、前記クロック変換部は、検出された走査時間tと理想的な走査時間Tとの比t/T若しくはfθ補正係数の少なくとも一方に前記同期遅延段数を乗じることにより、前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置である。
【0027】
この画像形成装置の発明では、検出された走査時間tと理想的な走査時間Tとの比t/T若しくはfθ補正係数の少なくとも一方と状態検出手段での遅延状態の検出結果である遅延段数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。
【0028】
そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、fθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が電気的になされた画像信号がPWM部で生成される。
【0029】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0030】
従って、クロック変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0031】
この結果、高周波クロックを必要とせずに、fθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が可能になる。
【0032】
▲4▼請求項4に記載された発明は、上記▲1▼乃至▲3▼に記載された画像形成装置において、前記遅延部の遅延状態を熱により制御する熱制御手段を備え、この熱制御手段は、遅延部で生成された複数の遅延信号の一部を抽出し、抽出された遅延部の所定の位置の遅延出力が所定の遅延時間を有するように段階的に熱制御を行う画像形成装置である。
【0033】
この画像形成装置の発明では、抽出された一部の遅延信号(調整ポイント)の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理(制御)が迅速に行なえるようになる。
【0034】
そして、このように確定ポイントに収束するように熱制御した上で、遅延信号の生成を実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【0035】
▲5▼請求項5に記載された発明は、上記▲1▼乃至▲4▼に記載された画像形成装置において、状態検出手段は、基本クロック信号若しくは任意の任意の信号の変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで遅延状態を検出することを特徴とする画像形成装置である。
【0036】
この画像形成装置の発明の状態検出部は、基本クロック信号若しくは任意の信号の信号変化タイミングにおいて隣接する遅延信号の状態が異なる箇所を検出することで遅延段数を出力している。このように遅延段数を利用することにより、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを常に正確に生成することが可能になる。
【0037】
尚、信号変化タイミングを検出するために用いる任意の信号とは、ある程度頻繁にタイミングが動く信号であればよく、基本クロック信号以外にもインデックス信号などを用いることが可能である。
【0038】
【発明の実施の形態】
以下、図面を参照して、本発明の実施例を詳細に説明する。
<第1の実施の形態例>
図1は本発明の第1の実施の形態例の画像形成装置の回路構成を示す構成図である。
【0039】
この図1において、画像形成装置は、補正クロック信号を生成する補正クロック信号生成部100、画像データを補正クロック信号に従って出力するデータ蓄積手段を構成するメモリ200、補正クロック信号に従って画像データを変調して画像信号を生成するPWM部300、に大きく分けることができる。
【0040】
遅延列部110は入力信号を所定の間隔ずつ遅延させて複数の遅延信号を得るための、本発明の遅延部を構成するディレイ素子群である。尚、ここで遅延させる所定の間隔(遅延列部の1遅延素子の遅延時間)については後述する。
【0041】
状態制御部120は、前記遅延列部110からの複数の遅延信号を受けて、これら遅延信号と基本クロック(CLK)信号とをそれぞれ位相比較して、各遅延信号のうちで基本クロック信号と特定の位相関係(位相同期、又は、立ち上がりと立ち下がりとが一致)になっているものの同期遅延段数Aを遅延状態として出力する。
【0042】
逓倍部130は基本クロック信号を所定倍に逓倍する手段であり、この逓倍された逓倍クロック信号と光学系の端部位置を示すインデックス信号とを参照してカウンタ140がカウントを行う。
【0043】
fθ変換部150は、感光体面上での走査速度を補正するためのfθ補正係数を備え、前述した遅延状態(同期遅延段数A)と逓倍クロック信号のカウント結果を参照して、fθ補正係数に基づく補正クロック信号の立ち上がりと立ち下がりのタイミングのデータ(立ち上がり用のデータB,立ち下がり用のデータC)を遅延段数のディジタルデータとして生成するものである。
【0044】
すなわち、fθ変換部150は1クロック幅が何段の遅延段になっているかの情報(同期遅延段数A)を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0045】
セレクタ部161は、fθ変換部150からの補正クロック信号の立ち上がりのタイミングを示すデータBと、遅延列部110からの遅延信号Dとを受け、データBに相当する遅延段数の遅延信号を選択して外部に出力する選択手段である。
【0046】
セレクタ部162は、fθ変換部150からの補正クロック信号の立ち下がりのタイミングを示すデータCと、遅延列部110からの遅延信号Dとを受け、データCに相当する遅延段数の遅延信号を選択して外部に出力する選択手段である。
【0047】
パルス発生部170はセレクタ部161,162で選択された立ち上がりと立ち下がりのタイミングの遅延信号から所望の幅のクロック信号(補正クロック信号)を生成するものである。例えば、立ち上がりのタイミングの遅延信号を受けてセットされ、立ち下がりのタイミングの遅延信号を受けてリセットされるR−S型フリップフロップ等で構成されている。
【0048】
<第1の実施の形態例の構成の詳細構成>
ここで、図1と共に概略構成を示した画像形成装置の各部について更に細かく構成を説明する。
【0049】
図2は遅延列部110によるディレイ素子(ディレイモジュール)群の構成の一例を示した構成図である。
この遅延列部110においては、クロック信号のデューティーが最終段までくずれないように、各段毎に2個のインバータを接続することが好ましい。また、各インバータの分岐数やファンアウト数を揃えて、各段毎のばらつきを最少限に抑えるように構成することが好ましい。
【0050】
尚、ディレイ素子群はこれに限定されるものではなく、クロック信号に対して異なる遅延時間を有する複数の遅延信号を発生させる構成であればよく、例えばカウンタ等を利用することも可能である。
【0051】
また、このディレイ素子群の段数に関して特に制限はないが、各々のディレイ素子における遅延時間が、温度変化等の環境変化によってtyp値に対して1/3倍から3倍の範囲を変化する可能性があるため、各々のディレイ素子の遅延時間の変化をも考慮して基準信号を検出することができ、且つ所望の遅延時間が得られるような段数をとっておくと安全である。
【0052】
ここでは、基本クロック信号を15.75MHzの場合を示す。この場合、1クロックは63.5nsになる。また、この1クロックを画像の1ドットに対応させ、かつ、この1ドットを256階調にパルス幅変調する場合を想定する。
【0053】
従って、その倍の精度を持たせるとして、63.5×(1/256)×(1/2)=0.12nsの遅延時間のディレイ素子を備えればよい。また、0.12nsのディレイ素子で63.5nsをカバーするために、600段のディレイ素子DLxxx (DL000 〜DL599 )を用いた場合を例に示している。すなわち、ここでは600段の範囲内で遅延が基本クロック信号の1周期分になるようにしてある。
【0054】
また、この0.12nsが形成される画像の最小の階調の1/2の精度であるため、これ以上の細かい補正は視認できなくなっている。そこで、この0.12nsを補正クロック信号を生成する際のステップとして用いる。すなわち、本来であれば曲線となるべきfθ補正特性を0.12ns毎の階段状の特性で近似することにする。
【0055】
以下、他の各部についても、この600段のディレイ素子からの遅延信号に合わせた数値を用いて説明を続ける。但し、ここで示す各数値はあくまでも一例であり、使用する素子やその段数、更に要求される数値に応じて各種の変形が可能である。
【0056】
図3は状態制御部120の構成の一例を示した構成図である。この状態制御部120は、前記遅延列部110からの複数の遅延信号を受けて、遅延列部110からの遅延信号と基本クロック(CLK)信号とをそれぞれ比較して、各遅延信号のうちで基本クロック信号と特定の位相関係(位相同期)になっているものの段数(同期遅延段数)を状態検出出力として出力するものである。
【0057】
このため、前述した遅延列部110からの遅延信号Dと基本CLK信号とを各フリップフロップで受け、更に、フリップフロップのQ出力と隣接するフリップフロップの反転Q出力とを論理積したものを、検出出力生成部121に入力している。
【0058】
このような構成により、基本クロック信号に一番近い遅延信号のアンド回路からHレベルのセレクト信号が出力されることとなり、他の全てのアンド回路の出力ではLレベルの信号が出力される。そして、このアンド回路のHレベルのセレクト信号を受けた検出出力生成部121が、そのアンド回路の同期遅延段数(000 〜599 )のデータを出力する。
【0059】
尚、このようなセレクト信号や同期遅延段数Aを出力できる回路であれば、この図3の回路構成に限定されるものではなく、フリップフロップを他のものに置換したり、論理を反転させたものでも、同様に実現することができる。
【0060】
すなわち、基本CLK信号の信号変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで、遅延状態(基本CLK信号に近いタイミングの遅延信号)を検出することが可能になっている。
【0061】
尚、信号変化タイミングを検出するために用いる任意の信号とは、ある程度頻繁にタイミングが動く信号であればよく、基本クロック信号以外にもインデックス信号などを用いることが可能である。
【0062】
遅延信号が図4に示された状態であるとき、状態制御部120ではDL596 を受けたフリップフロップとDL597 を受けたフリップフロップの反転出力を受けるアンド回路の出力がHレベルになり、他のアンド回路はLレベルになる。従って、この図4に示す遅延信号の状態では、検出出力生成部121は同期遅延段数Aとして596を出力する。
【0063】
図5はfθ補正の説明のための特性図である。図5(a)はfθ補正が必要となるメカニズムを説明するもので、横軸が感光体ドラム面での位置を示し、縦軸がレーザビームの各位置での主走査速度を示している。
【0064】
この図5(a)に示すように、感光体の端部にいくに従って主走査速度が上昇している。発明者の実験によれば、ドラム中央での速度を1.0とすれば、ドラム端部では1.07の速度であった。
【0065】
また、図5(b)はfθ補正係数を示すもので、上述した主走査速度の変化を抑えるための補正係数である。ここで、ドラム中央部を1.0とすれば、ドラム端部では(1/1.07)=0.93である。
【0066】
すなわち、ドラム端部にいくに従って主走査速度を低下させるようにクロック信号のパルス幅を狭めることで、従来のfθレンズと同等な効果が得られるようになる。
【0067】
このため、fθ変換部150では、この図5(b)に示すような主走査位置と補正係数のデータを備えている。そして、基本クロック信号(又はその逓倍された逓倍クロック信号)を参照して補正係数のデータに従って、各主走査位置でのクロック信号の立ち上がりのタイミングと立ち下がりのタイミングを生成し、この補正係数のデータについて、前述した同期遅延段数Aを乗じることで、基本クロック信号の何段目を用いれば良いかのデータ(立ち上がり用のデータB,立ち下がり用のデータC)を生成する。
【0068】
図6はセレクタ部161の構成の一例を示す構成図である。尚、セレクタ部162も同一な構成になっているため、重複した説明は省略する。このセレクタ部161は立ち上がりのタイミングのデータBからセレクト信号を発生するセレクト信号発生部161Aと、セレクト信号と遅延信号とを受けて選択された遅延信号を出力する論理回路群から構成されている。
【0069】
ここでは、立ち上がりのタイミングを示すデータBを受けてセレクト信号発生部161Aがセレクト信号を発生する。そして、このセレクト信号と遅延信号(DL000 〜DL599 )とをそれぞれのアンド回路が受け、各アンド回路の出力をオア回路で受けるように構成してある。このような構成により、データBに応じて立ち上がりのタイミングに相当する遅延信号が外部に出力される。
【0070】
尚、ここでは、アンド回路とオア回路との論理回路群により構成した場合を例示しているが、この例に限定されるものではなく、論理を変更して構成することが可能である。
【0071】
<第1の実施の形態例の動作>
ここで、第1の実施の形態例の画像形成装置の動作について図7及び図8のタイムチャートを参照して説明する。
【0072】
状態制御部120は、遅延列部110の遅延状態について同期遅延段数Aを求める。すなわち、状態制御部120において遅延信号と基本クロック信号とを比較し、丁度1クロック分の遅延が発生している遅延信号の段数(同期遅延段数)Aを求める。遅延列部110では温度変化や電源電圧の変化などで遅延時間が変化する可能性があるので、画像形成装置の動作中は状態検出を続ける。
【0073】
また、画像形成を実行する際にはカウンタ140がインデックス信号と逓倍クロック信号を参照してカウント値をfθ変換部150に供給する。
従って、fθ変換部150には、同期遅延段数A,カウント値及び基本クロック信号が供給されている。そこで、fθ変換部150は以上の情報を参照して、補正クロック信号の立ち上がりのタイミングのデータBと立ち下がりのタイミングのデータCを生成して出力する。
【0074】
セレクタ部161では補正クロック信号の立ち上がりのタイミングのデータBに相当する遅延信号を選択してセット(S)信号としてパルス発生部170に供給する(図7(a)▲1▼)。
【0075】
また、これと略同時に、セレクタ部162では補正クロック信号の立ち下がりのタイミングのデータCに相当する遅延信号を選択してリセット(R)信号としてパルス発生部170に供給する(図7(b)▲2▼)。
【0076】
そして、パルス発生部170は、以上のS信号とR信号との立ち上がり間にHレベルになるパルスを生成して、補正クロック信号(fθ補正クロック信号)として出力する(図7(c)▲3▼)。
【0077】
そして、セレクタ部161では次の補正クロック信号の立ち上がりのタイミングのデータBに相当する遅延信号を選択してセット(S)信号としてパルス発生部170に供給する(図7(a)▲4▼)。
【0078】
そして、パルス発生部170は、以上のS信号(▲4▼)の立ち上がりと同時にHレベルになるパルスを生成して、補正クロック信号(fθ補正クロック信号)として出力する(図7(c)▲5▼)。
【0079】
以上のような動作を繰り返して、ドラム端部における幅の短いパルス、ドラム中央部における端部より幅の広いパルスを生成する。
尚、基本クロック信号と補正クロック信号とのパルス幅を比較すると、図8(a)及び(b)に示すようになる。
【0080】
尚、メモリ200において、以上の補正クロック信号に従って画像データを読み出すため、補正クロック信号(図8(b))と画像データ(図8(c))とは一致したタイミングになる。
【0081】
この補正クロック信号と、メモリ200からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部300で生成される。従って、感光体ドラム上の主走査のレーザビームは光学的なfθレンズを用いなくとも、予めfθ補正がなされた状態になる。
【0082】
このように、同期遅延段数Aとfθ補正係数とからクロック幅が変化するパルスを生成することで、電気的にfθ補正が可能な補正クロック信号を生成することできる。
【0083】
この場合、遅延列部110の遅延時間が何等かの理由により変動した場合でも、その際の同期遅延段数Aを正確に求めているため、立ち上がりのタイミングと立ち下がりのタイミングとを正確に生成することが可能であり、fθ補正を確実に行える補正クロック信号を生成できる。
【0084】
また、ここに示した画像形成装置では、アナログ回路を一切使用することがないため、調整が不要であるため安定した性能を維持することができ、また、回路を廉価に構成することが可能になる。
【0085】
<第1の実施の形態例の第1の変形例>
図9は前述した図1で示した第1の実施の形態例についての第1の変形例の構成を示す構成図である。
【0086】
この図9に示すものは、分離部151において、パルス立ち上がりのタイミングのデータB及びパルス立ち下がりのタイミングのデータCを上位ビットB1,C1と下位ビットB2,C2に分離し、遅延信号の生成及び選択を上位ビットと下位ビットとに従って2段階に行うことを特徴としている。
【0087】
ここでは、データB,Cが8ビット(256段階)である場合を例にして説明を行う。尚、このビット数に限られるものではない。また、この8ビットを、上位6ビットと下位2ビットとに分離する場合[6:2]を例にして説明を行う。
【0088】
この実施の形態例の遅延列部110は、上述した上位ビットに対応して遅延信号を生成するものである。また、遅延列部111,112は、上述した下位ビットに対応して、既に上位ビットで生成された遅延信号を更に細かく遅延させるものである。
【0089】
すなわち、8ビットの精度で遅延信号を生成する場合に、前述の実施の形態例ではディレイラインを256段設ける必要がある。尚、ここでは、仮に夫々1nsのディレイラインを設けた場合を想定する。
【0090】
これに対し、本実施の形態例で[6:2]にビット分離した場合は、遅延列部110では上位6ビット分の4nsのディレイラインを64段、遅延列部111,112では下位2ビット分の1nsのディレイラインを4段(但し、立ち上がり用と立ち下がり用とのため合計2個)を設ければ良い。
【0091】
尚、このような分離に限られるものではなく、[7:1]や[5:3]のようにしても良い。
例えば、本実施の形態例で[5:3]にビット分離した場合は、遅延列部110では上位5ビット分の8nsのディレイラインを32段、遅延列部111,112では下位3ビット分の1nsのディレイラインを8段(但し、立ち上がり用と立ち下がり用とのため合計2個)を設ければ良い。
【0092】
すなわち、遅延列部110については、上位ビットに基づいて大まかに粗く遅延された遅延信号を生成し、この粗く遅延された遅延信号を下位ビットに基づいて細かく遅延させることを特徴としている。
【0093】
<第1の実施の形態例の第1の変形例の動作>
状態制御部120は、遅延列部110の遅延状態について同期遅延段数Aを求める。す
なわち、状態制御部120において遅延信号と基本クロック信号とを比較し、丁度1クロック分の遅延が発生している遅延信号の段数(同期遅延段数)Aを求める。遅延列部110では温度変化や電源電圧の変化などで遅延時間が変化する可能性があるので、画像形成装置の動作中は状態検出を続ける。
【0094】
また、画像形成を実行する際にはカウンタ140がインデックス信号と逓倍クロック信号を参照してカウント値をfθ変換部150に供給する。
従って、fθ変換部150には、同期遅延段数A,カウント値及び基本クロック信号が供給されている。そこで、fθ変換部150は以上の情報を参照して、補正クロック信号の立ち上がりのタイミングのデータBと立ち下がりのタイミングのデータCを生成して出力する。
【0095】
分離部151において、パルス立ち上がりのタイミングのデータBを上位ビットB1と下位ビットB2とに分離する。また、同様にして、分離部151において、パルス立ち下がりのタイミングのデータCを上位ビットC1と下位ビットC2とに分離する。
【0096】
セレクタ部161では補正クロック信号の上位ビットB1から大まかな(上述の[6:2]の例では4ns毎)遅延信号から遅延信号B1を求める。同様にして、セレクタ部162では補正クロック信号の上位ビットC1から大まかな(上述の[6:2]の例では4ns毎)遅延信号から遅延信号C1を求める。
【0097】
更に、遅延列部111で遅延信号B1は下位ビット相当分の細かな遅延を与えられ、遅延列部112で遅延信号C1は下位ビット相当分の遅延を与えられる。上述した下位2ビットの例では、1ns毎の遅延信号になる。
【0098】
そして、第2のセレクタ部を構成するセレクタ部163で、下位ビットB2に基づいて遅延信号B12を選択する。また、第2のセレクタ部を構成するセレクタ部164で、下位ビットC2に基づいて遅延信号C12を選択する。
【0099】
そこで、パルス発生部170が、遅延信号B12の立ち上がりから遅延信号C12の立ち上がりまでの幅を有するパルスを生成することで、所望の補正クロック信号を生成することができる。尚、このパルス発生部170については前述した実施の形態例と同じものを用いることができる。
【0100】
このようにして生成した補正クロック信号と、メモリ200からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部300で生成される。従って、感光体ドラム上の主走査のレーザビームは光学的なfθレンズを用いなくとも、予めfθ補正がなされた状態になる。
【0101】
このように、同期遅延段数Aとfθ補正係数とからクロック幅が変化するパルスを2段階の遅延と選択とで生成することで、電気的にfθ補正が可能な補正クロック信号を生成することできる。
【0102】
この場合、遅延列部110の遅延時間が何等かの理由により変動した場合でも、その際の同期遅延段数Aを正確に求めているため、立ち上がりのタイミングと立ち下がりのタイミングとを正確に生成することが可能であり、fθ補正を確実に行える補正クロック信号を生成できる。尚、遅延列部111,112については、段数が極めて小さいために誤差が累積することもなく、影響は極めて小さい。
【0103】
また、ここに示した画像形成装置では、アナログ回路を一切使用することがないため、調整が不要であるため安定した性能を維持することができ、また、回路を廉価に構成することが可能になる。
【0104】
また、遅延信号の生成及び選択を上位ビットと下位ビットとに従って2段階に行うことで、ディレイラインの素子数を減らすことができ、回路規模を小さくすることが可能になる。
【0105】
この場合、最終的に得たい精度の細かな遅延時間のディレイラインは下位ビット分だけで良く、また、上位ビット分のディレイラインも下位ビット倍の粗い遅延時間で済むようになる。
【0106】
すなわち、1nsのディレイラインを256段必要とすべきものが、1nsのディレイライン4段(下位2ビット分)を2個と、4ns(1nsに対して下位2ビット分の乗数)のディレイライン64段(上位6ビット分)で済むようになる。このため、細かな遅延時間のディレイラインが少なくて済むため、廉価に構成することができるようになる。
【0107】
<第1の実施の形態例の第2の変形例>
また、この第1の実施の形態例,第1の実施の形態例の第1の変形例の画像形成装置において、遅延列部に対して熱制御を行うことが可能である。
【0108】
すなわち、図10に示したように、状態制御部120の一部の遅延信号から予め設定した状態になるような制御のための調整ポイントの状態を段階的に示すセレクト信号SLxxx (SLa-2 ,SLa-1 ,SLa ,SLa+1 ,SLa+2 を生成するようにし、これによって段階的な熱制御信号HCONT を熱制御部180が生成し、この熱制御信号HCONT により熱生成部190が熱を発生させるよう構成すれば良い。
【0109】
ここで、図10と共に概略構成を示した画像形成装置の各部について更に細かく構成を説明する。
図11は状態制御部120の構成の一例を示した構成図である。この状態制御部120は、単なる状態検出ではなく、予め設定した状態になるような制御のための調整ポイントの状態を段階的に示すセレクト信号SLxxx (SLa-2 ,SLa-1 ,SLa ,SLa+1 ,SLa+2 を生成するものである。
【0110】
すなわち、状態制御部120では、図3で説明した同期遅延段数Aの生成とは別に、DL100 付近(DL099 〜DL102 ),DL000 ,DL199 といった遅延列部110からの一部分を抽出して、熱制御のための状態制御を行うようにしている。
【0111】
ここに示す例では、597段(DL596 )で遅延が1クロック分に相当するものを想定しており、DL596 付近で調整のための検出を行う例を示した。尚、他の段で1クロック分の遅延を得るような構成にすることも可能である。
【0112】
従って、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になっている。
この図11に示す例では、3つの予め設定した状態(確定,微調整,粗調整)を想定してあり、1つの確定ポイント(SLa )と、確定ポイントの両側に隣接した微調整ポイント(SLa-1 ,SLa+1 )と、更にその微調整ポイントの両外側に隣接した粗調整ポイント(SLa-2 ,SLa+2 )と、を備えている。
【0113】
そして、前述した遅延列部110からの遅延信号と外部からの基本CLK信号を各フリップフロップで受け、更に、フリップフロップのQ出力と隣接するフリップフロップの反転Q出力とを論理積したものを、各ポイント(確定ポイント,微調整ポイント,粗調整ポイント)として出力している。
【0114】
このような構成により、トリガ信号に一番近い遅延信号のポイントにHレベルのセレクト信号が出力されることとなり、他の全てのポイントではLレベルの信号が出力される。
【0115】
尚、このようなセレクト信号SLを出力できる回路であれば、この図11の回路構成に限定されるものではなく、フリップフロップを他のものに置換したり、論理を反転させたものでも、同様に実現することができる。
【0116】
すなわち、基本CLK信号の信号変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで、遅延状態(基本CLK信号に近いタイミングの遅延信号)を検出することが可能である。
【0117】
尚、信号変化タイミングを検出するために用いる任意の信号とは、ある程度頻繁にタイミングが動く信号であればよく、基本クロック信号以外にもインデックス信号などを用いることが可能である。
【0118】
そして、この状態制御部120からのセレクト信号を受けて、対応する熱制御信号HCONT (微調整(アップ/ダウン),確定(調整維持),粗調整(アップ/ダウン))を熱制御部180が生成する。
【0119】
図12は熱生成部190の構成を示す構成図である。この熱生成部190は、上述した熱制御信号HCONT に応じて稼働率を変えた駆動を行って効率的に熱を発生させる回路であり、多ビットのシフトレジスタ,カウンタ,インバータチェーン等が考えられる。ここでは、フリップフロップによるシフトレジスタを用いた構成を例示するものとし、F/F部191と稼働率制御部192とを備えている。
【0120】
すなわち、ここに一例として示す熱生成部190は、イネーブル端子を有し、稼動することで熱を発生させる複数段のフリップフロップで構成されたF/F部191と、熱制御信号を受けてF/F部191の稼働率を制御する稼働率制御部192とから構成されている。
【0121】
ここでは、効率良く熱を発生させることができる回路であることが望ましく、フリップフロップによるものを例示したが、他の構成であっても良い。また、稼働率を制御することで、どの程度の熱を発生し、また、どの程度の遅延が得られるかを予め求めておき、適した段数で構成することが必要である。
【0122】
<熱生成部190で生成する熱に対する考察>
ここで、熱生成部190での熱量と、遅延列部110での遅延との関係について説明する。
【0123】
半導体素子の遅延変動の要因としては、温度,電源電圧,プロセスのばらつきなどが考えられる。このうちの温度について制御することに着目した。すなわち、温度が高いほど自由電子の動きが鈍くなる性質に鑑み、許容されている温度の範囲内で制御を行うことで、所望の遅延状態に制御することを目的としている。
【0124】
ここで、立ち上がりに要する時間tPLH と立ち下がりに要する時間tPHL とについて考える。尚、温度係数をKT ,電源電圧係数をKU ,プロセス係数をKP とする。
ミニマム条件における立ち上がり時間tPLH :
tPLH(min)=tPLH(typ)×KT ×KU ×KP(min)
ミニマム条件における立ち下がり時間tPHL :
tPHL(min)=tPHL(typ)×KT ×KU ×KP(min)
マキシマム条件における立ち上がり時間tPLH :
tPLH(max)=tPLH(typ)×KT ×KU ×KP(max)
マキシマム条件における立ち下がり時間tPHL :
tPHL(max)=tPHL(typ)×KT ×KU ×KP(max)
以上の立ち上がり時間及び立ち下がり時間は半導体の特性として認識されており、製造時には各種変動を考慮して設計が行なわれている。
【0125】
次に、本発明で注目した熱による遅延変動を計算により求めてみる。
一例として、ここでは、0.8μmCMOSシリコンゲートアレイ2層AI配線プロセスQFPパッケージの場合について計算する。
【0126】
このQFPパッケージのフリップフロップを60MHzで連続動作させた場合の消費電力Pは、
次に、この消費電力によって発生する熱(温度上昇)Tは、マスタ,パッケージの熱抵抗をθjaとした場合、
次に、1°Cあたりの温度係数KT1は、
KT1=0.0026
であるので、フリップフロップ100段における発熱T100 は、
T100 =7.3°C
その発熱時の温度係数KT7.3は、
KT7.3=0.01898
従って、この状態における遅延列部A100段の遅延増加量t100 は、
尚、この値はパッケージの温度上昇に対する遅延増加を示しているので、デバイス内部における遅延増加量は上記の値より大きい可能性がある。
【0127】
このような熱による遅延増加量を基準にして、必要な遅延量とF/F部191の稼働率とを予め求めておいて、熱制御信号に応じて稼働率制御部192がF/F部191の稼働率を制御することで、遅延列部110における遅延量を所望量に近づけるように制御することが、本実施の形態例の特徴となる。
【0128】
尚、この発熱については2つの制御方向(遅延増加/遅延減少)が存在しているので、予め一定量の熱を発生させておいて、この熱を増加させたり減少させたりすることで対処すれば良い。
【0129】
尚、この実施の形態例では電子回路の稼動により発熱を制御するが、吸熱を制御できる素子を用いることも可能である。吸熱による場合には、遅延列部110の動作により発生する熱を吸収する量を制御すれば良い。
【0130】
<第1の実施の形態例の第2の変形例の動作>
まず、初期状態では熱生成部190は予め定められた熱を発生する。この状態で遅延列部110から抽出された一部の遅延信号を受けた状態制御部120は、トリガ信号に最も近い遅延信号の位置を示すセレクト信号SLxxx を発生する。
【0131】
そして、このセレクト信号SLxxx に従って、予め設定した所定の遅延状態になるような熱制御信号HCONT を熱制御部180が発生して熱生成部190に対して供給する。
【0132】
すなわち、まず所定の遅延状態を示す確定ポイントのセレクト信号(SLa )になっているかを調べ、確定ポイントであれば熱生成の状態を維持するような熱制御信号HCONT を生成する。
【0133】
また、所定の遅延状態から若干ずれた状態を示す微調整ポイントのセレクト信号(SLa-1 ,SLa+1 )になっているかを調べ、微調整ポイントであれば熱生成の状態を微調整するような熱制御信号HCONT を生成する。
【0134】
そして、確定ポイントでも微調整ポイントでもなければ、所定の遅延状態からかなりずれた状態を示す粗調整ポイントのセレクト信号(SLa-2 ,SLa+2 )が発生している状態であるため、熱生成の状態を粗調整するような熱制御信号HCONT を生成する。
【0135】
このように、調整ポイントの状態を検出し、粗調整,微調整,確定の3種類の熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度の遅延制御を実現することが可能になる。
【0136】
また、以上の場合は、遅延信号DL597 付近に収束するような熱制御であったが、他の遅延信号に集束するような熱制御も可能である。また、複数の確定ポイントを設けることも可能である。
【0137】
この時間測定回路の実施の形態例では、抽出された一部の遅延信号(調整ポイント)の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理(制御)が迅速に行なえるようになる。
【0138】
この結果、同期遅延段数Aが安定することになり、より正確な位相の遅延信号が得られるようになる。そして、このように確定ポイントに収束するように熱制御した上で、PWMを実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【0139】
このようにして熱制御を実行した状態で、補正クロック信号を生成することにより、同期遅延段数Aを参照してfθ補正のためのタイミングのデータを生成する前述の実施の形態例よりも更に精度の高い補正クロック信号の生成を行うことが可能になる。
【0140】
<第1の実施の形態例により得られる効果>
▲1▼上述した画像形成装置の実施の形態例では、状態検出手段での遅延状態の検出結果とfθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部で生成される。
【0141】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0142】
従って、fθ変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0143】
この結果、fθ補正係数に準拠した補正クロック信号が生成され、光学的なfθレンズや高周波クロックを必要とせずに、fθ補正が可能になる。
▲2▼上述した画像形成装置の第1変形例の実施の形態例では、状態検出手段での遅延状態の検出結果とfθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成される。この立ち上がりと立ち下がりのタイミングのデータは上位ビットと下位ビットとに分離され、これらのタイミングのデータの上位ビットから、これらのタイミングに合致した大まかな遅延信号が第1のセレクタ部で選択される。
【0144】
選択された遅延信号を下位ビット相当分遅延させた第2の遅延信号を遅延信号を生成し、下位ビットから、補正クロック信号の立ち上がりと立ち下がりとのタイミングに対応する遅延信号が第2のセレクタ部で選択される。そして、選択された遅延信号から補正クロック信号が生成される。
この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部で生成される。
【0145】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0146】
従って、fθ変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0147】
この結果、fθ補正係数に準拠した補正クロック信号が生成され、光学的なfθレンズや高周波クロックを必要とせずに、fθ補正が可能になる。
そして、補正クロック信号の立ち上がりと立ち下がりとを示すデータを上位ビットと下位ビットとに分離した状態で遅延信号生成及びその選択を行っているため、精度を維持しつつ回路規模を小さくすることができる。
【0148】
例えば、パルス開始位置とパルス終了位置とを示すデータが8ビットであった場合には、従来であればAnsのディレイラインが256段必要であったのに対し、この発明で6ビット+2ビットに分離した場合は4Ansのディレイラインが64段とAnsのディレイラインが4段×2で済むようになる。従って、回路規模を大幅に縮小することが可能になる。
【0149】
▲3▼上述した画像形成装置の第2変形例の実施の形態例では、抽出された一部の遅延信号(調整ポイント)の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理(制御)が迅速に行なえるようになる。
【0150】
そして、このように確定ポイントに収束するように熱制御した上で、PWMを実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【0151】
▲4▼この画像形成装置の実施の形態例の状態検出部は、信号変化タイミングにおいて隣接する遅延信号の状態が異なる箇所を検出することで遅延段数を出力しており、この遅延段数を利用することにより所望の位相を正確に決定,選択することが可能になる。
【0152】
▲5▼尚、従来の光学的なfθレンズでは、主目的のfθ補正の他に焦点補正も副次的に行っていたが、以上の各実施の形態例及び変形例ではfθ補正のみを行うようにしている。従って、焦点補正については別の光学的な手段を設ければ良い。この場合、焦点補正のレンズはfθ補正を行う必要がないため、廉価に構成することが可能である。
【0153】
<第2の実施の形態例>
図13は本発明の第2の実施の形態例の画像形成装置の回路構成を示す構成図である。
【0154】
この図13において、前述した第1の実施の形態例及びその変形例と異なる部分は、インデックスセンサ5A及び5Bを備えていて、レーザビームのスキャン開始位置(先端)及び終了位置(後端)を検知する。
【0155】
また、カウンタ140は、逓倍クロック信号と光学系の両端部位置を示すインデックス信号とを参照して通常のカウントと走査時間のカウントとを行う。そして、上述のfθ変換部150に代えてクロック変換部150Aを備えている。尚、残余の部分の構成は同一なものであるため、重複した説明は省略する。
【0156】
この第2の実施の形態例の画像形成装置では、上述したfθ補正の他に、図15で説明を行ったポリゴンミラー2と感光体4との距離のズレ(製造時や調整時のズレや経時変化によるズレ)に起因して生じる感光体4上での主走査速度の変化(シフト)を補正することが可能である。
【0157】
すなわち、カウンタ140が2つのインデックスセンサ5A及び5Bからの検知結果を受けて走査時間のカウントを行って、感光体4上の所定の範囲をレーザ光が走査するに要する走査時間を算出する。
【0158】
ポリゴンミラー2が一定の速度で回転していてfθ補正がなされていれば、この走査時間を監視することで上述した主走査速度のシフトを発見することが可能である。
【0159】
例えば、インデックスセンサ5A及び5Bで検出される理想的な走査時間がTである場合に、実際の走査時間がtであった場合には、全体にパルス周期をt/T倍した補正クロックを生成すれば良いことになる。
【0160】
そこで、この走査時間が一定になるように、クロック変換部150Aが補正クロック信号の立ち上がりのタイミングのデータBと立ち下がりのタイミングのデータCを生成して出力する。これ以後の動作については、上述した第1の実施の形態例及びその変形例と同じである。
【0161】
尚、このポリゴンミラー2と感光体4との距離のズレに起因して生じる感光体4上での主走査速度の変化(シフト)を補正するには、同時若しくは別個にfθ補正がなされていることが好ましい。従って、クロック変換部150Aは、上述した第1の実施の形態例のfθ補正をも並行して行えばよい。また、クロック変換部150Aがfθ補正を行わずに、光学的なfθレンズを用いてもよい。
【0162】
従って、この第2の実施の形態例の画像形成装置によれば、高周波クロックを必要とせずに、fθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が可能になる。
【0163】
【発明の効果】
以上詳細に説明したように、本発明によれば以下のような効果が得られる。
▲1▼請求項1記載の画像形成装置の発明では、状態検出手段での遅延状態の検出結果とfθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部で生成される。
【0164】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0165】
従って、fθ変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0166】
この結果、fθ補正係数に準拠した補正クロック信号が生成され、光学的なfθレンズや高周波クロックを必要とせずに、fθ補正が可能になる。
▲2▼請求項2記載の画像形成装置の発明では、状態検出手段での遅延状態の検出結果とfθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングのデータの上位ビットから、これらのタイミングに合致した大まかな遅延信号が第1のセレクタ部で選択される。そして、選択された遅延信号を下位ビット相当分遅延させた第2の遅延信号を遅延信号を生成し、下位ビットから、補正クロック信号の立ち上がりと立ち下がりとのタイミングに対応する遅延信号が第2のセレクタ部で選択される。そして、選択された遅延信号から補正クロック信号が生成される。
【0167】
この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してfθ補正が電気的になされた画像信号がPWM部で生成される。
【0168】
この結果、fθ補正係数に準拠した補正クロック信号が生成され、光学的なfθレンズや高周波クロックを必要とせずに、fθ補正が可能になる。
そして、補正クロック信号の立ち上がりと立ち下がりとを示すデータを上位ビットと下位ビットとに分離した状態で遅延信号生成及びその選択を行っているため、精度を維持しつつ回路規模を小さくすることができる。
【0169】
▲3▼請求項3に記載された画像形成装置の発明では、fθ補正係数若しくは検出された走査時間の少なくとも一方と状態検出手段での遅延状態の検出結果とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。
【0170】
そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、fθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が電気的になされた画像信号がPWM部で生成される。
【0171】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目(s段目)で丁度1クロックの遅延が得られるかを言う。すなわち、1クロック幅が遅延信号の何段に相当するかを意味している。
【0172】
従って、クロック変換部は1クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【0173】
この結果、高周波クロックを必要とせずに、fθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が可能になる。
【0174】
▲4▼請求項4記載の画像形成装置の発明では、抽出された一部の遅延信号(調整ポイント)の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度の遅延信号を実現することが可能になる。また、熱制御のための検出情報が少ないことにより、処理(制御)が迅速に行なえるようになる。
【0175】
そして、このように確定ポイントに収束するように熱制御した上で、遅延信号及び補正クロック信号の生成を実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【0176】
▲5▼請求項5記載の画像形成装置の発明の状態検出部は、所定の信号の変化タイミングにおいて隣接する遅延信号の状態が異なる箇所を検出することで遅延段数を出力しており、この遅延段数を利用することにより補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを常に正確に生成することが可能になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態例の全体構成を示す構成図である。
【図2】本発明の第1の実施の形態例で使用する遅延列部の詳細構成の一例を示す構成図である。
【図3】本発明の第1の実施の形態例で使用する状態制御部の詳細構成の一例を示す構成図である。
【図4】本発明の第1の実施の形態例における動作の様子を説明するためのタイムチャートである。
【図5】本発明の第1の実施の形態例で使用するfθ歪み発生の様子とfθ補正の様子を示す説明図である。
【図6】本発明の第2の実施の形態例で使用するセレクタ部の詳細構成の一例を示す構成図である。
【図7】本発明の第1の実施の形態例におけるfθ補正の様子を説明するためのタイムチャートである。
【図8】本発明の第1の実施の形態例におけるfθ補正の様子を画像データと共に示すタイムチャートである。
【図9】本発明の第1の実施の形態例の第1の変形例の全体構成を示す構成図である。
【図10】本発明の第1の実施の形態例の第2の変形例の全体構成を示す構成図である。
【図11】本発明の第1の実施の形態例の第2の変形例で使用する状態制御部の詳細構成の一例を示す構成図である。
【図12】本発明の第1の実施の形態例の第2の変形例で使用する熱生成部の詳細構成の一例を示す構成図である。
【図13】本発明の第2の実施の形態例の全体構成を示す構成図である。
【図14】光学的なfθ補正の様子を説明する説明図である。
【図15】ポリゴンミラー〜感光体ドラムまでの距離のズレによる影響を示す説明図である。
【符号の説明】
100 補正クロック信号生成部
110 遅延列部
120 状態制御部
130 逓倍部
140 カウンタ
150 状態検出部
161 セレクタ部
162 セレクタ部
170 パルス発生部
180 熱制御部
190 熱生成部
200 メモリ
300 PWM部
Claims (5)
- 画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、
基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、
前記複数の遅延信号の何段分が前記基本クロック信号の1クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、
感光体面上での走査速度を補正するためのfθ補正係数を備え、前記fθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するfθ変換部と、
前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、
このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、
画像データを前記パルス発生部からの前記補正クロック信号に従って出力するデータ蓄積手段と、
補正クロック信号に従って画像データを変調して画像信号を生成するPWM部と、
を備え、
前記fθ変換部は、前記fθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置。 - 画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、
基本クロック信号から、上位ビットに相当する所定の間隔でタイミングの異なる複数の遅延信号を生成する第1の遅延部と、
前記複数の遅延信号の何段分が前記基本クロック信号の1クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、
感光体面上での走査速度を補正するためのfθ補正係数を備え、前記fθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するfθ変換部と、
前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを、上位ビットと下位ビットとに分離する分離部と、
前記立ち上がりのタイミングのデータの上位ビットと前記立ち下がりのタイミングのデータとの上位ビットに示される段数の遅延信号を、前記第1の遅延部から選択する第1のセレクタ部と、
前記第1のセレクタ部からの遅延信号について、前記下位ビットに相当する複数のタイミングの異なる遅延信号を生成する第2の遅延部と、
前記立ち上がりのタイミングのデータの下位ビットと前記立ち下がりのタイミングのデータとの下位ビットに示される段数の遅延信号を、前記第2の遅延部から選択する第2のセレクタ部と、
この第2のセレクタ部により選択された遅延信号により前記補正クロック信号を生成するパルス発生部と、
画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、
前記補正クロック信号に従って画像データを変調して画像信号を生成するPWM部と、
を備え、
前記fθ変換部は、前記fθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置。 - 画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、
基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、
前記複数の遅延信号の何段分が前記基本クロック信号の1クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、
感光体を含む範囲をレーザ光が走査するに要する走査時間tを検出するセンサと、
感光体面上での走査速度を補正するために、補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するクロック変換部と、
前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、
このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、
画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、
補正クロック信号に従って画像データを変調して画像信号を生成するPWM部と、
を備え、
前記クロック変換部は、検出された走査時間tと理想的な走査時間Tとの比t/T若しくはfθ補正係数の少なくとも一方に前記同期遅延段数を乗じることにより、前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置。 - 前記遅延部の遅延状態を熱により制御する熱制御手段を備え、この熱制御手段は、遅延部で生成された複数の遅延信号の一部を抽出し、抽出された遅延部の所定の位置の遅延出力が所定の遅延時間を有するように段階的に熱制御を行うことを特徴とする請求項1乃至請求項3のいずれかに記載の画像形成装置。
- 前記状態検出手段は、基本クロック信号若しくは任意の任意の信号の変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで遅延状態を検出することを特徴とする請求項1乃至請求項4のいずれかに記載の画像形成装置。
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