JP4909966B2 - 画素クロック生成装置及び画像形成装置 - Google Patents

Description

本発明は、画素クロック生成装置及び画像形成装置に関し、特に、レーザプリンタ及びデジタル複写機等に使用される画素クロック生成装置、並びに、この画素クロック生成装置が設けられた画像形成装置に関する。

図３６は、従来の画像形成装置の一般的な概略構成図である。図３６に示すように、半導体レーザユニット１００９から出射されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に光スポットを形成し、感光体１００１を露光させて静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００４がレーザ光を検出する。

位相同期回路１００６は、クロック生成回路１００５によって生成されたクロックに基づいて、１ライン毎に、フォトディテクタ１００４の検出信号と位相が同期した画素クロックを生成し、生成した画素クロックを画像処理ユニット１００７とレーザ駆動回路１００８とに供給する。

また、半導体レーザユニット１００９は、画像処理ユニット１００７によって生成された画像データと、位相同期回路１００６によって１ライン毎に位相が調整された画素クロックとに従い、半導体レーザの出射時間をコントロールすることにより、感光体１００１上の静電潜像の形成位置をコントロールする。

このような走査光学系において、走査速度のムラは画像の揺らぎとなり画像品質の劣化を招く。特にカラー画像においては、各色の主走査ドットの位置ずれによって色ずれを生じ、色再現性の劣化、解像度の劣化を招く。したがって高品質な画質を得るためには走査速度のムラの補正は不可欠である。

この走査速度のムラ（誤差）は大別すると以下のものが挙げられる。
（１）ポリゴンミラーの面毎（走査ライン毎）の誤差（以下、適宜、「面毎の誤差」と称する）
このような走査速度のムラを引き起こす要因としては、ポリゴンミラー等の偏向器の回転軸から偏向反射面までの距離のばらつき（すなわち、ポリゴンミラーの偏芯）や、ポリゴンミラーの各面の面精度のばらつき等がある。この種の誤差は数ライン（例えば、ポリゴンミラーの面数分のライン数）の周期性を持った誤差となる。

（２）走査平均速度変動による誤差
走査平均速度とはポリゴンミラーの各面の走査速度の平均を示し、走査速度のムラを引き起こす要因としては、ポリゴンミラーの回転速度の変動、並びに、温度、湿度及び振動等の種々の環境変動による走査光学系の変動がある。また、温度変動等により光源である半導体レーザの発振波長が変化するため、走査光学系の色収差により走査速度が変動することがある。この種の誤差は比較的緩やかな変動となる。

また、例えば半導体レーザアレイ等のように複数の光源を備え、共通の走査光学系で複数の光ビームを同時に走査するマルチビーム光学系には、次のような走査速度のムラも発生する。

（３）光源毎の誤差
光源毎の誤差の主な要因としては、各光源の発振波長間に差があり、走査光学系の色収差により走査速度が変動することにある。なお、発振波長の変動は光源毎に異なるので、前述した（２）の誤差は光源毎に異なることもある。また、複数の光源の組付け精度によっても各ビームの走査速度に差を生じる。

さらに、それぞれ複数の感光体及び走査光学系を備えて多色対応とした（「タンデム方式」と称される）画像形成装置の場合には、次に示す各走査光学系間の走査速度の差が、画像品質に大きく影響する。

（４）走査光学系毎の誤差
走査光学系毎の誤差の主な要因としては、走査光学系の各部品の製造精度、組付け精度及び経時変化等による変形等があり、光源も異なることにより、前述した（３）の誤差も生じる。この誤差は、走査平均速度そのものが異なり、前述した（１）、（２）の誤差もそれぞれ生じる。

なお、このような画像形成装置の中には走査光学系の一部を共通に用いるものもあるが、それぞれの光源から被走査媒体である感光体までの光路が異なるので、走査光学系毎の誤差が生じる。

これらの走査速度の誤差を補正するものとして、例えば、画素クロックの周波数を走査速度に応じて変化させるものがある(例えば、特許文献１参照）。これは、走査の開始から終了までの画素クロックのカウント数が所定値になるように、画素クロックを発生させる発振器の周波数の制御（いわゆるＰＬＬ（Phase Locked Loop）制御）を行うものである。

しかしながら、このような従来の技術においては、位相比較を行う基準クロックの周波数が１ラインの周波数であるので、発振する画素クロックの周波数に対して極めて低く（数千〜数万分の１）、充分なＰＬＬのオープンループゲインが確保できず、充分な制御精度を得ることができない。

また、外乱にも弱く画素クロックの周波数が変動してしまい、精度の良い画素クロックが生成できない。さらに、面毎の誤差を補正する場合には、発振器であるＶＣＯ（voltage controlled oscillator）の制御電圧を１走査毎に変化させるため、画素クロックが安定して発振するまでに時間を要してしまう。

一方、走査速度の誤差を補正する別のものとして、生成した高周波クロックを基に画素クロックの位相制御を行うものがある(例えば、特許文献２参照）。これは、走査の開始から終了までの高周波クロックのカウント数が所定値になるよう画素クロックの位相を制御するものである。

この高周波クロックは、例えば水晶発振器のような精度のよい発振器によって生成された基準クロックから生成されるため、精度がよく、この高周波クロックを基準に画素クロックの位相制御を行うことにより、画素クロックの制御精度もよくなる。

しかしながら、このような従来の技術においては、画素クロックの位相制御を適宜行うことにより、走査速度の誤差を補正しているため、この１走査ライン分の位相制御データを生成する必要があり、さらに画素クロックの位相変化による局所的な偏差を低減するため、すなわち高精度な画素クロックを生成するため、高分解能な位相制御を行う必要があり、位相制御データが増大する。

この位相制御データを高速かつ高精度に生成することは容易ではなく、リアルタイム制御を行うために非常に高速な制御回路が必要となり、容易に実現できるものではなかった。さらに、面毎の誤差を補正する場合には、面毎に位相制御データを生成する必要があるため、高精度な補正をするためには膨大な位相制御データの生成と格納が必要になり、容易に実現できるものではなかった。

さらに、走査光学系の各ユニットの精度誤差や組付け誤差により、１ラインの走査中にも次に示す走査速度の変動が生じる。

（５）非線形性誤差
図３７（ａ）は、１ライン中の走査速度の非線形性誤差の一例を示すものである。横軸ｘは走査ラインの位置を示し、縦軸は位置ｘに対する走査速度Ｖ（ｘ）を示している。一点鎖線Ｖａｖｇは１ライン中の走査速度の平均値を示している。このような走査速度変動が生じたときには、一定速度で走査した理想値からのずれΔは図３７（ｂ）に示すようになる。

このずれΔは、ドット位置ずれを意味し、画像劣化を招く。なお、図３７において、位置Ｘ２からＸ１の方向に走査する場合には、理想値からのずれΔは破線で示すようになる。したがって、特に、走査中心に対して非対称な位置ずれを生じる走査光学系において、走査を双方向に行う場合には、色ずれが大きくなり、画像が大きく劣化する。さらに、ポリゴンミラーの各面の面精度により、この非線形性誤差の誤差量及び分布は、面毎に異なることもある。また、この誤差は走査光学系毎にも異なる。

このような走査速度の非線形性誤差を補正するものとして、走査ライン中の位置に対応して画素クロックの周波数を変調して補正するものがある(例えば、特許文献３参照）。

しかしながら、このような従来の技術においては、画素クロックの中心周波数を従来のものと同様に生成するため、前述したように精度のよい画素クロックが生成できず、十分に画素クロックを補正することができないため、高画質な画像を得るためには不十分であった。

これらの問題を解決するものとして、上記（１）〜（５）による走査速度の誤差及び非線形性誤差が生じても高精度に補正した画素クロックを生成するものがある(例えば、特許文献４、５参照）。
特開２００１−１８３６００号公報 特開２００４−２６２１０１号公報 特開２０００−１５２００１号公報 特開２００６−３０５７８０号公報 特開２００７−２２９９３２号公報

しかしながら、特許文献４、５にそれぞれ開示された従来の技術においては、装置を高速化するために、ポリゴンミラーの回転速度を高速にすると、回転ムラ（ジッタ）に比較的高周波なジッタ（例えば、数十回転周期で生じるジッタ）が残存してしまうことがある。

したがって、各面の画素クロックの周波数が所定誤差内に収まるまでは、全ての面で誤差を縮小するように制御して高速な引き込みをし、各面の画素クロックの周波数が所定誤差内に収まった後には、各面に対して個別に制御して面間の誤差を低減している。

しかしながら、各面の画素クロックの周波数が所定誤差内に収まった後には、各面に対して（ポリゴンミラーが１回転する度に１回）誤差を取得し、取得した誤差により制御を行うため、サンプリング周波数が低下し、ゲインが低下することになる。

例えば、ポリゴンミラーの面数が６であれば、全面で誤差をサンプリングする場合、すなわち、各面の画素クロックの周波数が所定誤差内に収まる前に比べ、ゲインは１/６に低下する。

また、１サンプル時間分のむだ時間のある系に対して安定に制御するために制御帯域を高くすることができない（例えば、安定に制御するためには制御帯域をサンプリング周波数の数分の１〜１/１０程度までしか高くできない）。そのため数十回転周期程度の高周波ジッタを十分に抑制できなくなるといった課題があった。

本発明は、従来の課題を解決するためになされたもので、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる画素クロック生成装置及び画像形成装置を提供することを目的とする。

本発明の画素クロック生成装置は、高周波クロックを生成する高周波クロック生成部と、前記高周波クロックを基準とした画素クロックを生成する画素クロック生成部と、第１の同期信号及び第２の同期信号を検出し、前記第１の同期信号を検出した時刻から前記第２の同期信号を検出した時刻までの第１の時間と、前記画素クロックの周期を目標数分積算した第２の時間との誤差を算出する誤差算出部と、前記誤差算出部によって算出された誤差にしたがって、前記画素クロック生成部に生成させる画素クロックの周波数を設定する周波数設定部と、を備えた画素クロック生成装置において、前記周波数設定部が、前記誤差算出部によって算出された誤差に基づいて、前記画素クロックの周波数の平均値を算出する画素クロック周波数平均値算出部と、前記誤差算出部によって算出された誤差のうち予め定められた演算周期であるＮ回周期の誤差から基準誤差値を定め、該基準誤差値と該誤差との差分に基づいて、Ｎ個の画素クロックの周波数のオフセット値を算出する画素クロック周波数オフセット値算出部とを有し、前記画素クロック周波数オフセット値算出部によって算出されたＮ個のオフセット値を循環選択し、選択したオフセット値と、前記画素クロック周波数平均値算出部によって算出された前記画素クロックの周波数の平均値とを加算した結果に基づいて、前記画素クロック生成部に生成させる画素クロックの周波数を算出する構成を有している。

この構成により、本発明の画素クロック生成装置は、走査時間の変動に合わせて、画素クロックの周波数の平均値と画素クロックの周波数のオフセット値とを並列に制御し、これを加算した結果に基づいて画素クロックの周波数を設定しているので、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

なお、前記画素クロック周波数オフセット値算出部が、前記誤差算出部によって算出されたＮ回周期の誤差の平均値を前記基準誤差値として定めるようにしてもよく、前記誤差算出部によって算出されたＮ回周期の誤差の何れか１つを前記基準誤差値として定めるようにしてもよい。

また、前記周波数設定部が、前記第１の時間を複数の時間領域に分割し、前記画素クロック生成部に生成させる画素クロックの周波数を前記時間領域毎に予め定められた周波数変調データに基づいて補正する周波数補正部を有するようにしてもよい。

この構成により、本発明の画素クロック生成装置は、分割した時間領域毎に、画素クロックの周波数を補正するため、非線形性誤差も補正した高精度な画素クロックを生成することができる。

また、本発明の画素クロック生成装置は、前記画素クロック生成装置が停止する前に、前記画素クロックの周波数の平均値と、前記Ｎ個の画素クロックの周波数のオフセット値と、前記基準誤差値と前記Ｎ個の誤差との各差分からなる第１の誤差差分パターンとを記憶媒体に格納する停止処理部と、前記画素クロック生成装置が始動したときに、前記記憶媒体に格納された前記画素クロックの周波数の平均値を前記画素クロック周波数平均値算出部によって算出された平均値とし、前記Ｎ個の画素クロックの周波数のオフセット値を前記画素クロック周波数オフセット値算出部によって算出された各オフセット値とすると共に、前記誤差算出部によって算出されるＮ個の誤差と、前記誤差算出部によって定められる基準誤差値との各差分からなる第２の誤差差分パターンを取得し、前記第１の誤差差分パターンと前記第２の誤差差分パターンとが最も一致するよう前記演算周期の位相を変更する始動処理部と、を備えるようにしてもよい。

この構成により、本発明の画素クロック生成装置は、停止前に、各部の値を記憶媒体に格納し、始動時に、記憶媒体に格納した値を各部の初期値として設定することにより、画素クロックの周波数の補正時間を短縮するため、起動時間を短縮することができる。

また、本発明の画像形成装置は、画素クロックに基づき画像データをパルス変調したパルス変調信号で光源を駆動し、該光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、高周波クロックを生成する高周波クロック生成部と、前記高周波クロックを基準とした前記画素クロックを生成する画素クロック生成部と、走査開始点に対応する第１の同期信号及び走査終了点に対応する第２の同期信号を検出し、前記第１の同期信号を検出した時刻から前記第２の同期信号を検出した時刻までの第１の時間と、前記画素クロックの周期を目標数分積算した第２の時間との誤差を算出する誤差算出部と、前記誤差算出部によって算出された誤差にしたがって、前記画素クロック生成部に生成させる画素クロックの周波数を設定する周波数設定部と、を備え、前記周波数設定部が、前記誤差算出部によって算出された誤差に基づいて、前記画素クロックの周波数の平均値を算出する画素クロック周波数平均値算出部と、前記誤差算出部によって算出された誤差のうち予め定められた演算周期であるＮ回周期の誤差から基準誤差値を定め、該基準誤差値と該誤差との差分に基づいて、Ｎ個の画素クロックの周波数のオフセット値を算出する画素クロック周波数オフセット値算出部とを有し、前記画素クロック周波数オフセット値算出部によって算出されたＮ個のオフセット値を循環選択し、選択したオフセット値と、前記画素クロック周波数平均値算出部によって算出された前記画素クロックの周波数の平均値とを加算した結果に基づいて、前記画素クロック生成部に生成させる画素クロックの周波数を算出する構成を有している。

この構成により、本発明の画像形成装置は、走査時間の変動に合わせて、画素クロックの周波数の平均値と画素クロックの周波数のオフセット値とを並列に制御し、これを加算した値を画素クロックの周波数を設定しているので、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

なお、前記周波数設定部が、前記第１の時間を複数の時間領域に分割し、前記画素クロック生成部に生成させる画素クロックの周波数を前記時間領域毎に予め定められた周波数変調データに基づいて補正する周波数補正部を有するようにしてもよい。

この構成により、本発明の画像形成装置は、分割した時間領域毎に画素クロックの周波数を補正するため、非線形性誤差も補正した高精度な画素クロックを生成することができる。

例えば、本発明の画像形成装置は、回転軸の周りに複数の偏向反射面が設けられたポリゴンミラーを有し、前記ポリゴンミラーに前記光束を入射して偏向させることにより前記被走査媒体上に前記光束を走査させる光走査部を備え、前記画素クロック周波数オフセット値算出部が算出するオフセット値の数Ｎが、前記ポリゴンミラーの偏向反射面の数と同一に定められている。

本発明は、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる画素クロック生成装置及び画像形成装置を提供することができる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施の形態）
図１に示すように、本実施の形態としての画像形成装置は、半導体レーザ１０１、コリメータレンズ１０２、シリンダレンズ１０３、ポリゴンミラー１０４、感光体１０５、ｆθレンズ１０６、トロイダルレンズ１０７、フォトディテクタ（以下、単に「ＰＤ」という。）１０８、１０９、ミラー１１０、画素クロック生成部１１１、画像処理部１１２、変調データ生成部１１３及びレーザ駆動部１１４を備えている。

なお、本実施の形態において、コリメータレンズ１０２、シリンダレンズ１０３、ポリゴンミラー１０４、ｆθレンズ１０６、トロイダルレンズ１０７及びミラー１１０は、本発明における光走査部を構成する。

光源としての半導体レーザ１０１から出射されたレーザ光（光束）は、コリメータレンズ１０２とシリンダレンズ１０３とを介することで整形されて、回転軸の周りに複数の偏向反射面（以下、単に「面」という）が設けられた偏光器としてのポリゴンミラー１０４に入射されることにより、周期性を保って被走査媒体としての感光体１０５を走査するように反射される。

ポリゴンミラー１０４によって反射されたレーザ光は、ｆθレンズ１０６、ミラー１１０及びトロイダルレンズ１０７を介して感光体１０５に照射され、光スポットを形成する。これにより、感光体１０５上には、半導体レーザ１０１の出力に応じた静電潜像が形成される。

また、ミラー１１０の両端にはＰＤ１０８、１０９がそれぞれ配置されており、ＰＤ１０８、１０９は、走査の開始と終了とをそれぞれ検出するようになっている。つまり、ポリゴンミラー１０４によって反射されたレーザ光は、感光体１０５の１ラインを走査する前にＰＤ１０８に入射され、走査後にＰＤ１０９に入射される。

ＰＤ１０８、１０９は、入射されたレーザ光を第１の同期信号ＳＰＳＹＮＣ及び第２の同期信号ＥＰＳＹＮＣにそれぞれ変換し、画素クロック生成部１１１に供給するようになっている。

画素クロック生成部１１１は、２つの同期信号ＳＰＳＹＮＣ及びＥＰＳＹＮＣから、ＰＤ１０８とＰＤ１０９との間をレーザ光が走査する時間間隔を測定し、その時間間隔に予め定められた目標数のクロックが収まるように求めた周波数の画素クロックＰＣＬＫを生成し、生成した画素クロックＰＣＬＫを画像処理部１１２と変調データ生成部１１３とに供給するようになっている。

ＰＤ１０８の出力信号である第１の同期信号ＳＰＳＹＮＣは、ライン同期信号として画像処理部１１２にも供給される。画像処理部１１２は、画素クロックＰＣＬＫを基準に画像データを生成するようになっている。

変調データ生成部１１３は、画素クロックＰＣＬＫを基準として、入力された画像データから変調データを生成するようになっている。レーザ駆動部１１４は、変調データ生成部１１３によって生成された変調データに基づいて、半導体レーザ１０１を駆動するようになっている。

図２に示すように、画素クロック生成部１１１は、高周波クロック生成部１、第１エッジ検出部２、第２エッジ検出部３、分周器４、比較部５、フィルタ６及び周波数演算部７を備えている。

なお、分周器４は、本発明における画素クロック生成部を構成し、比較部５は、本発明における誤差算出部を構成し、フィルタ６及び周波数演算部７は、本発明における周波数設定部を構成する。

高周波クロック生成部１は、一般的なＰＬＬ回路により構成され、基準クロックＲｅｆＣＬＫを逓倍した高周波クロックＶＣＬＫを生成するようになっている。ここで、高周波クロック生成部１に入力する基準クロックＲｅｆＣＬＫとして、例えば、精度のよい水晶発振器によって生成されたクロックを用いることにより、精度のよい高周波クロックＶＣＬＫを高周波クロック生成部１に生成させることができる。

第１エッジ検出部２は、高周波クロックＶＣＬＫを基準として第１の同期信号ＳＰＳＹＮＣの立ち上がりを検出するようになっており、同期信号ＳＰＳＹＮＣの立ち上がりを検出すると、画素クロックＰＣＬＫに同期した検出パルスＳＰｐｌｓを比較部５に出力するようになっている。

第２エッジ検出部３は、高周波クロックＶＣＬＫを基準として第２の同期信号ＥＰＳＹＮＣの立ち上がりを検出するようになっており、同期信号ＥＰＳＹＮＣの立ち上がりを検出すると、検出パルスＥＰｐｌｓと分周器４のカウント値ＥＰｍとを比較部５に出力するようになっている。

分周器４は、高周波クロック生成部１によって生成された高周波クロックＶＣＬＫをＭ分周した画素クロックＰＣＬＫを生成するようになっている。分周器４は、例えば、Ｍ進カウンタにより構成され、高周波クロックＶＣＬＫをカウントしたカウント値ｃｏｕｎｔＭを第２エッジ検出部３及び変調データ生成部１１３に出力するようになっている。

分周器４が同期信号ＳＰＳＹＮＣの立ち上がりでカウントを開始することにより、画素クロック生成部１１１は、走査開始時点に位相同期した画素クロックを生成することができる。

また、分周器４の分周比Ｍは、周波数演算部７から出力される画素クロック周波数指示信号Ｍｎｏｗにしたがって変更される。このように、分周器４は、安定かつ高精度に発振させた高周波クロックＶＣＬＫを分周することにより画素クロックＰＣＬＫを生成するため、分周比Ｍが変更されると、瞬時かつ安定に画素クロックＰＣＬＫの周波数を変更することができる。よって、ライン毎に周波数を変更しても瞬時に移行できる。

比較部５は、高周波クロックＶＣＬＫを基準として２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを計測し、書き込み周波数と２つのフォトディテクタＰＤ１０８、１０９間の距離とに応じて予め定められた基準時間ＲｅｆＮと、計測した時間Ｔｌｉｎｅとの差を計測対象のライン（以下、「対象ライン」という。）の誤差Ｌｅｒｒとして算出するようになっている。すなわち、比較部５は、適正な走査時間（基準時間ＲｅｆＮ）と対象ラインの走査時間Ｔｌｉｎｅとの差に基づいて走査速度の誤差を算出するようになっている。

なお、比較部５は、高周波クロックＶＣＬＫを基準としてカウントすることによって誤差Ｌｅｒｒを算出するようにしてもよいが、高周波クロックＶＣＬＫの周波数が非常に高く、カウントするビット数が非常に大きくなるため、回路規模、消費電力の点で不利である。

そこで、本実施の形態において、比較部５は、画素クロックＰＣＬＫを基準とした時間Ｔｌｉｎｅを計測し、計測した時間Ｔｌｉｎｅと基準時間ＲｅｆＮとを比較し、その後に、高周波クロックを基準とした対象ラインの誤差Ｌｅｒｒを算出している。

図３に示すように、比較部５は、カウンタ１１、減算部１２及び誤差演算部１３を備えている。カウンタ１１は、画素クロックＰＣＬＫを基準にカウントし、カウント値ｃｏｕｎｔＮを減算部１２に出力するようになっており、ＳＰｐｌｓで「０」にリセットされ、ＥＰｐｌｓでカウントを停止するようになっている。

減算部１２は、カウンタ１１がカウントを停止したときのカウント値ｎから基準時間ＲｅｆＮを減算したｄｉｆｆＮを誤差演算部１３に出力するようになっている。

誤差演算部１３は、減算部１２から出力されたｄｉｆｆＮと、対象ラインの前ラインの周波数設定値Ｋと、第２エッジ検出部３から出力されたカウント値ＥＰｍとを用いて、以下の（式１）に示す演算を行い、高周波クロックＶＣＬＫの周期Ｔｖを単位とする誤差Ｌｅｒｒを出力するようになっている。なお、周波数設定値Ｋは、分周器４に設定された分周比Ｍの１ラインの平均を表す実数であり、周波数演算部７の後述する設定値保持部３２９から取得することができる。

Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ （式１）

なお、２つのフォトディテクタＰＤ１０８、１０９間の距離がドット幅の整数倍でない場合、つまり、基準時間ＲｅｆＮが目標とする画素クロック周期の整数倍でない場合には、誤差演算部１３は、その端数を高周波クロックＶＣＬＫのサイクル数に換算し、換算した値をＲｅｆＭとして以下の（式２）に示す演算を行うようにすると、より正確に画素クロックの周波数を制御できるようになる。

Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ−ＲｅｆＭ （式２）

図４は、比較部５の動作を説明するためのタイミング図である。

図４において、（ａ）は、第１の同期信号ＳＰＳＹＮＣ、（ｂ）は、第２の同期信号ＥＰＳＹＮＣ、（ｃ）は、高周波クロックＶＣＬＫの立ち上がりエッジ、（ｄ）は、分周器４のカウント値ｃｏｕｎｔＭ、（ｅ）は、画素クロックＰＣＬＫをそれぞれ示している。

また、（ｆ−１）は、第１エッジ検出部２から出力された検出パルスＳＰｐｌｓ、（ｆ−２）は、第２エッジ検出部３から出力された検出パルスＥＰｐｌｓ、（ｇ−２）は、第２エッジ検出部３から出力されたカウント値ＥＰｍ、（ｈ）は、比較部５のカウンタ１１の値をそれぞれ示している。

このように、比較部５は、１ラインの走査が終了した後の最初の画素クロックＰＣＬＫの立ち上がりタイミングで、当該ラインを対象ラインとした誤差Ｌｅｒｒを算出するようになっている。

図５に示すように、フィルタ６は、面平均誤差平滑部３０２と、面間誤差平滑部３０３とを備えている。面平均誤差平滑部３０２は、ポリゴンミラー１０４の各面に対して算出された誤差Ｌｅｒｒを平滑化した面平均誤差データＥｒｒ（ａｌｌ）を出力するようになっている。

面平均誤差平滑部３０２は、誤差ＬｅｒｒにゲインＫｐを乗ずる乗算部３０４と、誤差Ｌｅｒｒを積算する積算部３０６と、積算部３０６の出力する誤差積算値にゲインＫｉを乗じる乗算部３０７と、積算部３０６及び乗算部３０７の出力を加算する加算部３０５とからなるＰＩ（比例＋積算）型の構成を有し、加算部３０５による加算結果を面平均誤差データＥｒｒ（ａｌｌ）として出力するようになっている。

ここで、積算部３０６は、加算部３０８と積算値保持部３０９とを有する。加算部３０８は、対象ラインの誤差Ｌｅｒｒと、積算値保持部３０９によって保持された前ラインまでの積算値とを加算し、積算値保持部３０９の保持値を加算結果で更新するようになっている。

面間誤差平滑部３０３は、ポリゴンミラー１０４の特定の基準面（ここでは０面とするが、他の任意の面でよい。）の誤差Ｌｅｒｒ（０）と、各面（ｉ面）の誤差Ｌｅｒｒ（ｉ）との差分ｅ（ｉ）を平滑化した面間誤差データＥｒｒ（ｉ）を算出し、算出した面間誤差データＥｒｒ（ｉ）を出力するようになっている。

面間誤差平滑部３０３は、ポリゴンミラー１０４の基準面に対する誤差Ｌｅｒｒを基準面誤差ｅ（ｒｅｆ）として保持する基準面誤差保持部３１０と、対象ラインの誤差Ｌｅｒｒから基準面誤差保持部３１０に保持された基準面誤差ｅ（ｒｅｆ）を減算し、減算結果ｅ（ｉ）を出力する減算部３１１と、ポリゴンミラー１０４の面毎に減算部３１１の減算結果ｅ（ｉ）を積算し、ポリゴンミラー１０４の測定対象の面（以下、「対象面」という。）に対応する積算値を出力する積算部３１２と、積算部３１２に出力ゲインＫｏを乗じる乗算部３１３とから構成され、乗算部３１３の出力を各面の面間誤差データＥｒｒ（ｉ）として出力するようになっている。

ここで、積算部３１２は、後述する演算制御部３３０から供給される面選択信号ＦＮｏにしたがって、対象面を選択するようになっている。例えば、ポリゴンミラー１０４が６面構成であるとすると、面選択信号ＦＮｏが表す値ｉは、０〜５の範囲でライン毎に循環するようにインクリメントされていく。

ここで、ｉ＝０のときの面を基準面とすると、基準面誤差保持部３１０は、ｉ＝０のときの誤差Ｌｅｒｒを保持し、次にｉ＝０となったときに、保持している誤差Ｌｅｒｒを更新するようになっている。

積算部３１２は、加算部３１４及び積算値保持部３１５を備えている。積算値保持部３１５は、ポリゴンミラー１０４の各面の基準面に対する面間誤差の積算値をそれぞれ保持する保持部を面毎に（本実施の形態においては、６個）有し、面選択信号ＦＮｏに対応する面の面間誤差の積算値を出力するようになっている。

加算部３１４は、減算部３１１の減算結果ｅ（ｉ）と、面選択信号ＦＮｏにしたがって出力されている面間誤差の積算値とを加算し、積算値保持部３１５に保持されている対象面の面間誤差の積算値を加算結果で更新するようになっている。

なお、対象面が基準面（０面）であるときの差分ｅ（０）は、常に０となるため、０面に対応する保持部を省略し、積算値保持部３１５は、ｉ＝０のときは、面間誤差の積算値として０を出力するようにしてもよい。

図６に示すように、周波数演算部７は、面平均周波数演算部３２１、面間オフセット保持部３２７、加算部３２８、設定値保持部３２９、演算制御部３３０、加算部３３２、カウンタ３３３及び変換部３３４を備えている。

演算制御部３３０は、フィルタ６及び周波数演算部７の各部に供給する面選択信号ＦＮｏと、フィルタ６及び周波数演算部７の各保持部に保持値の更新を指示する更新信号（それぞれの保持部に対する更新タイミングは異なるが一括して図示している）とを生成するようになっている。

面平均周波数演算部３２１は、乗算部３２３、加算部３２４及び面平均周波数設定値保持部３２５を備えている。乗算部３２３は、基準値ＲｅｆＮの逆数を面平均誤差データＥｒｒ（ａｌｌ）に乗じるようになっている。

面平均周波数設定値保持部３２５は、ポリゴンミラー１０４の各面に対して設定する周波数設定値Ｋの平均を表す面平均周波数設定値Ｋａｖｇを保持するようになっている。加算部３２４は、乗算部３２３の乗算結果と面平均周波数設定値保持部３２５に保持された面平均周波数設定値Ｋａｖｇと加算し、面平均周波数設定値保持部３２５に保持された面平均周波数設定値Ｋａｖｇを加算結果で更新するようになっている。

このように、面平均周波数演算部３２１は、面平均誤差データＥｒｒ（ａｌｌ）と現在の面平均周波数設定値Ｋａｖｇ_ｎとから、以下の（式３）に示す演算を行い、次の設定値Ｋａｖｇ_ｎ＋１を算出するようになっている。

Ｋａｖｇ_ｎ＋１＝Ｋａｖｇ_ｎ＋Ｅｒｒ（ａｌｌ）／ＲｅｆＮ （式３）

面間オフセット周波数演算部３２２は、乗算部３２６及び面間オフセット保持部３２７を備えている。面間オフセット保持部３２７は、ポリゴンミラー１０４の各面の基準面に対する周波数設定値Ｋの差を表す面間オフセット値ＫＯｆｓ（ｉ）をそれぞれ保持する保持部を面毎に有し、面選択信号ＦＮｏに対応する面の面間オフセット値ＫＯｆｓ（ｉ）を出力するようになっている。

乗算部３２６は、基準値ＲｅｆＮの逆数を面間誤差データＥｒｒ（ｉ）に乗じ、１画素あたりの面間オフセット値ＫＯｆｓ（ｉ）を算出し、面間オフセット保持部３２７に保持されている対象面の面間オフセット値ＫＯｆｓ（ｉ）を乗算結果で更新するようになっている。

ここで、面間オフセット値ＫＯｆｓ（ｉ）の取り得る範囲は、画素クロックの周波数設定範囲に比べ、通常は極めて小さな値であるので、ポリゴンミラー１０４の面毎に画素クロックの周波数設定値Ｋを保持するより、面平均周波数設定値Ｋａｖｇと面間オフセット値ＫＯｆｓ（ｉ）とを保持するようにした方が、保持する値のビット数を大きく削減することができるので、回路規模が削減でき、消費電力も削減できるという効果も得られる。

前述したように、面間誤差データＥｒｒ（ｉ）は、ポリゴンミラー１０４の基準面と各面の誤差Ｌｅｒｒの差分を平滑化したものであり、ポリゴンミラー１０４の面毎に生じる誤差成分を基準面に対して抽出したものである。面間誤差データＥｒｒ（ｉ）は、同一装置で同一条件であれば（例えば、ポリゴンミラー１０４の回転速度が同一であれば）ほぼ同一の値となる。

加算部３２８は、面平均周波数演算部３２１によって算出された面平均周波数設定値Ｋａｖｇと、面間オフセット周波数演算部３２２から出力された面間オフセット値ＫＯｆｓ（ｉ）とを加算し、対象面の周波数設定値Ｋ（ｉ）として出力するようになっている。設定値保持部３２９は、加算部３２８から出力された周波数設定値Ｋ（ｉ）を面毎に保持するようになっている。

このように、設定値保持部３２９には、面間誤差が補正された対象面の周波数設定値Ｋ（ｉ）が保持され、設定値保持部３２９は、対象面に対する周波数設定値Ｋを出力するようになっている。

したがって、各面の周波数設定値Ｋは、基準面である０面に対してはＫａｖｇとなり、その他の面に対してはＫａｖｇ＋ＫＯｆｓ（ｉ）となる。したがって、周波数設定値Ｋの面平均値は、Ｋａｖｇ＋１／Ｎｆ・ΣＫＯｆｓ（ｉ）となる。 ここで、Ｎｆは、ポリゴンミラー１０４の面数であり、ΣＫＯｆｓ（ｉ）は、ｉが１〜（Ｎｆ−１）と一巡したときのＫＯｆｓ（ｉ）の和である。

分周器４に設定する分周比Ｍｎｏｗは自然数であるのに対し、周波数設定値Ｋは、実数であるため、周波数設定値Ｋを整数部Ｍとａ桁（２進数表記）の小数部Ｆとに分け、Ｎａ＝２^ａとすると、Ｋ＝Ｍ＋Ｆ／Ｎａと表すことができる。

このため、加算部３３２、カウンタ３３３及び変換部３３４は、分周器４に設定する分周比ＭｎｏｗをＮａサイクルにＦ回、Ｍ＋１とし、他のサイクルでＭとすることにより、分周器４に設定する分周比を平均してＫに近づけるようになっている。ここで、周波数設定値Ｋの丸め誤差は、最大でＲｅｆＮ／Ｎａとなるので、小数部の桁数ａは、所望の誤差許容値に収まるように予め決定される。

加算部３３２には、周波数設定値Ｋの整数部Ｍに対応するビット列が入力され、変換部３３４には、周波数設定値Ｋの小数部Ｆに対応するビット列が入力されるようになっている。

カウンタ３３３は、画素クロックＰＣＬＫを基準にカウントするａビットカウンタであり、そのカウント値ｃｏｕｎｔＡを出力するようになっている。変換部３３４は、カウント値ｃｏｕｎｔＡにしたがって、Ｎａサイクル中、Ｆサイクルは「１」を、残りのＮａ−Ｆサイクルは「０」を加算部３３２に出力するようになっている。

特に、変換部３３４は、Ｎａサイクル中、均等にＦ回「１」を出力するために、カウント値ｃｏｕｎｔＡ［ａ−１：０］のビット並びを逆転させたＡｒｅｖ［０：ａ−１］がＦより小さい場合に「１」を出力し、Ａｒｅｖ［０：ａ−１］がＦより小さくない場合に「０」を出力するようになっている。

加算部３３２は、周波数設定値Ｋの整数部Ｍと、変換部３３４の出力とを加算した分周比の設定値を表すＭｎｏｗを分周器４に設定するようになっている。

図７は、フィルタ６及び周波数演算部７の周波数設定値算出動作を示すフローチャートである。

まず、演算制御部３３０によって面選択信号ＦＮｏとして０が選択され、フィルタ６及び周波数演算部７の各保持部に保持されている値が初期化される（ステップＳ２０１）。ここで、積算値保持部３０９、３１５及び面間オフセット保持部３２７に保持されている値は「０」に初期化され、設定値保持部３２５、３２９に保持されている値は、予め定められた目標周波数設定値に初期化される。

目標周波数設定値をなるべく高精度に定めておくことにより、引き込み時間を短縮でき、画素クロックＰＣＬＫを基準として、各信号（例えば、同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣを検出するために光源を点灯させるための同期点灯信号等）を生成しても、略目標のタイミングで生成することができるので、周波数設定値Ｋとのずれを加味して生成タイミングに大幅な余裕を持たせる必要がなくなる。

次に、周波数設定値算出動作は、１ラインの走査が終了するまで待機、つまりＥＰｐｌｓに基づいて走査終了が演算制御部３３０によって検知されるまで待機する（ステップＳ２０２）。なお、待機時間には誤差Ｌｅｒｒの演算が確定するまでにかかる時間も含まれる。

走査終了が演算制御部３３０によって検知されると、前ラインまでの誤差積算値に誤差Ｌｅｒｒが積算部３０６によって加算され、誤差積算値が更新される（ステップＳ２０３）。

次に、面平均誤差平滑部３０２によって、以下の（式４）に示す演算が行われ、面平均誤差データＥｒｒ（ａｌｌ）が算出される。ここで、ΣＬｅｒｒは、Ｌｅｒｒの積算値を表す。

Ｅｒｒ（ａｌｌ）＝Ｋｐ・Ｌｅｒｒ＋Ｋｉ・ΣＬｅｒｒ （式４）

この演算結果に基づいて、次の面平均周波数設定値Ｋａｖｇ_ｎ＋１が面平均周波数演算部３２１によって算出され、面平均周波数設定値ＫａｖｇがＫａｖｇ_ｎ＋１で更新される（ステップＳ２０４）。

一方、ステップＳ２０３及びＳ２０４と並行して、以下のように、面間オフセット値ＫＯｆｓ（ｉ）が更新される。

走査終了が演算制御部３３０によって検知されると、ＦＮｏ＝０である場合には、基準面誤差保持部３１０に保持された基準面誤差ｅ（ｒｅｆ）が誤差Ｌｅｒｒで更新される（ステップＳ２０５）。一方、ＦＮｏ≠０である場合には、周波数設定値算出動作は、ステップＳ２０５をスキップする。

なお、基準面誤差保持部３１０に保持された基準面誤差ｅ（ｒｅｆ）は、最初のライン（ＦＮｏ＝０）走査後に更新されるため、初期値は任意の値でもよい、つまり初期化しておく必要はない。

次に、面間誤差平滑部３０３によって、以下の（式５）に示す演算が行われ、対象面の面間誤差データＥｒｒ（ｉ）（ここで、ｉはＦＮｏが示す面番号）が算出され、対象面（ｉ）に対応する積算値が更新される（ステップＳ２０６）。ここで、Σｅ（ｉ）は、対象ラインの誤差Ｌｅｒｒと基準面誤差ｅ（ｒｅｆ）との差分ｅ（ｉ）の積算値を表す。

Ｅｒｒ（ｉ）＝Ｋｏ・Σｅ（ｉ） （式５）

次に、面間誤差データＥｒｒ（ｉ）に基づいて、面間オフセット値ＫＯｆｓ（ｉ）が面間オフセット周波数演算部３２２によって演算され、面間オフセット値ＫＯｆｓ（ｉ）が更新される（ステップＳ２０７）。

ステップＳ２０４とＳ２０７との双方が実行されると、ＦＮｏがインクリメント（＋１）される（ＦＮｏ＝５の場合は、ＦＮｏ＝０に戻る）（ステップＳ２０８）。ＦＮｏがインクリメントされると、次ラインに対する面間オフセット値ＫＯｆｓ（ｉ）が面間オフセット周波数演算部３２２から出力され、この面間オフセット値ＫＯｆｓ（ｉ）と面平均周波数設定値Ｋａｖｇとが加算部３２８によって加算され、次ライン用の周波数設定値Ｋが更新される（ステップＳ２０９）。なお、ここまでのステップは、次ラインの走査開始（ＳＰＳＹＮＣが検知される）まで（すなわち有効走査期間外）に実行される。

その後、周波数設定値算出動作は、ステップＳ２０２に戻り、ステップＳ２０３乃至Ｓ２０９の各処理が繰り返し実行される。

以上説明したように、本実施の形態では、様々な誤差要因の特性に着目して、誤差要因の特性の補正に好適な制御系を複数備え、これを並列動作させて様々な誤差を補正しているので、装置の高速化と制御の高帯域化といった、相反する課題に対しても同時に解決する。

本実施の形態では、まず誤差要因を「面平均誤差」（誤差が周期的に変動するときの１周期の平均誤差、ここではポリゴンミラー１回転が１周期であり、６面分の誤差の平均であるので面平均誤差と称する）と「面平均誤差からの差分」とに切り分けている。

図８は、この２つの誤差成分の関係の一例を示す図であり、縦軸は誤差を示し、横軸は時間を示し、実線は面平均誤差を示し、ａ〜ｆの矢印はそれぞれ０〜５面目（面番号は相対的なもの）の面平均誤差からの差分を示し、上矢印が正の値を、下矢印が負の値を示している。

（ア）の期間は、どちらの誤差成分も補正していない状態を示している。面平均誤差からの差分は、面毎にサンプリングしていくと、殆ど変動しない（つまり矢印ａは時間による変動が殆どない）。したがって、面平均誤差からの差分を打ち消すように面平均の画素クロック周波数に面毎のオフセットを加えれば、この誤差成分は補正できる。なお、この制御帯域は十分低くしてもよい。

（イ）の期間は、面平均誤差からの差分のみを補正した状態を示している。面平均誤差からの差分は各面とも「０」に補正されているので、各面の誤差は面平均誤差（実線）と一致する。

面平均誤差は、面平均誤差からの差分以外の誤差成分含み、全ての面で同じ変動を受ける（例えば、ポリゴンミラー１０４の回転速度が変動すれば全ての面で走査速度が変動する）。したがって、全ての面でサンプリングして制御を行うことにより、高帯域な制御を行えるようにし、高速な応答性を実現し、高周波ジッタまで抑制できるようになる。

面平均誤差からの差分が周期的な誤差として発生するが、制御帯域をポリゴンミラー１０４の１回転周期より低くすれば平滑化され、また、面平均誤差からの差分も０となるように並行して制御されているので、周期的な誤差も無視できるほど低減される。

（ウ）の期間は、面平均誤差のみを補正した状態を示している。ここで、ある面（０面とする）を基準面とし、この基準面での面平均誤差からの差分を０とすると、面平均誤差は破線で示すように、０面の差分ａだけ一定量シフトしたようになるため、基準面誤差からの差分を補正するようにしても、上述と同様の効果が得られる（ここで、０面から５面までの期間の面平均誤差の変動量δは微小であり、無視できる範囲であるとする）。

このように、本実施の形態では、複数個の誤差を平均して直近の面平均誤差を算出しなくとも、基準面の誤差を保持するだけでよいので、回路規模の低減化が図れる。また、本実施の形態では、「面平均誤差」と「面平均誤差からの差分」とをそれぞれ好適な制御系で並行して制御しているので、高帯域かつ高精度な制御が行える。

本実施の形態においては、面平均誤差平滑部３０２と面平均周波数演算部３２１との系（以下、「制御系１」という）は、面間誤差補正を含まない各面平均の画素周波数として「面平均誤差」を制御しており、本発明における画素クロック周波数平均値算出部を構成し、前述した走査速度のムラ（２）〜（４）を補正することができる。このとき、全ての面での誤差を常にサンプリングして制御しているので、高帯域な制御が行え、高周波ジッタも抑圧できるようになる。

また、面間誤差平滑部３０３と面間オフセット周波数演算部３２２との系（以下、「制御系２」という）は、「面平均誤差からの差分」を制御しており、本発明における画素クロック周波数オフセット値算出部を構成し、これを制御系１に加えているので、前述した走査速度のムラ（１）も補正できるようになり、高精度な制御が行えるようになる。

そして、この２つの制御系が走査速度を並行して制御しているので、高帯域かつ高精度な制御が行える。なお、６面周期の誤差Ｌｅｒｒが本発明における「Ｎ回周期の誤差」にあたる。すなわち、ポリゴンミラー１０４の１回転の周期が本発明における「演算周期」にあたる。

また、制御系１で補正する「面平均誤差」の変動の方が、制御系２で補正する「面平均誤差からの差分」の変動より周波数が高いため、制御系１の制御帯域を制御系２の制御帯域より十分に高帯域にしておけば、２つの制御系が干渉を起こすことはなく、安定した制御が行える。

ここで、制御系１、２の特性と設定例について説明する。

制御系１に注目すれば、制御対象値を周波数設定値Ｋとし、その目標値をＫｔａｒとして置き換えると、その制御ブロック図は図９に示すように表せる。

オープンループゲインＧ１（ｓ）は、ｓドメインで表すと以下の（式６）に示すように表せる。なお、図９に示す制御ブロック図は公知のＰＩ（比例積分）制御系であるので、詳細な説明は省略する。

Ｇ１（ｓ）＝（Ｋｐ＋Ｋｉ／ｓ）・１／ｓ （式６）

なお、比較部５でカウントされる画素クロック数ｎと画素クロック１サイクルに満たない端数ＥＰｍを用いると、以下に示す（式７）が成り立つ。

Ｋｔａｒ・ＲｅｆＮ＝Ｋ・ｎ＋ＥＰｍ （式７）

したがって、目標値をＫｔａｒと制御値Ｋとの偏差εは、以下に示す（式８）で表すことができる。

ε＝Ｋｔａｒ−Ｋ＝１／ＲｅｆＮ（Ｋ・ｎ＋ＥＰｍ）−Ｋ＝１／ＲｅｆＮ（（ｎ−ＲｅｆＮ）・Ｋ＋ＥＰｍ） （式８）

一方、本実施の形態において誤差演算部１３によって演算される（式１）を変形すると、以下に示す（式９）が成り立つ。

Ｌｅｒｒ＝（ｎ−ＲｅｆＮ）・Ｋ＋ＥＰｍ （式９）

したがって、（式８）及び（式９）より、（式１０）が成り立つ。

ε＝１／ＲｅｆＮ・Ｌｅｒｒ （式１０）

したがって、本実施の形態の制御系１は、図９の制御ブロック図に示した制御系と等価であることがわかる。よって、制御系１の制御帯域は、ゲイン係数Ｋｐ及びＫｉにより設定できる。

例えば、Ｋｐ＝１／８、Ｋｉ＝１／２５６として、サンプリング周波数（つまり走査ライン周波数）を１［Ｈｚ］として正規化したオープンループ特性（近似線）は図１０に示す実線のようになる。

図１０において、横軸は正規化した周波数（ｌｏｇスケール）を示し、縦軸はゲイン（ｄＢ）を示している。また、制御系全系で面（ｉ）毎のサンプリングに注目すれば、目標値Ｋｔａｒを面平均成分Ｋｔａと面間オフセット成分Ｋｔｉとに分けるとＫｔａｒ＝Ｋｔａ＋Ｋｔｉとなり、周波数設定値Ｋも同様にして、Ｋ＝Ｋａｖｇ＋ＫＯｆｓ（ｉ）となる。

基準面の面間オフセット成分を０とすれば、基準面偏差εｒは、εｒ＝Ｋｔａ−Ｋａｖｇとなり、偏差εは、ε＝Ｋｔａ＋Ｋｔｉ−（Ｋａｖｇ＋ＫＯｆｓ（ｉ））となる。したがって、制御系２における面間オフセットの偏差εｉは、各面の偏差εと基準面偏差εｒとの差分であるので、εｉ＝ε−εｒ＝Ｋｔｉ−ＫＯｆｓ（ｉ）と表すことができ、制御系２の制御ブロックは、図１１のように示すことができる。本実施の形態においては、この制御系を面毎に並列に有している。ただし、本実施の形態においては、各値の保持部を面毎に備え、演算部を共有するようにして回路規模の削減を図っている。

そして、制御系２のオープンループゲインＧ２（ｓ）は、以下に示す（式１１）で表すことができる。ただし、制御系２のサンプリング周波数は、特定面でサンプリングを行うため、ポリゴンミラー１０４の回転周波数と同一であり、ポリゴンミラー１０４の面数が６面であれば、走査ライン周波数の６分の１となる。

Ｇ２（ｓ）＝Ｋｏ／ｓ （式１１）

したがって、制御系２の制御帯域はゲイン係数Ｋｏで設定できる。

制御系１の制御帯域を上述した例のように設定したとき、約１／８・ｆｓ（ｆｓ：サンプリング周波数）であるので、これより十分低い帯域にするために、例えば、Ｋｏ＝１／６４と設定すればよい（制御帯域は１／６４・１／６・ｆｓ）。

なお、制御帯域の細かな設定が要求されないので、各ゲイン係数は、２のべき乗で設定できるようにしておけば、各乗算部はビットシフタで構成することができるため、大幅に回路規模が小さくできる。

上述したように本実施の形態においては、目標値が装置の組付け精度などにより変わり、また走査光学系毎でも変わる。ただし、公知のＰＩ制御系をそのまま適用して画素周波数の目標値を設定するようにせず、上述のような構成にし、目標値をＲｅｆＮで設定するようにしているので、目標値を装置の製造時などに容易にかつ高精度に求めることができる。また、画素周波数の変更を行う場合でも、目標値を求め直して変更する必要がないという効果も得られる。

なお、乗算部３２３と乗算部３２６とを共有化して回路規模を削減するようにしてもよい。すなわち、乗算部３２３と乗算部３２６との前段にＥｒｒ（ａｌｌ）とＥｒｒ（ｉ）とを切替え選択できる選択部を設け、図７のフローチャートにおいて、ステップＳ２０４が処理されるまではＥｒｒ（ａｌｌ）が選択されるようにしてＫａｖｇを算出及び更新し、ステップＳ２０４及びＳ２０６が処理されると、Ｅｒｒ（ｉ）が選択されるようにしてステップＳ２０７を処理し、ＫＯｆｓ（ｉ）を更新するようにすればよい。

また、本実施の形態において、基準面誤差保持部３１０は、特定の基準面の誤差Ｌｅｒｒを保持し、ｅ（ｒｅｆ）を出力するものとして説明したが、本発明においては、直前のポリゴンミラー１０４の１回転分の誤差の平均値を算出し、それをｅ（ｒｅｆ）として用いるようにしてもよい。

すなわち、図８における面平均誤差を直前の６面分から求め（すなわち、１面毎に更新される）、これを基準誤差値としてもよい。このようにすれば、面平均誤差の変動がより精度よく算出できる。

従来の画像形成装置は、画像を形成しない時は、装置の一部の動作を停止させて消費電力の低減を図っている。例えば、上述したような装置では、光源を消灯し、ポリゴンミラーの回転も停止し、画素クロック周波数制御動作も停止する。

再度、書き込みを行う際は、周波数設定値算出動作も最初から行うことになる（図７のステップＳ２０１から）。ただし、面間オフセットは装置に依存し、制御再開時にも変化することがほとんどないため、周波数設定値算出動作を終了する前の制御値を参照することにより、制御時間の短縮が図れる。

つまり、初期化（ステップＳ２０１）を以下のようにすることにより、周波数設定値算出動作が完了するまでの時間を短縮することができ、復帰時間の短縮化が図れる。

まず、周波数設定値算出動作を停止する際には、面平均周波数設定値Ｋａｖｇと各面の面間オフセット値ＫＯｆｓ（ｉ）とを記憶しておく（記憶部は装置内のどこであってもよく、各保持部の更新を以降に行わないようにしてもよい）。

また、各面の面間オフセット値ＫＯｆｓ（ｉ）の加算をしない状態（つまり、画素クロック周波数がＫａｖｇ）で誤差Ｌｅｒｒを計測し、面番号ＦＮｏ（値はｉ）に対応付けて、該当する面の誤差と基準面の誤差ｅ（ｒｅｆ）との差分ｅ（ｉ）を記憶しておくようにしてもよい。なお、本実施の形態においては、６個の差分ｅ（ｉ）を記憶することとなる。以下、これを総称して「面間誤差パターン」という。

本実施の形態においては、面番号は相対的に決めたものであり、一旦、ポリゴンミラー１０４を止めると、実際のポリゴンミラー１０４の面と面番号ＦＮｏとの対応が一致しなくなることがあるため、周波数設定値算出動作の再開時には記憶した（保持している）面間オフセット値ＫＯｆｓ（ｉ）がそのまま使えない。

このため、本実施の形態においては、演算制御部３３０が本発明における停止処理部及び始動処理部を構成し、図７におけるステップＳ２０１で、図１２に示す初期化処理のように、面番号ＦＮｏを周波数設定値算出動作の停止前と同じように、実際のポリゴンミラー１０４の面と面番号ＦＮｏとを対応付ける。

図１２において、まず、演算制御部３３０によって各保持部に保持されている値が初期化される（ステップＳ２２０）。ここでは、予め記憶しておいた面平均周波数設定値Ｋａｖｇと各面の面間オフセット値ＫＯｆｓ（ｉ）とが演算制御部３３０によって各保持部に設定される（各値が保持部に保持されている状態では、この処理を省略してもよい）。また、演算制御部３３０によって積算値が「０」にクリアされる。ここでは、まだ制御値、保持値の更新は行わない。また、演算制御部３３０によって面番号ＦＮｏが「０」に初期化される。

次に、図７に示した周波数設定値算出動作と同様にして再開後の面間誤差パターンが取得される。すなわち、初期化処理は、１ラインの走査が終了するまで待機し（ステップＳ２２１）、ＦＮｏ＝０であれば、誤差Ｌｅｒｒを基準面誤差ｅ（ｒｅｆ）として更新し（ステップＳ２２２）、ＦＮｏ≠０であればステップＳ２２２をスキップする。

次に、対象ラインの誤差Ｌｅｒｒと基準面誤差ｅ（ｒｅｆ）との差分ｅ（ｉ）（＝Ｌｅｒｒ（ｉ）−ｅ（ｒｅｆ）、ｉはＦＮｏの値）が演算制御部３３０によって演算され、面間誤差パターンの１要素として記憶される（ステップＳ２２３）。

次に、演算制御部３３０によって面番号ＦＮｏがインクリメントされる（ステップＳ２２４）。ここで、ＦＮｏ≠０であれば、初期化処理は、ステップＳ２２１に戻り、ＦＮｏ＝０であれば、演算制御部３３０によって面番号の対応付けが行われる。

周波数設定値算出動作が停止する前に対応付けた面番号をｊ（ｊ＝０〜５）とすると、面番号の対応付けは、周波数設定値算出動作が停止する前の面間誤差パターンｅ（ｊ）と、周波数設定値算出動作が再開した後に、上述したようにして取得された面間誤差パターンｅ’（ｉ）とが比較され、最も面間誤差パターンの組み合わせが近くなる面番号の並びにＦＮｏを変更することにより行われる。

図１３は、面間誤差パターンの例を示している。ここで、（ａ）は、周波数設定値算出動作が停止する前の面間誤差パターンｅ（ｊ）を示し、ｊがこのときの面番号を示している。ここで、面間誤差パターンｅ（ｊ）の各要素の差分ｅ（ｊ）−ｅ（ｊ＋１）が演算制御部３３０によって算出される。

（ｂ）は、周波数設定値算出動作が再開した後に取得した面間誤差パターンｅ’（ｉ）を示し、ｉが面番号を示している。ここで、ｉは、ｊと一致していない。また、同様に、面間誤差パターンｅ’（ｉ）の各要素の差分ｅ’（ｉ）−ｅ’（ｉ＋１）が演算制御部３３０によって算出される。

ここで、周波数設定値算出動作の停止前と再開後との面間誤差の変動がほとんどないため、面間誤差パターンの各要素の差分は位相がずれたものとなっている。これらが一致するように面番号を変更すれば、周波数設定値算出動作の停止前と再開後でポリゴンミラー１０４の各面に対応付けた面番号が一致する。

図１３に示した例においては、面番号に２を加算すれば（ｉ’＝ｉ＋２）、パターンが一致するので、周波数設定値算出動作の停止前と再開後で一致した面番号となる。

図１２おいて、上述したように、周波数設定値算出動作の停止前と再開後の面間誤差パターンが演算制御部３３０によって比較され、面間誤差パターンを一致させるための面番号の補正値が算出され、面番号ＦＮｏが変更され（ステップＳ２２５）、初期化処理は終了する。その後、図７に示した周波数設定値算出動作は、ステップＳ２０２を処理する。

この初期化処理により、周波数設定値算出動作の停止前の制御値を初期値とし、面番号の対応付けも一致させることにより、面平均周波数設定値Ｋａｖｇと各面の面間オフセット値ＫＯｆｓ（ｉ）が各々目標値とほぼ同じ値から制御を再開することになるので、高速に目標値に整定できるようになり、復帰時間の短縮化が図れる。

また、面平均周波数設定値Ｋａｖｇと各面の面間オフセット値ＫＯｆｓ（ｉ）と面間誤差パターンｅ（ｊ）とを周波数設定値算出動作の停止前に不揮発性メモリに記憶しておけば、装置の電源を切っても（つまり装置を立ち上げの際にも）、上述した初期化処理を実行することができ、同様な効果が得られる。なお、面平均周波数設定値Ｋａｖｇと各面の面間オフセット値ＫＯｆｓ（ｉ）と面間誤差パターンｅ（ｊ）とは、装置の製造時に取得しておき、不揮発性メモリに記憶しておいてもよい。

図１４は、変調データ生成部１１３の動作を説明するためのタイミング図である。ここでは画像データＰＤａｔａに従い８値のパルス幅変調を行った変調データＭＤａｔａを生成する場合について説明する。

図１４において、（ａ）は、周期Ｔｖの高周波クロックＶＣＬＫの立ち上がりを示し、（ｂ）は、分周器４のカウント値ｃｏｕｎｔＭを示している。ここで、分周器４の分周比は、１６に設定されているものとする。

（ｃ）は、画素クロックＰＣＬＫを示し、画素クロックＰＣＬＫの周期は１６Ｔｖとする。（ｄ）は、画素クロックＰＣＬＫに同期して入力される画像データＰＤａｔａを示し、（ｅ）は、画像データＰＤａｔａの値Ｄｍにしたがって、パルス幅Ｔｗが変調された変調データＭＤａｔａを示している。

変調データＭＤａｔａは、高周波クロックＶＣＬＫを基準にして生成され、Ｄｍ≠０であれば、ｃｏｕｎｔＭ＝０のとき「Ｈ」となる。また、変調データＭＤａｔａは、ｃｏｕｎｔＭ＝Ｄｍ／Ｎｍ・Ｍｎｏｗ（Ｎｍは階調数であり、ここでは８とする）の時「Ｌ」となる。

（ｅ’）は、ｃｏｕｎｔＭ＝（Ｎｍ−Ｄｍ）／Ｎｍ・Ｍｎｏｗのとき「Ｈ」とし、Ｄｍ≠８であれば、ｃｏｕｎｔＭ＝０のとき「Ｌ」となるようにした変調データＭＤａｔａを示している。これら２つの生成モードを切り替えられるようにし、ドット毎に変更できるようにしてもよい。

このように、本発明の第１の実施の形態としての画像形成装置は、走査時間の変動に合わせて、画素クロックＰＣＬＫの周波数の平均値Ｋａｖｇと画素クロックＰＣＬＫの周波数のオフセット値ＫＯｆｓ（ｉ）とを並列に制御し、これを加算した周波数設定値Ｋに基づいて画素クロックＰＣＬＫの周波数を設定しているので、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

（第２の実施の形態）
本発明の第２の実施の形態は、図１５に示すように、本発明の第１の実施の形態における画素クロック生成部１１１に代えて、画素クロック生成部２１１を設けた点が相違する。

また、画素クロック生成部２１１は、本発明の第１の実施の形態における画素クロック生成部１１１に対して、周波数演算部７に代えて、周波数演算部８を設け、周波数変調データ生成部９をさらに設けた点が相違する。すなわち、周波数演算部８は、フィルタ６と共に本発明における周波数設定部を構成する。

なお、本実施の形態においては、本発明の第１の実施の形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。

図１５において、周波数変調データ生成部９は、第１の同期信号ＳＰＳＹＮＣを原点とした走査位置（ここでは、画素クロックＰＣＬＫ数ｎで表す）に対応した周波数変調データＦＭＤａｔａを生成するようになっている。

この周波数変調データＦＭＤａｔａは、走査位置ｎにおける走査速度Ｖ（ｎ）に対応した画素クロック周波数、ここでは、高周波クロックＶＣＬＫの分周値で表したＭ（ｎ）と画素クロックの平均周波数信号Ｍａｖｇとの差を表している。

図１６において、（ａ）は、走査位置ｎに対する走査速度Ｖ（ｎ）の一例を示し、（ｂ）は、走査位置ｎの理想位置に対するずれΔ（ｎ）の一例を示し、（ｃ）は、周波数変調データＦＭＤａｔａ（ｎ）の一例を示している。

走査位置ｎの理想位置に対するずれΔは、Ｖ（ｎ）−Ｖａｖｇを積分した値となる。走査速度の非線形性誤差は、走査光学系の精度や組付け誤差が主因となるため、例えば、装置の製造時に予め周波数変調データＦＭＤａｔａを取得しておき、これを周波数変調データ生成部９に格納しておけばよい。

ここで、周波数変調データＦＭＤａｔａの取得方法の一例を説明する。まず、一定の画素クロック周波数で走査を行い、各走査位置における理想位置からのずれΔを測定する。このずれΔの微分値が走査速度Ｖであるので、これより画素クロック周波数に換算し画素クロック平均周波数信号Ｍａｖｇとの差分を求める。簡単には所定の走査位置間（図１６のΔｎ）の傾きを走査速度Ｖ'と近似し、この領域内ではその値からの換算値を周波数変調データとして用いる（図１６の各破線）。

このようにすれば、周波数変調データＦＭＤａｔａを簡便に求めることができ、かつ、その領域間は同一データを用いるため、データを格納するメモリ量も低減できる。 なお、走査速度補正をより高精度に行いたい場合には領域Δｎを短くすればよい。

周波数変調データＦＭＤａｔａを簡単に求めるには、分周比Ｍの差分データΔＭを求めればよい。 画素クロック周波数指示信号Ｍｎｏｗへの変換は、画素クロック平均周波数信号Ｍａｖｇに差分データΔＭを加算することにより行える。

また、画素クロックの周波数変調をより高精度に行うため、周波数変調データは、分周比Ｍだけでなく、その小数部も含むようにするとよい。この小数部に対する処理は、分周比Ｍと同様にすればよい。

上述したように周波数変調を領域に分けて行う場合には、領域長ΔｎをＮａの整数倍（１以上）とすると処理が簡便となり、より好適である。また、以下の説明においては、周波数変調データＦＭＤａｔａを整数部ΔＭ及びａ桁の小数部ΔＦで扱う場合について説明する。

図１７に示すように、周波数変調データ生成部９は、周波数変調データ格納部２２０及び周波数変調制御部２２１を備えている。

周波数変調データ格納部２２０は、メモリによって構成され、周波数変調データ格納部２２０には、走査ライン中の各領域に対応する周波数変調データＦＭＤａｔａが各領域番号をアドレスとした格納領域に予め格納されている。なお、周波数変調データＦＭＤａｔａを装置内の他の格納部に保存しておき、装置の立ち上げ時等に周波数変調データ格納部２２０にロードするようにしてもよい。

周波数変調データ格納部２２０は、受信したアドレス信号に応じた周波数変調データＦＭＤａｔａを出力するようになっている。周波数変調制御部２２１は、走査ライン中の領域番号を演算しアドレス信号を生成するようになっている。

周波数変調制御部２２１は、同期信号ＳＰＳＹＮＣの入力によりアドレスを「０」にクリアし、画素クロックＰＣＬＫをカウントして、領域長Δｎに達する毎にアドレス信号をインクリメントするようになっている。

なお、周波数変調制御部２２１に対して各領域の領域長を予め設定しておき、周波数変調制御部２２１が各領域長に達する度にアドレスをインクリメントするようにしておけば、周波数変化量に応じて領域長を変えることができ、格納メモリ量の低減と周波数補正精度向上の両立を果たせる。

ここで、走査速度又は画素クロック周波数ＰＣＬＫが変更された場合には、周波数変調データＦＭＤａｔａを比例して変更する必要がある。例えば、走査速度（ポリゴンミラー１０４の回転速度）を変えずに、画素クロック周波数ＰＣＬＫを変化させ、画素密度を変更する場合には、予め求めておいた周波数変調データＦＭＤａｔａを変更する倍率に比例させて変更すればよい。

つまり、周波数変調データＦＭＤａｔａを算出する際の画素クロック周波数ＰＣＬＫを１／２倍して画素密度を１／２にする場合には、算出時の周波数変調データＦＭＤａｔａを１／２倍したデータを周波数変調データ格納部２２０に格納するようにすればよい。

また、ポリゴンミラー１０４の面毎に走査速度の非線形性誤差が異なる場合等、非線形性誤差が走査ライン毎に周期性を持つ場合には、予め各々の面毎に対応した周波数変調データＦＭＤａｔａを取得し、走査時に、その面に対応した周波数変調データＦＭＤａｔａを用いるようにすればよい。図１８は、このような場合に好適な周波数データ生成部の他の態様を示している。

図１８において、周波数変調データ生成部９は、周波数変調制御部２２１、メモリ選択信号生成部２２２及び周波数変調データ格納メモリ２２３（１）〜（Ｎｆ）を備えている。

周波数変調制御部２２１は、図１７に示した周波数変調制御部２２１と同一に構成される。周波数変調データ格納メモリ２２３（１）〜（Ｎｆ）は、メモリによって構成され、周波数変調データ格納メモリ２２３（１）〜（Ｎｆ）には、ポリゴンミラーの面数をＮｆとしたときに、走査ライン中の各領域に対応する周波数変調データＦＭＤａｔａがポリゴンミラー１０４の面毎に格納されている。

周波数変調データ格納メモリ２２３（１）〜（Ｎｆ）は、受信したアドレス信号とメモリ選択信号とに応じた周波数変調データＦＭＤａｔａを出力するようになっている。メモリ選択信号生成部２２２は、周波数演算部８の演算制御部３３０から出力される面選択信号ＦＮｏをメモリ選択信号に変換し出力するようになっている。

ここで、面選択信号ＦＮｏは相対的な面番号を表すものであるため、メモリ選択信号生成部２２２は、面選択信号ＦＮｏを絶対的な面番号に対応したメモリ選択信号に変換するようになっている。

例えば、メモリ選択信号生成部２２２は、周波数変調データＦＭＤａｔａを取得したときに、まず、一定の画素クロック周波数で（周波数制御を行わずに）走査を行い、各面の各走査位置における理想位置からのずれΔを測定するようになっている。

このとき、各面の走査速度が異なるので比較部５の出力Ｌｅｒｒは各面で異なった固有の値をとる。通常、少なくともその誤差Ｌｅｒｒの順列から各面の絶対的な面番号が特定できる。

したがって、メモリ選択信号生成部２２２は、この各面の誤差Ｌｅｒｒも理想位置からのずれΔから算出した周波数変調データＦＭＤａｔａをメモリ番号に対応して格納するようになっている。

メモリ選択信号生成部２２２は、通常動作時には、ポリゴンミラー１０４の回転が安定した後、一定の画素クロック周波数で（周波数制御を行わずに）走査を行い、面選択信号ＦＮｏと誤差Ｌｅｒｒとを対応付けて取得し、誤差Ｌｅｒｒの並びと格納しておいた誤差Ｌｅｒｒの並びとを一致させることにより、面選択信号ＦＮｏとメモリ番号を対応付けるようになっている。

なお、確度を向上させるために、メモリ選択信号生成部２２２が誤差Ｌｅｒｒの複数ライン分の平均を使用するようにしてもよい。このようにすれば、ポリゴンミラー１０４の面毎に走査速度の非線形性誤差が異なっていても、各々の非線形性誤差に応じた画素クロック周波数ＰＣＬＫの補正を行えるので、より高精度な画素クロックＰＣＬＫが生成できる。

図１９に示すように、周波数演算部８は、本発明の第１の実施の形態における周波数演算部７に対して、加算部３２８の後段に加算部３３１を設けた点が相違する。加算部３３１は、周波数変調データ生成部９と共に本発明における周波数補正部を構成する。

加算部３３１は、周波数設定値Ｋの小数部ＦにΔＦを加算すると共に、周波数設定値Ｋの整数部ＭにΔＭを加算するようになっている。ここで、加算部３３１は、小数部ＦにΔＦを加算したときに、桁上がりがあれば、この桁上がりを整数部Ｍに加算するようになっている。

このように、本発明の第２の実施の形態としての画像形成装置は、分割した時間領域Δｎ毎に、画素クロックＰＣＬＫの周波数を予め定められた周波数変調データＦＭＤａｔａに基づいて補正するため、非線形性誤差も補正した高精度な画素クロックＰＣＬＫを生成することができる。

（第３の実施の形態）
本発明の第３の実施の形態は、図２０に示すように、本発明の第１の実施の形態における画素クロック生成部１１１に代えて、画素クロック生成部１１８を設け、変調データ生成部１１３に対して変調データ生成部１１９を設けた点が相違する。なお、本実施の形態においては、本発明の第１の実施の形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。

画素クロック生成部１１８は、高周波クロック生成部５１、第１エッジ検出部５２、第２エッジ検出部５３、計数部５４、比較部５５、フィルタ６、周波数演算部７及び画素クロック出力部５８を備えている。

なお、計数部５４は、本発明における画素クロック生成部を構成し、比較部５５は、本発明における誤差算出部を構成する。

高周波クロック生成部５１は、基準クロックＲｅｆＣＬＫを逓倍し、位相差が等間隔の多相クロックを生成するようになっている。本実施の形態において、高周波クロック生成部５１は、１６位相の多相クロックＶＣＬＫ０〜１５を生成するものとする。

また、高周波クロック生成部５１は、多相クロックのうちの１つをＱ分周（ここではＱ＝４とする）した内部動作用クロックＧＣＬＫを生成し、図示はしないが画素クロック生成部１１８の各部へ供給するようになっている。

図２１は、高周波クロック生成部５１で生成される各クロックのタイミングを示している。ここで、（ａ−０）〜（ａ−１５）は、各多相クロックＶＣＬＫ０〜１５を示している。各多相クロックＶＣＬＫ０〜１５は、互いに等間隔の位相差を有しており、この時間間隔をＴｖとする。また、（ｂ）は、（ａ−０）ＶＣＬＫ０を４分周したクロックＧＣＬＫを示している。

画素クロック生成部１１８は、このクロックＧＣＬＫを主に基準として動作するようになっている。ここで、ＧＣＬＫを４分割した期間を順にＱＴ０、ＱＴ１、ＱＴ２、ＱＴ３といい、多相クロックＶＣＬＫ０〜１５の立ち上がりにそれぞれ対応した時刻をＰＨ０〜ＰＨ１５といい、この期間ＱＴと位相ＰＨとによってＧＣＬＫ中の時間情報ＱＰを表す。

時間情報ＱＰは、０〜６３の６４値をとり、本実施の形態においては、多相クロックＶＣＬＫ０〜１５の位相差Ｔｖを基準として画素クロックＰＣＬＫが生成される。つまり、画素クロックＰＣＬＫの周波数の制御演算は、動作クロックＧＣＬＫを基準に時間情報ＱＰ（ＱＴ，ＰＨ）を用いて行われる。

図２０において、第１エッジ検出部５２は、第１の同期信号ＳＰＳＹＮＣの立ち上がりを多相クロックＶＣＬＫ０〜１５を基準として検出するようになっており、同期信号ＳＰＳＹＮＣの立ち上がりを検出すると、クロックＧＣＬＫに同期した検出パルスＳＰｐｌｓと、立ち上がり検出時の期間ＱＴ及び位相ＰＨを表す時間情報ＳＰｑｐとを出力するようになっている。

第２エッジ検出部５３は、第２の同期信号ＥＰＳＹＮＣの立ち上がりを多相クロックＶＣＬＫ０〜１５を基準として検出するようになっており、同期信号ＥＰＳＹＮＣの立ち上がりを検出すると、クロックＧＣＬＫに同期した検出パルスＥＰｐｌｓと、立ち上がり検出時の期間ＱＴ及び位相ＰＨを表す時間情報ＥＰｑｐを出力するようになっている。

計数部５４は、周波数演算部７から出力される画素クロック周波数指示信号Ｍｎｏｗにしたがって時間を計るようになっており、画素クロック周波数指示信号Ｍｎｏｗが表す時間に達する度にＳｅｔ信号を生成し、Ｓｅｔ信号を生成してから画素クロック周波数指示信号Ｍｎｏｗが表す時間の１／２にあたる時間にＲｓｔ信号を生成するようになっている。

ここで、Ｓｅｔ信号は、クロックＧＣＬＫに同期したＳＥＴｐｌｓ信号と時間情報ＳＥＴｑｐとからなり、Ｒｓｔ信号は、クロックＧＣＬＫに同期したＲＳＴｐｌｓ信号と時間情報ＲＳＴｑｐとからなる。また、計数部５４は、多相クロックＶＣＬＫ０〜１５の位相差Ｔｖ単位で時間を計るようになっている。

画素クロック出力部５８は、計数部５４より供給されるＳｅｔ信号及びＲｓｔ信号にしたがって「Ｈ」と「Ｌ」とを切り替えた画素クロックＰＣＬＫを生成し、出力するようになっている。

比較部５５は、２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを検出し、書き込み周波数と２つのフォトディテクタＰＤ１０８、１０９間の距離に応じて予め定められた基準時間ＲｅｆＮと、計測した時間Ｔｌｉｎｅとの差を対象ラインの誤差Ｌｅｒｒとして算出するようになっている。すなわち、比較部５５は、適正な走査時間（基準時間ＲｅｆＮ）と対象ラインの走査時間Ｔｌｉｎｅとの差に基づいて走査速度の誤差を得るようになっている。

ここで、比較部５５は、ＳＰｐｌｓが入力されてからＥＰｐｌｓが入力されるまでの期間中に入力されるＳＥＴｐｌｓの数をカウントし、この値と基準値ＲｅｆＮとを比較し、さらに各パルスの時間情報とから対象ラインの誤差Ｌｅｒｒを位相差Ｔｖ単位で算出するようになっている。

図２２は、高周波クロック生成部５１の構成例を示している。この高周波クロック生成部５１は、基準クロックＲｅｆＣＬＫから、多相クロックＶＣＬＫ０〜１５と内部動作用クロックＧＣＬＫを生成するようになっている。

高周波クロック生成部５１は、分周器６０、位相周波比較器（Phase Frequency Detector、以下単に「ＰＦＤ」という）６１、ＬＰＦ（Low Pass Filter）６２、電圧制御発振器（Voltage Controlled Oscillator、以下単に「ＶＣＯ」という）６３及び分周器６５を備えている。

ＶＣＯ６３は、８段の差動バッファ６４ａ〜ｈを接続したリングオシレータによって構成され、１６位相のクロックＶＣＬＫ０〜１５を生成するようになっている。分周器６０は、この多相クロックのうちの１つ（ここではＶＣＬＫ８）をＮｖ分周するようになっている。

ＰＦＤ６１は、不図示のチャージポンプを有し、基準クロックＲｅｆＣＬＫと分周器６０出力との位相を比較し、この比較結果に基づいて、チャージポンプを駆動するようになっている。ＬＰＦ６２は、チャージポンプの出力を平滑化し、制御電圧ＶｃをＶＣＯ６３に供給するようになっている。

ＶＣＯ６３の差動バッファ６４ａ〜ｈは、この制御電圧Ｖｃにしたがって遅延量を変化させ、位相同期制御を行うようになっている。例えば、基準クロックＲｅｆＣＬＫの周波数を１００ＭＨｚとし、分周比Ｎｖを２０とすると、多相クロックＶＣＬＫ０〜１５は、２ＧＨｚで互いに等間隔の位相差を有する。

分周器６５は、多相クロックＶＣＬＫ０〜１５のうちの１つ（ここでは、ＶＣＬＫ０とする）をＱ分周（ここでは、Ｑ＝４とする）してクロックＧＣＬＫを生成するようになっている。

なお、本実施の形態において、ＶＣＯ６３が生成する多相クロックの相数を１６として説明するが、本発明においては、１６に限らない。しかしながら、ＶＣＯ６３が生成する多相クロックの相数は、演算を簡便にするために２のべき乗が望ましい。同様に、分周器６５がＧＣＬＫを生成するための分周比Ｑも２のべき乗が望ましい。

図２３は、計数部５４の構成例を示している。ここで、計数部５４の各部は、クロックＧＣＬＫに同期して動作するようになっている。

計数部５４は、ＳＥＴ時間演算部７０、ＲＳＴ時間演算部７１、カウンタ７２、フリップフロップ（以下、単に「Ｆ／Ｆ」という）７３、７４、カウンタ７５及びＦ／Ｆ７６を備えている。

ＳＥＴ時間演算部７０は、現在の画素クロックＰＣＬＫの立ち上がり時間に画素クロック周波数指示信号Ｍｎｏｗが表す時間を加算することにより次の画素クロックＰＣＬＫの立ち上がり時間を算出し、ｐＳｅｔ信号が入力されると、次の画素クロックＰＣＬＫの立ち上がり時間を表すセット時間情報ｎｅｘｔＳを出力するようになっている。

ここで、セット時間情報ｎｅｘｔＳを６４で割った商をｎｅｘｔＳｃ、余りをｎｅｘｔＳｑｐとする。すなわち、ｎｅｘｔＳｃ＝ｎｅｘｔＳ［ＭＳＢ：６］、ｎｅｘｔＳｑｐ＝ｎｅｘｔＳ［５：０］とする。

また、ＳＥＴ時間演算部７０は、ＳＰＳＹＮＣの立ち上がりに位相同期してＰＣＬＫの生成を開始するため（正確には、所定の信号処理時間後であり、ここでは、２ＧＣＬＫ後）、最初のＰＣＬＫ立ち上がり時間情報をＳＰｑｐとする。

ＲＳＴ時間演算部７１は、現在の画素クロックＰＣＬＫの立ち上がり時間に画素クロック周波数指示信号Ｍｎｏｗが表す時間の１／２を加算することにより次の画素クロックＰＣＬＫの立ち下がり時間を算出し、ｐＳｅｔ信号が入力されると、次のＰＣＬＫの立ち下がり時間を表すリセット時間情報ｎｅｘｔＲを出力するようになっている。

ここで、リセット時間情報ｎｅｘｔＲを６４で割った商をｎｅｘｔＲｃ、余りをｎｅｘｔＲｑｐとする。すなわち、ｎｅｘｔＲｃ＝ｎｅｘｔＲ［ＭＳＢ：６］、ｎｅｘｔＲｑｐ＝ｎｅｘｔＲ［５：０］とする。

なお、ＲＳＴ時間演算部７１が現在の画素クロックＰＣＬＫの立ち上がり時間に画素クロック周波数指示信号Ｍｎｏｗが表す時間の１／２を加算するのは、画素クロックＰＣＬＫのデューティ比をほぼ５０％にするためであり、デューティ比をほぼ５０％にする必要がない場合には、この演算を簡略化できるような値を当該時間に加算するようにしてもよい。

カウンタ７２は、クロックＧＣＬＫを基準としてｎｅｘｔＳｃサイクルのカウントを行い、ｐＳｅｔ信号を生成するようになっている。カウンタ７２は、カウント値がｎｅｘｔＳｃと一致すると、ｐＳｅｔ信号を「Ｈ」とし、ｐＳｅｔ信号が「Ｈ」になると、カウント値を「１」にクリアするようになっている。

Ｆ／Ｆ７３は、ｐＳｅｔ信号及びＳＰｐｌｓ信号を１ＧＣＬＫ分遅延させてＳＥＴｐｌｓ信号を生成するようになっている。Ｆ／Ｆ７４は、ｐＳｅｔ信号をイネーブルとしてｎｅｘｔＳｑｐをラッチすると共に、ＳＰｐｌｓ信号をイネーブルとしてＳＰｑｐをラッチし、ＳＥＴｑｐ信号を生成するようになっている。

このＳＥＴｐｌｓ信号は、ＰＣＬＫの立ち上がりをＧＣＬＫ単位で表し、これに同期したＳＥＴｑｐ信号によって、そのＧＣＬＫサイクル内での立ち上がり時間を表す。以下、ＳＥＴｐｌｓ信号とＳＥＴｑｐ信号とを総称して「Ｓｅｔ信号」という。このＳｅｔ信号は、画素クロック出力部５８に供給される。

カウンタ７５は、クロックＧＣＬＫを基準としてｎｅｘｔＲｃサイクルのカウントを行い、ＲＳＴｐｌｓ信号を生成するようになっている。カウンタ７５は、ＳＥＴｐｌｓが「Ｈ」のときカウント値を「１」にクリアし、カウント値がｎｅｘｔＲｃと一致すると、ＲＳＴｐｌｓ信号を「Ｈ」とするようになっている。

Ｆ／Ｆ７６は、ＳＥＴｐｌｓをイネーブルとしてｎｅｘｔＲｑｐをラッチし、ＲＳＴｑｐ信号を生成するようになっている。このＲＳＴｐｌｓ信号は、ＰＣＬＫの立ち下がりをＧＣＬＫ単位で表し、ＲＳＴｑｐ信号によりそのＧＣＬＫサイクル内での立ち下がり時間を表す。

以下、ＲＳＴｐｌｓ信号とＲＳＴｑｐ信号とを総称して「Ｒｓｔ信号」という。このＲｓｔ信号は、画素クロック出力部５８に供給される。なお、ＳＥＴｑｐ信号及びＲＳＴｑｐ信号は、それぞれＳＥＴｐｌｓ及びＲＳＴｐｌｓ信号が「Ｈ」のときに有効となっていればよいので、本発明において、各部の制御タイミングは、この実施の形態のみに限定されるものではない。

図２４は、画素クロック出力部５８の構成例を示している。画素クロック出力部５８は、遅延部７７、７８及びＳＲ（Set/Rest）−Ｆ／Ｆ７９を備えている。

遅延部７７は、多相クロックＶＣＬＫ０〜１５を基準として、計数部５４から供給されるＳＥＴｐｌｓを時間情報ＳＥＴｑｐにしたがって遅延させたパルスＳを出力するようになっており、また、ＧＣＬＫサイクル中の期間ＱＴを特定するためクロックＧＣＬＫも入力する。

あるいは、期間を表す期間信号ＱＴを入力してもよい（この場合は高周波クロック生成部５１でこのＱＴ信号を生成する）。すなわち、パルスＳはＳＥＴｐｌｓをＳＥＴｑｐ・Ｔｖだけ遅延させたパルスとなる。

遅延部７８は、多相クロックＶＣＬＫ０〜１５を基準として、計数部５４から供給されるＲＳＴｐｌｓを時間情報ＲＳＴｑｐにしたがって遅延させたパルスＲを出力するようになっており、パルスＲはＲＳＴｐｌｓをＲＳＴｑｐ・Ｔｖだけ遅延させたパルスとなる。

ＳＲ−Ｆ／Ｆ７９は、パルスＳの立ち上がりで「Ｈ」にセットし、パルスＲの立ち上がりで「Ｌ」にリセットした画素クロックＰＣＬＫを出力するようになっている。

図２５は、計数部５４及び画素クロック出力部５８の各信号のタイミングの一例を示している。図２５において、（ａ）は、クロックＧＣＬＫを示し、（ｂ）は、ＳＰＳＹＮＣを示し、（ｃ−１）は、ＳＰｐｌｓ信号を示し、（ｃ−２）は、ＳＰｑｐ信号を示している。

このように、ＳＰＳＹＮＣの立ち上がりが第１エッジ検出部５２によって検出されると、その次のＧＣＬＫの１サイクル期間で「Ｈ」となるＳＰｐｌｓ信号と、ＧＣＬＫサイクル内のどの時刻で立ち上がったかを示すＳＰｑｐ信号（ここでは、１０とする）が第１エッジ検出部５２から出力される。

（ｄ）は、周波数演算部５７から供給される画素クロック周波数指示信号を示し、（ｅ−１）は、ＳＥＴ時間演算部７０で演算される次のＰＣＬＫの立ち上がり時間を表すｎｅｘｔＳを示している。

ＳＰＳＹＮＣの立ち上がりに同期してＰＣＬＫが立ち上がるようになっているので、次のＰＣＬＫの立ち上がりは、ＳＰｑｐ＋Ｍｎｏｗ＝２５０Ｔｖ後となる。（ｅ−１）に示すｎｅｘｔＳにおいて、右辺のカンマの前の数値はｎｅｘｔＳｃを示し、カンマの後の数値はｎｅｘｔＳｑｐを示している。また。その次のｎｅｘｔＳは、ｎｅｘｔＳｑｐ＋Ｍｎｏｗ＝２９８となる。

（ｅ−２）は、ＲＳＴ時間演算部７１で演算される次のＰＣＬＫの立ち下がり時間を表すｎｅｘｔＲを示している。ＳＰＳＹＮＣの立ち上がりにＭｎｏｗ／２を加算した値（＝１３０）がＰＣＬＫの立ち下がり時間となり、（ｅ−１）に示すｎｅｘｔＳと同様に右辺のカンマの前の数値はｎｅｘｔＲｃを示し、カンマの後の数値はｎｅｘｔＲｑｐを示している。

（ｆ）は、ＳＥＴｑｐ信号を更新するためにＳＥＴｐｌｓの１ＧＣＬＫ前に出力するパルスｐＳｅｔを示している。ｐＳｅｔは、カウンタ７２のカウント値がｎｅｘｔＳｃと一致した時「Ｈ」となる。なお、図中示した丸数字はｎｅｘｔＳｃのカウント値を示している。

（ｇ−１）は、ＳＰｐｌｓとｐＳｅｔ信号を１ＧＣＬＫ遅延させたパルスＳＥＴｐｌｓを示している。ＳＥＴｐｌｓは、ＰＣＬＫの立ち上がりをＧＣＬＫ単位で指定する。（ｇ−２）は、このＳＥＴｐｌｓの遅延値を示すＰＣＬＫの立ち上がり時間情報ＳＥＴｑｐを示している。ＳＥＴｑｐは、ｐＳｅｔが「Ｈ」のときのｎｅｘｔＳｑｐの値に更新されていく。

（ｈ−１）は、ＰＣＬＫの立ち下がりをＧＣＬＫ単位で指定したパルスＲＳＴｐｌｓを示している。ＲＳＴｐｌｓは、カウンタ７５のカウント値がｎｅｘｔＲｃと一致したときに「Ｈ」となる。（ｈ−２）は、ＲＳＴｐｌｓの遅延値を示すＰＣＬＫの立ち下がり時間情報ＲＳＴｑｐを示している。

（ｉ−１）は、（ｇ−１）に示すＳＥＴｐｌｓを（ｇ−２）に示すＳＥＴｑｐが表す値だけ遅延させたパルスＳを示している。この遅延値の単位は、多相クロックＶＣＬＫ０〜１５の位相差Ｔｖである。

（ｉ−２）は、（ｈ−１）に示すＲＳＴｐｌｓを（ｈ−２）に示すＲＳＴｑｐが表す値だけ遅延させたパルスＲを示している。（ｊ）は、（ｉ−１）Ｓの立ち上がりで「Ｈ」になり、（ｉ−２）Ｒの立ち上がりで「Ｌ」になるよう生成される画素クロックＰＣＬＫを示している。

図２６は、比較部５５の構成例を示している。ここで、比較部５５の各部は、クロックＧＣＬＫに同期して動作するようになっている。比較部５５は、カウンタ８１、減算部８２、誤差演算部８３及び誤差検出部８４を備えている。

カウンタ８１は、ＳＰｐｌｓが入力されるとカウント値を「０」にクリアし、ｐＳｅｔが入力される度にカウント値をインクリメントするようになっており、このカウント値ｃｏｕｎｔＮを減算部８２に出力するようになっている。

減算部８２は、ＥＰｄｅｔが「Ｈ」のときのカウンタ８１のカウント値ｃｏｕｎｔＮから基準値ＲｅｆＮを減算し、減算結果ｄｉｆｆＮを誤差演算部８３に出力するようになっている。

誤差検出部８４は、ＥＰｄｅｔが「Ｈ」のときのＳＥＴｑｐ及びＳＥＴｃｎｔをそれぞれＥｎｄｑｐ、Ｅｎｄｃｎｔとすると、以下の（式１２）に示す演算を行い、位相差ｄｉｆｆＭを算出するようになっている。なお、Ｍｐは、ＧＣＬＫの時間情報分割数であり、本実施の形態においては６４である。

ｄｉｆｆＭ＝Ｅｎｄｃｎｔ・Ｍｐ＋（ＥＰｑｐ−Ｅｎｄｑｐ） （式１２）

誤差演算部８３は、以下の（式１３）に示す演算を行い、多相クロックＶＣＬＫ０〜１５の位相差Ｔｖを単位とする誤差Ｌｅｒｒを出力するようになっている。なお、周波数設定値Ｋは、本発明の第１の実施の形態で説明した通りである。

Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ｄｉｆｆＭ （式１３）

なお、本発明の第１の実施の形態における比較部５の誤差演算部１３と同様に、誤差演算部８３は、以下の（式１４）に示す演算を行い、より正確な画素クロック周波数の制御を行うようにしてもよい。

Ｌｅｒｒ ＝ ｄｉｆｆＮ・Ｋ＋ｄｉｆｆＭ−ＲｅｆＭ （式１４）

図２７は、比較部５５の動作を説明するためのタイミング図である。

図２７において、（ａ）は、ＧＣＬＫ、（ｂ−１）は、第１の同期信号ＳＰＳＹＮＣ、（ｂ−２）は、第２の同期信号ＥＰＳＹＮＣをそれぞれ示している。この２つの同期信号ＳＰＳＹＮＣ及びＥＰＳＹＮＣの立ち上がりの時間間隔が対象ラインの走査時間Ｔｌｉｎｅとなる。

（ｃ−１）は、ＳＰｐｌｓ、（ｃ−２）は、ＥＰｐｌｓ、（ｄ−２）は、同期信号ＥＰＳＹＮＣの時間情報ＥＰｑｐ、（ｅ−１）は、ＳＥＴｐｌｓ、（ｅ−２）は、ＰＣＬＫの立ち上がりを表す時間情報ＳＥＴｑｐをそれぞれ示している。

（ｅ−３）は、カウンタ７２のカウント値ＳＥＴｃｎｔを示し、本実施の形態においては、Ｍｎｏｗ＝１９２で一定とする。（ｆ）は、画素クロックＰＣＬＫを示している。画素クロックＰＣＬＫは、ＳＰＳＹＮＣの丁度２ＧＣＬＫ後に同期して生成されるので、走査終了時点ＥＰもＥＰＳＹＮＣから２ＧＣＬＫ遅らせた時点で検出される。

したがって、（ｃ−２）に示すＥＰｐｌｓを１ＧＣＬＫ遅延させた（ｄ−１）に示すＥＰｄｅｔが「Ｈ」のときの各信号値から誤差Ｌｅｒｒが検出される。

（ｇ）は、ｐＳｅｔを示し、（ｈ）は、（ｃ−１）に示すＳＰｐｌｓで「０」にクリアされ、（ｇ）に示すｐＳｅｔによりインクリメントされるカウンタ８１のカウント値ｃｏｕｎｔＮを示している。このように、走査開始から走査終了時点ＥＰまでのＰＣＬＫのサイクル数ｎと位相誤差ｍ２が検出される。

図２８は、変調データ生成部１１９の構成例を示している。ここで、変調データ生成部１１９の各部は、クロックＧＣＬＫに同期して動作するようになっている。変調データ生成部１１９は、クロックパターン生成部９０、画像データデコード部９１、変調パターン生成部９２及びシリアライザ９３を備えている。

クロックパターン生成部９０は、画素クロック生成部１１８から供給されＳＥＴｐｌｓ及びＳＥＴｑｐ信号から構成されるＳｅｔ信号と、画素クロック周波数指示信号Ｍｎｏｗとから、画素クロックＰＣＬＫの所定の位相差を持ったクロックに相当するクロックパターン信号ＣＫＰを生成するようになっている。本実施の形態において、クロックパターン信号ＣＫＰは、ＣＫＰ０〜３からなり、ＣＫＰ０〜３は、画素クロックＰＣＬＫとそれぞれ、位相が０、π／８、π／４、３π／８だけ遅れている。

このクロックパターン信号ＣＫＰは、ＧＣＬＫを基準に変化する信号で、ＧＣＬＫサイクルを時間情報ＱＰで区切った６４の期間Ｔｑｐにそれぞれ対応する６４ビットのデータであり、期間Ｔｑｐが「Ｈ」の場合は対応するビットが「１」となり、「Ｌ」の場合は「０」となる。

クロックパターン生成部９０は、まず、各クロックパターンの立ち上がりを示すオフセットデータｓｏｆｓ０〜３及び立ち下がりオフセットデータｒｏｆｓ０〜３を求めるようになっている。

ここで、ｓｏｆｓ０＝ＳＥＴｑｐ、ｓｏｆｓ１＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／８、ｓｏｆｓ２＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／４、ｓｏｆｓ３＝ＳＥＴｏｆｓ＋３Ｍｎｏｗ／８であり、ｒｏｆｓ０〜３は、それぞれｓｏｆｓ０〜３にＭｎｏｗ／２が加算されたものとなる。

クロックパターン生成部９０は、次に、ＧＣＬＫのサイクル毎クロックパターンＣＫＰのＭＳＢから順にｓｏｆｓまでは「０」に、ｓｏｆｓからｒｏｆｓまでは「１」に、ｒｏｆｓからは「０」に変換するようになっている。なお、クロックパターン生成部９０は、各オフセットデータが６４以上であれば、６４毎に１ＧＣＬＫ遅らせて、この変換を行うようになっている。

例えば、Ｍｎｏｗ＝１９２、ＳＥＴｑｐ＝１６の場合には、ＣＫＰ１は、ｓｏｆｓ＝４０、ｒｏｆｓ＝１３６（＝２ＧＣＬＫ＋８）であるので、第１のＧＣＬＫサイクルのパターンはＭＳＢ（＝６３）〜２４ビット目までは「０」、２３〜０ビットは「１」に、第２のＧＣＬＫサイクルのパターンは全て「１」に、第３のＧＣＬＫサイクルのパターンは６３〜５６ビットは「１」、５５〜０ビットは「０」になる。

画像データデコード部９１は、画像データＰＤａｔａを８値のパルス幅変調データＤｅｃＤａｔａ（８ビット）に変換するようになっている。このパルス幅変調データＤｅｃＤａｔａは、画素クロックＰＣＬＫの１サイクルを８つに時分割した期間の時間順に、ＭＳＢからＬＳＢの順で各ビットが対応する。

例えば、画像データデコード部９１は、ＰＤａｔａ＝３であれば、ＤｅｃＤａｔａ＝’ｂ１１１０００００と変換する（’ｂはバイナリ表記であることを示す）。なお、画像データデコード部９１は、ＤｅｃＤａｔａ＝’ｂ０００００１１１と変換するようにしてもよいし、モード切換信号を付加して双方のモードを切り換えられるようにしてもよい。なお、この変換方式は、本発明の要旨に反しない範囲で自由に選択できる。

変調パターン生成部９２は、パルス幅変調データＤｅｃＤａｔａとクロックパターン信号ＣＫＰ０〜３とから、変調パターン信号ＭＤＰを生成するようになっている。この変調パターン信号ＭＤＰは、クロックパターン信号ＣＫＰと同様に、ＧＣＬＫを基準に変化する信号で、ＧＣＬＫサイクルを時間情報ＱＰで区切った６４の期間Ｔｑｐにそれぞれ対応する６４ビットのデータである。

シリアライザ９３は、変調パターン信号ＭＤＰを多相クロックＶＣＬＫ０〜１５を基準として、ＭＳＢから順に（つまり時間順に）Ｔｖ時間ずつシリアル出力した変調データＭＤａｔａを生成するようになっている。

図２９は、変調データ生成部１１９の動作を説明するためのタイミング図である。

図２９において、（ａ）は、基準クロックとなるＧＣＬＫを示し、（ｂ−１）は、ＳＥＴｐｌｓを示し、（ｂ−２）は、ＳＥＴｑｐを示し、（ｃ−１）は、画素クロックＰＣＬＫを示している。ここで、画素クロック周波数指示信号Ｍｎｏｗは、１９２であるとする。

また、（ｃ−２）、（ｃ−３）及び（ｃ−４）は、実際には生成されないが、画素クロックＰＣＬＫをπ／８、π／４、３π／８だけ位相を遅らせた各クロックＰＣＬＫ１、ＰＣＬＫ２、ＰＣＬＫ３を示している。

（ｄ−１）〜（ｄ−４）は、それぞれＰＣＬＫ、ＰＣＬＫ１〜３を表す各クロックパターンＣＫＰ０〜３を示している。各クロックパターンＣＫＰ０〜３は、それぞれ６４ビットのデータでＭＳＢからＬＳＢに時間順であり、ＨＥＸ表記されている。

したがって、これらのクロックパターンＣＫＰ０〜３から、画素クロックＰＣＬＫを８つに時分割した期間（ｔｐ０〜ｔｐ７）を示すパターン（それぞれ時間順にＰＴ０〜７という）が生成できる。

すなわち、ＰＴ０＝ＣＫＰ０＆〜ＣＫＰ１、ＰＴ１＝ＣＫＰ１＆〜ＣＫＰ２、・・・、ＰＴ７＝〜ＣＫＰ３＆〜ＣＫＰ０となる。ここで、＆は、論理積を、〜は、否定論理を表す。

（ｅ）は、パルス幅変調データＤｅｃＤａｔａを示し、（ｆ）は、変調パターン信号ＭＤＰを示している。まず、変調パターン信号ＭＤＰは、ｉを０〜７まで変化させたときの（｛６４｛ＤｅｃＤａｔａ［７−ｉ］｝｝＆ＰＴｉ）によって算出され、次に、これらの論理和をとることにより得られる。ここで、｛６４｛ＤｅｃＤａｔａ［ｉ］｝｝はＤｅｃＤａｔａ［ｉ］を６４ビット分連接させたデータである。

（ｇ）は、変調データＭＤａｔａを示している。変調データＭＤａｔａは、（ｆ）に示す変調パターン信号ＭＤａｔａをシリアライズすることにより生成される。図２９においては、ＰＣＬＫ周期Ｔｐのうち最初の３／８の期間が「Ｈ」で、残りが「Ｌ」となるようにパルス幅変調されたパルスが変調データＭＤａｔａとして生成される。

このように、本発明の第３の実施の形態としての画像形成装置は、多相クロックＶＣＬＫ０〜１５から画素クロックＰＣＬＫを生成し、走査時間の変動に合わせて、画素クロックＰＣＬＫの周波数の平均値Ｋａｖｇと画素クロックＰＣＬＫの周波数のオフセット値ＫＯｆｓ（ｉ）とを並列に制御し、これを加算した周波数設定値Ｋに基づいて画素クロックＰＣＬＫの周波数を設定しているので、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

なお、変調データ生成部１１９は、画素クロックをπ／８ずつ位相をずらしたクロックパターンＣＫＰ０〜３を生成する代わりに、画素クロックＰＣＬＫの１サイクルを８つに時分割したそれぞれの期間を示すパターンＰＴ０〜ＰＴ７を生成し、これらとパルス幅変調データＤｅｃＤａｔａとから変調パターン信号ＭＤＰを生成するようにしてもよい。

さらに、本実施の形態において、変調データ生成部１１９が８値のパルス幅変調を行う場合について説明したが、他の変調方式を適用してもよい。例えば、１６値のパルス幅変調を行う場合には、画像データデコード部９１は、画像データＰＤａｔａを１６ビットのパルス幅変調データＤｅｃＤａｔａに変換し、クロックパターン生成部９０は、画素クロックＰＣＬＫとπ／１６ずつ位相をずらした８つのクロックパターンＣＫＰ０〜７を生成し、変調パターン生成部９２で同様にして変調パターン信号ＭＤＰを生成するようにすればよい。

また、図２８に示した変調データ生成部１１９の構成例は、図２４に示した画素クロック出力部５８に適用してもよい。すなわち、画素クロック出力部５８は、画素クロックＰＣＬＫのクロックパターンＰＣＫＰを生成し（前述のクロックパターン信号ＣＫＰ０を用いればよい）、これを多相クロックＶＣＬＫ０〜１５を基準として、ＭＳＢから順に（つまり時間順に）Ｔｖ時間ずつシリアル出力すれば、画素クロックＰＣＬＫを生成できる。

（第４の実施の形態）
本発明の第２の実施の形態が、本発明の第１の実施の形態における画素クロック生成部１１１に代えて、画素クロック生成部２１１を設けたのと同様に、本発明の第３の実施の形態は、図３０に示すように、本発明の第３の実施の形態における画素クロック生成部１１８に代えて、画素クロック生成部３１８を設けた点が相違する。なお、本実施の形態においては、本発明の第１の実施の形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。

また、画素クロック生成部３１８は、本発明の第３の実施の形態における画素クロック生成部１１８に対して、周波数演算部７に代えて、周波数演算部８を設け、周波数変調データ生成部９をさらに設けた点が相違する。

ここで、周波数演算部８及び周波数変調データ生成部９は、本発明の第２の実施の形態における画素クロック生成部２１１を構成する周波数演算部８及び周波数変調データ生成部９と同様に構成されるため、同一の符号を付して、説明を省略する。

なお、本実施の形態においては、図３０に示すように、画素クロックＰＣＬＫの代わりにセットパルスＳｅｔを基準に周波数演算部８及び周波数変調データ生成部９を動作させてもよい。

このように、本発明の第４の実施の形態としての画像形成装置は、分割した時間領域Δｎ毎に、画素クロックＰＣＬＫの周波数を予め定められた周波数変調データＦＭＤａｔａに基づいて補正するため、非線形性誤差も補正した高精度な画素クロックＰＣＬＫを生成することができる。

（第５の実施の形態）
本実施の形態としての画像形成装置は、複数の光源からの出射光を共通の走査光学系を用いて感光体に照射して画像（静電潜像）を形成するマルチビーム走査光学系を用いたものである。なお、本実施の形態においては、本発明の第１の実施の形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。

図３１に示すように、本実施の形態としての画像形成装置は、半導体レーザ１２４、１２５、コリメータレンズ１２２、１２３、シリンダレンズ１２０、ポリゴンミラー１０４、感光体１０５、ｆθレンズ１０６、トロイダルレンズ１０７、ＰＤ１０８、１０９、ミラー１１０、同期信号分離部１２６、画素クロック生成部１２７、１３０、画像処理部１３３、変調データ生成部１２８、１３１及びレーザ駆動部１２９、１３２を備えている。

なお、本実施の形態において、コリメータレンズ１２２、１２３、シリンダレンズ１２０、ポリゴンミラー１０４、ｆθレンズ１０６、トロイダルレンズ１０７及びミラー１１０は、本発明における光走査部を構成する。

半導体レーザ１２４、１２５は、コリメータレンズ１２２、１２３との光軸を一致させ主走査方向に対称に射出角度を持たせ、ポリゴンミラー１０４の反射点で射出軸が交差するようレイアウトされている。

半導体レーザ１２４、１２５より射出された複数のレーザ光は、シリンダレンズ１２０を介してポリゴンミラー１０４で一括して走査され、ｆθレンズ１０６、ミラー１１０及びトロイダルレンズ１０７を介して感光体１０５に照射され、光スポットを形成する。これにより、感光体１０５上には、半導体レーザ１２４、１２５の各出力に応じた静電潜像が形成される。

画像処理部１３３には、光源毎に１ライン分の画像データが蓄えられており、ポリゴンミラー１０４の１面毎に読み出されて、２ラインずつ同時に書き込みが行われる。

また、ミラー１１０の両端にはＰＤ１０８、１０９がそれぞれ配置されており、走査の開始と終了とが検出される。つまりポリゴンミラー１０４により反射された各レーザ光は、感光体１０５を１ライン走査する前に順次ＰＤ１０８に入射され、走査後にＰＤ１０９に入射される。

ＰＤ１０８、１０９は、入射されたレーザ光をそれぞれ第１の同期信号ＳＰＳＹＮＣ及び第２の同期信号ＥＰＳＹＮＣに変換し、同期信号分離部１２６に供給するようになっている。

２つの光源は、感光体１０５上を時差を以って走査するように配置されているので、同期信号分離部１２６は、同期信号ＳＰＳＹＮＣをそれぞれの光源に対応した同期信号ＳＰＳＹＮＣａとＳＰＳＹＮＣｂとに分離し、同期信号ＥＰＳＹＮＣをそれぞれの光源に対応した同期信号ＥＰＳＹＮＣａとＥＰＳＹＮＣｂとに分離するようになっている。

図３２は、これら同期信号のタイミング図の一例である。（ａ）は、第１の同期信号ＳＰＳＹＮＣを示し、（ｂ）は、第２の同期信号ＥＰＳＹＮＣを示している。ここで、半導体レーザ１２５のレーザ光が先に走査されているとすると、（ａ）に示す同期信号ＳＰＳＹＮＣは、（ｃ−１）に示すＳＰＳＹＮＣａと（ｃ−２）に示すＳＰＳＹＮＣｂのように同期信号分離部１２６によって分離される。また、（ｂ）に示す同期信号ＥＰＳＹＮＣは、（ｄ−１）に示すＥＰＳＹＮＣａと（ｄ−２）に示すＥＰＳＹＮＣｂのように同期信号分離部１２６によって分離される。

図３１において、分離された一方の同期信号の組ＳＰＳＹＮＣａとＥＰＳＹＮＣａとは画素クロック生成部１２７に供給され、他方の組ＳＰＳＹＮＣｂとＥＰＳＹＮＣｂとは画素クロック生成部１３０に供給される。

画素クロック生成部１２７は、２つの同期信号ＳＰＳＹＮＣａ及びＥＰＳＹＮＣａから走査時間Ｔｌｉｎｅａを測定し、その時間間隔に予め定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫａを生成するようになっている。

画像処理部１３３は、画素クロックＰＣＬＫａを基準に画像データａを生成するようになっている。変調データ生成部１２８は、画素クロックＰＣＬＫａを基準として、入力された画像データａから変調データａを生成し、レーザ駆動部１２９を介して半導体レーザ１２５を駆動するようになっている。

画素クロック生成部１３０は、２つの同期信号ＳＰＳＹＮＣｂ及びＥＰＳＹＮＣｂから走査時間Ｔｌｉｎｅａを測定し、その時間間隔に予め定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫｂを生成するようになっている。

画像処理部１３３は、画素クロックＰＣＬＫｂを基準に画像データｂを生成するようになっている。変調データ生成部１３１は、画素クロックＰＣＬＫｂを基準として、入力された画像データｂから変調データｂを生成し、レーザ駆動部１３２を介して半導体レーザ１２４を駆動するようになっている。

各画素クロック生成部１２７、１３０は、本発明の第１の実施の形態における画素クロック生成部１１１と同様に構成され、各変調データ生成部１２８、１３１は、本発明の第１の実施の形態における変調データ生成部１１３と同様に構成され、各レーザ駆動部１２９、１３２は、本発明の第１の実施の形態におけるレーザ駆動部１１４と同様に構成される。

なお、各画素クロック生成部１２７、１３０を本発明の第２の実施の形態における画素クロック生成部１１８と同様に構成してもよい。

また、各画素クロック生成部１２７、１３０を本発明の第３の実施の形態における画素クロック生成部１１８と同様に構成し、各変調データ生成部１２８、１３１を本発明の第３の実施の形態における変調データ生成部１１９と同様に構成してもよい。

また、各画素クロック生成部１２７、１３０を本発明の第４の実施の形態における画素クロック生成部３１８と同様に構成し、各変調データ生成部１２８、１３１を本発明の第３の実施の形態における変調データ生成部１１９と同様に構成してもよい。

ここで、高周波クロック生成部１（又は５１）は、画素クロック生成部１２７と画素クロック生成部１３０とで共用するようにしてもよい。このように構成することにより、回路規模の小型化や消費電流の低減が図れる。

また、エッジ検出部２及び３（又は、５２及び５３）を画素クロック生成部１２７と画素クロック生成部１３０とで共用し、検出信号を分離する構成としてもよい。

また、フィルタ６及び周波数演算部７（又は８）の演算処理の一部は、１ラインに１回動作するだけであるので、これらを共用し、複数の画素クロック周波数演算に対し時系列に処理するようにしてもよい。

このように、本発明の第５の実施の形態としての画像形成装置は、マルチビーム走査光学系を適用した場合であっても、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

（第６の実施の形態）
本実施の形態としての画像形成装置は、タンデム方式と称される複数の感光体を有する多色対応の画像形成装置であり、シアン、マゼンダ、イエロー、ブラックの各色に対応した別々の感光体を備え、走査光学系もそれぞれの感光体に対応して備えられ、各色に対応した画像（静電潜像）をそれぞれの感光体上に形成するようになっている。したがって本実施の形態としての画像形成装置は、１枚の画像形成媒体（例えば、紙）に各色の画像を転写することにより、カラー画像を形成する。

本実施の形態としての画像形成装置は、単純には、図１に示した画像形成装置を４つ備えることにより実現できる。また、小型化のため走査光学系の一部を共通化した形態も採られるが、それぞれの光路が異なるので、異なる複数の画像形成装置を備えたものと考えてよい。

図３３に示すように、本実施の形態としての画像形成装置は、ポリゴンミラー１５１、走査レンズ１５２ａ乃至１５２ｄ及び１５４ａ乃至１５４ｄ、折り返しミラー１５３ａ乃至１５３ｄ、１５５ａ乃至１５５ｄ及び１５６ａ乃至１５６ｄ、感光体１５７ａ乃至１５７ｄ、中間転写ベルト１５８、並びに、ミラー１７０ａ乃至１７０ｄ及びＰＤ１７１ａ乃至１７１ｄを備えている。

なお、本実施の形態において、ポリゴンミラー１５１、走査レンズ１５２ａ乃至１５２ｄ及び１５４ａ乃至１５４ｄ、折り返しミラー１５３ａ乃至１５３ｄ、１５５ａ乃至１５５ｄ及び１５６ａ乃至１５６ｄ、並びに、ミラー１７０ａ乃至１７０ｄ及びＰＤ１７１ａ乃至１７１ｄは、本発明における光走査部を構成する。

図３４に示すように、本実施の形態としての画像形成装置は、画像処理部１６５及びユニット１６０ａ乃至１６０ｄを備えている。ユニット１６０ａは、画素クロック生成部１６４ａ、変調データ生成部１６３ａ、レーザ駆動部１６２ａ及び半導体レーザ１６１ａを備えている。

なお、ユニット１６０ａと同様に、ユニット１６０ｂ乃至１６０ｄも、画素クロック生成部、変調データ生成部、レーザ駆動部及び半導体レーザを備えているが、図示を省略する。

ポリゴンミラー１５１は、２段構成であり、図３３中の破線を軸として回転可能であり、各走査光学系で共通に用いられる。半導体レーザ１６１ａから出射されたレーザ光は、不図示のコリメータレンズ及びシリンダレンズを介して、ポリゴンミラー１５１のａ点で反射される。同様に、ユニット１６０ｂ乃至１６０ｄの半導体レーザから出射したレーザ光は、ポリゴンミラー１５１のｂ乃至ｄ点でそれぞれ反射される。

ポリゴンミラー１５１で反射されたレーザ光は、走査レンズ１５２ａ乃至１５２ｄ、及び１５４ａ乃至１５４ｄ並びに折り返しミラー１５３ａ乃至１５３ｄ、１５５ａ乃至１５５ｄ及び１５６ａ乃至１５６ｄをそれぞれ経由して被走査媒体としての感光体１５７ａ乃至１５７ｄ上をそれぞれ走査し、静電潜像を形成する。なお、ビームの走査方向つまり主走査方向は、図３３に対して奥行方向になる。

各構成要素に付された符号の末尾のａ〜ｄは、各半導体レーザの発光色に対応したものであり、それぞれイエロー、マゼンタ、シアン、ブラックの各色に対応した画像を形成するためのものである。

このように、本実施の形態としての画像形成装置は、中間転写ベルト１５８上に置かれ図３３中の矢印方向に移動する画像形成媒体上に、各感光体１５７ａ乃至１５７ｄに形成された各色の静電潜像を転写していきカラー画像を形成するようになっている。

各ミラー１７０ａ乃至１７０ｄは、有効走査範囲外の両側に配備され、レーザ光を各ＰＤ１７１ａ乃至１７１ｄに導光するようになっている。ＰＤ１７１ａは、入射されたレーザ光をそれぞれ第１の同期信号ＳＰＳＹＮＣａ及び第２の同期信号ＥＰＳＹＮＣａに変換し、ユニット１０６ａに供給するようになっている。

ＰＤ１７１ｂ乃至１７１ｄも、ＰＤ１７１ａと同様に、同期信号ＳＰＳＹＮＣｂ及びＥＰＳＹＮＣｂ、ＳＰＳＹＮＣｃ及びＥＰＳＹＮＣｃ並びにＳＰＳＹＮＣｄ及びＥＰＳＹＮＣｄをユニット１６０ｂ乃至１６０ｄに供給するようになっている。

画素クロック生成部１６４ａは、同期信号ＳＰＳＹＮＣａ及びＥＰＳＹＮＣａに基づいて、走査速度誤差を補正するように周波数が制御された画素クロックＰＣＬＫａを生成するようになっている。ユニット１６０ｂ乃至１６０ｄの各画素クロック生成部も各同期信号に基づいて画素クロックＰＣＬＫｂ乃至ＰＣＬＫｄを生成するようになっている。

画像処理部１６５は、画素クロックＰＣＬＫａ乃至ＰＣＬＫｄをそれぞれ基準にして画像データＰＤａｔａａ乃至Ｄａｔａｄを生成するようになっている。変調データ生成部１６３ａは、画素クロックＰＣＬＫａを基準として、入力された画像データＰＤａｔａａから変調データを生成し、レーザ駆動部１６２ａは、変調データに基づいて半導体レーザ１６１ａを駆動するようになっている。

各ユニット１６０ｂ乃至１６０ｄの変調データ生成部、レーザ駆動部及び半導体レーザは、変調データ生成部１６３ａ、レーザ駆動部１６２ａ及び半導体レーザ１６１ａとそれぞれ同様に構成されている。

各ユニット１６０ｂ乃至１６０ｄにおいて、画素クロック生成部は、本発明の第１の実施の形態における画素クロック生成部１１１と同様に構成され、各変調データ生成部は、本発明の第１の実施の形態における変調データ生成部１１３と同様に構成され、各レーザ駆動部は、本発明の第１の実施の形態におけるレーザ駆動部１１４と同様に構成される。なお、各画素クロック生成部を本発明の第２の実施の形態における画素クロック生成部１１８と同様に構成してもよい。

また、各画素クロック生成部を本発明の第３の実施の形態における画素クロック生成部１１８と同様に構成し、各変調データ生成部を本発明の第３の実施の形態における変調データ生成部１１９と同様に構成してもよい。また、各画素クロック生成部を本発明の第４の実施の形態における画素クロック生成部３１８と同様に構成してもよい。

ここで、走査光学系の各部品の製造精度、組付け精度及び経時変化による変形等の影響により、各走査光学系での走査時間がそれぞれ異なり、また走査開始及び終了を検出する２つのフォトディデクタ間の距離も組付け精度等により異なるため、画素クロック周波数制御の基準となる基準値ＲｅｆＮを走査光学系毎に画像形成装置の製造時などに予め求めておき、これらを基準値ＲｅｆＮとして各画素クロック生成部にそれぞれ設定しておく。ただし、画素クロック周波数制御の基準となる基準値ＲｅｆＮは、経時変化等により画像劣化が生じたときには、再度し直すようにすることが望ましい。

また、同期信号ＳＰＳＹＮＣによる走査開始検出位置も走査光学系毎に異なる場合があるため、同期信号ＳＰＳＹＮＣの立ち上がりから所定時間、すなわち、画素クロックＰＣＬＫの所定サイクル（以下、「書き込み開始オフセット」という）後に、画像の書き込みを開始するようにしておき、この書き込み開始オフセットを走査光学系毎に予め求めておくことが好ましい。

図３５は、各走査光学系による走査幅、走査時間の関係を示すタイミング図である。

（ａ−１）は、走査光学系ａの１ラインの走査幅を示している。ＳＰａ及びＥＰａは、走査開始と終了とを検出するＰＤ１７１ａの位置を感光体１５７ａ上に対応付けた位置を示し、この距離をＬａとする。

また、画像の１ドット幅をＬｐとした時、Ｌａ／Ｌｐ＝ＲｅｆＮａが１ライン中のドット数となり、これを基準値ＲｅｆＮとして設定する。また、実際に画像を形成する範囲はＰＳＰとＰＥＰとの間の領域とする。

（ａ−２）は、走査光学系ａの１ラインの走査時間を示している。走査開始位置ＳＰａ及び終了位置ＥＰａに対応して、同期信号ＳＰＳＹＮＣ及びＥＰＳＹＮＣがそれぞれ検出され、この時間間隔を走査時間Ｔｌａとする。

この走査時間Ｔｌａは、前述したように様々な要因により変動するが、画素クロック周期Ｔｐａを、Ｔｐａ＝Ｔｌａ／ＲｅｆＮａの関係が成り立つように制御しているので、ＳＰＳＹＮＣから所定のＰＣＬＫサイクル後（Ｎ１とする）、出力する書き込みパルスは常に走査線上の同じ位置にドットを形成する（Ｄ１）。なお、実際の画像の書き込み開始は、Ｎｏｆｓａサイクル後に行われる。

同様にして、（ｂ−１）は、走査光学系ｂの１ラインの走査幅を示している。走査開始位置ＳＰｂと終了位置ＥＰｂ間の距離をＬｂとすると、Ｌｂ／Ｌｐ＝ＲｅｆＮｂを基準値ＲｅｆＮとして設定する。

また（ｂ−２）は、走査光学系ｂの１ラインの走査時間を示している。ここで、同期信号ＳＰＳＹＮＣとＥＰＳＹＮＣとの時間間隔を走査時間Ｔｌｂとする。これも同様に、画素クロック周期Ｔｐｂを、Ｔｐｂ＝Ｔｌｂ／ＲｅｆＮｂの関係が成り立つように制御している。

さらに双方の走査開始位置ＳＰａ及びＳＰｂとの距離差に応じて、画像の書き込み開始オフセットＮｏｆｓｂを設定することにより、実際に画像を形成する範囲ＰＳＰ〜ＰＥＰが走査光学系によらず一致する。

このように、本発明の第５の実施の形態としての画像形成装置は、複数の感光体１５７ａ乃至１５７ｄを有し、タンデム方式で多色対応にした場合であっても、装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

本発明の第１の実施の形態としての画像形成装置の概略構成図である。 本発明の第１の実施の形態としての画像形成装置を構成する画素クロック生成部及び変調データ生成部のブロック図である。 本発明の第１の実施の形態としての画像形成装置を構成する比較部のブロック図である。 本発明の第１の実施の形態としての画像形成装置を構成する比較部の動作を説明するためのタイミング図である。 本発明の第１の実施の形態の画素クロック生成部を構成するフィルタのブロック図である。 本発明の第１の実施の形態の画素クロック生成部を構成する周波数演算部のブロック図である。 本発明の第１の実施の形態の画素クロック生成部を構成するフィルタ及び周波数演算部の周波数設定値算出動作を示すフローチャートである。 本発明の第１の実施の形態における誤差成分の関係の一例を示すグラフである。 本発明の第１の実施の形態の画素クロック生成部を構成するフィルタ及び周波数演算部からなる制御系１のブロック図である。 図９に示した制御系１のオープンループ特性の一例を示すグラフである。 本発明の第１の実施の形態の画素クロック生成部を構成するフィルタ及び周波数演算部からなる制御系２のブロック図である。 本発明の第１の実施の形態の画素クロック生成部を構成するフィルタ及び周波数演算部の初期化処理を示すフローチャートである。 本発明の第１の実施の形態における面間誤差パターンの例を示す概念図である。 本発明の第１の実施の形態としての画像形成装置を構成する変調データ生成部の動作を説明するためのタイミング図である。 本発明の第２の実施の形態としての画像形成装置を構成する画素クロック生成部及び変調データ生成部のブロック図である。 本発明の第２の実施の形態における走査位置に対する、走査速度、走査位置のずれ及び周波数変調データの関係をそれぞれ示すグラフである。 本発明の第２の実施の形態の画素クロック生成部を構成する周波数変調データ生成部のブロック図である。 本発明の第２の実施の形態の画素クロック生成部を構成する周波数変調データ生成部の他の態様を示すブロック図である。 本発明の第２の実施の形態としての画像形成装置を構成する周波数演算部のブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する画素クロック生成部及び変調データ生成部のブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する高周波クロック生成部の動作を説明するためのタイミング図である。 本発明の第３の実施の形態としての画像形成装置を構成する高周波クロック生成部の構成例を示すブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する計数部の構成例を示すブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する画素クロック出力部の構成例を示すブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する計数部及び画素クロック出力部の動作を説明するためのタイミング図である。 本発明の第３の実施の形態としての画像形成装置を構成する比較部の構成例を示すブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する比較部の動作を説明するためのタイミング図である。 本発明の第３の実施の形態としての画像形成装置を構成する変調データ生成部の構成例を示すブロック図である。 本発明の第３の実施の形態としての画像形成装置を構成する変調データ生成部の動作を説明するためのタイミング図である。 本発明の第４の実施の形態としての画像形成装置を構成する画素クロック生成部及び変調データ生成部のブロック図である。 本発明の第５の実施の形態としての画像形成装置の概略構成図である。 本発明の第５の実施の形態としての画像形成装置における同期信号を示すタイミング図である。 本発明の第５の実施の形態としての画像形成装置の一部を示す概略構成図である。 本発明の第５の実施の形態としての画像形成装置の他の一部を示す概略構成図である。 本発明の第５の実施の形態としての画像形成装置における各走査光学系による走査幅、走査時間の関係を示すタイミング図である。 従来の画像形成装置の概略構成図である。 従来の画像形成装置における非線形性誤差を説明するためのグラフである。

符号の説明

１、５１ 高周波クロック生成部
２、５２ 第１エッジ検出部
３、５３ 第２エッジ検出部
４、６０、６５ 分周器
５、５５ 比較部
６ フィルタ
７、８、５７ 周波数演算部
９ 周波数変調データ生成部
１１、７２、７５、８１、３３３ カウンタ
１２、８２、３１１ 減算部
１３、８３ 誤差演算部
５４ 計数部
５８ 画素クロック出力部
６１ ＰＦＤ
６２ ＬＰＦ
６３ ＶＣＯ
６４ａ〜６４ｈ 差動バッファ
７０ ＳＥＴ時間演算部
７１ ＲＳＴ時間演算部
７３、７４、７６ Ｆ／Ｆ
７７、７８ 遅延部
７９ ＳＲ−Ｆ／Ｆ
８４ 誤差検出部
９０ クロックパターン生成部
９１ 画像データデコード部
９２ 変調パターン生成部
９３ シリアライザ
１０１、１２４、１２５、１６１ａ 半導体レーザ
１０２、１２２ コリメータレンズ
１０３、１２０ シリンダレンズ
１０４、１５１、１００３ ポリゴンミラー
１０５、１５７ａ〜１５７ｄ、１００１ 感光体
１０６ ｆθレンズ
１０６ａ〜１０６ｄ ユニット
１０７ トロイダルレンズ
１０８、１０９、１７１ａ〜１７１ｄ、１００４ フォトディテクタ（ＰＤ）
１１０、１７０ａ〜１７０ｄ ミラー
１１１、１１８、１２７、１３０、１６４ａ、２１１、３１８ 画素クロック生成部
１１２、１３３、１６５ 画像処理部
１１３、１１９、１２８、１３１、１６３ａ 変調データ生成部
１１４、１２９、１３２、１６２ａ レーザ駆動部
１２６ 同期信号分離部
１５２ａ〜１５２ｄ、１５４ａ〜１５４ｄ、１００２ 走査レンズ
１５３ａ〜１５３ｄ、１５５ａ〜１５５ｄ、１５６ａ〜１５６ｄ 折り返しミラー
１５８ 中間転写ベルト
１６０ａ〜１６０ｄ ユニット
２２０ 周波数変調データ格納部
２２１ 周波数変調制御部
２２２ メモリ選択信号生成部
２２３（１）〜（Ｎｆ） 周波数変調データ格納メモリ
３０２ 面平均誤差平滑部
３０３ 面間誤差平滑部
３０４、３０７、３１３、３２３、３２６ 乗算部
３０５、３０８、３１４、３２４、３２８、３３１、３３２ 加算部
３０６、３１２ 積算部
３０９、３１５ 積算値保持部
３１０ 基準面誤差保持部
３２１ 面平均周波数演算部
３２２ 面間オフセット周波数演算部
３２９ 設定値保持部
３２５ 面平均周波数設定値保持部
３２７ 面間オフセット保持部
３３０ 演算制御部
３３４ 変換部
１００５ クロック生成回路
１００６ 位相同期回路
１００７ 画像処理ユニット
１００８ レーザ駆動回路
１００９ 半導体レーザユニット

Claims (8)

1. 高周波クロックを生成する高周波クロック生成部と、
   前記高周波クロックを基準とした画素クロックを生成する画素クロック生成部と、
   第１の同期信号及び第２の同期信号を検出し、前記第１の同期信号を検出した時刻から前記第２の同期信号を検出した時刻までの第１の時間と、前記画素クロックの周期を目標数分積算した第２の時間との誤差を算出する誤差算出部と、
   前記誤差算出部によって算出された誤差にしたがって、前記画素クロック生成部に生成させる画素クロックの周波数を設定する周波数設定部と、
   を備えた画素クロック生成装置において、
   前記周波数設定部が、前記誤差算出部によって算出された誤差に基づいて、前記画素クロックの周波数の平均値を算出する画素クロック周波数平均値算出部と、前記誤差算出部によって算出された誤差のうち予め定められた演算周期であるＮ回周期の誤差から基準誤差値を定め、該基準誤差値と該誤差との差分に基づいて、Ｎ個の画素クロックの周波数のオフセット値を算出する画素クロック周波数オフセット値算出部とを有し、前記画素クロック周波数オフセット値算出部によって算出されたＮ個のオフセット値を循環選択し、選択したオフセット値と、前記画素クロック周波数平均値算出部によって算出された前記画素クロックの周波数の平均値とを加算した結果に基づいて、前記画素クロック生成部に生成させる画素クロックの周波数を算出することを特徴とする画素クロック生成装置。
2. 前記画素クロック周波数オフセット値算出部が、前記誤差算出部によって算出されたＮ回周期の誤差の平均値を前記基準誤差値として定めることを特徴とする請求項１に記載の画素クロック生成装置。
3. 前記画素クロック周波数オフセット値算出部が、前記誤差算出部によって算出されたＮ回周期の誤差の何れか１つを前記基準誤差値として定めることを特徴とする請求項１に記載の画素クロック生成装置。
4. 前記周波数設定部が、前記第１の時間を複数の時間領域に分割し、前記画素クロック生成部に生成させる画素クロックの周波数を前記時間領域毎に予め定められた周波数変調データに基づいて補正する周波数補正部を有することを特徴とする請求項１乃至請求項３の何れかに記載の画素クロック生成装置。
5. 前記画素クロック生成装置が停止する前に、前記画素クロックの周波数の平均値と、前記Ｎ個の画素クロックの周波数のオフセット値と、前記基準誤差値と前記Ｎ個の誤差との各差分からなる第１の誤差差分パターンとを記憶媒体に格納する停止処理部と、
   前記画素クロック生成装置が始動したときに、前記記憶媒体に格納された前記画素クロックの周波数の平均値を前記画素クロック周波数平均値算出部によって算出された平均値とし、前記Ｎ個の画素クロックの周波数のオフセット値を前記画素クロック周波数オフセット値算出部によって算出された各オフセット値とすると共に、前記誤差算出部によって算出されるＮ個の誤差と、前記誤差算出部によって定められる基準誤差値との各差分からなる第２の誤差差分パターンを取得し、前記第１の誤差差分パターンと前記第２の誤差差分パターンとが最も一致するよう前記演算周期の位相を変更する始動処理部と、
   を備えたことを特徴とする請求項１乃至請求項４の何れかに記載の画素クロック生成装置。
6. 画素クロックに基づき画像データをパルス変調したパルス変調信号で光源を駆動し、該光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、
   高周波クロックを生成する高周波クロック生成部と、
   前記高周波クロックを基準とした前記画素クロックを生成する画素クロック生成部と、
   走査開始点に対応する第１の同期信号及び走査終了点に対応する第２の同期信号を検出し、前記第１の同期信号を検出した時刻から前記第２の同期信号を検出した時刻までの第１の時間と、前記画素クロックの周期を目標数分積算した第２の時間との誤差を算出する誤差算出部と、
   前記誤差算出部によって算出された誤差にしたがって、前記画素クロック生成部に生成させる画素クロックの周波数を設定する周波数設定部と、
   を備え、
   前記周波数設定部が、前記誤差算出部によって算出された誤差に基づいて、前記画素クロックの周波数の平均値を算出する画素クロック周波数平均値算出部と、前記誤差算出部によって算出された誤差のうち予め定められた演算周期であるＮ回周期の誤差から基準誤差値を定め、該基準誤差値と該誤差との差分に基づいて、Ｎ個の画素クロックの周波数のオフセット値を算出する画素クロック周波数オフセット値算出部とを有し、前記画素クロック周波数オフセット値算出部によって算出されたＮ個のオフセット値を循環選択し、選択したオフセット値と、前記画素クロック周波数平均値算出部によって算出された前記画素クロックの周波数の平均値とを加算した結果に基づいて、前記画素クロック生成部に生成させる画素クロックの周波数を算出することを特徴とする画像形成装置。
7. 前記周波数設定部が、前記第１の時間を複数の時間領域に分割し、前記画素クロック生成部に生成させる画素クロックの周波数を前記時間領域毎に予め定められた周波数変調データに基づいて補正する周波数補正部を有することを特徴とする請求項６に記載の画像形成装置。
8. 回転軸の周りに複数の偏向反射面が設けられたポリゴンミラーを有し、前記ポリゴンミラーに前記光束を入射して偏向させることにより前記被走査媒体上に前記光束を走査させる光走査部を備え、
   前記画素クロック周波数オフセット値算出部が算出するオフセット値の数Ｎが、前記ポリゴンミラーの偏向反射面の数と同一に定められていることを特徴とする請求項６又は請求項７に記載の画像形成装置。

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