JP4341908B2

JP4341908B2 - 画素クロック及びパルス変調信号生成装置、光走査装置並びに画像形成装置

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Publication number: JP4341908B2
Application number: JP2004001982A
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Inventors: 靖厚二瓶; 雅章石田; 淳史大森; 団小篠
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Description

本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置における画素クロックの生成およびレーザ駆動信号としてのパルス変調信号の生成技術に関し、詳しくは、画素クロックおよびパルス変調信号のきめ細かな制御を実現する画素クロックおよびパルス変調信号生成装置、並びに、それを備えた光走査装置、画像形成装置に関する。

レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図１６に示す。図１６において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００５の出力信号に基づいて、１ライン毎、位相同期のとられた画像クロック（画素クロック）を生成して画像処理ユニット１００６とレーザ駆動回路１００７へ供給する。このようにして、半導体レーザユニット１００１は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体１００４上の静電潜像をコントロールする。

このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。

さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。

従来、走査ムラ等の補正を行う技術としては、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている（例えば、特許文献１、特許文献２）。また、画素クロックの位相を制御し、走査のバラツキを補正する方法もある（例えば、特許文献３）。さらには、レーザ駆動信号として、所望パターンのパルス変調信号を任意に生成し、動作速度が早い場合でも、画像のきめ細かな高階調性を実現する方法もある（例えば、特許文献４）。

特開平１１−１６７０８１号公報特開２００１−２２８４１５号公報特開２００３−９８４６５号公報特開２００３−１０３８３１号公報

しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。また、画素クロックの位相を制御する従来方式や所望パターンのパルス変調信号を生成する従来方式は、それぞれが個別に制御され、高精度に１画素の長さを制御できないという問題がある。

本発明の目的は、１画素の長さが制御可能とし、高精度に走査幅の揺らぎを補正できる画素クロック及びパルス変調信号生成装置、並びに、それを備えた光走査装置、画像形成装置を提供することにある。

本発明の画素クロック及びパルス変調信号生成装置は、高周波クロックを生成する高周波クロック生成手段と、画素の長さを指示する画素制御データに基づいて画素クロックの位相シフト量を指示する位相データを生成するとともに、画像データに対応した所望のビットパターンを表す変調データを生成し、前記画素制御データに基づいて前記変調データの長さを変化させる変調データ生成手段と、前記高周波クロックと前記位相データと水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、前記変調データを入力し、前記画素クロックと高周波クロックに基づいて、前記位相データで指示された画素クロックの位相シフト量に応じた長さのシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段とを有することを基本とする。

本発明によれば、画像処理装置において、高精度に１画素の長さを制御可能とすることができ、高精度に走査幅の揺らぎを補正できる。

図１に、本発明による画素クロック生成及びパルス変調信号生成装置を適用した画像形成システムの全体構成例を示す。図１において、１００は本発明による画素クロック及びパルス変調信号生成装置であり、高周波クロック生成部１１０、画素クロック生成部１２０、変調データ生成部１３０及びレーザ駆動信号部（シリアル変調信号生成部）１４０からなる。２００はレーザ駆動部、３００は走査光学系、４００はドット位置ずれ検出・制御部、５００は画像処理部である。画素クロック生成部１２０で生成された画素クロックは、変調データ生成部１３０、レーザ駆動信号生成部１４０、ドット位置ずれ検出・制御部４００、画像処理部５００等に供給される。

走査光学系３００では、半導体レーザ３０１からのレーザ光は、コリメータレンズ３０２、シリンダーレンズ３０３を通り、ポリゴンミラー３０４によりスキャン（走査）され、ｆθレンズ３０６を通り、ハーフミラー３１０で反射（一部透過）し、トロイダルレンズ３０７を通り、感光体３０５に入射することにより、感光体３０５上の被走査面上に画像（静電潜像）を形成する。この走査レーザ光のハーフミラー３１０での透過光の始点、終点を、被走査面上と時間的相関性を持つ被検出面上に配置したフォトディテクタＡ３０８、フォトディテクタＢ３０９により検出し、水平同期信号１、２としてドット位置ずれ検出・制御部４００に入力する。ドット位置ずれ検出・制御部４００では、フォトディテクタＡ３０８、フォトディテクタＢ３０９の間をレーザ光が走査される時間を測定し、あらかじめ定めた基準の時間と比較するなどしてずれ量を求め、そのずれ量を補正するため、画素の長さを指示する画素制御データを生成し、画素クロックに同期して変調データ生成部１３０に与える。また、画像処理部５００からは、画像処理された画像データが、画素クロックに同期して変調データ生成部に与えられる。変調データ生成部１３０では、画素制御データと画像データに基づいて、高周波クロックと画素クロックの遷移タイミングを指示する位相データ、変調データを生成し、画素クロックに同期して、位相データは画素クロック生成部１２０に、変調データはレーザ駆動信号生成部１４０に、それぞれ出力する。高周波クロック生成部１１０は画素クロック、パルス変調信号（ＰＭ信号）の基準となる高周波クロックＶＣＬＫを生成し出力する。画素クロック生成部１２０では、高周波クロックＶＣＬＫと位相データ基づいて、周期が変化する画素クロックを生成する。この画素クロックは、水平同期信号１に同期して出力される。レーザ駆動信号生成部１４０では、高周波クロックＶＣＬＫ、画素クロックＰＣＬＫ、変調データからシリアルのパルス変調信号（ＰＭ信号）を生成し、レーザ駆動部を介して半導体レーザ３０１を駆動する。以後、このレーザ駆動信生成部１４０をシリアル変調信号生成部（回路）と称すことにする。

後述するように、変調データ生成部１３０では、画素を長くする場合、変調データにデータを追加し、画素を短くする場合、変調データのデータを削除する。これにより、シリアル変調信号生成部１４０から出力されるシリアルのパルス変調信号は、１画素の長さを変化することができるので、走査速度ムラやドットの位置ずれ等を補正することが可能となり、感光体３０５には走査幅揺らぎのない画像を形成することが出来る。

図２に本発明にかかる画素クロック及びパルス変調信号生成装置の一実施例の構成図を示す。図２は、図１中のブロック１００の部分を一部表現を変えて示したものである（例えば、高周波クロック生成部を高周波クロック生成回路と変更する等）。

図２において、高周波クロック生成回路１１０は、画素クロックＰＣＬＫ、パルス変調信号（ＰＭ信号）の基準となる高周波クロックＶＣＬＫを生成する。該高周波クロック生成回路１１０では、例えば、図３に示すような１周期の１／４ずつ位相のずれた４相の高周波クロックＶＣＬＫ１〜ＶＣＬＫ４を生成し、ＶＣＬＫ１だけあるいはＶＣＬＫ１とＶＣＬＫ３を画素クロック生成回路１２０に与え、ＶＣＬＫ１〜ＶＣＬＫ４全てをシリアル変調信号生成回路１４０に与える。

画素クロック生成回路１２０では、高周波クロック生成回路１１０からの高周波クロックＶＣＬＫ（例えば、ＶＣＬＫ１）、フォトデイテククタＡ３０８で検出された水平同期信号１、変調データ生成回路１３０からの位相データから画素クロックＰＣＬＫを生成する。画素クロックＰＣＬＫは水平同期信号１に同期して出力され、また、位相データによりＰＣＬＫの１クロックごとにその周期が変化して出力される。図４及び図５に、画素クロック生成回路１２０で生成される画素クロックの一例を示す。図４及び図５では、画素クロックＰＣＬＫは通常の場合、高周波クロックＶＣＬＫを８分周したクロックとして示している。

図４には、高周波クロックＶＣＬＫと水平同期信号１と画素クロックＰＣＬＫの関係を示す。水平同期信号１が立ち下がった（図４のイ）ことにより、画素クロックＰＣＬＫが一時“Ｈ”固定の状態となる（図４のロ）。そして、水平同期信号１が立ち下がってからある設定した回数（ここでは２０回）のＶＣＬＫの変化のところ（図４のハ）で、画素クロックＰＣＬＫが“Ｌ”となりクロックが再び出力され始める。このようにすることにより、図４のイとハの間隔は、常にＶＣＬＫ半周期の精度で一定となる。

図５には、高周波クロックＶＣＬＫ及び位相データと画素クロックＰＣＬＫの関係を示す。図５における位相データと画素クロックＰＣＬＫの位相シフト量の関係を図６に示す。図５（ａ）において、例えば、イは位相データが“１”であることから、画素クロックＰＣＬＫの位相が１／１６ＰＣＬＫだけ進んで、その周期が長くなっている。ロは位相データが“２”であることから、画素クロックＰＣＬＫの位相が２／１６ＰＣＬＫだけ進んで、その周期が長くなっている。同様に図５（ｂ）において、ニは位相データが“−１”であることから、画素クロックＰＣＬＫの位相が１／１６ＰＣＬＫだけ遅れて、その周期が短くなっている。ホは位相データが−２であることから、画素クロックＰＣＬＫの位相が２／１６ＰＣＬＫだけ遅れて、その周期が短くなっている。

このように、画素クロック生成回路１２０では、位相データに従って１クロックごとに周期が長くなったり、短くなったりする画素クロックＰＣＬＫを出力する。なお、画素クロック生成回路１２０には、例えば特開２００３−９８４６５に記載のものを使用することができる。

図２において、シリアル変調信号生成回路１４０は、高周波クロック生成回路１１０からの高周波クロックＶＣＬＫと画素クロック生成回路１２０からの画素クロックＰＣＬＫに基づいて、変調データ生成回路１３０から与えられるパラレルの変調データ（画像データに対応した所望ピットパターンを表わす）をシリアルに変換しパルス変調信号（ＰＭ信号）として出力する。図７に、このＰＭ信号の出力の様子を示す。ここでは高周波クロックとしては図３で示した位相がずれた４つのクロックＶＣＬＫ１〜ＶＣＬＫ４が与えられ、また、変調データは最大３８ｂｉｔ幅を持つデータ（Ｄ０〜Ｄ３７）となっている。パルス変調信号（ＰＭ信号）は、変調データの各ビットのデータがＶＣＬＫ１〜ＶＣＬＫ４の各クロックの立ち上がりで順次出力される。そして、このＰＭ信号は画素クロックＰＣＬＫの位相シフト量に応じた長さのパルス列をとる。つまり、図７において、位相データ“０”の時は、変調データのＤ０〜Ｄ３１の３２ｂｉｔがシリアルに変換されＰＭ信号として出力され、位相データ”１”の時は変調データのＤ０〜Ｄ３３の３４ｂｉｔがシリアルに変換されＰＭ信号として出力される。その他の位相データについても同様である。図８に位相データとＰＭ信号として出力される変調データの対応を示す。なお、シリアル変調信号生成回路１４０は基本的にはシフトレジスタで構成され、例えば特開２００３−１０３８３１に記載のものを使用することができる。

図２において、変調データ生成回路１３０は、ドット位置ずれ検出・制御部４００からの１画素の長さを指定する画素制御データと画像処理部５００からの画像データをもとに変調データ，位相データを生成し、画素クロックＰＣＬＫに同期して出力する。該変調データ生成回路１３０では、画素制御データに基づき変調データを伸長あるいは縮小する。

変調データ生成回路１３０の構成例を図９に示す。ルックアップテーブル（ＬＵＴ）１３１は、画像データに対応した所望のビットパターンを表わす変調データを記憶している（例えば、特開２００３−１０３８３１参照）。まず、画像データをアドレスとして、該ＬＵＴ１３１から、入力された画像データに対応する変調データ（これを第１変調データする）を得る。次に、データ伸縮回路１３２にて、画素制御データに基づき第１変調データにデータの追加、データの削除を行い、第２変調データとして出力する。

データの追加、削除は、図１０に示すように、第１変調データの最後のｂｉｔに追加、あるいは最後のｂｉｔを削除してもよいし、第１変調のデータの任意のｂｉｔに追加、あるいは任意のｂｉｔを削除してもよい。第１変調データの最後のビットに追加あるいは削除する方式は、簡単な構成で１画素の長さを長くあるいは短くすることができ、また、第１変調データの任意のビットに追加あるいは削除する方式は、回路をフレキシブルに構成することができる。また、データの追加、削除を行うｂｉｔは変調データのデータパターンに応じて決めるようにしてもよい。この方式は、１画素の濃度変化を小さくして、１画素の長さを長くしたり短くすることができる。さらにデータを追加する場合、その追加するデータパターンはその変調データのデータパターンに依存するようにしてもよい。このようにすれば、例えばその変調データにおける黒のパターンの割合の変化が小さくなるようにすることができる。
変調データ割当回路１３３にて、画素制御データに基づき、第２変調データの各ｂｉｔを出力である変調データの各ｂｉｔに割り当て、変調データとして出力する。同時に、位相データ生成回路１３４から、画素制御データに基づいて位相データを出力する。図９では、簡単化のため画素クロックＰＣＬＫの信号線を省略したが、変調データと位相データは画素クロックに同期して出力される。

図１１、図１２に変調データ、位相データ出力の様子を示す。ここでは通常、変調データは３２ｂｉｔとして、画素制御データと１画素の長さは図１３のようになっているとしている。また、位相データと画素クロックＰＣＬＫの位相シフト量は図６のようになっているとしている。

まず、図１１について説明する。図１１は変調データにデータを追加して１画素の長さを伸すケースである。
図１１（イ）のクロックでは、画素制御データは“０”なので、画像データＤＡＴＡ（ｍ−１）に対応した第２変調データとしてＤＰＭ（ｍ−１）［３１：０］の３２ｂｉｔのデータが得られ、変調データＤ０〜Ｄ３１それぞれにＤＰＭ（ｍ−１）［０］〜ＤＰＭ（ｍ−１）［３１］をロのクロックで出力する。図１１（ロ）のクロックでは、画素制御データは“１”なので、画像データＤＡＴＡ（ｍ）に対応した第２変調データとしてＤＰＭ（ｍ）［３２：０］の３３ｂｉｔのデータが得られる。そして、変調データＤ０〜Ｄ３１それぞれにＤＰＭ（ｍ）［０］〜ＤＰＭ（ｍ）［３１］をハのクロックで出力し、ＤＰＭ（ｍ）［３２］はニのクロックにおける変調データＤ０に出力する。図１１（ハ）のクロックでは、画素制御データは“０”なので、画像データＤＡＴＡ（ｍ＋１）に対応した第２変調データとしてＤＰＭ（ｍ＋１）［３１：０］の３２ｂｉｔのデータが得られる。そして、ここでは変調データＤ０には先程のＤＰＭ（ｍ）［３２］を、Ｄ１〜Ｄ３１にはＤＰＭ（ｍ＋１）［０］〜ＤＰＭ（ｍ＋１）［３０］をニのクロックで出力する。ＤＰＭ（ｍ＋１）［３１］は、ホのクロックにおける変調データＤ０に出力する。図１１（ニ）のクロックでは、画素制御データは“１”なので、画像データＤＡＴＡ（ｍ＋２）に対応した第２変調データとしてＤＰＭ（ｍ＋２）［３２：０］の３３ｂｉｔのデータが得られる。そして、この時位相データとして“１”をホのクロックで出力する。ホのクロックは位相データが”１”であることから位相シフトがおこり、そのクロックは長くなる。そのため変調データ幅も長くなりＤ０〜Ｄ３３となる。よってＤ０には先程のＤＰＭ（ｍ＋１）［３１］を、Ｄ１〜Ｄ３３にＤＰＭ（ｍ＋２）［０］〜ＤＰＭ（ｍ＋２）［３２］をホのクロックで出力する。図１１（ホ）のクロックでは、画素制御データは“０”なので、画像データＤＡＴＡ（ｍ＋３）に対応した第２変調データとしてＤＰＭ（ｍ＋３）［３１：０］の３２ｂｉｔのデータが得られ、変調データＤ０〜Ｄ３１それぞれにＤＰＭ（ｍ＋３）［０］〜ＤＰＭ（ｍ＋３）［３１］をヘのクロックで出力する。

図１１のように位相データ、変調データを出力し、位相データは画素クロック生成回路１２０に、変調データはシリアル変調信号生成回路１４０に与えることにより、１／３２画素幅で１画素の長さを伸ばすことができる。

次に、図１２について説明する。図１２は変調データのデータを削除して１画素の長さを短くするケースである。
図１２（イ）のクロックでは、画素制御データは“０”なので、画像データＤＡＴＡ（ｍ−１）に対応した第２変調データとしてＤＰＭ（ｍ−１）［３１：０］の３２ｂｉｔのデータが得られ、変調データＤ０〜Ｄ３１それぞれにＤＰＭ（ｍ−１）［０］〜ＤＰＭ（ｍ−１）［３１］をロのクロックで出力する。図１２（ロ）のクロックでは、画素制御データは“−１”なので画像データＤＡＴＡ（ｍ）に対応した第２変調データとしてＤＰＭ（ｍ）［３０：０］の３１ｂｉｔのデータが得られる。そして、変調データＤ０〜Ｄ３０それぞれにＤＰＭ（ｍ）［０］〜ＤＰＭ（ｍ）［３０］を、Ｄ３１には次の画像データＤＡＴＡ（ｍ＋１）に対応する変調データＤＰＭ（ｍ＋１）［０］をハのクロックで出力する。図１２（ハ）のクロックでは、画素制御データは“０”なので、画像データＤＡＴＡ（ｍ＋１）に対応した第２変調データとしてＤＰＭ（ｍ＋１）［３１：０］の３２ｂｉｔのデータが得られる。そして、ここではＤＰＭ（ｍ＋１）［０］は一つ前の変調データＤ３１に出力しているので、Ｄ０〜Ｄ３０にＤＰＭ（ｍ＋１）［１］〜ＤＰＭ（ｍ＋１）［３１］を、Ｄ３１には次の画像データＤＡＴＡ（ｍ＋２）に対応する変調データＤＰＭ（ｍ＋２）［０］をニのクロックで出力する。図１２（ニ）のクロックでは、画素制御データは“−１”なので、画像データＤＡＴＡ（ｍ＋２）に対応した第２変調データとしてＤＰＭ（ｍ＋２）［３０：０］の３１ｂｉｔのデータが得られる。そして、この時位相データとして“−１”をホのクロックで出力する。ホのクロックは位相データが“−１”であることから位相シフトがおこりそのクロックは短くなる。そのため変調データ幅も短くなりＤ０〜Ｄ２９となる。ＤＰＭ（ｍ＋２）［０］は一つ前の変調データＤ３１に出力しているので、Ｄ０〜Ｄ２９にはＤＰＭ（ｍ＋２）［１］〜ＤＰＭ（ｍ＋２）［３０］をホのクロックで出力する。図１２（ホ）のクロックでは、画素制御データは“０”なので、画像データＤＡＴＡ（ｍ＋３）に対応した第２変調データとしてＤＰＭ（ｍ＋３）［３１：０］の３２ｂｉｔのデータが得られ、変調データＤ０〜Ｄ３１それぞれにＤＰＭ（ｍ＋３）［０］〜ＤＰＭ（ｍ＋３）［３１］をヘのクロックで出力する。

図１２のように位相データ、変調データを出力し、位置データは画素クロック生成回路１２０に、変調データはシリアル変調信号生成回路１４０に与えることにより、１／３２画素幅で１画素の長さを短くすることができる。

以上のように、実施例では、１画素の長さを１／３２画素という細かいステップで、長くしたり短くしたりできるので、ドット位置ずれ補正をより細かい精度で行うことが可能となる。

図１４に、本発明の画素クロック及びパルス変調信号生成装置を搭載した光走査装置を示す。光源ユニット６０１の背面には半導体レーザの制御を司る駆動回路及び画素クロック及びパルス変調信号生成装置が形成されたプリント基板６０２が装着され、光軸と直交する光学ハウジングの壁面にスプリングにより当接され、調節ネジ６０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ８０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング内部には、シリンダレンズ６０５、ポリゴンミラーを回転するポリゴンモータ６０８、ｆθレンズ６０６、トロイダルレンズ（図示せず）、および折り返しミラー６０７が各々位置決めされて支持され、また、同期検知センサを実装するプリント基板６０９は、ハウジング壁面に光源ユニットと同様、外側より装着される。光学ハウジングは、カバー６１１により上部を封止し、壁面から突出した複数の取付部６１０にて画像形成装置本体のフレーム部材にネジ固定される。

図１５に、図１４の光走査装置を搭載した画像形成装置の構成例を示す。被走査面である感光体ドラム７０１の周囲には感光体を高圧に帯電する帯電チャージャ７０２、光走査装置７００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ７０３、現像ローラにトナーを供給するトナーカートリッジ７０４、ドラムに残ったトナーを掻き取り備蓄するクリーニングケース７０５が配置される。感光体ドラム７０１へは１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ７０６から給紙コロ７０７により供給され、レジストローラ対７０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラム７０１を通過する際に転写チャージク７０９によってトナーが転写され、定着ローラ７１０で定着して排紙ローラ７１１により排紙トレイ７１２に排出される。

本発明の画素クロック及びパルス変調信号生成装置を適用した画像形成装置の一実施例を示す全体構成図である。本発明の画素クロック及びパルス変調信号生成装置の基本構成図である。画素クロックやパルス変調信号の基準となる高周波クロックの一例を示す図である。高周波クロックと水平同期信号との関係を示す図である。高周波クロック、画素クロック、位相データの関係を示す図である。位相データと位相シフト量との関係を示す図である。本発明によるパルス変調信号の出力の様子を示す図である。位相データと変調データとの関係を示す図である。本発明の変調データ生成回路の一実施例の構成図である。本発明による変調データのデータの追加、削除の様子を示す図である。本発明による変調データ、位相データの出力の様子（画素の長さを長くするケース）を示す図である。本発明による変調データ、位相データの出力の様子（画素の長さを短くするケース）を示す図である。画素制御データと１画素の長さとの関係を示す図である。本発明の画素クロック及びパルス変調信号生成装置を搭載した光走査装置の構成例を示す図である。光走査装置を搭載した画像形成装置の構成例を示す図である。従来の画像形成装置の全体構成図である。

符号の説明

１００画素クロック及びパルス変調信号生成装置
１１０高周波クロック生成部
１２０画素クロック生成部
１３０変調データ生成部
１４０レーザ駆動信号生成部（シリアル変調信号生成部）
２００レーザ駆動部
３００走査光学系
４００ドット位置ずれ検出・制御部
５００画像処理部

Claims

高周波クロックを生成する高周波クロック生成手段と、
画素の長さを指示する画素制御データに基づいて画素クロックの位相シフト量を指示する位相データを生成するとともに、画像データに対応した所望のビットパターンを表す変調データを生成し、前記画素制御データに基づいて前記変調データの長さを変化させる変調データ生成手段と、
前記高周波クロックと前記位相データと水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、
前記変調データを入力し、前記画素クロックと高周波クロックに基づいて、前記位相データで指示された画素クロックの位相シフト量に応じた長さのシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
前記変調データ生成手段は、
前記位相データで指示される画素クロックの位相シフト量に応じて、前記画素制御データに基づいて長さが変化する前記変調データを構成する複数のデータを２つの連続する画素クロックに分けて出力することを特徴とする請求項１に記載の画素クロック及びパルス変調信号生成装置。
請求項１又は２記載の画素クロック及びパルス変調信号生成装置において、
前記変調データ生成手段は、前記画素制御データに基づいて、前記変調データの追加あるいは削除を行うことを特徴とする画素クロック及びパルス変調信号生成装置。
請求項３記載の画素クロック及びパルス変調信号生成装置において、
画素を長くする場合は前記変調データの最後にデータを追加することを特徴とする画素クロック及びパルス変調信号生成装置。
請求項３記載の画素クロック及びパルス変調信号生成装置において、
画素を短くする場合は前記変調データの最後のデータを削除することを特徴とする画素クロック及びパルス変調信号生成装置。
請求項３記載の画素クロック及びパルス変調信号生成装置において、
画素を長くする場合は前記変調データの任意の位置にデータを追加することを特徴とする画素クロック及びパルス変調信号生成装置。
請求項３記載の画素クロック及びパルス変調信号生成装置において、
画素を短くする場合は前記変調データの任意の位置のデータを削除することを特徴とする画素クロック及びパルス変調信号生成装置。
請求項６記載の画素クロック及びパルス変調信号生成装置において、
前記変調データにデータを追加する位置は前記変調データのパターンに依存することを特徴とする画素クロック及びパルス変調信号生成装置。
請求項７記載の画素クロック及びパルス変調信号生成装置において、
前記変調データのデータを削除する位置は前記変調データのパターンに依存することを特徴とする画素クロック及びパルス変調信号生成装置。
請求項４、６、８のいずれか１項に記載の画素クロック及びパルス変調信号生成装置において、
前記変調データに追加するデータは前記変調データパターンに依存することを特徴とする画素クロック及びパルス変調信号生成装置。
光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させる光走査装置において、
請求項１乃至１０のいずれか１項に記載の画素クロック及びパルス変調信号生成装置を有することを特徴とする光走査装置。
請求項１１記載の光走査装置を露光手段として用いて画像形成することを特徴とする画像形成装置。